JP3271396B2 - 絶縁ゲート型バイポーラトランジスタ - Google Patents
絶縁ゲート型バイポーラトランジスタInfo
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
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Description
【０００１】
【産業上の利用分野】本発明はバイポーラトランジスタ
の表面部にＭＯＳ構造を有し、電圧駆動のスイッチング
素子として用いられる絶縁ゲート型バイポーラトランジ
スタ (以下ＩＧＢＴと記す) に関する。
の表面部にＭＯＳ構造を有し、電圧駆動のスイッチング
素子として用いられる絶縁ゲート型バイポーラトランジ
スタ (以下ＩＧＢＴと記す) に関する。
【０００２】
【従来の技術】近年スイッチング素子として伝導度変調
を利用したＭＯＳＦＥＴ、いわゆるＩＧＢＴが注目され
ている。ＩＧＢＴはＭＯＳＦＥＴ同様に入力インピーダ
ンスが高く、またバイポーラトランジスタと同様にオン
抵抗が低くできる。図２はＩＧＢＴの基本構造を示す。
この構造においては、ｎ- 基板１の表面層内にｐベース
層２、さらにそのｐベース層の表面層内にｎ+ エミッタ
層３とがそれぞれ選択的に形成されている。ｐベース層
２のｎ- 基板１とｎ+ エミッタ層３ではさまれた表面部
分はチャネル領域４となる部分で、その上にゲート絶縁
膜５を介して、ゲート電極６が形成され、ゲート端子Ｇ
に接続されている。ｎ+ エミッタ層３の一部にはｐベー
ス層２と共通にエミッタ電極７が接触し、エミッタ端子
Ｅに接続されている。エミッタ電極７はゲート電極６と
絶縁膜51で絶縁されている。一方、ｎ- 基板１の他側に
は高不純物濃度のｎ+ バッファ層８が設けられ、さらに
ｎ+バッファ層８の下面側にｐ+ コレクタ層９が形成さ
れていてコレクタ端子Ｃに接続されるコレクタ電極10が
接触している。
を利用したＭＯＳＦＥＴ、いわゆるＩＧＢＴが注目され
ている。ＩＧＢＴはＭＯＳＦＥＴ同様に入力インピーダ
ンスが高く、またバイポーラトランジスタと同様にオン
抵抗が低くできる。図２はＩＧＢＴの基本構造を示す。
この構造においては、ｎ- 基板１の表面層内にｐベース
層２、さらにそのｐベース層の表面層内にｎ+ エミッタ
層３とがそれぞれ選択的に形成されている。ｐベース層
２のｎ- 基板１とｎ+ エミッタ層３ではさまれた表面部
分はチャネル領域４となる部分で、その上にゲート絶縁
膜５を介して、ゲート電極６が形成され、ゲート端子Ｇ
に接続されている。ｎ+ エミッタ層３の一部にはｐベー
ス層２と共通にエミッタ電極７が接触し、エミッタ端子
Ｅに接続されている。エミッタ電極７はゲート電極６と
絶縁膜51で絶縁されている。一方、ｎ- 基板１の他側に
は高不純物濃度のｎ+ バッファ層８が設けられ、さらに
ｎ+バッファ層８の下面側にｐ+ コレクタ層９が形成さ
れていてコレクタ端子Ｃに接続されるコレクタ電極10が
接触している。
【０００３】このようなＩＧＢＴでは、ゲート・エミッ
タ間の電圧印加により、エミッタ層３からチャネル領域
４を通ってｎ- 層１に注入される電子による電流は、ｎ
+ バッファ層８を通過する。その際、ｎ+ バッファ層８
とｐ+ コレクタ層９との間のｎ+ ／ｐ+ 接合のビルトイ
ン電圧を電子を蓄積させることで回復し、ｐ+ コレクタ
層９への電子の注入がおこり、それに呼応してｐ+ コレ
クタ層９からバッファ層８およびｎ- 層１へ正孔の注入
がおこる。その結果として、ｎ+ バッファ層８およびｎ
- 層１に伝導度変調がおこる。ｎ+ バッファ層８とｎ-
層１に注入された正孔電流は、ｐベース層２のｎ+ エミ
ッタ層３直下を通りエミッタ電極７へ抜ける。エミッタ
電極７はｐベース層２とｎ+ エミッタ層３を短絡してい
るので、ｐ+ コレクタ層９、ｎ+ バッファ層およびｎ-
層１、ｐベース層２、ｎ+ エミッタ層３からなるｐｎｐ
ｎ構造のサイリスタ動作を阻止し、ゲート・エミッタ間
電位をゼロにすることで素子をターンオフすることがで
きる。
タ間の電圧印加により、エミッタ層３からチャネル領域
４を通ってｎ- 層１に注入される電子による電流は、ｎ
+ バッファ層８を通過する。その際、ｎ+ バッファ層８
とｐ+ コレクタ層９との間のｎ+ ／ｐ+ 接合のビルトイ
ン電圧を電子を蓄積させることで回復し、ｐ+ コレクタ
層９への電子の注入がおこり、それに呼応してｐ+ コレ
クタ層９からバッファ層８およびｎ- 層１へ正孔の注入
がおこる。その結果として、ｎ+ バッファ層８およびｎ
- 層１に伝導度変調がおこる。ｎ+ バッファ層８とｎ-
層１に注入された正孔電流は、ｐベース層２のｎ+ エミ
ッタ層３直下を通りエミッタ電極７へ抜ける。エミッタ
電極７はｐベース層２とｎ+ エミッタ層３を短絡してい
るので、ｐ+ コレクタ層９、ｎ+ バッファ層およびｎ-
層１、ｐベース層２、ｎ+ エミッタ層３からなるｐｎｐ
ｎ構造のサイリスタ動作を阻止し、ゲート・エミッタ間
電位をゼロにすることで素子をターンオフすることがで
きる。
【０００４】
【発明が解決しようとする課題】ＩＧＢＴは、近年装置
の小型化に伴いスイッチング周波数の高周波化が進めら
れており、発生損失の増加が発生する。図３(a) は、Ｉ
ＧＢＴの電流、電圧、ゲート電圧の定常波形を示し、そ
のＡ部を拡大して示した図３(b) に見られるように、発
生損失は過渡損失、定常損失、ターンオフ損失の３種類
に分配される。少数キャリアの注入を伴う素子では、低
周波の場合図４(a) 、高周波の場合図４(b) に示すよう
に、電流Ｉの立ち上がり時に電圧Ｖが発生する。ＩＧＢ
Ｔでは、ゲート電圧６への電圧印加によりｐ+ コレクタ
層９、ｎ- 層１、ｐベース層２で形成されるｐｎｐトラ
ンジスタを駆動し、ｎ- 層１、ｎ+ バッファ層８に伝導
度変調を発生させて定常電圧の低下を図る。しかし、高
周波になって電流変化率が大きくなると、ＩＧＢＴの伝
導度変調が間に合わなくなり、外部からは強制的に電流
が印加されるが、ＩＧＢＴでは電流輸送を電界で保証す
るために素子間に発生する電位が大きくなる。そのあと
定常時になっても、時間が短いと伝導度変調が起きずに
電流が遮断されるために過渡損失および定常損失の増加
を招く。また、高周波化に伴いスイッチング損失が大き
くなり、総合損失の増加を招くことになり、安全動作領
域が小さくなる。
の小型化に伴いスイッチング周波数の高周波化が進めら
れており、発生損失の増加が発生する。図３(a) は、Ｉ
ＧＢＴの電流、電圧、ゲート電圧の定常波形を示し、そ
のＡ部を拡大して示した図３(b) に見られるように、発
生損失は過渡損失、定常損失、ターンオフ損失の３種類
に分配される。少数キャリアの注入を伴う素子では、低
周波の場合図４(a) 、高周波の場合図４(b) に示すよう
に、電流Ｉの立ち上がり時に電圧Ｖが発生する。ＩＧＢ
Ｔでは、ゲート電圧６への電圧印加によりｐ+ コレクタ
層９、ｎ- 層１、ｐベース層２で形成されるｐｎｐトラ
ンジスタを駆動し、ｎ- 層１、ｎ+ バッファ層８に伝導
度変調を発生させて定常電圧の低下を図る。しかし、高
周波になって電流変化率が大きくなると、ＩＧＢＴの伝
導度変調が間に合わなくなり、外部からは強制的に電流
が印加されるが、ＩＧＢＴでは電流輸送を電界で保証す
るために素子間に発生する電位が大きくなる。そのあと
定常時になっても、時間が短いと伝導度変調が起きずに
電流が遮断されるために過渡損失および定常損失の増加
を招く。また、高周波化に伴いスイッチング損失が大き
くなり、総合損失の増加を招くことになり、安全動作領
域が小さくなる。
【０００５】本発明の目的は、上記の問題に立脚し、総
合損失を小さくして安全動作領域の大きいＩＧＢＴを提
供することにある。
合損失を小さくして安全動作領域の大きいＩＧＢＴを提
供することにある。
【０００６】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明は、第一導電形の主層と、その主層の一側
の表面層に選択的に形成された第二導電形のベース層
と、そのベース層の表面層に選択的に形成された第一導
電形のエミッタ層と、主層の他側に形成された第一導電
形で主層より高不純物濃度のバッファ層と、そのバッフ
ァ層の反主層側に形成された第二導電形のコレクタ層と
を有する半導体基体表面の主層の表面層露出部とエミッ
タ層の間にはさまれた部分であるチャネル領域上にゲー
ト絶縁膜を介してゲート電極が設けられ、エミッタ層お
よびチャネル領域以外のベース層に共通にエミッタ電極
が接触し、コレクタ層にコレクタ電極が接触するＩＧＢ
Ｔにおいて、主層の表面層に主層より高不純物濃度の第
一導電形層およびその層に隣接する第二導電形層が選択
的に形成され、それらの第一導電形層、第二導電形層に
共通に接触し、コレクタ電極に接続された引き抜き電極
が設けられ、ベース層、主層及び第二導電形層からなる
横方向のトランジスタを備えたものとする。あるいは、
主層の表面層にベース層と間隔を介して主層より高不純
物濃度の第一導電形層が選択的に形成され、その第一導
電形層に接触し、コレクタ電極に接続された引き抜き電
極が設けられ、エミッタ層、ベース層、主層及び第一導
電形層からなる横方向のＭＯＳＦＥＴを備えたものとす
る。また、別の本発明は、主層の表面層にベース層と間
隔を介して主層より高不純物濃度の第一導電形層が選択
的に形成され、その第一導電形層にその層とショットキ
ーバリアを形成するショットキー電極が接触し、そのシ
ョットキー電極に接触し、コレクタ電極に接続された引
き抜き電極が設けられたものとする。さらに、主層の表
面層にベース層と間隔を介して主層より高不純物濃度の
第一導電形層およびその層に隣接して第二導電形層が選
択的に形成され、その第二導電形層の表面層に選択的に
第一導電形の第二エミッタ層が形成され、半導体基体表
面の第二導電形層の第一導電形層および第二エミッタ層
の間にはさまれた部分である第二チャネル領域上にゲー
ト絶縁膜を介して第二ゲート電極が設けられ、第二エミ
ッタ層および第二チャネル領域以外の第二導電形層に共
通に接触し、コレクタ電極に接続された引き抜き電極が
設けられたものとする。
めに、本発明は、第一導電形の主層と、その主層の一側
の表面層に選択的に形成された第二導電形のベース層
と、そのベース層の表面層に選択的に形成された第一導
電形のエミッタ層と、主層の他側に形成された第一導電
形で主層より高不純物濃度のバッファ層と、そのバッフ
ァ層の反主層側に形成された第二導電形のコレクタ層と
を有する半導体基体表面の主層の表面層露出部とエミッ
タ層の間にはさまれた部分であるチャネル領域上にゲー
ト絶縁膜を介してゲート電極が設けられ、エミッタ層お
よびチャネル領域以外のベース層に共通にエミッタ電極
が接触し、コレクタ層にコレクタ電極が接触するＩＧＢ
Ｔにおいて、主層の表面層に主層より高不純物濃度の第
一導電形層およびその層に隣接する第二導電形層が選択
的に形成され、それらの第一導電形層、第二導電形層に
共通に接触し、コレクタ電極に接続された引き抜き電極
が設けられ、ベース層、主層及び第二導電形層からなる
横方向のトランジスタを備えたものとする。あるいは、
主層の表面層にベース層と間隔を介して主層より高不純
物濃度の第一導電形層が選択的に形成され、その第一導
電形層に接触し、コレクタ電極に接続された引き抜き電
極が設けられ、エミッタ層、ベース層、主層及び第一導
電形層からなる横方向のＭＯＳＦＥＴを備えたものとす
る。また、別の本発明は、主層の表面層にベース層と間
隔を介して主層より高不純物濃度の第一導電形層が選択
的に形成され、その第一導電形層にその層とショットキ
ーバリアを形成するショットキー電極が接触し、そのシ
ョットキー電極に接触し、コレクタ電極に接続された引
き抜き電極が設けられたものとする。さらに、主層の表
面層にベース層と間隔を介して主層より高不純物濃度の
第一導電形層およびその層に隣接して第二導電形層が選
択的に形成され、その第二導電形層の表面層に選択的に
第一導電形の第二エミッタ層が形成され、半導体基体表
面の第二導電形層の第一導電形層および第二エミッタ層
の間にはさまれた部分である第二チャネル領域上にゲー
ト絶縁膜を介して第二ゲート電極が設けられ、第二エミ
ッタ層および第二チャネル領域以外の第二導電形層に共
通に接触し、コレクタ電極に接続された引き抜き電極が
設けられたものとする。
【０００７】
【作用】第一導電形の主層の表面に第二導電形のベース
層と間隔を介して第二導電形層を形成すれば、横方向の
バイポーラトランジスタが構成される。あるいは、ゲー
ト電極の他側でベース層と間隔を介して第一導電形層を
形成すれば横方向のＭＯＳＦＥＴが構成される。そして
これらのバイポーラトランジスタあるいはＭＯＳＦＥＴ
の他方の電極をコレクタ電極に接続すれば、これらのト
ランジスタがＩＧＢＴの主バイポーラトランジスタの動
作を補強する動作をするので、過渡損失および定常損失
が低下する。また、ターンオフ時にこれらのトランジス
タから主層の多数キャリアが高速に引き抜かれるため、
スイッチング損失が低下する。多数キャリアを引き抜く
ことにより自動的に少数キャリアも引き抜いて安全動作
領域が拡大する。さらに、横方向ＭＯＳＦＥＴにショッ
トキーバリアダイオードを加えることにより、ターンオ
フ時に伝導度変調を促進することができる。あるいは、
横方向バイポーラトランジスタに主層から多数キャリア
を引き抜く径路をつくるＭＯＳＦＥＴを加えることによ
り、スイッチング特性を一層改善することができる。
層と間隔を介して第二導電形層を形成すれば、横方向の
バイポーラトランジスタが構成される。あるいは、ゲー
ト電極の他側でベース層と間隔を介して第一導電形層を
形成すれば横方向のＭＯＳＦＥＴが構成される。そして
これらのバイポーラトランジスタあるいはＭＯＳＦＥＴ
の他方の電極をコレクタ電極に接続すれば、これらのト
ランジスタがＩＧＢＴの主バイポーラトランジスタの動
作を補強する動作をするので、過渡損失および定常損失
が低下する。また、ターンオフ時にこれらのトランジス
タから主層の多数キャリアが高速に引き抜かれるため、
スイッチング損失が低下する。多数キャリアを引き抜く
ことにより自動的に少数キャリアも引き抜いて安全動作
領域が拡大する。さらに、横方向ＭＯＳＦＥＴにショッ
トキーバリアダイオードを加えることにより、ターンオ
フ時に伝導度変調を促進することができる。あるいは、
横方向バイポーラトランジスタに主層から多数キャリア
を引き抜く径路をつくるＭＯＳＦＥＴを加えることによ
り、スイッチング特性を一層改善することができる。
【０００８】
【実施例】図１は第一の本発明の一実施例を示し、図２
と共通の部分に同一の符号が付されている。このＩＧＢ
Ｔの図２に示した従来のＩＧＢＴと異なるところは、ｎ
-層１の表面層内のゲート電極６の一方の側にｎ+ 層1
1、ｐ+ 層12を形成し、コレクタ電極10と接続される電
極13をこの両層11、12に接触させて、コレクタ電極10と
同電位にしていることである。この素子をオンさせる場
合は、ゲート電極６に閾値以上の電圧を印加してチャネ
ル領域４に反転層を形成し、エミッタ層３とｎ- 層１と
電気的に短絡させる。ｎ- 層１に流入した電子電流は、
２方向に分配される。一部は、ｎ+ バッファ層８を経て
ｐ+ コレクタ層９へ注入される。ｐ+ コレクタ電極10、
エミッタ電極７にはそれぞれプラス、マイナスの電位が
印加されており順方向の電圧になっている。これによっ
て、ｎ- 層１には伝導度変調による正孔電流が発生す
る。また、エミッタ電極７からｎ- 層１に流入した電子
電流は内蔵されているｐ+ コレクタ層９、ｎ+ バッファ
層８およびｎ- 層１、ｐベース層２で形成されるｐｎｐ
トランジスタのベース電流となり、このｐｎｐトランジ
スタが動作してオンする。ｎ- 層１に流入した電子電流
の他の部分はゲート酸化膜５の下、絶縁層52の下を通り
ｎ+ 層11、ｐ+ 層12を通過する。ｎ+ 層11、ｐ+ 層12は
コレクタ電極10と同電位となっている。このため、ｐ +
層12、ｎ- 層１、ｐベース層２で形成される横方向のｐ
ｎｐトランジスタが、上記の縦方向のｐｎｐトランジス
タと並列接続されることになる。横方向で形成されるト
ランジスタは、縦方向のトランジスタと違い、ｐ+ 層が
直接ｎ- ベース層と接触していて正孔の注入が制限され
ていないために電流増幅率が高くなる。図５は、この素
子のオン損失波形を示し、電流Ｉの立ち上がり時の電圧
Ｖの上昇が低く、過渡損失および定常損失が低減する。
また、ＩＧＢＴのターンオフ時にｎ- 層１、ｎ+ バッフ
ァ層８に発生した電子電流はコレクタ電極10へ、正孔電
流はエミッタ電極７に引き抜かれる。ｎ+ バッファ層８
の不純物濃度を高くすることにより、その際のバッファ
層中にある正孔電流を高くすることが試みられる。しか
し、このことは過渡損失および定常損失の増加を招く。
表面にコレクタ電極に接続される電極13を設けることに
より、ターンオフ時の電子電流を高速に引き抜くことが
できる。またｎ+ 層11がｐ+ 層12と電極13により短絡さ
れてコレクタショート構造となっているため、オン、オ
フ時の損失を示す図７の点71に見られるように、点70の
従来素子に比して綜合損失が低く、安全動作領域が広
い。
と共通の部分に同一の符号が付されている。このＩＧＢ
Ｔの図２に示した従来のＩＧＢＴと異なるところは、ｎ
-層１の表面層内のゲート電極６の一方の側にｎ+ 層1
1、ｐ+ 層12を形成し、コレクタ電極10と接続される電
極13をこの両層11、12に接触させて、コレクタ電極10と
同電位にしていることである。この素子をオンさせる場
合は、ゲート電極６に閾値以上の電圧を印加してチャネ
ル領域４に反転層を形成し、エミッタ層３とｎ- 層１と
電気的に短絡させる。ｎ- 層１に流入した電子電流は、
２方向に分配される。一部は、ｎ+ バッファ層８を経て
ｐ+ コレクタ層９へ注入される。ｐ+ コレクタ電極10、
エミッタ電極７にはそれぞれプラス、マイナスの電位が
印加されており順方向の電圧になっている。これによっ
て、ｎ- 層１には伝導度変調による正孔電流が発生す
る。また、エミッタ電極７からｎ- 層１に流入した電子
電流は内蔵されているｐ+ コレクタ層９、ｎ+ バッファ
層８およびｎ- 層１、ｐベース層２で形成されるｐｎｐ
トランジスタのベース電流となり、このｐｎｐトランジ
スタが動作してオンする。ｎ- 層１に流入した電子電流
の他の部分はゲート酸化膜５の下、絶縁層52の下を通り
ｎ+ 層11、ｐ+ 層12を通過する。ｎ+ 層11、ｐ+ 層12は
コレクタ電極10と同電位となっている。このため、ｐ +
層12、ｎ- 層１、ｐベース層２で形成される横方向のｐ
ｎｐトランジスタが、上記の縦方向のｐｎｐトランジス
タと並列接続されることになる。横方向で形成されるト
ランジスタは、縦方向のトランジスタと違い、ｐ+ 層が
直接ｎ- ベース層と接触していて正孔の注入が制限され
ていないために電流増幅率が高くなる。図５は、この素
子のオン損失波形を示し、電流Ｉの立ち上がり時の電圧
Ｖの上昇が低く、過渡損失および定常損失が低減する。
また、ＩＧＢＴのターンオフ時にｎ- 層１、ｎ+ バッフ
ァ層８に発生した電子電流はコレクタ電極10へ、正孔電
流はエミッタ電極７に引き抜かれる。ｎ+ バッファ層８
の不純物濃度を高くすることにより、その際のバッファ
層中にある正孔電流を高くすることが試みられる。しか
し、このことは過渡損失および定常損失の増加を招く。
表面にコレクタ電極に接続される電極13を設けることに
より、ターンオフ時の電子電流を高速に引き抜くことが
できる。またｎ+ 層11がｐ+ 層12と電極13により短絡さ
れてコレクタショート構造となっているため、オン、オ
フ時の損失を示す図７の点71に見られるように、点70の
従来素子に比して綜合損失が低く、安全動作領域が広
い。
【０００９】図８は第二の本発明の一実施例を示す。こ
の場合は、ｎ- 層１の表面層にｎ層21のみを形成し、そ
れに引き抜き電極13を接触させている。この素子のター
ンオン時にｎ- 層１に流入した電子電流の他の部分が、
ゲート酸化膜５直下から絶縁層52の下を通り、コレクタ
電極10と同電位のｎ層21に流入する。すなわち、エミッ
タ電極７、ｎ+ エミッタ層３、ｐベース層２、ゲート酸
化膜５、ゲート電極６、ｎ- 層１、ｎ層21、引き抜き電
極13で形成される横方向のＭＯＳＦＥＴが、縦方向のｐ
ｎｐトランジスタと並列接続されたことになる。ＭＯＳ
ＦＥＴは電流の立ち上がり時の動作抵抗がｐｎｐトラン
ジスタより小さく、ユニポーラ動作のため、図６のオン
損失波形に示すように電流変化に追従して電位が上昇し
ており、過渡損失が低くなる。また、ターンオフ時にｎ
- 層１に発生した電子電流が、ｎ層21を通ってコレクタ
電極10に接続された電極13へ高速に引き抜かれるため、
図７に点72で示すように損失が低減され、安全動作領域
が拡大される。
の場合は、ｎ- 層１の表面層にｎ層21のみを形成し、そ
れに引き抜き電極13を接触させている。この素子のター
ンオン時にｎ- 層１に流入した電子電流の他の部分が、
ゲート酸化膜５直下から絶縁層52の下を通り、コレクタ
電極10と同電位のｎ層21に流入する。すなわち、エミッ
タ電極７、ｎ+ エミッタ層３、ｐベース層２、ゲート酸
化膜５、ゲート電極６、ｎ- 層１、ｎ層21、引き抜き電
極13で形成される横方向のＭＯＳＦＥＴが、縦方向のｐ
ｎｐトランジスタと並列接続されたことになる。ＭＯＳ
ＦＥＴは電流の立ち上がり時の動作抵抗がｐｎｐトラン
ジスタより小さく、ユニポーラ動作のため、図６のオン
損失波形に示すように電流変化に追従して電位が上昇し
ており、過渡損失が低くなる。また、ターンオフ時にｎ
- 層１に発生した電子電流が、ｎ層21を通ってコレクタ
電極10に接続された電極13へ高速に引き抜かれるため、
図７に点72で示すように損失が低減され、安全動作領域
が拡大される。
【００１０】図９は第三の本発明の一実施例を示す。こ
の場合は、ｎ層21に、半導体との電子親和力あるいは仕
事関数の差の大きい金属からなるショットキー電極14を
介して引き抜き電極13が設けられる。この素子のターン
オン時にｎ- 層１に流入した電子電流の他の部分が、ゲ
ート酸化膜５直下から絶縁層52の下を通り、ｎ層21、シ
ョットキー電極14、引き抜き電極13へと抜ける。すなわ
ち、エミッタ電極７、ｎ+ エミッタ層３、ｐベース層
２、ゲート酸化膜５、ゲート電極６、ｎ- 層１、ｎ層2
1、ショットキー電極14、引き抜き電極13によって形成
されるＭＯＳＦＥＴが、縦方向のｐｎｐトランジスタと
並列接続されることになる。このＭＯＳＦＥＴを、第二
の本発明のＭＯＳＦＥＴと同様に、電流の立ち上がり時
の動作抵抗が小さく、図10のオン損失波形に示すように
電流が小さいときにも電流変化に追従して電位が上昇し
ており、過渡損失の低下が達成される。またショットキ
ー障壁をもつ場合には、多数キャリアである電子により
電界が発生するために拡散理論で指摘される値よりも大
きい少数キャリア電流が流れる。全電流に対する少数キ
ャリア電流の割合の比をγとすると、 γ＝Ｎｉ×ＮｉＪ／ｂＮｄ×ＮｄＪｎｓ で示される。ここで、Ｎｉ、Ｎｄは真性キャリア濃度お
よび不純物濃度、ｂは移動度の比、Ｊｎｓはショットキ
ーダイオードの飽和電流密度、Ｊはダイオードの順方向
電流密度である。上式から、少数キャリア電流は順方向
電流の増加に伴い増加することがわかる。すなわち、シ
ョットキー性のある電極をコレクタ電極に設けると、エ
ミッタ領域から注入された電子電流に対しこの電極から
正孔の注入が発生する。従って電流密度の増加に伴い絶
縁層52の下でもわずかに伝導度変調が発生する。この時
は、むしろ横方向のＭＯＳＦＥＴよりはｐｎｐトランジ
スタとして動作するため、図10に示すように定常損失の
低下をはかることが出来る。ターンオフする際にはコレ
クタ電極を表面にも形成しているために電子電流を表面
からも引き抜くことができるために高速ターンオフが可
能となり、図７の点73に示すように綜合損失の改善がで
き、安全動作領域の拡大ができる。
の場合は、ｎ層21に、半導体との電子親和力あるいは仕
事関数の差の大きい金属からなるショットキー電極14を
介して引き抜き電極13が設けられる。この素子のターン
オン時にｎ- 層１に流入した電子電流の他の部分が、ゲ
ート酸化膜５直下から絶縁層52の下を通り、ｎ層21、シ
ョットキー電極14、引き抜き電極13へと抜ける。すなわ
ち、エミッタ電極７、ｎ+ エミッタ層３、ｐベース層
２、ゲート酸化膜５、ゲート電極６、ｎ- 層１、ｎ層2
1、ショットキー電極14、引き抜き電極13によって形成
されるＭＯＳＦＥＴが、縦方向のｐｎｐトランジスタと
並列接続されることになる。このＭＯＳＦＥＴを、第二
の本発明のＭＯＳＦＥＴと同様に、電流の立ち上がり時
の動作抵抗が小さく、図10のオン損失波形に示すように
電流が小さいときにも電流変化に追従して電位が上昇し
ており、過渡損失の低下が達成される。またショットキ
ー障壁をもつ場合には、多数キャリアである電子により
電界が発生するために拡散理論で指摘される値よりも大
きい少数キャリア電流が流れる。全電流に対する少数キ
ャリア電流の割合の比をγとすると、 γ＝Ｎｉ×ＮｉＪ／ｂＮｄ×ＮｄＪｎｓ で示される。ここで、Ｎｉ、Ｎｄは真性キャリア濃度お
よび不純物濃度、ｂは移動度の比、Ｊｎｓはショットキ
ーダイオードの飽和電流密度、Ｊはダイオードの順方向
電流密度である。上式から、少数キャリア電流は順方向
電流の増加に伴い増加することがわかる。すなわち、シ
ョットキー性のある電極をコレクタ電極に設けると、エ
ミッタ領域から注入された電子電流に対しこの電極から
正孔の注入が発生する。従って電流密度の増加に伴い絶
縁層52の下でもわずかに伝導度変調が発生する。この時
は、むしろ横方向のＭＯＳＦＥＴよりはｐｎｐトランジ
スタとして動作するため、図10に示すように定常損失の
低下をはかることが出来る。ターンオフする際にはコレ
クタ電極を表面にも形成しているために電子電流を表面
からも引き抜くことができるために高速ターンオフが可
能となり、図７の点73に示すように綜合損失の改善がで
き、安全動作領域の拡大ができる。
【００１１】図12は第四の本発明の一実施例を示す。こ
の場合は、図１の素子のｐ+ 層12の表面層にｎ+ エミッ
タ層31およびｐ++層32を形成し、ｐ+ 層12のｎ+ 層11と
ｎ+第二エミッタ層31に挟まれた部分の上にゲート酸化
膜53を介して端子Ｇ２に接続された第二ゲート電極61が
端子Ｇ１に接続されたゲート電極６のほかに設けられて
いる。引き抜き電極13は、ｎ+ 第二エミッタ層およびｐ
++層32に共通に接触している。この素子をオンさせるに
は、ゲート電極６のみに閾値以上の電圧を印加する。そ
れによってｎ- 層１に流入した電子電流の一部はｎ+ バ
ッファ層８、ｐ + コレクタ層９へ注入される。他の部分
はゲート酸化膜５直下、絶縁層52直下を通り、ｎ+ 層1
1、ｐ+ 層12、ｐ++層32へ抜ける。従って、縦方向のｐ
ｎｐトランジスタと横方向のｐｎｐトランジスタが形成
されることになる。横方向のｐｎｐトランジスタは、ｎ
+ エミッタ層３、ｎ転したチャネル領域４、ｎ- 層１、
ｎ+層11、ｐ+ 層12、ｐ++層32で形成される。このトラ
ンジスタでは、コレクタ電極10に接続された引き抜き電
極13がｐ++層32を介してｐ+ 層12に接触し、正孔の注入
がｎ- 層１へ行われるが、正孔の注入を制限するｎ+ 層
が縦方向トランジスタのときのｎ+ 層８のように全面に
なく、ｎ+ 層11として一部にあるだけなので、電流増幅
率が大きいため、図11に示すように定常損失と過渡損失
の低減が図れる。また、ターンオフ時には第二ゲート電
極61に閾値以上の電圧を印加することでｐ+ 層12の第二
チャネル領域41に反転層が形成され、ｎ- 層１中に発生
した電子電流を高速に引き抜くことができるので、図７
の点74に示すようにオン損失特性を改善することが可能
になる。
の場合は、図１の素子のｐ+ 層12の表面層にｎ+ エミッ
タ層31およびｐ++層32を形成し、ｐ+ 層12のｎ+ 層11と
ｎ+第二エミッタ層31に挟まれた部分の上にゲート酸化
膜53を介して端子Ｇ２に接続された第二ゲート電極61が
端子Ｇ１に接続されたゲート電極６のほかに設けられて
いる。引き抜き電極13は、ｎ+ 第二エミッタ層およびｐ
++層32に共通に接触している。この素子をオンさせるに
は、ゲート電極６のみに閾値以上の電圧を印加する。そ
れによってｎ- 層１に流入した電子電流の一部はｎ+ バ
ッファ層８、ｐ + コレクタ層９へ注入される。他の部分
はゲート酸化膜５直下、絶縁層52直下を通り、ｎ+ 層1
1、ｐ+ 層12、ｐ++層32へ抜ける。従って、縦方向のｐ
ｎｐトランジスタと横方向のｐｎｐトランジスタが形成
されることになる。横方向のｐｎｐトランジスタは、ｎ
+ エミッタ層３、ｎ転したチャネル領域４、ｎ- 層１、
ｎ+層11、ｐ+ 層12、ｐ++層32で形成される。このトラ
ンジスタでは、コレクタ電極10に接続された引き抜き電
極13がｐ++層32を介してｐ+ 層12に接触し、正孔の注入
がｎ- 層１へ行われるが、正孔の注入を制限するｎ+ 層
が縦方向トランジスタのときのｎ+ 層８のように全面に
なく、ｎ+ 層11として一部にあるだけなので、電流増幅
率が大きいため、図11に示すように定常損失と過渡損失
の低減が図れる。また、ターンオフ時には第二ゲート電
極61に閾値以上の電圧を印加することでｐ+ 層12の第二
チャネル領域41に反転層が形成され、ｎ- 層１中に発生
した電子電流を高速に引き抜くことができるので、図７
の点74に示すようにオン損失特性を改善することが可能
になる。
【００１２】
【発明の効果】本発明によれば、ＩＧＢＴに、エミッタ
層から注入される電流を縦方向に導く主バイポーラトラ
ンジスタのほかに、横方向に導くバイポーラあるいはＭ
ＯＳトランジスタを内蔵させることにより主バイポーラ
トランジスタの動作を補強し、ターンオフ時のキャリア
引き抜きにも役立つため、過渡損失、定常損失、ターン
オフ損失が低減し、安全動作領域の拡大したＩＧＢＴが
得られた。
層から注入される電流を縦方向に導く主バイポーラトラ
ンジスタのほかに、横方向に導くバイポーラあるいはＭ
ＯＳトランジスタを内蔵させることにより主バイポーラ
トランジスタの動作を補強し、ターンオフ時のキャリア
引き抜きにも役立つため、過渡損失、定常損失、ターン
オフ損失が低減し、安全動作領域の拡大したＩＧＢＴが
得られた。
【図１】第一の本発明の一実施例のＩＧＢＴの断面図
【図２】従来のＩＧＢＴの断面図
【図３】ＩＧＢＴの電流、電圧、ゲート電圧の波形を示
し、(a) が定常波形図、(b) が(a) のＡ部の拡大図
し、(a) が定常波形図、(b) が(a) のＡ部の拡大図
【図４】オン損失波形を示し、(a) が低周波オン損失波
形図、(b) が高周波オン損失波形図
形図、(b) が高周波オン損失波形図
【図５】図１のＩＧＢＴのオン損失波形図
【図６】図８のＩＧＢＴのオン損失波形図
【図７】各本発明の実施例および従来例のＩＧＢＴのオ
ン、オフ損失図
ン、オフ損失図
【図８】第二の本発明の一実施例のＩＧＢＴの断面図
【図９】第三の本発明の一実施例のＩＧＢＴの断面図
【図１０】図９のＩＧＢＴのオン損失波形図
【図１１】図12のＩＧＢＴのオン損失波形図
【図１２】第四の本発明の一実施例のＩＧＢＴの断面図
１ ｎ- 層 ２ ｐベース層 ３ ｎ+ エミッタ層 ３１ 第二エミッタ層 ３２ ｐ++層 ５、53 ゲート酸化膜 ６ ゲート電極 ６１ 第二ゲート電極 ７ エミッタ電極 ８ ｎ+ バッファ層 ９ ｐ+ コレクタ層 １０ コレクタ電極 １１ ｎ+ 層 １２ ｐ+ 層 １３ 引き抜き電極 １４ ショットキー電極
───────────────────────────────────────────────────── フロントページの続き (72)発明者 島袋 浩 神奈川県川崎市川崎区田辺新田１番１号 富士電機株式会社内 (56)参考文献 特開 平４−57360（ＪＰ，Ａ) 特開 平４−324978（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78
Claims (4)
- 【請求項１】第一導電形の主層と、その主層の一側の表
面層に選択的に形成された第二導電形のベース層と、そ
のベース層の表面層に選択的に形成された第一導電形の
エミッタ層と、主層の他側に形成された第一導電形で主
層より高不純物濃度のバッファ層と、そのバッファ層の
反主層側に形成された第二導電形のコレクタ層とを有す
る半導体基体表面の主層の表面層露出部とエミッタ層の
間にはさまれた部分であるチャネル領域上にゲート絶縁
膜を介してゲート電極が設けられ、エミッタ層およびチ
ャネル領域以外のベース層に共通にエミッタ電極が接触
し、コレクタ層にコレクタ電極を接触するものにおい
て、主層の表面層にベース層と間隔を介して主層より高
不純物濃度の第一導電形層およびその層に隣接する第二
導電形層が選択的に形成され、それらの第一導電形層、
第二導電形層に共通に接触し、コレクタ電極に接続され
た引き抜き電極が設けられ、ベース層、主層及び第二導
電形層からなる横方向のトランジスタを備えたことを特
徴とする絶縁ゲート型バイポーラトランジスタ。 - 【請求項２】第一導電形の主層と、その主層の一側の表
面層に選択的に形成された第二導電形のベース層と、そ
のベース層の表面層に選択的に形成された第一導電形の
エミッタ層と、主層の他側に形成された第一導電形で主
層より高不純物濃度のバッファ層と、そのバッファ層の
反主層側に形成された第二導電形のコレクタ層とを有す
る半導体基体表面の主層の表面層露出部とエミッタ層の
間にはさまれた部分であるチャネル領域上にゲート絶縁
膜を介してゲート電極が設けられ、エミッタ層およびチ
ャネル領域以外のベース層に共通にエミッタ電極が接触
し、コレクタ層にコレクタ電極を接触するものにおい
て、主層の表面層にベース層と間隔を介して主層より高
不純物濃度の第一導電形層が選択的に形成され、その第
一導電形層に接触し、コレクタ電極に接続された引き抜
き電極が設けられ、エミッタ層、ベース層、主層及び第
一導電形層からなる横方向のＭＯＳＦＥＴを備えたこと
を特徴とする絶縁ゲート型バイポーラトランジスタ。 - 【請求項３】第一導電形の主層と、その主層の一側の表
面層に選択的に形成された第二導電形のベース層と、そ
のベース層の表面層に選択的に形成された第一導電形の
エミッタ層と、主層の他側に形成された第一導電形で主
層より高不純物濃度のバッファ層と、そのバッファ層の
反主層側に形成された第二導電形のコレクタ層とを有す
る半導体基体表面の主層の表面層露出部とエミッタ層の
間にはさまれた部分であるチャネル領域上にゲート絶縁
膜を介してゲート電極が設けられ、エミッタ層およびチ
ャネル領域以外のベース層に共通にエミッタ電極が接触
し、コレクタ層にコレクタ電極を接触するものにおい
て、主層の表面層にベース層と間隔を介して主層より高
不純物濃度の第一導電形層が選択的に形成され、その第
一導電形層にその層とショットキーバリアを形成するシ
ョットキー電極が接触し、そのショットキー電極に接触
し、コレクタ電極に接続された引き抜き電極が設けられ
たことを特徴とする絶縁ゲート型バイポーラトランジス
タ。 - 【請求項４】第一導電形の主層と、その主層の一側の表
面層に選択的に形成された第二導電形のベース層と、そ
のベース層の表面層に選択的に形成された第一導電形の
エミッタ層と、主層の他側に形成された第一導電形で主
層より高不純物濃度のバッファ層と、そのバッファ層の
反主層側に形成された第二導電形のコレクタ層とを有す
る半導体基体表面の主層の表面層露出部とエミッタ層の
間にはさまれた部分であるチャネル領域上にゲート絶縁
膜を介してゲート電極が設けられ、エミッタ層およびチ
ャネル領域以外のベース層に共通にエミッタ電極が接触
し、コレクタ層にコレクタ電極を接触するものにおい
て、主層の表面層にベース層と間隔を介して主層より高
不純物濃度の第一導電形層およびその層に隣接して第二
導電形層が選択的に形成され、その第二導電形層の表面
層に選択的に第一導電形の第二エミッタ層が形成され、
半導体基体表面の第二導電形層の第一導電形層および第
二エミッタ層の間にはさまれた部分である第二チャネル
領域上にゲート絶縁膜を介して第二ゲート電極が設けら
れ、第二エミッタ層および第二チャネル領域以外の第二
導電形層に共通に接触し、コレクタ電極に接続された引
き抜き電極が設けられたことを特徴とする絶縁ゲート型
バイポーラトランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27471193A JP3271396B2 (ja) | 1993-11-04 | 1993-11-04 | 絶縁ゲート型バイポーラトランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27471193A JP3271396B2 (ja) | 1993-11-04 | 1993-11-04 | 絶縁ゲート型バイポーラトランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07130999A JPH07130999A (ja) | 1995-05-19 |
| JP3271396B2 true JP3271396B2 (ja) | 2002-04-02 |
Family
ID=17545508
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27471193A Expired - Fee Related JP3271396B2 (ja) | 1993-11-04 | 1993-11-04 | 絶縁ゲート型バイポーラトランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3271396B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2020026401A1 (ja) | 2018-08-02 | 2020-02-06 | 三菱電機株式会社 | ワイドバンドギャップ半導体装置、および、電力変換装置 |
-
1993
- 1993-11-04 JP JP27471193A patent/JP3271396B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH07130999A (ja) | 1995-05-19 |
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