JPH04320377A - 絶縁ゲート型バイポーラトランジスタ - Google Patents
絶縁ゲート型バイポーラトランジスタInfo
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- JPH04320377A JPH04320377A JP8711891A JP8711891A JPH04320377A JP H04320377 A JPH04320377 A JP H04320377A JP 8711891 A JP8711891 A JP 8711891A JP 8711891 A JP8711891 A JP 8711891A JP H04320377 A JPH04320377 A JP H04320377A
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- 239000000758 substrate Substances 0.000 claims abstract description 13
- 239000010410 layer Substances 0.000 claims description 83
- 239000002344 surface layer Substances 0.000 claims description 6
- 238000009792 diffusion process Methods 0.000 abstract description 2
- 238000005468 ion implantation Methods 0.000 abstract description 2
- 230000003647 oxidation Effects 0.000 abstract 1
- 238000007254 oxidation reaction Methods 0.000 abstract 1
- 239000000969 carrier Substances 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
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- 238000009825 accumulation Methods 0.000 description 1
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- 238000009413 insulation Methods 0.000 description 1
Landscapes
- Thyristors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はバイポーラトランジスタ
の表面部にＭＯＳ構造を有し、電圧駆動のスイッチング
素子として用いられる絶縁ゲート型バイポーラトランジ
スタ （以下ＩＧＢＴと記す） に関する。
の表面部にＭＯＳ構造を有し、電圧駆動のスイッチング
素子として用いられる絶縁ゲート型バイポーラトランジ
スタ （以下ＩＧＢＴと記す） に関する。
【０００２】
【従来の技術】近年スイッチング素子として伝導度変調
を利用したＭＯＳＦＥＴ、いわゆるＩＧＢＴが注目され
ている。ＩＧＢＴはＭＯＳＦＥＴ同様に入力インピーダ
ンスが高く、またバイポーラトランジスタと同様にオン
抵抗が低くできる。図２は、ＩＧＢＴの基本構造を示す
。この構造においては、ｎ− 基板１の表面層内にｐベ
ース領域２、さらにその表面層内にｎ＋ エミッタ領域
３とがそれぞれ選択的に形成されている。ｐベース領域
２のｎ− 基板１とｎ＋ エミッタ領域３ではさまれた
表面部分はチャネル領域４となる部分で、その上にゲー
ト絶縁膜５を介して、ゲート電極６が形成され、ゲート
端子Ｇに接続されている。ｎ＋ エミッタ領域３の一部
にはｐベース領域２と共通にエミッタ電極８が接触し、
エミッタ端子Ｅに接続されている。エミッタ電極８はゲ
ート電極６と絶縁膜７で絶縁されている。ｎ−基板１の
他側には高不純物濃度のｎバッファ層９が設けられ、さ
らにｎ＋ バッファ層９の下面ｐ＋ コレクタ層１０を
形成されている。そして、ｐ＋ コレクタ層１０にはコ
レクタ端子Ｃに接続されるコレクタ電極１１が接触して
いる。
を利用したＭＯＳＦＥＴ、いわゆるＩＧＢＴが注目され
ている。ＩＧＢＴはＭＯＳＦＥＴ同様に入力インピーダ
ンスが高く、またバイポーラトランジスタと同様にオン
抵抗が低くできる。図２は、ＩＧＢＴの基本構造を示す
。この構造においては、ｎ− 基板１の表面層内にｐベ
ース領域２、さらにその表面層内にｎ＋ エミッタ領域
３とがそれぞれ選択的に形成されている。ｐベース領域
２のｎ− 基板１とｎ＋ エミッタ領域３ではさまれた
表面部分はチャネル領域４となる部分で、その上にゲー
ト絶縁膜５を介して、ゲート電極６が形成され、ゲート
端子Ｇに接続されている。ｎ＋ エミッタ領域３の一部
にはｐベース領域２と共通にエミッタ電極８が接触し、
エミッタ端子Ｅに接続されている。エミッタ電極８はゲ
ート電極６と絶縁膜７で絶縁されている。ｎ−基板１の
他側には高不純物濃度のｎバッファ層９が設けられ、さ
らにｎ＋ バッファ層９の下面ｐ＋ コレクタ層１０を
形成されている。そして、ｐ＋ コレクタ層１０にはコ
レクタ端子Ｃに接続されるコレクタ電極１１が接触して
いる。
【０００３】
【発明が解決しようとする課題】このようなＩＧＢＴで
は、エミッタ電極８を接地し、ゲート電極６に電圧を印
加することにより、ｎ＋ エミッタ領域３からチャネル
領域４を通ってｎ− 基板１に電子電流が注入される。 ｎ− 基板１に注入された電子電流がｎ＋ バッファ層
９を通過し、ｎ＋ バッファ層９とｐ＋ コレクタ層１
０によるｎ＋ ／ｐ＋ のビルトイン電圧を電子を蓄積
させることで回復するので、ｐ＋ コレクタ層１０への
電子の注入が起こり、それによってｐ＋ コレクタ層１
０からｎ＋ バッファ層９およびｎ− 基板１への正孔
の注入がおこり、その結果ｎ＋ バッファ層９およびｎ
− 基板１において伝導度変調がおこる。ｎ− 基板１
に注入された正孔電流は、ｐベース領域２のｎ＋ エミ
ッタ領域３直下を通りエミッタ電極８へ抜ける。エミッ
タ電極８はｐベース領域２とｎ＋ エミッタ領域３を短
絡しているので、ｐ＋ コレクタ層１０，ｎ＋バッファ
層９およびｎ− 基板１， ｐベース領域２， ｎ＋
エミッタ領域３からなるｐｎｐｎ構造のサイリスタ動作
を阻止し、ゲート・エミッタ間電位をゼロにすることで
素子をターンオフすることができる。
は、エミッタ電極８を接地し、ゲート電極６に電圧を印
加することにより、ｎ＋ エミッタ領域３からチャネル
領域４を通ってｎ− 基板１に電子電流が注入される。 ｎ− 基板１に注入された電子電流がｎ＋ バッファ層
９を通過し、ｎ＋ バッファ層９とｐ＋ コレクタ層１
０によるｎ＋ ／ｐ＋ のビルトイン電圧を電子を蓄積
させることで回復するので、ｐ＋ コレクタ層１０への
電子の注入が起こり、それによってｐ＋ コレクタ層１
０からｎ＋ バッファ層９およびｎ− 基板１への正孔
の注入がおこり、その結果ｎ＋ バッファ層９およびｎ
− 基板１において伝導度変調がおこる。ｎ− 基板１
に注入された正孔電流は、ｐベース領域２のｎ＋ エミ
ッタ領域３直下を通りエミッタ電極８へ抜ける。エミッ
タ電極８はｐベース領域２とｎ＋ エミッタ領域３を短
絡しているので、ｐ＋ コレクタ層１０，ｎ＋バッファ
層９およびｎ− 基板１， ｐベース領域２， ｎ＋
エミッタ領域３からなるｐｎｐｎ構造のサイリスタ動作
を阻止し、ゲート・エミッタ間電位をゼロにすることで
素子をターンオフすることができる。
【０００４】上記のようにＩＧＢＴは伝導度変調を利用
した素子であるために少数キャリアの蓄積が存在し、タ
ーンオフ損失の増加を招く。このことは、ＩＧＢＴを高
周波で駆動する際に欠点となる。
した素子であるために少数キャリアの蓄積が存在し、タ
ーンオフ損失の増加を招く。このことは、ＩＧＢＴを高
周波で駆動する際に欠点となる。
【０００５】本発明の目的は、上記の欠点を除去し、タ
ーンオフ時に少数キャリアをできるだけ速く引き抜くこ
とでターンオフ時の電力損失を少なくしたＩＧＢＴを提
供することにある。
ーンオフ時に少数キャリアをできるだけ速く引き抜くこ
とでターンオフ時の電力損失を少なくしたＩＧＢＴを提
供することにある。
【０００６】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明は、第一導電型の第一層の一側の表面層内
に選択的に第二導電型のベース領域が形成され、そのベ
ース領域の表面層内に選択的に第一層の露出部をはさん
で第一導電型のエミッタ領域が形成され、第一層の他側
に第一導電型で第一層より高不純物濃度のバッファ層を
介して第二導電型のコレクタ層が形成され、ベース領域
の第一層の露出部とエミッタ領域にはさまれた部分をチ
ャネル領域として、その表面上にゲート絶縁膜を介して
設けられるゲート電極、エミッタ領域およびベース領域
に共通に接触するエミッタ電極ならびにコレクタ層に接
触するコレクタ電極を備えたＩＧＢＴにおいて、バッフ
ァ層が第一層に隣接する相対的に低不純物濃度の層と第
二層に隣接する相対的に高不純物濃度の層よりなるもの
とする。そして、バッファ層の各層が第二層に相当する
基板の上に順次形成したエピタキシャル層であることが
有効である。また、第一導電型がｎ型であり、バッファ
層の第一層に隣接する部分の不純物濃度が０．８ 〜１
．２ ×１０１７／ｃｍ３ 、バッファ層の第二層に隣
接する部分の不純物濃度が０．５〜１．０ ×１０１９
／ｃｍ３ であることが有効である。
めに、本発明は、第一導電型の第一層の一側の表面層内
に選択的に第二導電型のベース領域が形成され、そのベ
ース領域の表面層内に選択的に第一層の露出部をはさん
で第一導電型のエミッタ領域が形成され、第一層の他側
に第一導電型で第一層より高不純物濃度のバッファ層を
介して第二導電型のコレクタ層が形成され、ベース領域
の第一層の露出部とエミッタ領域にはさまれた部分をチ
ャネル領域として、その表面上にゲート絶縁膜を介して
設けられるゲート電極、エミッタ領域およびベース領域
に共通に接触するエミッタ電極ならびにコレクタ層に接
触するコレクタ電極を備えたＩＧＢＴにおいて、バッフ
ァ層が第一層に隣接する相対的に低不純物濃度の層と第
二層に隣接する相対的に高不純物濃度の層よりなるもの
とする。そして、バッファ層の各層が第二層に相当する
基板の上に順次形成したエピタキシャル層であることが
有効である。また、第一導電型がｎ型であり、バッファ
層の第一層に隣接する部分の不純物濃度が０．８ 〜１
．２ ×１０１７／ｃｍ３ 、バッファ層の第二層に隣
接する部分の不純物濃度が０．５〜１．０ ×１０１９
／ｃｍ３ であることが有効である。
【０００７】
【作用】誘導負荷に接続されたＩＧＢＴをターンオフす
る場合、ゲート・エミッタ間電圧をゼロにする。第一導
電型がｎ型であるｐチャネルＩＧＢＴでは、これにより
チャネル領域を通じての電子電流の供給がなくなる。オ
ン状態ではｎ型の第一層、バッファ領域に電子と正孔が
蓄積され伝導度変調を引き起こしているが、ターンオフ
した瞬間にコレクタ電極によって印加される正の高電圧
は、第一層とベース領域との間の接合から空乏層を拡げ
ることで電圧を確保し、これによってできる電界によっ
て電子はコレクタ電極へ、正孔はエミッタ電極へと引き
抜かれる。空乏層はバッファ層まで達しリーチスルーし
、そこで止められるわけだが、バッファ層を相対的に低
不純物濃度の層と高不純物濃度の層の２層により形成す
ると、その間に電位降下が生じ、それによる電界によっ
てさらに電子が加速されるので、電子が第二層までに達
する時間が短縮し、第二層とバッファ層の高不純物濃度
層との間にプラズマ状態を形成することでターンオフ損
失が低減する。第一導電型がｐ型のｎチャネルＩＧＢＴ
においては、コレクタ電極へ引き抜かれる正孔について
同様の作用が行われる。
る場合、ゲート・エミッタ間電圧をゼロにする。第一導
電型がｎ型であるｐチャネルＩＧＢＴでは、これにより
チャネル領域を通じての電子電流の供給がなくなる。オ
ン状態ではｎ型の第一層、バッファ領域に電子と正孔が
蓄積され伝導度変調を引き起こしているが、ターンオフ
した瞬間にコレクタ電極によって印加される正の高電圧
は、第一層とベース領域との間の接合から空乏層を拡げ
ることで電圧を確保し、これによってできる電界によっ
て電子はコレクタ電極へ、正孔はエミッタ電極へと引き
抜かれる。空乏層はバッファ層まで達しリーチスルーし
、そこで止められるわけだが、バッファ層を相対的に低
不純物濃度の層と高不純物濃度の層の２層により形成す
ると、その間に電位降下が生じ、それによる電界によっ
てさらに電子が加速されるので、電子が第二層までに達
する時間が短縮し、第二層とバッファ層の高不純物濃度
層との間にプラズマ状態を形成することでターンオフ損
失が低減する。第一導電型がｐ型のｎチャネルＩＧＢＴ
においては、コレクタ電極へ引き抜かれる正孔について
同様の作用が行われる。
【０００８】
【実施例】図１は本発明の一実施例のｐチャネルＩＧＢ
Ｔを示し、図２と共通の部分には同一の符号が付されて
いる。このＩＧＢＴでは、ｎ− 層１とｐ＋ コレクタ
層１０の間に存在するバッファ層が比較的低不純物濃度
のｎ層１２と高不純物濃度のｎ＋ 層１３とよりなる。 この二つの層はその効果で電位が急に変化した方が電子
の追い出しに効果的であるため、コレクタ層１０として
ｐ＋ 基板を用い、その上に比抵抗約０．０１Ωｃｍ
（不純物濃度約７×１０１８／ｃｍ３ ） のｎ＋ 層
１３と比抵抗約０．１ Ωｃｍ （不純物濃度約１×１
０１７／ｃｍ３） のｎ層１２とを順次エピタキシャル
法で成長させ、その上に比抵抗約２００ Ωｃｍのｎ−
層１を成長させる。そのあと、ｎ− 層１の表面に酸
化膜５を介してゲート電極６を形成し、それらをマスク
として用いてのイオン注入， 熱拡散により、ｐベース
領域２およびｎ＋ ソース領域３を形成することは従来
のＩＧＢＴにおけると同様である。ｎチャネルＩＧＢＴ
では各層， 各領域の導電型を逆にすればよい。
Ｔを示し、図２と共通の部分には同一の符号が付されて
いる。このＩＧＢＴでは、ｎ− 層１とｐ＋ コレクタ
層１０の間に存在するバッファ層が比較的低不純物濃度
のｎ層１２と高不純物濃度のｎ＋ 層１３とよりなる。 この二つの層はその効果で電位が急に変化した方が電子
の追い出しに効果的であるため、コレクタ層１０として
ｐ＋ 基板を用い、その上に比抵抗約０．０１Ωｃｍ
（不純物濃度約７×１０１８／ｃｍ３ ） のｎ＋ 層
１３と比抵抗約０．１ Ωｃｍ （不純物濃度約１×１
０１７／ｃｍ３） のｎ層１２とを順次エピタキシャル
法で成長させ、その上に比抵抗約２００ Ωｃｍのｎ−
層１を成長させる。そのあと、ｎ− 層１の表面に酸
化膜５を介してゲート電極６を形成し、それらをマスク
として用いてのイオン注入， 熱拡散により、ｐベース
領域２およびｎ＋ ソース領域３を形成することは従来
のＩＧＢＴにおけると同様である。ｎチャネルＩＧＢＴ
では各層， 各領域の導電型を逆にすればよい。
【０００９】
【発明の効果】本発明によれば、バッファ層を２層化す
ることにより、ターンオフ時に空乏層が拡がる際にバッ
ファ層内にも電位降下が生ずるようにすることによって
、バッファ層内でもキャリアを加速することができ、コ
レクタ領域へのキャリアの引き抜きが促進されるので、
ターンオフ時の電力損失の低いＩＧＢＴを得ることがで
きた。
ることにより、ターンオフ時に空乏層が拡がる際にバッ
ファ層内にも電位降下が生ずるようにすることによって
、バッファ層内でもキャリアを加速することができ、コ
レクタ領域へのキャリアの引き抜きが促進されるので、
ターンオフ時の電力損失の低いＩＧＢＴを得ることがで
きた。
【図１】本発明の一実施例のＩＧＢＴの単一セルの断面
図
図
【図２】従来のＩＧＢＴの単一セルの断面図
１ ｎ− 層
２ ｐベース領域
３ ｎ＋ エミッタ領域
４ チャネル領域
５ ゲート絶縁膜
６ ゲート電極
７ エミッタ電極
１０ ｐ＋ コレクタ層
１１ コレクタ電極
１２ ｎバッファ層
１３ ｎ＋ バッファ層
Claims (3)
- 【請求項１】第一導電型の第一層の一側の表面層内に選
択的に第二導電型のベース領域が形成され、そのベース
領域の表面層内に選択的に第一層の露出部をはさんで第
一導電型のエミッタ領域が形成され、第一層の他側に第
一導電型で第一層より高不純物濃度のバッファ層を介し
て第二導電型のコレクタ層が形成され、ベース領域の第
一層の露出部とエミッタ領域にはさまれた部分をチャネ
ル領域として、その表面上にゲート絶縁膜を介して設け
られるゲート電極、エミッタ領域およびベース領域に共
通に接触するエミッタ電極ならびにコレクタ層に接触す
るコレクタ電極を備えたものにおいて、バッファ層が第
一層に隣接する相対的に低不純物濃度の層と第二層に隣
接する相対的に高不純物濃度の層よりなることを特徴と
する絶縁ゲート型バイポーラトランジスタ。 - 【請求項２】バッファ層の各層が第二層に相当する基板
の上に順次形成したエピタキシャル層である請求項１記
載の絶縁ゲート型バイポーラトランジスタ。 - 【請求項３】第一導電型がｎ型であり、バッファ層の第
一層に隣接する部分の不純物濃度が０．８ 〜１．２
×１０１７／ｃｍ３ 、第二層に隣接する部分の不純物
濃度が０．５ 〜１．０ ×１０１９／ｃｍ３ である
請求項１あるいは２記載の絶縁ゲート型バイポーラトラ
ンジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8711891A JPH04320377A (ja) | 1991-04-19 | 1991-04-19 | 絶縁ゲート型バイポーラトランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8711891A JPH04320377A (ja) | 1991-04-19 | 1991-04-19 | 絶縁ゲート型バイポーラトランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04320377A true JPH04320377A (ja) | 1992-11-11 |
Family
ID=13906041
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8711891A Pending JPH04320377A (ja) | 1991-04-19 | 1991-04-19 | 絶縁ゲート型バイポーラトランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04320377A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1996032749A1 (fr) * | 1995-04-11 | 1996-10-17 | Rohm Co., Ltd. | Semiconducteur dote de dispositifs verticaux de type plan a tension de tenue elevee et procede de production dudit semiconducteur |
| EP0718892A3 (en) * | 1994-12-21 | 1996-12-04 | Mitsubishi Electric Corp | Semiconductor component with bipolar transistor with insulated gate electrode and its production method |
| JP2005191247A (ja) * | 2003-12-25 | 2005-07-14 | Nec Electronics Corp | 半導体基板及びそれを用いた半導体装置 |
| WO2012036247A1 (ja) * | 2010-09-17 | 2012-03-22 | 富士電機株式会社 | 半導体装置 |
-
1991
- 1991-04-19 JP JP8711891A patent/JPH04320377A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0718892A3 (en) * | 1994-12-21 | 1996-12-04 | Mitsubishi Electric Corp | Semiconductor component with bipolar transistor with insulated gate electrode and its production method |
| US5654561A (en) * | 1994-12-21 | 1997-08-05 | Mitsubishi Denki Kabushiki Kaisha | Insulated gate bipolar transistor with multiple buffer layers |
| WO1996032749A1 (fr) * | 1995-04-11 | 1996-10-17 | Rohm Co., Ltd. | Semiconducteur dote de dispositifs verticaux de type plan a tension de tenue elevee et procede de production dudit semiconducteur |
| JP2005191247A (ja) * | 2003-12-25 | 2005-07-14 | Nec Electronics Corp | 半導体基板及びそれを用いた半導体装置 |
| WO2012036247A1 (ja) * | 2010-09-17 | 2012-03-22 | 富士電機株式会社 | 半導体装置 |
| JP5716749B2 (ja) * | 2010-09-17 | 2015-05-13 | 富士電機株式会社 | 半導体装置 |
| US9035351B2 (en) | 2010-09-17 | 2015-05-19 | Fuji Electric Co., Ltd. | Semiconductor device |
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