JPH10219U - スイッチオフ機構を有する電力用半導体部品 - Google Patents

スイッチオフ機構を有する電力用半導体部品

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JPH10219U
JPH10219U JP001230U JP123098U JPH10219U JP H10219 U JPH10219 U JP H10219U JP 001230 U JP001230 U JP 001230U JP 123098 U JP123098 U JP 123098U JP H10219 U JPH10219 U JP H10219U
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バウエル フリートヘルム
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アゼア ブラウン ボヴェリ アクチェンゲゼルシャフト
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Abstract

(57)【要約】 【課題】 スイッチオフ機構を有する電力用半導体部品
であって、スイッチング特性を改善し、より簡単に最適
化することのできる部品を提供する。 【解決手段】 スイッチオフ機構を有する電力用半導体
部品であって、アノード(A) とカソード(K) との間に並
列に接続されたＭＯＳ制御サイリスタ（ＭＣＴ）により
スイッチオフされ、ＭＣＴユニットセルと並列に接続さ
れた絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）
によりスイッチオンされる。

Description

【考案の詳細な説明】
【０００１】
【産業上の利用分野】
本考案は、電力用電子部品の分野に係る。特に、本考案は、スイッチオフ機構 を有する電力用半導体部品であって、複数のユニットセルが互いに隣接配置され そして半導体基体においてアノードとカソードとの間に並列に接続されており、 上記ユニットセル各々は、電界効果制御式の短絡回路によってスイッチオフする ことのできるＭＯＳ制御サイリスタ（MCT= MOS Controlled Thyristor)として構 成され、そして上記部品の電界効果制御式のスイッチオンを確保する更に別の手 段が設けられているような電力用半導体部品に係る。
【０００２】
【従来の技術】
このような部品は、例えば、1986年発行のIEEE Trans,Electron Devices, ED- 33の第1609〜1618頁に掲載されたＶ．Ａ．Ｋ．テンプル氏の論文から知ることが できる。 過去何年間に、電力用電子部品においては、ＭＯＳ制御式部品の開発が益々盛 んに行なわれるようになってきた。このような傾向は、ＤＭＯＳ構造を有するユ ニポーラ電力用ＭＯＳＦＥＴによって始まったものである。 これらのＭＯＳ制御式部品の利点は、主として、ゲート電極の入力インピーダ ンスが高いことに基づいている。これにより、比較的低い消費電力で部品をトリ ガすることができる。
【０００３】 然し乍ら、ＤＭＯＳＦＥＴには、重大な欠点がある。即ち、ユニポーラ特性で の導通であるために、これら部品では高いオン状態抵抗において高いブレークダ ウン電圧を印加しなければならず、最大電流レベルが制限される。 この問題に対しては、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ(Insul ated Gate Bipolar Transistor))による解決策が最近提供されている（この点に ついては、1984年発行の IEEE Trans, Electron Devices, ED-31の第821 〜828 頁に掲載されたＢ．Ｊ．バリガ氏等の論文を参照されたい）。 ＩＧＢＴは、ＤＭＯＳＦＥＴにほゞ類似したカソード構造を有している。簡単 にいうと、これは、ＤＭＯＳＦＥＴ及びバイポーラトランジスタより成るカスケ ード回路と考えることができる。高抵抗のｎ型のベース層におけるバイポーラ電 流伝達特性により、この領域は導電率を調整することができ、これにより、高い 逆電圧のかゝる部品の場合でもオン状態抵抗として低い値を得ることができる。
【０００４】 現在では、更に、最も高い電力クラスの部品、即ち、サイリスタの場合でも、 ＭＯＳゲートにより電力用半導体部品を制御するという前記の概念を達成するこ とが提案されている（この点については、Ｖ．Ａ．Ｋ．テンプル氏の前記論文を 参照されたい）。 複数の並列接続されたユニットセルが互いに隣接配置されたこのようなＭＯＳ 制御サイリスタ、即ちＭＣＴ(MOS Controlled Thyristor)においては、スイッチ 可能なエミッタ短絡回路によってエミッタをｐ型ベースに短絡することによって スイッチオフが達成される。この目的のために、エミッタと一体化されそしてｎ 又はｐチャンネルＭＯＳＦＥＴとして本来任意に構成することのできるＭＯＳＦ ＥＴがスイッチとして使用される。
【０００５】 簡単な回路技術という点に鑑み、ＭＯＳゲートを用いてサイリスタをスイッチ オフするだけでなく、スイッチオンもすることが本来的に所望される。これは、 もしできるならば、単一のゲート電極で達成しなげればならない。 このような条件を満たす構造体は、Ｖ．Ａ．Ｋ．テンプル氏の論文（その図５ ）に既に提案されている。これは、スイッチオン／スイッチオフの複合セルであ り、元のＭＣＴユニットセルの内部に更に別のＤＭＯＳ構造体が使用され、基体 表面までプルアップされたｐ型ベース層のチャンネルを経てｎ型ベース層に電子 が注入される。
【０００６】
【考案が解決しようとする課題】
然し乍ら、これらの公知のスイッチオン／スイッチオフセルは、２つの問題を 提起する。 即ち、スイッチオンするために用いられるＤＭＯＳＦＥＴのチャンネルは、表 面まで引っ張られたｐ型ベース層によって形成される。典型的なサイリスタの場 合、ｐ型ベース層の深さは、少なくとも２０マイクロメータの範囲で変化する。 それ故、この寸法は、ＤＭＯＳＦＥＴのチャンネル長さにほぼ対応する。従って 、これは、約１マイクロメータであるＩＧＢＴの典型的なチャンネル長さよりも 著しく大きなものである。この大きなチャンネル長さにより、ｎ型ベース層に注 入される電子が少数となり、スイッチオン中のプラズマの効率的な発生を防ぎ、 スイッチオン時間を長くする。
【０００７】 一方、複合スイッチオン／スイッチオフセルを用いると、せいぜいスイッチオ フ素子と同程度のスイッチオン素子が部品内に存在するだけとなる。それ故、部 品に課せられた要求に対しこれら素子の数及び分布を互いに独立して最適化する ことはできない。 そこで、本考案の１つの目的は、スイッチオフ機構を有する電力用半導体部品 であって、スイッチング特性を著しく改善すると同時に、より簡単に最適化する ことのできる新規な部品を提供することである。
【０００８】
【課題を解決するための手段】
この目的は、前記で述べた形式の部品であって、上記更に別の手段は、上記Ｍ ＣＴユニットセル間に配置されてこれらセルと並列に接続された更に別のユニッ トセルを備え、そしてこれら更に別のユニットセルの各々は、絶縁ゲート型バイ ポーラトランジスタ（ＩＧＢＴ）の構造を有していることを特徴とする電力用半 導体部品において達成される。 それ故、本考案の要旨は、前記の複合スイッチオン／スイッチオフセルに代わ って、並列接続された２つの別々のＭＣＴ及びＩＧＢＴユニットセルを用いるこ とである。 このように、スイッチオンの役割を果たすＩＧＢＴユニットセルは、そのチャ ンネル長さに対して最適に設計することができる。更に、ＩＧＢＴユニットセル は、スイッチオン状態においてオン状態電流の若干を引き継ぐと共に、ＭＣＴユ ニットセルのスイッチオフ機能をサポートすることができる。最後に、ＭＣＴユ ニットよりも多数のＩＧＢＴユニットを設けて、部品内に電流フィラメントが形 成されるのを防ぐことができる。
【０００９】 それ故、本考案の好ましい実施例においては、各ＭＣＴユニットセルは、アノ ードとカソードとの間に、ｐ＋ドープのｐ型エミッタ層と、ｎドープのｎ型ベー ス層と、ｐドープのｐ型ベース層と、ｎドープのチャンネル領域が横方向に隣接 したｎ＋ドープのｎ型エミッタ領域と、埋設されたｐ＋ドープのソース領域とで 構成された一連の層を備えており、上記ＭＣＴユニットセルにおいて、上記ソー ス領域、チャンネル領域及びｐ型ベース層は、半導体基体のカソード側の面にお いて互いに隣に現われ、そして各々の場合に、その上に配置される絶縁ゲート電 極とでｐチャンネルＭＯＳＦＥＴを形成し、各ＩＧＢＴユニットセルは、アノー ドとカソードとの間に、ｐ＋ドープのｐ型エミッタ層と、ｎドープのｎ型ベース 層と、ｐドープのチャンネル領域が横方向に隣接したｐ＋ドープのｐ＋型領域と 、埋設されたｎ＋ドープのソース領域とで構成された一連の層を備えており、上 記ＩＧＢＴユニットセルにおいて、ソース領域、チャンネル領域及びｎ型ベース 層は、半導体基体のカソード側の面において互いに隣に現われ、そして各々の場 合に、その上に配置される絶縁ゲート電極とでｎチャンネルＭＯＳＦＥＴを形成 し、両方の基本的なセルのｐ型エミッタ層及びｎ型ベース層は、各々の場合に、 半導体基体上に各々横方向に延びる共通のｐ型エミッタ層又はｎ型ベース層の一 部分である。
【００１０】 然し乍ら、同様に、ｎチャンネルＭＯＳＦＥＴがＭＣＴユニットセルに用いら れそしてｐチャンネルＭＯＳＦＥＴがＩＧＢＴユニットセルに用いられる相補的 な部品も実現することができる。 更に別の実施例は請求項２以降から明らかであろう。 本考案及びそれに付随する多数の効果は、添付図面を参照した以下の詳細な説 明より容易に理解されよう。
【００１１】
【考案の実施の形態及び実施例】
添付図面は、全体にわたって同じ又は対応する部分が同じ参照番号で示されて おり、特に、図１は、前記出版物の図３ｂから知られているＭＯＳ制御サイリス タのＭＣＴユニットセルの断面図である。 このユニットセルにおいては、複数の色々にドープされた層が半導体基体１４ においてアノードＡとカソードＫとの間にある層シーケンスで配置されている。 この層シーケンスは、ｐ＋ドープのｐ型エミッタ層９と、ｎ−ドープのｎ型ベー ス層８は、ｐドープのｐ型ベース層７と、ｎドープのチャンネル領域５が横方向 に隣接したｎ＋ドープのｎ型エミッタ領域６と、埋設されたｐ＋ドープのソース 領域４とで構成される。
【００１２】 ｎ型のエミッタ領域６は、半導体基体１４のカソード側の面において埋設ソー ス領域４間に現われ、この点において該領域への接触は、金属化の形態のカソー ド接触部１によって行なわれる。ｐ型エミッタ層９、ｎ型ベース層８、ｐ型ベー ス層７及びｎ型エミッタ領域６は、この領域において通常のｐｎｐｎサイリスタ 構造体を形成する。このサイリスタのスイッチオフ動作は、カソード側にあるＭ ＯＳ制御の短絡回路をスイッチオンすることによって行なわれ、この短絡回路は 、ｐ型ベース層７をカソード接触部１に短絡する。 このために、ソース領域４、チャンネル領域５及びｐ型ベース層７は、カソー ド側の基体表面において互いに隣合って現われ、そして各々の場合にその点にｐ チャンネルＭＯＳＦＥＴを形成し、これは、その上に配置されてゲート絶縁材２ によって絶縁された絶縁ゲート電極３によって制御される。
【００１３】 サイリスタがスイッチオンになった場合には、ｐ型エミッタ層９からｐ型ベー ス層へ注入されるホール（図１に丸で示す）がｎ型エミッタ領域６を経てカソー ドＫへ引き込まれる。 ゲート電極３が充分に負にバイアスされると、基体表面の下のチャンネル領域 ５にｐ型の導通逆転チャンネルが形成され、該チャンネルは、導電率が高いこと により、ホール電流の大部分を引継ぎ、従って、サイリスタ領域の電流を保持電 流のレベルより下げ、ひいては、サイリスタをスイッチオフにする。 図１に示された構造体は、サイリスタのスイッチオフ機構のみに関連したもの である。従って、スイッチオンするためには、更に別の手段を設けなければなら ない。Ｖ．Ａ．Ｋ．テンプル氏の前記論文からも知られている１つの手段につい て図２を参照して以下に説明する。
【００１４】 図２においては、図１に示されたユニットセルが、スイッチオフ機能に加えて スイッチオン機能を行なうように拡張されており、即ち、複合スイッチオン／ス イッチオフセルを構成する。 ゲート電極３より下のｐ型ベース領域７及びｎ型ベース層８がカソード側の基 体表面まで引っ張り上げられているという点でスイッチオンの追加機能が実現さ れる。又、ｐ型ベース層７の表面付近の領域は、チャンネル領域を形成し、各々 の場合に、隣接するチャンネル領域５及びｎ型ベース層８と共にｎチャンネルＭ ＯＳＦＥＴを形成する。 ゲート電極が充分正にバイアスされると、これら第２ＭＯＳＦＥＴのｎチャン ネルが導通状態になる。従って、電子がｎ型ベース層８に入り、次いで、ｐ型エ ミッタ層９からのホールの注入を引き起こす。チャンネル領域５における第１Ｍ ＯＳＦＥＴのｐチャンネルは、このゲートバイアスでは非導通である。それ故、 短絡回路がスイッチオフとなり、従って、サイリスタは、トリガのための最大ス タンバイ状態にあり、その結果、開始されたプラズマが妨げを受けずに分散する ことができ、サイリスタ状態にセットする。
【００１５】 この説明から明らかなように、トリガカプロセスは、電子がｎ型ベース層８に 入るところのｎチャンネルの特性に厳密に基づくものである。従って、良好なト リガ動作を得るためには、ｎチャンネルの抵抗をできるだけ低くしなければなら ず、即ち、所与の導電率に対して長さをできるだけ短くしなければならない。 然し乍ら、この条件は、図２に示された構造では不完全に満たされるに過ぎな い。というのは、ｎチャンネルの長さを独立して最適化することができず、ｐ型 ベース層８の比較的大きな深さによって厳密に決定されるからである。 それ故、本考案によれば、全く異なった経路が得られ、即ち、スイッチオン／ スイッチオフ機能はもはや複合ユニットセルによって実行されず、Ｂ．Ｊ．バリ ガ氏等の論文から知られているＩＧＢＴ構造を有する別のユニットセルが図１に おいてＭＣＴユニットセルと並列に接続される。
【００１６】 図３に示された構造体の左側の部分は、図１から明らかなＭＯＳ制御短絡回路 を有するＭＣＴユニットセルを形成する。このＭＣＴユニットセルは、本質的に スイッチオフプロセスを果たす。 この構造体の右側の部分は、それ自体既に知られているＩＧＢＴユニットセル を形成する。ｐ型エミッタ層９及びｎ型ベース層８は、連続的な層と同時に構成 される。ｐ型のベース層７は、ＭＣＴユニットセルの外部で表面へと引っ張られ 、これは、マスクをしてインプランテーションを行なった後に拡散を行なうだけ で達成することができる。 ｐ型エミッタ層９及びｎ型ベース層８に加えて、ＩＧＢＴユニットセルは、ｐ ドープのチャンネル領域１２が横方向に隣接したｐ＋型領域１３と、埋設したｎ ＋ドープのソース領域１１とを備えており、このソース領域は、チャンネル領域 １２及びｎ型ベース層８と共に各々の場合にｎチャンネルＭＯＳＦＥＴを形成す る。
【００１７】 サイリスタのスイッチオン動作は、ＩＧＢＴユニットセルによって確保される 。この場合に、ゲート電極３はその全てが同じ電位るあるのが好ましく、これに より、隣接するＭＣＴ及びＩＧＢＴユニットセルは、同じゲート電極（図３に示 す）で均一にトリガされる。 ＩＧＢＴユニットセルの機能は、次の通りである。ＩＧＢＴ構造体は、ｎチャ ンネル型の部品である。それ故、当該ゲート電極３が充分に正にバイアスされた ときには、ｎチャンネルが導通し、原理的には、図２の構造体のトリガプロセス について述べたものと同じ状態が生じる。 負のゲートバイアスでスイッチオフする場合には、ＭＣＴユニットセルの短絡 回路が既知のやり方でスイッチオンしそしてＩＧＢＴユニットセルのｎチャンネ ルが阻止され、その結果、電流が確実に保持電流より低くなる。
【００１８】 図２の構造体に勝る図３の構造体の利点は、次のような点から得られる。即ち 、図２の基本的な構造体は、ｐ型ベース層７に局部的に埋設されるｎ型エミッタ 領域６を備えている。ｎ型エミッタ領域６は、更に、ソース領域４と、短絡回路 をスイッチングするためのｐチャンネルＭＯＳＦＥＴのチャンネルを表わすチャ ンネル領域５とを備えている。 チャンネル領域５に続いて、サイリスタをトリガするｎチャンネルＭＯＳＦＥ Ｔのためのソース領域がある。チャンネルは、この場合、表面まで引っ張られた ｐ型ベース層７によって形成される。前記したように、この構造体は、図３によ るＭＣＴユニットセル及びＩＧＢＴユニットセルの複合体と同様に機能する。 典型的なサイリスタの場合に、ｐ型ベース層７の深さは、少なくとも２０マイ クロメータの領域になければならない。この寸法は、ｎチャンネルＭＯＳＦＥＴ のチャンネル長さにほぼ対応することが明らかであろう。
【００１９】 それ故、チャンネル長さは、約１マイクロメータであるＩＧＢＴの典型的なチ ャンネル長さよりも実質的に大きい。この点については、この条件により、ＩＧ ＢＴが図２の構造体よりも多数の電子をベースに注入する。これにより得られる 重要な結果は、プラズマが実質的により効率的に確立されることである。ＩＧＢ Ｔのスイッチオン時間は短いことが知られているので、部品全体を確実にトリガ するに充分なプラズマが短い時間の後に得られる。 ここに提案するＭＣＴ−ＩＧＢＴの組合せは、２つの部品を並列接続したもの である。従って、ＩＧＢＴユニットセルは、オン状態電流の一部分を受け持つ。 更に重要なことは、ＩＧＢＴがスイッチオフ中に実質的に能動的な役割を果た せることである。これは、ｎ型ベース層８からホールを引き出し、従って、ＭＣ Ｔのスイッチオフプロセスを支援する。
【００２０】 又、ＭＣＴに生じる問題、即ち、スイッチオフ中に電流フィラメントが生じる 問題を解決するためにもこの条件を使用することができる。本考案による部品で は、ＭＣＴ及びＩＧＢＴユニットセルを互いに独立して異なった個数及び分布で 設けることができるので、２：１よりも大きな比で、好ましくは約３：１の比で ＩＧＢＴ及びＭＣＴユニットセルを組み込むことが可能であり且つ効果的である 。 ＩＧＢＴユニットセルの数が大きいので、このような混合部品は、フィラメン トの形成がない（ＩＧＢＴでは生じない）が、一方、ＭＣＴユニットセルにより 純粋なＩＧＢＴよりも実質的に低いオン状態抵抗をもつことになる。 更に、このような部品は、図３とは相補的な構造で、ｎチャンネルＭＣＴ及び ｐチャンネルＩＧＢＴの組合せとして構成できることも指摘しておく。
【００２１】 上記の技術に鑑み、本考案において種々の変更や修正がなされ得ることが明ら かであろう。それ故、本考案は、実用新案登録請求の範囲内において、上記とは 別のやり方で実施できることを理解されたい。
【図面の簡単な説明】
【図１】公知技術によるＭＯＳ制御式サイリスタのＭＣ
Ｔユニットセルを示す図。
【図２】公知技術によるＭＯＳ制御式サイリスタの複合
スイッチオン／スイッチオフセルを示す図。
【図３】本考案による隣接配置のＭＣＴ及びＩＧＢＴユ
ニットセルの実施例を示す図。
【符号の説明】
１ カソード接触部 ２ ゲート絶縁材 ３ ゲート電極 ４ 埋設したｐ＋ドープのソース領域 ５ ｎドープの隣接領域 ６ ｎ＋ドープのｎ型エミッタ領域 ７ ｐドープのｐ型ベース層 ８ ｎ−ドープのｎ型ベース層 ９ ｐ＋ドーブのｐ型エミッタ層 １０ アノード接触部 １１ 埋設したｎ＋ドープのソース領域 １２ ｐドープのチャンネル領域 １３ ｐ＋型の領域 １４ 半導体基体 Ａ アノード Ｋ カソード

Claims (6)

    【実用新案登録請求の範囲】
  1. 【請求項１】 スイッチオフ機構を有する電力用半導体
    部品であって、 a) 複数の第１ユニットセルが互いに隣接配置されそし
    て半導体基板(14)においてアノード(A) とカソード(K)
    との間に並列に接続されており、 b) 上記第１ユニットセル各々は、電界効果制御式の短
    絡回路によってスイッチオフすることのできるＭＯＳ制
    御サイリスタ（ＭＣＴ）として構成され、 c) 各第１ユニットセルは、アノード(A) とカソード
    (K) との間に、ｐ＋ドープのｐ型エミッタ層と、ｎドー
    プのｎ型ベース層と、ｐドープのｐ型ベース層(7) と、
    ｎドープのチャンネル領域(5) が横方向に隣接したｎ＋
    ドープのｎ型エミッタ領域(6) と、埋設されたｐ＋ドー
    プのソース領域(4) とで構成された一連の層を備えてお
    り、 d) 上記各第１ユニットセルにおいて、上記ソース領域
    (4) 、チャンネル領域(5) 及びｐ型ベース層(7) は、半
    導体基体(14)のカソード側の面において互いに隣に現わ
    れ、そして各々の場合に、その上に配置される絶縁ゲー
    ト電極(3) とでｐチャンネルＭＯＳＦＥＴを形成し、そ
    して e) 上記部品の電界効果制御式のスイッチオンを確保す
    る更に別の手段が設けられているような電力用半導体部
    品において、 f) 上記更に別の手段は、上記第１ユニットセルから独
    立して、上記第１ユニットセル間に配置されてこれらセ
    ルと並列に接続された第２ユニットセルを備え、 g) これら第２ユニットセルの各々は、絶縁ゲート型バ
    イポーラトランジスタ(ＩＧＢＴ）の構造を有し、 h) 各第２ユニットセルは、アノード(A) とカソード
    (K) との間に、ｐ＋ドープのｐ型エミッタ層と、ｎドー
    プのｎ型ベース層と、ｎ型ベース層に埋設され、ｐドー
    プのチャンネル領域(12)が横方向に隣接したｐ＋ドープ
    のｐ＋型領域(13)と、埋設されたｎ＋ドープのソース領
    域(11)とで構成された一連の層を備えており、 i) 上記各第２ユニットセルにおいて、ソース領域(1
    1)、チャンネル領域(12)及びｎ型ベース層は、半導体基
    体(14)のカソード側の面において互いに隣に現われ、そ
    して各々の場合に、その上に配置される第１ユニットセ
    ルと共通の絶縁ゲート電極(3) とでｎチャンネルＭＯＳ
    ＦＥＴを形成し、 k) 上記ソース領域(11)と上記ｐ＋型領域(13)とは、カ
    ソード接触部(1) によって直接カソード(K) に接続さ
    れ、そして l) 両方のユニットセルのｐ型エミッタ層及びｎ型ベー
    ス層は、各々の場合に、半導体基体(14)上に各々横方向
    に延びる共通のｐ型エミッタ層(9) 又はｎ型ベース層
    (8) の一部分であることを特徴とする電力用半導体部
    品。
  2. 【請求項２】 全てのユニットセルの上記一連の層をそ
    れらの相補的な一連の層と交換したことを特徴とする請
    求項１に記載の電力用半導体部品。
  3. 【請求項３】 全てのユニットセルのゲート電極(3)
    は、同じ電位にあることを特徴とする請求項１又は２に
    記載の電力用半導体部品。
  4. 【請求項４】 部品当たりの第１ユニットセル及び第２
    ユニットセルの個数は異なることを特徴とする請求項１
    に記載の電力用半導体部品。
  5. 【請求項５】 第２ユニットセルの個数と第１ユニット
    セルの個数との比は、２：１よりも大きいことを特徴と
    する請求項４に記載の電力用半導体部品。
  6. 【請求項６】 上記比は、約３：１であることを特徴と
    する請求項５に記載の電力用半導体部品。
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