JP2557367B2 - 絶縁ゲ−ト型自己タ−ンオフサイリスタ - Google Patents
絶縁ゲ−ト型自己タ−ンオフサイリスタInfo
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/744—Gate-turn-off devices
- H01L29/745—Gate-turn-off devices with turn-off by field effect
- H01L29/7455—Gate-turn-off devices with turn-off by field effect produced by an insulated gate structure
-
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- H01L29/749—Thyristor-type devices, e.g. having four-zone regenerative action with turn-on by field effect
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、絶縁ゲートによりオン・オフ制御を行なう
絶縁ゲート型自己ターンオフサイリスタに関する。
絶縁ゲート型自己ターンオフサイリスタに関する。
（従来の技術） ゲートタンオフサイリスタ（以下、GTO）は通常、ゲ
ート電極に負のバイアスを印加してアノード電流の一部
をゲート電流として外部に排出することにより、自己タ
ーンオフするように構成されている。しかしこの動作
は、電流制御型であるため、かなり大きいゲート電力を
必要とする。これに対し、ゲート・カソード間を短絡す
るMISトランジスタを設け、このMISトランジスタにより
ゲート電流を外部に排出するようにしたGTO（以下、MIS
−GTO）は、動作が電圧制御型であるため、小さいゲー
ト電力で自己ターンオフすることができる。このMIS−G
TOには、MISトランジスタをｎチャネル型とするものと
ｐ型チャネル型とするものがある。ｎチャネル型MIS−G
TOは特公昭59−47469号、ｐチャネル型MIS−GTOは特公
昭60−9668号公報に開示されており公知の構造である。
ート電極に負のバイアスを印加してアノード電流の一部
をゲート電流として外部に排出することにより、自己タ
ーンオフするように構成されている。しかしこの動作
は、電流制御型であるため、かなり大きいゲート電力を
必要とする。これに対し、ゲート・カソード間を短絡す
るMISトランジスタを設け、このMISトランジスタにより
ゲート電流を外部に排出するようにしたGTO（以下、MIS
−GTO）は、動作が電圧制御型であるため、小さいゲー
ト電力で自己ターンオフすることができる。このMIS−G
TOには、MISトランジスタをｎチャネル型とするものと
ｐ型チャネル型とするものがある。ｎチャネル型MIS−G
TOは特公昭59−47469号、ｐチャネル型MIS−GTOは特公
昭60−9668号公報に開示されており公知の構造である。
第６図はｐチャネル型MIS−GTOの素子断面図である。
図において、１はｐ型の第１エミッタ層、２はｎ型の第
１ベース層、３はｐ型の第２ベース層、４はｎ型の第２
エミッタ層である。第１エミッタ層１にはアノード電極
10が、第２エミッタ層４にはカソード電極11がそれぞれ
オーミックに取付けられている。第２エミッタ層４と重
なるように低濃度のｎ型ウェル層５が形成され、その内
側にp+型層６を設け、このp+型層６と第２ベース層３に
挟まれたｎ型ウェル層５表面部をチャネル領域とし、こ
の上にゲート絶縁膜７を介してMISゲート電極８を形成
して、ターンオフ用のｐチャネル型MISトランジスタが
構成されている。９は絶縁膜である。
図において、１はｐ型の第１エミッタ層、２はｎ型の第
１ベース層、３はｐ型の第２ベース層、４はｎ型の第２
エミッタ層である。第１エミッタ層１にはアノード電極
10が、第２エミッタ層４にはカソード電極11がそれぞれ
オーミックに取付けられている。第２エミッタ層４と重
なるように低濃度のｎ型ウェル層５が形成され、その内
側にp+型層６を設け、このp+型層６と第２ベース層３に
挟まれたｎ型ウェル層５表面部をチャネル領域とし、こ
の上にゲート絶縁膜７を介してMISゲート電極８を形成
して、ターンオフ用のｐチャネル型MISトランジスタが
構成されている。９は絶縁膜である。
この素子のターンオフ動作は次のように行なわれる。
ターンオフ用ｐチャネル型MISトランジスタのMISゲート
電極８に負の電圧を印加すると、第２ベース層３はMIS
ゲート電極８下のチャネル領域を介してp+型層６と短絡
し、更にp+型層６にオーミック接触しているカソード電
極11と短絡される。これによりMIS−GTOはターンオフす
る。
ターンオフ用ｐチャネル型MISトランジスタのMISゲート
電極８に負の電圧を印加すると、第２ベース層３はMIS
ゲート電極８下のチャネル領域を介してp+型層６と短絡
し、更にp+型層６にオーミック接触しているカソード電
極11と短絡される。これによりMIS−GTOはターンオフす
る。
一方、この素子のターンオフ動作は次のように行なわ
れる。MISゲート電極８に正の電圧を印加すると、MISゲ
ート電極８と第２ベース層３は絶縁膜７を介して容量結
合しているので、MISゲート電極８に与えた正の電圧の
立上り率に比例したベース電流が第２ベース層３に流
れ、第２エミッタ層４からの電子の注入を促し、MIS−G
TOはターンオンする。しかしながら、この様な、ゲート
電圧の立上りによる変位電流でターンオフする方法で
は、大きなベース電流が得られずターンオフ時間が長く
なるという問題があった。従来は、この問題を回避する
ために第２ベース層３の不純物総量を減らして第１ベー
ス層２、第２ベース層３、第２エミッタ層４からなるNP
Nトランジスタの電流増幅率を大きくしトリガ感度を上
げるという方法がとられてきた。しかし、この方法を採
用すると第２ベース層３の抵抗が大きくなるためピーク
ターンオフ電流が低下するという新たな問題を生じてい
た。
れる。MISゲート電極８に正の電圧を印加すると、MISゲ
ート電極８と第２ベース層３は絶縁膜７を介して容量結
合しているので、MISゲート電極８に与えた正の電圧の
立上り率に比例したベース電流が第２ベース層３に流
れ、第２エミッタ層４からの電子の注入を促し、MIS−G
TOはターンオンする。しかしながら、この様な、ゲート
電圧の立上りによる変位電流でターンオフする方法で
は、大きなベース電流が得られずターンオフ時間が長く
なるという問題があった。従来は、この問題を回避する
ために第２ベース層３の不純物総量を減らして第１ベー
ス層２、第２ベース層３、第２エミッタ層４からなるNP
Nトランジスタの電流増幅率を大きくしトリガ感度を上
げるという方法がとられてきた。しかし、この方法を採
用すると第２ベース層３の抵抗が大きくなるためピーク
ターンオフ電流が低下するという新たな問題を生じてい
た。
（発明が解決しようとする問題点） 以上のように従来のMIS−GTOは、ゲート電圧の立上り
による変位電流だけでターンオフさせていたので、十分
なベース電流が得られずターンオン時間が長いという問
題があった。
による変位電流だけでターンオフさせていたので、十分
なベース電流が得られずターンオン時間が長いという問
題があった。
本発明はこの様な問題を解決したMIS−GTOを提供する
ことを目的とする。
ことを目的とする。
［発明の構成］ （問題点を解決するための手段） 本発明のMIS−GTOは、第１導電型エミッタ層、第２導
電型ベース層、第１の第１導電型ベース層および第２導
電型エミッタ層から成るサイリスタ構造と、第１の第１
導電型ベース層と第２導電型エミッタ層とを短絡するタ
ーンオフ用絶縁ゲートとを有するMIS−GTO領域と隣接し
て、第１導電型エミッタ層と第２導電型ベース層はMIS
−GTO領域と共通とし、第２導電型ベース層表面に第１
の第１導電型ベース層とは実質的に分離された第２の第
１導電型ベース層、そしてこの第２の第１導電型ベース
層と短絡される第２導電型ソース層、および第２導電型
ベース層と第２導電型ソース層とを短絡する絶縁ゲート
とを有する導電変調型MOSFET領域を形成し、両領域の第
１導電型エミッタ層に第１の主電極が、第２導電型エミ
ッタ層と第２の第１導電型ベース層および第２導電型ソ
ース層とに第２の主電極が共通に設けられている。
電型ベース層、第１の第１導電型ベース層および第２導
電型エミッタ層から成るサイリスタ構造と、第１の第１
導電型ベース層と第２導電型エミッタ層とを短絡するタ
ーンオフ用絶縁ゲートとを有するMIS−GTO領域と隣接し
て、第１導電型エミッタ層と第２導電型ベース層はMIS
−GTO領域と共通とし、第２導電型ベース層表面に第１
の第１導電型ベース層とは実質的に分離された第２の第
１導電型ベース層、そしてこの第２の第１導電型ベース
層と短絡される第２導電型ソース層、および第２導電型
ベース層と第２導電型ソース層とを短絡する絶縁ゲート
とを有する導電変調型MOSFET領域を形成し、両領域の第
１導電型エミッタ層に第１の主電極が、第２導電型エミ
ッタ層と第２の第１導電型ベース層および第２導電型ソ
ース層とに第２の主電極が共通に設けられている。
（作用） 本発明の素子構造では、MIS−GTO領域と導電変調型MO
SFET領域とが並列に構成されているので、ゲート電圧を
印加すると、第１導電型ベース層に変位電流によるベー
ス電流が流れるだけでなく、導電変調型MOSFET領域から
第２導電型ベース層にベース電流が供給されるのでター
ンオン時間が短くなる。
SFET領域とが並列に構成されているので、ゲート電圧を
印加すると、第１導電型ベース層に変位電流によるベー
ス電流が流れるだけでなく、導電変調型MOSFET領域から
第２導電型ベース層にベース電流が供給されるのでター
ンオン時間が短くなる。
（実施例） 以下、本発明の実施例を図面を参照して説明する。以
下の全ての実施例では第１導電型としてｐ型、第２導電
型としてｎ型を用いている。
下の全ての実施例では第１導電型としてｐ型、第２導電
型としてｎ型を用いている。
第１図は第１の実施例の素子構造の断面図である。ま
ずMIS−GTO領域の構造を説明する。ｐ型エミッタ層１に
接してｎ型ベース層２が形成され、このｎ型ベース層２
内にｐ型ベース層３およびｎ型エミッタ層４が順次拡散
形成されてpnpn構造を形成している。ｐ型エミッタ層１
にはアノード電極（第１の主電極）10が形成され、ｎ型
エミッタ層４にはカソード電極（第２の主電極）11が形
成されている。ｎ型エミッタ層４と重なるように低濃度
のｎ型ウェル層５、その中にp+型層６が順次拡散形成さ
れ、p+型層６とｐ型ベース層３とで挟まれる領域のｎ型
ウェル層５表面をチャネル領域として、この上にゲート
絶縁膜７を介してゲート電極８を形成してターンオフ用
のｐチャネル型MOSFETが構成されている。９はゲート電
極８とカソード電極11を絶縁する絶縁膜である。次に導
電変調型MOSFET領域の構造を説明する。
ずMIS−GTO領域の構造を説明する。ｐ型エミッタ層１に
接してｎ型ベース層２が形成され、このｎ型ベース層２
内にｐ型ベース層３およびｎ型エミッタ層４が順次拡散
形成されてpnpn構造を形成している。ｐ型エミッタ層１
にはアノード電極（第１の主電極）10が形成され、ｎ型
エミッタ層４にはカソード電極（第２の主電極）11が形
成されている。ｎ型エミッタ層４と重なるように低濃度
のｎ型ウェル層５、その中にp+型層６が順次拡散形成さ
れ、p+型層６とｐ型ベース層３とで挟まれる領域のｎ型
ウェル層５表面をチャネル領域として、この上にゲート
絶縁膜７を介してゲート電極８を形成してターンオフ用
のｐチャネル型MOSFETが構成されている。９はゲート電
極８とカソード電極11を絶縁する絶縁膜である。次に導
電変調型MOSFET領域の構造を説明する。
ｐ型エミッタ層１とｎ型ベース層２はMIS−GTO領域と
共通に形成されており、このｎ型ベース層２内にｐ型ベ
ース層12およびn+型ソース層13が順次拡散形成され、n+
型ソース層13とｎ型ベース層２とで挟まれる領域のｐ型
ベース層12表面をチャネル領域として、この上にゲート
絶縁膜７を介してゲート電極15を形成し導電変調型MOSF
ETが構成されている。p+型層14はn+型ソース層13下のｐ
型ベース層抵抗を低くしてラッチアップを防ぐために設
けられている。ｐ型層16はｐ型ベース層12と同時に拡散
形成し、両領域のｐ型ベース層間の間隙を正確に決める
ために設けられている。以上で説明したMIS−GTO領域と
導電変調型MOSFET領域は隣接して設けられ、これらの領
域が並列接続されるように、ｎ型エミッタ層４およびn+
型ソース層13はいずれもカソード電極11にオーミックに
つながれている。なお、この実施例では、ゲート電極８
とゲート電極15は一体形成されている。
共通に形成されており、このｎ型ベース層２内にｐ型ベ
ース層12およびn+型ソース層13が順次拡散形成され、n+
型ソース層13とｎ型ベース層２とで挟まれる領域のｐ型
ベース層12表面をチャネル領域として、この上にゲート
絶縁膜７を介してゲート電極15を形成し導電変調型MOSF
ETが構成されている。p+型層14はn+型ソース層13下のｐ
型ベース層抵抗を低くしてラッチアップを防ぐために設
けられている。ｐ型層16はｐ型ベース層12と同時に拡散
形成し、両領域のｐ型ベース層間の間隙を正確に決める
ために設けられている。以上で説明したMIS−GTO領域と
導電変調型MOSFET領域は隣接して設けられ、これらの領
域が並列接続されるように、ｎ型エミッタ層４およびn+
型ソース層13はいずれもカソード電極11にオーミックに
つながれている。なお、この実施例では、ゲート電極８
とゲート電極15は一体形成されている。
この素子の動作は次の通りである。ターンオフ動作
は、ゲート電極8,15に正の電圧を印加することにより行
なう。これにより導電変調型MOSFET領域のn+型ソース層
13からｎ型ベース層２へ電子が注入され、それに見合う
正孔がｐ型エミッタ層１から注入されて導電変調型MOSF
ETがターンオフする。一方、MIS−GTO領域ではゲート電
圧の立上り率に比例したベース電流がｐ型ベース層３に
流れ、ｎ型エミッタ層４から電子の注入が起こり、この
電子が空乏層を通過してｎ型ベース層２へ到達し、ｐ型
エミッタ層１からの正孔の注入が促されてMIS−GTOがタ
ーンオフする。一般にゲート電圧の立上りによる変位電
流は小さいので、導電変調型MOSFETよりもMIS−GTOの方
がターンオフ時間は長くなる。従って実際に起こる動作
は、まず導電変調型MOSFETがターンオンしてｎ型ベース
層２中のキャリア濃度が高まり、その後、MIS−GTOがゲ
ート変位電流によりターンオフすることになる。その結
果、MIS−GTO領域のｎ型ベース層２中のキャリア濃度を
高めるための時間が節約できるのでターンオン時間が短
くなる。また、ターンオフ動作はゲート電極8,15に負の
電圧を印加することにより行なう。これによりMIS−GTO
のｐ型ベース層３とｎ型エミッタ層４を短絡するｐチャ
ネル型MISトランジスタが導通し、MIS−GTOはターンオ
フする。また、導電変調型MOSFETはｎチャネル型なので
チャネルが非導通となりターンオフする。本発明の構造
によれば、MIS−GTOのトリガ感度を高めるためにｐ型ベ
ース層３の不純物総量を減らす必要がないため、MIS−G
TOのピークターンオフ電流が小さくなるという問題は生
じない。
は、ゲート電極8,15に正の電圧を印加することにより行
なう。これにより導電変調型MOSFET領域のn+型ソース層
13からｎ型ベース層２へ電子が注入され、それに見合う
正孔がｐ型エミッタ層１から注入されて導電変調型MOSF
ETがターンオフする。一方、MIS−GTO領域ではゲート電
圧の立上り率に比例したベース電流がｐ型ベース層３に
流れ、ｎ型エミッタ層４から電子の注入が起こり、この
電子が空乏層を通過してｎ型ベース層２へ到達し、ｐ型
エミッタ層１からの正孔の注入が促されてMIS−GTOがタ
ーンオフする。一般にゲート電圧の立上りによる変位電
流は小さいので、導電変調型MOSFETよりもMIS−GTOの方
がターンオフ時間は長くなる。従って実際に起こる動作
は、まず導電変調型MOSFETがターンオンしてｎ型ベース
層２中のキャリア濃度が高まり、その後、MIS−GTOがゲ
ート変位電流によりターンオフすることになる。その結
果、MIS−GTO領域のｎ型ベース層２中のキャリア濃度を
高めるための時間が節約できるのでターンオン時間が短
くなる。また、ターンオフ動作はゲート電極8,15に負の
電圧を印加することにより行なう。これによりMIS−GTO
のｐ型ベース層３とｎ型エミッタ層４を短絡するｐチャ
ネル型MISトランジスタが導通し、MIS−GTOはターンオ
フする。また、導電変調型MOSFETはｎチャネル型なので
チャネルが非導通となりターンオフする。本発明の構造
によれば、MIS−GTOのトリガ感度を高めるためにｐ型ベ
ース層３の不純物総量を減らす必要がないため、MIS−G
TOのピークターンオフ電流が小さくなるという問題は生
じない。
第２図は第２の実施例の素子構造の断面図である。こ
の実施例ではMIS−GTO領域のｎ型ベース層２における少
数キャリアライフタイムを導電変調型MOSFET領域のそれ
より大きな値に設定している。これによって導電変調型
MOSFETのラッチアップ電流をMIS−GTOのピークターンオ
フ電流より大きくできるので、MIS−GTOの自己ターンオ
フ能力を最大限発揮することができる。また、導電変調
型MOSFETの方が早くターンオフするので、ターンオフ時
に導電変調型MOSFET領域へアノード電流が集中して電流
密度が上昇し、ラッチアップ電流値を超えることもなく
なる。
の実施例ではMIS−GTO領域のｎ型ベース層２における少
数キャリアライフタイムを導電変調型MOSFET領域のそれ
より大きな値に設定している。これによって導電変調型
MOSFETのラッチアップ電流をMIS−GTOのピークターンオ
フ電流より大きくできるので、MIS−GTOの自己ターンオ
フ能力を最大限発揮することができる。また、導電変調
型MOSFETの方が早くターンオフするので、ターンオフ時
に導電変調型MOSFET領域へアノード電流が集中して電流
密度が上昇し、ラッチアップ電流値を超えることもなく
なる。
第３図は第３の実施例の素子構造の断面図である。こ
の実施例では導電変調型MOSFET領域のｐ型エミッタ層１
を取り除いてアノードショート構造としている。これに
よっても第２の実施例と同様の効果が得られる。また、
この実施例の構造では導電変調型MOSFETがターンオンし
た時、MIS−GTO領域側のｐ型エミッタ層１から正孔の注
入が起こるので、MIS−GTO領域のｎ型ベース層２中のキ
ャリア密度を速く上昇させることができ、MIS−GTOのタ
ーンオン時間を短くできる。この場合アノードショート
構造になっているので少数キャリアライフタイムは大き
く設定することが必要である。これ以外にもMIS−GTO領
域もアノードショート構造とする方法も併用することが
できる。
の実施例では導電変調型MOSFET領域のｐ型エミッタ層１
を取り除いてアノードショート構造としている。これに
よっても第２の実施例と同様の効果が得られる。また、
この実施例の構造では導電変調型MOSFETがターンオンし
た時、MIS−GTO領域側のｐ型エミッタ層１から正孔の注
入が起こるので、MIS−GTO領域のｎ型ベース層２中のキ
ャリア密度を速く上昇させることができ、MIS−GTOのタ
ーンオン時間を短くできる。この場合アノードショート
構造になっているので少数キャリアライフタイムは大き
く設定することが必要である。これ以外にもMIS−GTO領
域もアノードショート構造とする方法も併用することが
できる。
第４図は第４の実施例の素子構造の断面図である。こ
の実施例ではMIS−GTO領域のゲート電極８と導電変調型
MOSFET領域のゲート電極15とを分離して独立に制御する
ことができるようにしている。制御方法の一例を第５図
に示す。図において、G1はMIS−GTOのゲート電極８に印
加する電圧を、G2は導電変調型MOSFETのゲート電極15に
印加する電圧を表わしている。まず、G2に正の電圧が印
加されると、導電変調型MOSFETがターンオンし、アノー
ド電圧が導電変調型MOSFETの電圧降下の値まで下がりア
ノード電流が流れ始める。次に負バイアスされていたG1
に正電圧を印加すると、MIS−GTOがターンオンする。こ
の時既にターンオンしていた導電変調型MOSFETによりｎ
型ベース層中のキャリア密度が高くなっているのでMIS
−GTOのターンオンは速やかに行なわれる。また、ター
ンオフする際には、先にG2の電圧を零にして導電変調型
MOSFETをターンオフさせる。この時、MIS−GTO領域に電
流が集中するので電圧降下が大きくなりアノード電圧が
若干高くなる。その後、G1に負バイアスを印加してMIS
−GTOをターンオフさせる。この実施例によれば、MIS−
GTOをターンオンする前に導電変調型MOSFETによりｎ型
ベース層２中のキャリア密度を十分に高めておくことが
できるので、MIS−GTOのトリガ感度が大きなものが得ら
れる。尚、ターンオンの際にG2に正の電圧が印加された
後、G1に正電圧が印加されるまでの間に導電変調型MOSF
ET領域に電流が集中することになるが、この時ラッチア
ップ電流を超えてもかまわない。G1が零に設定されてMI
S−GTO領域にアノード電流が分流した時に導電変調型MO
SFET領域の電流密度が下がりラッチアップ電流以下にな
ればよいからである。ターンオフの際には共に導電変調
型MOSFETをターンオフするのでこの種の問題は生じな
い。
の実施例ではMIS−GTO領域のゲート電極８と導電変調型
MOSFET領域のゲート電極15とを分離して独立に制御する
ことができるようにしている。制御方法の一例を第５図
に示す。図において、G1はMIS−GTOのゲート電極８に印
加する電圧を、G2は導電変調型MOSFETのゲート電極15に
印加する電圧を表わしている。まず、G2に正の電圧が印
加されると、導電変調型MOSFETがターンオンし、アノー
ド電圧が導電変調型MOSFETの電圧降下の値まで下がりア
ノード電流が流れ始める。次に負バイアスされていたG1
に正電圧を印加すると、MIS−GTOがターンオンする。こ
の時既にターンオンしていた導電変調型MOSFETによりｎ
型ベース層中のキャリア密度が高くなっているのでMIS
−GTOのターンオンは速やかに行なわれる。また、ター
ンオフする際には、先にG2の電圧を零にして導電変調型
MOSFETをターンオフさせる。この時、MIS−GTO領域に電
流が集中するので電圧降下が大きくなりアノード電圧が
若干高くなる。その後、G1に負バイアスを印加してMIS
−GTOをターンオフさせる。この実施例によれば、MIS−
GTOをターンオンする前に導電変調型MOSFETによりｎ型
ベース層２中のキャリア密度を十分に高めておくことが
できるので、MIS−GTOのトリガ感度が大きなものが得ら
れる。尚、ターンオンの際にG2に正の電圧が印加された
後、G1に正電圧が印加されるまでの間に導電変調型MOSF
ET領域に電流が集中することになるが、この時ラッチア
ップ電流を超えてもかまわない。G1が零に設定されてMI
S−GTO領域にアノード電流が分流した時に導電変調型MO
SFET領域の電流密度が下がりラッチアップ電流以下にな
ればよいからである。ターンオフの際には共に導電変調
型MOSFETをターンオフするのでこの種の問題は生じな
い。
本発明は上記した実施例に限られるものではなく、更
に種々変形して実施することが可能である。
に種々変形して実施することが可能である。
［発明の効果］ 以上述べたように本発明によれば、MIS−GTO領域と導
電変調型MOSFET領域を隣接して形成し並列動作させるこ
とにより、高いターンオフ能力を維持しながら、トリガ
感度を上げターンオン時間を短くしたMIS−GTOを実現す
ることができる。
電変調型MOSFET領域を隣接して形成し並列動作させるこ
とにより、高いターンオフ能力を維持しながら、トリガ
感度を上げターンオン時間を短くしたMIS−GTOを実現す
ることができる。
第１図ないし第４図は本発明の第１ないし第４の実施例
の素子構造を示す断面図、第５図は第４の実施例の素子
を駆動する方法を示した図第６図は従来例を説明するた
めの図である。 １……ｐ型エミッタ層、２……ｎ型ベース層、３……ｐ
型ベース層、４……ｎ型エミッタ層、５……ｎ型ウェル
層、６……p+型層、７……ゲート絶縁膜、８……ゲート
電極、９……絶縁膜、10……アノード電極、11……カソ
ード電極、12……ｐ型ベース層、13……n+型ソース層、
14……p+型層、15……ゲート電極、16……ｐ型層。
の素子構造を示す断面図、第５図は第４の実施例の素子
を駆動する方法を示した図第６図は従来例を説明するた
めの図である。 １……ｐ型エミッタ層、２……ｎ型ベース層、３……ｐ
型ベース層、４……ｎ型エミッタ層、５……ｎ型ウェル
層、６……p+型層、７……ゲート絶縁膜、８……ゲート
電極、９……絶縁膜、10……アノード電極、11……カソ
ード電極、12……ｐ型ベース層、13……n+型ソース層、
14……p+型層、15……ゲート電極、16……ｐ型層。
Claims (4)
- 【請求項１】第１導電型エミッタ層に接して第２導電型
ベース層を有し、この第２導電型ベース層表面に第１の
第１導電型ベース層および第２導電型エミッタ層が拡散
形成されたサイリスタ構造を有し、前記第１の第１導電
型ベース層と第２導電型エミッタ層とを短絡するターン
オフ用絶縁ゲートが形成された絶縁ゲート型自己ターン
オフサイリスタ領域と、 この領域と共通に形成される第１導電型エミッタ層およ
び第２導電型ベース層を有し、前記第２導電型ベース層
表面に前記第１の第１導電型ベース層とは実質的に分離
された第２の第１導電型ベース層および第２導電型ソー
ス層が拡散形成され、前記第２導電型ベース層と第２導
電型ソース層とを短絡する絶縁ゲートが形成された導電
変調型MOSFET領域とが隣接して形成され、 前記第１導電型エミッタ層に第１の主電極が、前記第２
導電型エミッタ層と第２の第１導電型ベース層および第
２導電型ソース層とに第２の主電極が形成されたことを
特徴とする絶縁ゲート型自己ターンオフサイリスタ。 - 【請求項２】前記絶縁ゲート型自己ターンオフサイリス
タ領域の第２導電型ベース層における少数キャリアライ
フタイムは前記導電変調型MOSFET領域のそれよりも大き
いことを特徴とする特許請求の範囲第１項記載の絶縁ゲ
ート型自己ターンオフサイリスタ。 - 【請求項３】前記導電変調型MOSFET領域の第１導電型エ
ミッタ層の一部を除去して第２導電型ベース層を第１の
主電極と接触させたことを特徴とする特許請求の範囲第
１項記載の絶縁ゲート型自己ターンオフサイリスタ。 - 【請求項４】前記絶縁ゲート型自己ターンオフサイリス
タ領域に形成されるターンオフ用絶縁ゲートのゲート電
極は前記導電変調型MOSFET領域に形成される絶縁ゲート
のゲート電極とは分離されていることを特徴とする特許
請求の範囲第１項記載の絶縁ゲート型自己ターンオフサ
イリスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62041356A JP2557367B2 (ja) | 1987-02-26 | 1987-02-26 | 絶縁ゲ−ト型自己タ−ンオフサイリスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62041356A JP2557367B2 (ja) | 1987-02-26 | 1987-02-26 | 絶縁ゲ−ト型自己タ−ンオフサイリスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63209172A JPS63209172A (ja) | 1988-08-30 |
| JP2557367B2 true JP2557367B2 (ja) | 1996-11-27 |
Family
ID=12606213
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62041356A Expired - Fee Related JP2557367B2 (ja) | 1987-02-26 | 1987-02-26 | 絶縁ゲ−ト型自己タ−ンオフサイリスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2557367B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0624244B2 (ja) * | 1987-06-12 | 1994-03-30 | 株式会社日立製作所 | 複合半導体装置 |
| DE58905355D1 (de) * | 1988-04-22 | 1993-09-30 | Asea Brown Boveri | Abschaltbares Leistungshalbleiterbauelement. |
| EP0394859A1 (de) * | 1989-04-28 | 1990-10-31 | Asea Brown Boveri Ag | Bidirektionals, abschaltbares Halbeiterbauelement |
| EP0409010A1 (de) * | 1989-07-19 | 1991-01-23 | Asea Brown Boveri Ag | Abschaltbares Leistungshalbleiterbauelement |
| JPH0795597B2 (ja) * | 1990-08-18 | 1995-10-11 | 三菱電機株式会社 | サイリスタおよびその製造方法 |
| DE4135411A1 (de) * | 1991-10-26 | 1993-04-29 | Asea Brown Boveri | Abschaltbares leistungshalbleiter-bauelement |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS605568A (ja) * | 1983-06-23 | 1985-01-12 | Sanken Electric Co Ltd | 縦型絶縁ゲ−ト電界効果トランジスタ |
| JPS61123184A (ja) * | 1984-11-20 | 1986-06-11 | Toshiba Corp | 導電変調型ｍｏｓｆｅｔ |
| JPS6158264A (ja) * | 1984-08-29 | 1986-03-25 | Internatl Rectifier Corp Japan Ltd | 半導体装置 |
| JPS61185960A (ja) * | 1985-02-13 | 1986-08-19 | Toshiba Corp | 伝導度変調素子 |
| JPS61185971A (ja) * | 1985-02-14 | 1986-08-19 | Toshiba Corp | 伝導度変調型半導体装置 |
-
1987
- 1987-02-26 JP JP62041356A patent/JP2557367B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63209172A (ja) | 1988-08-30 |
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Legal Events
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|---|---|---|---|
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