JP3278497B2 - 絶縁ゲート型電力用半導体素子 - Google Patents
絶縁ゲート型電力用半導体素子Info
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- JP3278497B2 JP3278497B2 JP15877993A JP15877993A JP3278497B2 JP 3278497 B2 JP3278497 B2 JP 3278497B2 JP 15877993 A JP15877993 A JP 15877993A JP 15877993 A JP15877993 A JP 15877993A JP 3278497 B2 JP3278497 B2 JP 3278497B2
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Description
【０００１】
【産業上の利用分野】本発明は、電力用半導体素子に係
り、特に絶縁ゲート型電力用半導体素子に関する。
り、特に絶縁ゲート型電力用半導体素子に関する。
【０００２】
【従来の技術】従来よりターンオフサイリスタのタ―ン
オフは、電流駆動の駆動装置を用いてｐ型ベ―ス層に直
接取り付けられたゲ―ト電極から素子内の電流を引き出
すことで行なっていた。しかし、この方式は大電力を扱
うゲ―ト回路等が必要となるため、駆動装置が大型化す
るという問題があった。そこで、電圧制御型の絶縁ゲ―
ト構造を有するタ―ンオフサイリスタ、例えば、ＭＣＴ
と呼ばれているサイリスタが提案されている。
オフは、電流駆動の駆動装置を用いてｐ型ベ―ス層に直
接取り付けられたゲ―ト電極から素子内の電流を引き出
すことで行なっていた。しかし、この方式は大電力を扱
うゲ―ト回路等が必要となるため、駆動装置が大型化す
るという問題があった。そこで、電圧制御型の絶縁ゲ―
ト構造を有するタ―ンオフサイリスタ、例えば、ＭＣＴ
と呼ばれているサイリスタが提案されている。
【０００３】図４は、このＭＣＴの構造を示す素子断面
である。このＭＣＴは、ｎ- 型ベ―ス層６１と、このｎ
- 型ベ―ス層６１の一方の表面に選択的に形成されたｎ
+ 型ベース層６３と、このｎ+ 型ベース層６３の表面に
選択的に形成されたｐ+ 型エミッタ層６４と、このｐ+
型エミッタ層６４に設けられたアノ―ド電極７１と、上
記ｎ- 型ベ―ス層６１の他方の表面に選択的に形成され
たｐ型ベ―ス層６２と、このｐ型ベ―ス層６２の表面に
選択的に形成されたｎ+ 型エミッタ層６５とを有し、こ
れら半導体層６１〜６５によってｐｎｐｎサイリスタ構
造が構成されている。
である。このＭＣＴは、ｎ- 型ベ―ス層６１と、このｎ
- 型ベ―ス層６１の一方の表面に選択的に形成されたｎ
+ 型ベース層６３と、このｎ+ 型ベース層６３の表面に
選択的に形成されたｐ+ 型エミッタ層６４と、このｐ+
型エミッタ層６４に設けられたアノ―ド電極７１と、上
記ｎ- 型ベ―ス層６１の他方の表面に選択的に形成され
たｐ型ベ―ス層６２と、このｐ型ベ―ス層６２の表面に
選択的に形成されたｎ+ 型エミッタ層６５とを有し、こ
れら半導体層６１〜６５によってｐｎｐｎサイリスタ構
造が構成されている。
【０００４】ｐ型ベ―ス層６２の表面にはｎ+ 型エミッ
タ層６５に接合するｎ型ウエル層６６が選択的に形成さ
れている。このｎ型ウエル層６６からｎ+ 型エミッタ層
６５の表面にかけてはｐ+ 型ソ―ス層６７が選択的に形
成されている。このｐ+ 型ソ―ス層６７と隣接するｎ型
ウエル層６６ａと挟まれた領域上にはゲ―ト絶縁膜６８
を介してゲ―ト電極６９が設けられている。
タ層６５に接合するｎ型ウエル層６６が選択的に形成さ
れている。このｎ型ウエル層６６からｎ+ 型エミッタ層
６５の表面にかけてはｐ+ 型ソ―ス層６７が選択的に形
成されている。このｐ+ 型ソ―ス層６７と隣接するｎ型
ウエル層６６ａと挟まれた領域上にはゲ―ト絶縁膜６８
を介してゲ―ト電極６９が設けられている。
【０００５】すなわち、ｐ型ベース層６２，ｎ型ウエル
層６６、ｐ+ 型ソース層６７，ゲート絶縁膜６８および
ゲート電極６９とでターンオフ用のＭＯＳトランジスタ
が構成されている。そして、ｎ+ 型エミッタ層６５から
ｐ+ 型ソース層６７にかけての領域にはカソード電極７
０が設けられている。
層６６、ｐ+ 型ソース層６７，ゲート絶縁膜６８および
ゲート電極６９とでターンオフ用のＭＯＳトランジスタ
が構成されている。そして、ｎ+ 型エミッタ層６５から
ｐ+ 型ソース層６７にかけての領域にはカソード電極７
０が設けられている。
【０００６】このように構成されたＭＣＴをターンオン
にするには、例えば、カソ―ド電極７０に負電圧、アノ
―ド電極７１に正電圧を印加した状態で、ゲ―ト電極６
９に正電圧を印加して、ｎ+ 型エミッタ層６５からｐ型
ベ―ス層６２に電子を注入すれば良い。
にするには、例えば、カソ―ド電極７０に負電圧、アノ
―ド電極７１に正電圧を印加した状態で、ゲ―ト電極６
９に正電圧を印加して、ｎ+ 型エミッタ層６５からｐ型
ベ―ス層６２に電子を注入すれば良い。
【０００７】一方、ターンオフする場合には、ゲ―ト電
極６９に負電圧を印加して、ｐ+ 型ソ―ス層６７とｐ型
ベ―ス層６２とで挟まれた領域のｎ型ウエル層６６の表
面のｐチャネルを形成する。
極６９に負電圧を印加して、ｐ+ 型ソ―ス層６７とｐ型
ベ―ス層６２とで挟まれた領域のｎ型ウエル層６６の表
面のｐチャネルを形成する。
【０００８】この結果、ｐ型ベ―ス層６２がカソ―ド電
極７０に短絡されてｎ- 型ベ―ス層６１内の正孔が排出
されるとともに、ｎ+ 型エミッタ層６５からｐ型ベース
層６２への電子の注入が停止し、素子はタ―ンオフす
る。
極７０に短絡されてｎ- 型ベ―ス層６１内の正孔が排出
されるとともに、ｎ+ 型エミッタ層６５からｐ型ベース
層６２への電子の注入が停止し、素子はタ―ンオフす
る。
【０００９】しかしながら、このように構成された従来
のＭＣＴには次のような問題があった。すなわち、素子
がターンオフ動作に入り、ｎ- 型ベ―ス層６１内の正孔
がカソ―ド電極７０から素子外に排出されても、ｐ+ 型
エミッタ層６４からｎ- 型ベ―ス層６１へのホールの注
入が続くため、素子のターンオフ損失が大きいという問
題があった。
のＭＣＴには次のような問題があった。すなわち、素子
がターンオフ動作に入り、ｎ- 型ベ―ス層６１内の正孔
がカソ―ド電極７０から素子外に排出されても、ｐ+ 型
エミッタ層６４からｎ- 型ベ―ス層６１へのホールの注
入が続くため、素子のターンオフ損失が大きいという問
題があった。
【００１０】このような問題を解決するために、アノー
ド側にもターンオフ用のＭＯＳトランジスタを設けると
いう手法も提案されている。しかし、アノード側のター
ンオフ用のＭＯＳトランジスタとカソード側のそれとを
別々に制御する手段が必要となり、装置全体が大型化す
るという問題があった。
ド側にもターンオフ用のＭＯＳトランジスタを設けると
いう手法も提案されている。しかし、アノード側のター
ンオフ用のＭＯＳトランジスタとカソード側のそれとを
別々に制御する手段が必要となり、装置全体が大型化す
るという問題があった。
【００１１】
【発明が解決しようとする課題】上述の如く、従来のＭ
ＣＴにあっては、ターンオフ動作に入っても、ｐ型エミ
ッタ層からｎ型ベ―ス層へのホールの注入は直ちには停
止しないため、素子のターンオフ損失が大きいという問
題があった。
ＣＴにあっては、ターンオフ動作に入っても、ｐ型エミ
ッタ層からｎ型ベ―ス層へのホールの注入は直ちには停
止しないため、素子のターンオフ損失が大きいという問
題があった。
【００１２】また、ｐ型エミッタ層からｎ型ベ―ス層へ
のホールの注入を直ちに停止させるために、アノード側
にもターンオフ用のＭＯＳトランジスタが設けられたも
のが提案されていたが、この場合、アノード側のターン
オフ用のＭＯＳトランジスタとカソード側のそれとを別
々に制御する手段が必要となり、装置全体が大型化する
という問題があった。
のホールの注入を直ちに停止させるために、アノード側
にもターンオフ用のＭＯＳトランジスタが設けられたも
のが提案されていたが、この場合、アノード側のターン
オフ用のＭＯＳトランジスタとカソード側のそれとを別
々に制御する手段が必要となり、装置全体が大型化する
という問題があった。
【００１３】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、装置全体の大型化を招
かずに、素子のターンオフ損失を低減できる絶縁ゲート
型電力用半導体素子を提供することにある。
ので、その目的とするところは、装置全体の大型化を招
かずに、素子のターンオフ損失を低減できる絶縁ゲート
型電力用半導体素子を提供することにある。
【００１４】上記の目的を達成するために、本発明の絶
縁ゲート型電力用半導体素子は、第１の第１導電型半導
体層、第１の第２導電型半導体層、第２の第１導電型半
導体層、第２の第２導電型半導体層とが順次接合してな
る４層半導体層と、前記第１導電型半導体層の多数キャ
リアと同じ極性のキャリアを前記第２の第１導電型半導
体層に注入、または前記第２の第１導電型半導体層内
の、第２導電型半導体層の多数キャリアと同じ極性のキ
ャリアを、前記第１の第２導電型半導体層から主電極に
排出させるための第１の絶縁ゲート型トランジスタと、
前記第２の第１導電型半導体層の表面に選択的に形成さ
れた第３の第２導電型半導体層と前記第２の第２導電型
半導体層とを選択的に短絡するための第２の絶縁ゲート
型トランジスタと、前記第３の第２導電型半導体層およ
び前記第２の第１導電型半導体層にコンタクトするキャ
リア交換用電極とを備えたことを特徴とする。
縁ゲート型電力用半導体素子は、第１の第１導電型半導
体層、第１の第２導電型半導体層、第２の第１導電型半
導体層、第２の第２導電型半導体層とが順次接合してな
る４層半導体層と、前記第１導電型半導体層の多数キャ
リアと同じ極性のキャリアを前記第２の第１導電型半導
体層に注入、または前記第２の第１導電型半導体層内
の、第２導電型半導体層の多数キャリアと同じ極性のキ
ャリアを、前記第１の第２導電型半導体層から主電極に
排出させるための第１の絶縁ゲート型トランジスタと、
前記第２の第１導電型半導体層の表面に選択的に形成さ
れた第３の第２導電型半導体層と前記第２の第２導電型
半導体層とを選択的に短絡するための第２の絶縁ゲート
型トランジスタと、前記第３の第２導電型半導体層およ
び前記第２の第１導電型半導体層にコンタクトするキャ
リア交換用電極とを備えたことを特徴とする。
【００１５】
【作用】本発明の絶縁ゲート型電力用半導体素子によれ
ば、まず、第１の絶縁ゲート型トランジスタによって、
第２の第１導電型半導体層内の、第２導電型半導体層の
多数キャリアの極性と同じ極性のキャリアが、従来と同
様に、第１の主電極に排出する。
ば、まず、第１の絶縁ゲート型トランジスタによって、
第２の第１導電型半導体層内の、第２導電型半導体層の
多数キャリアの極性と同じ極性のキャリアが、従来と同
様に、第１の主電極に排出する。
【００１６】更に、本発明によれば、従来に無いスイッ
チング素子によって、上記キャリアの排出により起こる
第１の第２導電型半導体層と第２の第１導電型半導体層
との接合部分の電位が、第２の絶縁ゲート型トランジス
タのゲート電極に印加され、第２の絶縁ゲート型トラン
ジスタがオンするこの結果、第３の第２導電型半導体層
と第２の第２導電型半導体層とが短絡され、第２の第２
導電型半導体層の多数キャリアは、第３の第２導電型半
導体層を介してキャリア交換用電極に流れ込み、第２導
電型半導体層の多数キャリアと逆極性のキャリアに変換
されて、第１の第２導電型半導体層に注入される。
チング素子によって、上記キャリアの排出により起こる
第１の第２導電型半導体層と第２の第１導電型半導体層
との接合部分の電位が、第２の絶縁ゲート型トランジス
タのゲート電極に印加され、第２の絶縁ゲート型トラン
ジスタがオンするこの結果、第３の第２導電型半導体層
と第２の第２導電型半導体層とが短絡され、第２の第２
導電型半導体層の多数キャリアは、第３の第２導電型半
導体層を介してキャリア交換用電極に流れ込み、第２導
電型半導体層の多数キャリアと逆極性のキャリアに変換
されて、第１の第２導電型半導体層に注入される。
【００１７】したがって、ターンオフ動作時に、第２の
第２導電型半導体層の多数キャリアが第２の第１導電型
半導体層に注入されるのを抑制できるので、素子のター
ンオフ損失を低減できる。しかも、第１および第２の絶
縁ゲート型トランジスタを伴に第１の絶縁ゲート型トラ
ンジスタのゲート電位で制御しているので、スイッチン
グ素子の構成を簡略化でき、装置全体の大型化を防止で
きる。
第２導電型半導体層の多数キャリアが第２の第１導電型
半導体層に注入されるのを抑制できるので、素子のター
ンオフ損失を低減できる。しかも、第１および第２の絶
縁ゲート型トランジスタを伴に第１の絶縁ゲート型トラ
ンジスタのゲート電位で制御しているので、スイッチン
グ素子の構成を簡略化でき、装置全体の大型化を防止で
きる。
【００１８】
【実施例】以下、図面を参照しながら実施例を説明す
る。図１は、本発明の第１の実施例に係るＭＣＴの素子
構造を示す断面図である。このＭＣＴは、ｎ- 型ベ―ス
層３と、このｎ- 型ベ―ス層３の一方の表面に選択的に
形成されたｎ+ 型ベース層２と、このｎ+ 型ベース層２
の表面に選択的に形成されたｐ+ 型エミッタ層１と、こ
のｐ+ 型エミッタ層１に設けられたアノ―ド電極１０
と、上記ｎ- 型ベ―ス層３の他方の表面に選択的に形成
されたｐ型ベ―ス層４と、このｐ型ベ―ス層４の表面に
選択的に形成されたｎ+ 型エミッタ層５とを有し、これ
ら半導体層１〜５によってｐｎｐｎサイリスタ構造が構
成されている。
る。図１は、本発明の第１の実施例に係るＭＣＴの素子
構造を示す断面図である。このＭＣＴは、ｎ- 型ベ―ス
層３と、このｎ- 型ベ―ス層３の一方の表面に選択的に
形成されたｎ+ 型ベース層２と、このｎ+ 型ベース層２
の表面に選択的に形成されたｐ+ 型エミッタ層１と、こ
のｐ+ 型エミッタ層１に設けられたアノ―ド電極１０
と、上記ｎ- 型ベ―ス層３の他方の表面に選択的に形成
されたｐ型ベ―ス層４と、このｐ型ベ―ス層４の表面に
選択的に形成されたｎ+ 型エミッタ層５とを有し、これ
ら半導体層１〜５によってｐｎｐｎサイリスタ構造が構
成されている。
【００１９】ｎ+ 型エミッタ層５の表面にはｐ+ 型ソ―
ス層６が選択的に形成され、そして、カソード電極７が
ｐ+ 型ソ―ス層６からｎ+ 型エミッタ層５にまたがる領
域上に設けられている。
ス層６が選択的に形成され、そして、カソード電極７が
ｐ+ 型ソ―ス層６からｎ+ 型エミッタ層５にまたがる領
域上に設けられている。
【００２０】更に、ｐ+ 型ソ―ス層６からｎ+ 型エミッ
タ層５，ｐ型ベ―ス層４，ｎ- 型ベ―ス層３にまたがる
領域上にはゲ―ト絶縁膜８を介してゲ―ト電極９が設け
られている。すなわち、ｐ型ベ―ス層４と、ｎ+ 型エミ
ッタ層５と、ｐ+ 型ソ―ス層６と、ゲ―ト絶縁膜８と、
ゲ―ト電極９とにより、タ―ンオフ用のＭＯＳトランジ
スタ（第１の絶縁ゲート型トランジスタ）が構成されて
いる。
タ層５，ｐ型ベ―ス層４，ｎ- 型ベ―ス層３にまたがる
領域上にはゲ―ト絶縁膜８を介してゲ―ト電極９が設け
られている。すなわち、ｐ型ベ―ス層４と、ｎ+ 型エミ
ッタ層５と、ｐ+ 型ソ―ス層６と、ゲ―ト絶縁膜８と、
ゲ―ト電極９とにより、タ―ンオフ用のＭＯＳトランジ
スタ（第１の絶縁ゲート型トランジスタ）が構成されて
いる。
【００２１】また、ｎ+ 型ベース層２の表面にはｐ型ソ
ース層１１が選択的に形成され、このｐ型ソース層１１
とｐ+ 型エミッタ層１とで挟まれた領域のｎ+ 型ベース
層２上には耐圧が十分に高いゲート絶縁膜１３を介して
ゲート電極１２が設けられている。すなわち、アノード
側にも、ｐ+ 型エミッタ層１と、ｎ+ 型ベース層２と、
ｐ型ソース層１１と、ゲート電極１２と、ゲート絶縁膜
１３とにより、ターンオフ用のＭＯＳトランジスタ（第
２の絶縁ゲート型トランジスタ）が構成されている。
ース層１１が選択的に形成され、このｐ型ソース層１１
とｐ+ 型エミッタ層１とで挟まれた領域のｎ+ 型ベース
層２上には耐圧が十分に高いゲート絶縁膜１３を介して
ゲート電極１２が設けられている。すなわち、アノード
側にも、ｐ+ 型エミッタ層１と、ｎ+ 型ベース層２と、
ｐ型ソース層１１と、ゲート電極１２と、ゲート絶縁膜
１３とにより、ターンオフ用のＭＯＳトランジスタ（第
２の絶縁ゲート型トランジスタ）が構成されている。
【００２２】印加される電圧を考慮すると、ゲート絶縁
膜１３はゲート絶縁膜８よりも厚くすることが望まし
い。ゲート電極１２と反対側のｐ型ソース層１１からｎ
+ 型ベース層２にまたがる領域には電子を正孔に変える
ためのキャリア交換用のキャリア交換用電極１４が設け
られている。
膜１３はゲート絶縁膜８よりも厚くすることが望まし
い。ゲート電極１２と反対側のｐ型ソース層１１からｎ
+ 型ベース層２にまたがる領域には電子を正孔に変える
ためのキャリア交換用のキャリア交換用電極１４が設け
られている。
【００２３】アノ―ド側のゲート電極１２は、耐圧が十
分に高い、制御用のｐ型ＭＯＳトランジスタ１５の一方
のソース・ドレインに接続し、カソード側のゲート電極
９は、ｐ型ＭＯＳトランジスタ１５のゲートＧに接続
し、そして、カソード電極７は、ｐ型ＭＯＳトランジス
タ１５の他方のソース・ドレインに接続している。
分に高い、制御用のｐ型ＭＯＳトランジスタ１５の一方
のソース・ドレインに接続し、カソード側のゲート電極
９は、ｐ型ＭＯＳトランジスタ１５のゲートＧに接続
し、そして、カソード電極７は、ｐ型ＭＯＳトランジス
タ１５の他方のソース・ドレインに接続している。
【００２４】このように構成されたＭＣＴのターンオン
するには、カソード電極７，アノード電極１０にそれぞ
れ基準電圧、この基準電圧に対して正の電圧を印加した
状態で、ｐ型ＭＯＳトランジスタ１５のゲートＧに基準
電圧に対して正の電圧を印加することによりカソード側
のゲート電極９に正の電圧を印加し、ｎ+ 型エミッタ層
５から電子をｐ型ベース層４に注入すれば良い。このと
き、ｐ型ＭＯＳトランジスタ１５はオフ状態なので、ア
ノード側のターンオフ用のＭＯＳトランジスタはオフ状
態である。
するには、カソード電極７，アノード電極１０にそれぞ
れ基準電圧、この基準電圧に対して正の電圧を印加した
状態で、ｐ型ＭＯＳトランジスタ１５のゲートＧに基準
電圧に対して正の電圧を印加することによりカソード側
のゲート電極９に正の電圧を印加し、ｎ+ 型エミッタ層
５から電子をｐ型ベース層４に注入すれば良い。このと
き、ｐ型ＭＯＳトランジスタ１５はオフ状態なので、ア
ノード側のターンオフ用のＭＯＳトランジスタはオフ状
態である。
【００２５】一方、ターンオフするには、ｐ型ＭＯＳト
ランジスタ１５のゲートＧに、基準電圧に対して負の電
圧を印加する。この結果、ｐ型ベ―ス層４とカソード電
極７とが短絡し、ｎ- 型ベ―ス層３内の正孔はカソード
電極７から素子外に排出される。
ランジスタ１５のゲートＧに、基準電圧に対して負の電
圧を印加する。この結果、ｐ型ベ―ス層４とカソード電
極７とが短絡し、ｎ- 型ベ―ス層３内の正孔はカソード
電極７から素子外に排出される。
【００２６】更に、このようなターンオフ動作が始まる
と、ｎ- 型ベ―ス層３とｐ型ベ―ス層４との間に空乏層
が形成され、カソード電極７の電位が低下する。このと
き、ｐ型ＭＯＳトランジスタ１５はオン状態なので、上
記低下したカソード電位はアノード側のゲート電極１２
に印加される。ゲート電極１２の電位はアノード電極１
０の電位よりも低くいので、アノード側のターンオフ用
のＭＯＳトランジスタがオンになる。
と、ｎ- 型ベ―ス層３とｐ型ベ―ス層４との間に空乏層
が形成され、カソード電極７の電位が低下する。このと
き、ｐ型ＭＯＳトランジスタ１５はオン状態なので、上
記低下したカソード電位はアノード側のゲート電極１２
に印加される。ゲート電極１２の電位はアノード電極１
０の電位よりも低くいので、アノード側のターンオフ用
のＭＯＳトランジスタがオンになる。
【００２７】アノード側のターンオフ用のＭＯＳトラン
ジスタがオンになると、ｐ+ 型エミッタ層１とｐ型ソー
ス層１１とが短絡するので、ｐ+ 型エミッタ層１からの
正孔は、ｐ型ソース層１１を通った後、キャリア交換用
電極１４で電子に変換されてから、ｎ- 型ベ―ス層３に
注入される。このため、ｐ+ 型エミッタ層１からｎ-型
ベ―ス層３への正孔の注入は抑制される。
ジスタがオンになると、ｐ+ 型エミッタ層１とｐ型ソー
ス層１１とが短絡するので、ｐ+ 型エミッタ層１からの
正孔は、ｐ型ソース層１１を通った後、キャリア交換用
電極１４で電子に変換されてから、ｎ- 型ベ―ス層３に
注入される。このため、ｐ+ 型エミッタ層１からｎ-型
ベ―ス層３への正孔の注入は抑制される。
【００２８】したがって、本実施例によれば、カソード
側のターンオフ用のＭＯＳトランジスタによって、ｎ-
型ベ―ス層３内の正孔が素子外に排出されるとともに、
アノード側のＭＯＳトランジスタによって、ｐ+ 型エミ
ッタ層１からｎ- 型ベ―ス層３への正孔の注入が抑制さ
れるので、素子のターンオフ損失の低減が図れる。
側のターンオフ用のＭＯＳトランジスタによって、ｎ-
型ベ―ス層３内の正孔が素子外に排出されるとともに、
アノード側のＭＯＳトランジスタによって、ｐ+ 型エミ
ッタ層１からｎ- 型ベ―ス層３への正孔の注入が抑制さ
れるので、素子のターンオフ損失の低減が図れる。
【００２９】更に、本実施例によれば、カソード電極７
と、カソード側のゲート電極９と、アノード側のゲート
電極１２と、ｐ型ＭＯＳトランジスタ１５とを上述した
関係で接続してあるので、一つの制御用のｐ型ＭＯＳト
ランジスタ１５だけで、換言すれば、アノード側および
カソード側のターンオフ用のＭＯＳトランジスタを伴に
カソード側のＭＯＳトランジスタのゲート電圧により制
御できるので、装置全体が大型化するという問題は生じ
ない。
と、カソード側のゲート電極９と、アノード側のゲート
電極１２と、ｐ型ＭＯＳトランジスタ１５とを上述した
関係で接続してあるので、一つの制御用のｐ型ＭＯＳト
ランジスタ１５だけで、換言すれば、アノード側および
カソード側のターンオフ用のＭＯＳトランジスタを伴に
カソード側のＭＯＳトランジスタのゲート電圧により制
御できるので、装置全体が大型化するという問題は生じ
ない。
【００３０】図２は、本発明の第２の実施例に係る横型
ＩＧＢＴの素子構造を示す断面図である。図中、３３は
シリコン基板を示し、このシリコン基板３３上にはシリ
コン酸化膜３４が設けられている。このシリコン酸化膜
３４上にはｎ+ 型ベース層２２とｎ- 型ベ―ス層２０と
が選択的に形成されている。
ＩＧＢＴの素子構造を示す断面図である。図中、３３は
シリコン基板を示し、このシリコン基板３３上にはシリ
コン酸化膜３４が設けられている。このシリコン酸化膜
３４上にはｎ+ 型ベース層２２とｎ- 型ベ―ス層２０と
が選択的に形成されている。
【００３１】ｎ+ 型ベース層２２の表面にはｐ+ 型エミ
ッタ層２１およびｐ型ソース層２６が選択的に形成され
ている。ｐ+ 型エミッタ層２１にはアノード電極３０が
設けられている。
ッタ層２１およびｐ型ソース層２６が選択的に形成され
ている。ｐ+ 型エミッタ層２１にはアノード電極３０が
設けられている。
【００３２】ｐ+ 型エミッタ層２１とｐ型ソース層２６
との間のｎ+ 型ベース層２２上には耐圧が十分にあるゲ
ート絶縁膜３１を介してゲート電極３２が設けられてい
る。すなわち、ｐ+ 型エミッタ層２１と、ｎ+ 型ベース
層２２と、ｐ型ソース層２６と、ゲート絶縁膜３１と、
ゲート電極３２とにより、アノード側にターンオフ用の
ＭＯＳトランジスタ（第２の絶縁ゲート型トランジス
タ）が構成されている。また、ゲート電極３２と反対側
のｐ型ソース層２６から+ 型ベース層２２にまたがる領
域にはキャリア交換用電極２３が設けられている。
との間のｎ+ 型ベース層２２上には耐圧が十分にあるゲ
ート絶縁膜３１を介してゲート電極３２が設けられてい
る。すなわち、ｐ+ 型エミッタ層２１と、ｎ+ 型ベース
層２２と、ｐ型ソース層２６と、ゲート絶縁膜３１と、
ゲート電極３２とにより、アノード側にターンオフ用の
ＭＯＳトランジスタ（第２の絶縁ゲート型トランジス
タ）が構成されている。また、ゲート電極３２と反対側
のｐ型ソース層２６から+ 型ベース層２２にまたがる領
域にはキャリア交換用電極２３が設けられている。
【００３３】ｎ- 型ベ―ス層２０の表面にはｐ型ベ―ス
層２４が選択的に形成され、このｐ型ベ―ス層２４の表
面にはｎ+ 型エミッタ層２５が選択的に形成されてい
る。ｐ型ベ―ス層２４からｎ+ 型エミッタ層２５にまた
がる領域にはカソード電極２７が設けられている。
層２４が選択的に形成され、このｐ型ベ―ス層２４の表
面にはｎ+ 型エミッタ層２５が選択的に形成されてい
る。ｐ型ベ―ス層２４からｎ+ 型エミッタ層２５にまた
がる領域にはカソード電極２７が設けられている。
【００３４】ｎ+ 型エミッタ層２５とｎ- 型ベ―ス層２
０との間のｐ型ベ―ス層２４上にはゲート絶縁膜２８を
介してゲート電極２９が設けられている。すなわち、ｎ
- 型ベ―ス層２０と、ｐ型ベ―ス層２４と、ｎ+ 型エミ
ッタ層２５と、ゲート絶縁膜２８と、ゲート電極２９と
により、カソード側にもターンオフ用のＭＯＳトランジ
スタ（第１の絶縁ゲート型トランジスタ）が構成されて
いる。
０との間のｐ型ベ―ス層２４上にはゲート絶縁膜２８を
介してゲート電極２９が設けられている。すなわち、ｎ
- 型ベ―ス層２０と、ｐ型ベ―ス層２４と、ｎ+ 型エミ
ッタ層２５と、ゲート絶縁膜２８と、ゲート電極２９と
により、カソード側にもターンオフ用のＭＯＳトランジ
スタ（第１の絶縁ゲート型トランジスタ）が構成されて
いる。
【００３５】アノ―ド側のゲート電極３２は、耐圧が十
分に高い、制御用のｐ型ＭＯＳトランジスタ３５の一方
のソース・ドレインに接続し、カソード側のゲート電極
２９は、ｐ型ＭＯＳトランジスタ３５のゲートＧに接続
し、そして、カソード電極２７は、ｐ型ＭＯＳトランジ
スタ３５の他方のソース・ドレインに接続している。
分に高い、制御用のｐ型ＭＯＳトランジスタ３５の一方
のソース・ドレインに接続し、カソード側のゲート電極
２９は、ｐ型ＭＯＳトランジスタ３５のゲートＧに接続
し、そして、カソード電極２７は、ｐ型ＭＯＳトランジ
スタ３５の他方のソース・ドレインに接続している。
【００３６】このように構成されたＩＧＢＴでも、先の
実施例のＭＣＴの場合と同様に、ターンオフの際に、ｐ
型ＭＯＳトランジスタ３５がオンとなり、カソード電極
２７とアノード側のゲート電極３２とが短絡する。
実施例のＭＣＴの場合と同様に、ターンオフの際に、ｐ
型ＭＯＳトランジスタ３５がオンとなり、カソード電極
２７とアノード側のゲート電極３２とが短絡する。
【００３７】この結果、アノード側のＭＯＳトランジス
タがオンとなり、ｐ+ 型エミッタ層２１とｐ型ソース層
２６とが短絡され、ｐ+ 型エミッタ層２１からｎ- 型ベ
―ス層２０への正孔の注入が抑制され、素子のターンオ
フ損失が低減される。しかも、一つの制御用のｐ型ＭＯ
Ｓトランジスタ３５だけで、アンド側およびカソード側
のターンオフ用のＭＯＳトランジスタを制御できるの
で、装置全体の大型化を防止できる。
タがオンとなり、ｐ+ 型エミッタ層２１とｐ型ソース層
２６とが短絡され、ｐ+ 型エミッタ層２１からｎ- 型ベ
―ス層２０への正孔の注入が抑制され、素子のターンオ
フ損失が低減される。しかも、一つの制御用のｐ型ＭＯ
Ｓトランジスタ３５だけで、アンド側およびカソード側
のターンオフ用のＭＯＳトランジスタを制御できるの
で、装置全体の大型化を防止できる。
【００３８】図３は、図２の横型ＩＧＢＴの変形例を示
す断面図である。この横型ＩＧＢＴが先の実施例と異な
る点は、キャリア交換用電極２３とアノード電極３０と
の位置が入れ替わっていることにある。これら電極の入
れ替えに伴って、ｐ+ 型エミッタ層２１とｐ型ソース層
との位置も入れ替わっている。このように構成された横
型ＩＧＢＴでも先の実施例と同様な効果が得られる。
す断面図である。この横型ＩＧＢＴが先の実施例と異な
る点は、キャリア交換用電極２３とアノード電極３０と
の位置が入れ替わっていることにある。これら電極の入
れ替えに伴って、ｐ+ 型エミッタ層２１とｐ型ソース層
との位置も入れ替わっている。このように構成された横
型ＩＧＢＴでも先の実施例と同様な効果が得られる。
【００３９】
【発明の効果】以上詳述したように本発明によれば、装
置全体のサイズが小型で、素子のターンオフ損失が小さ
い絶縁ゲート型電力用半導体素子が得られる。
置全体のサイズが小型で、素子のターンオフ損失が小さ
い絶縁ゲート型電力用半導体素子が得られる。
【図１】本発明の第１の実施例に係るＭＣＴの素子構造
を示す断面図。
を示す断面図。
【図２】本発明の第２の実施例に係るＩＧＢＴの素子構
造を示す断面図。
造を示す断面図。
【図３】図２のＩＧＢＴの変形例を示す断面図。
【図４】従来のＭＣＴの素子構造を示す断面図。
１…ｐ+ 型エミッタ層（第２の第２導電型半導体層） ２…ｎ+ 型ベース層（第２の第１導電型半導体層） ３…ｎ- 型ベース層（第２の第１導電型半導体層） ４…ｐ型ベース層（第１の第２導電型半導体層） ５…ｎ+ 型エミッタ層（第１の第１導電型半導体層） ６…ｐ+ 型ソース層（第１の第２導電型半導体層） ７…カソード電極（主電極） ８…ゲート絶縁膜 ９…ゲート電極 １０…アノード電極 １１…ｐ型ソース層（第３の第２導電型半導体層） １２…ゲート電極（第２の絶縁ゲート型トランジスタの
ゲート電極） １３…ゲート絶縁膜 １４…キャリア交換用電極 １５…ｐ型ＭＯＳトランジスタ ２０…ｎ- 型ベース層（第２の第１導電型半導体層） ２１…ｐ+ 型エミッタ層（第２の第２導電型半導体層） ２２…ｎ + 型ベース層（第２の第１導電型半導体層） ２３…キャリア交換用電極 ２４…ｐ型ベース層（第１の第２導電型半導体層） ２５…ｎ+ 型エミッタ層（第１の第１導電型半導体層） ２６…ｐ型ソース層（第３の第２導電型半導体層） ２７…カソード電極（主電極） ２８…ゲート絶縁膜 ２９…ゲート電極 ３０…アノード電極 ３１…ゲート絶縁膜 ３２…ゲート電極 ３３…シリコン基板 ３４…シリコン酸化膜 ３５…ｐ型ＭＯＳトランジスタ
ゲート電極） １３…ゲート絶縁膜 １４…キャリア交換用電極 １５…ｐ型ＭＯＳトランジスタ ２０…ｎ- 型ベース層（第２の第１導電型半導体層） ２１…ｐ+ 型エミッタ層（第２の第２導電型半導体層） ２２…ｎ + 型ベース層（第２の第１導電型半導体層） ２３…キャリア交換用電極 ２４…ｐ型ベース層（第１の第２導電型半導体層） ２５…ｎ+ 型エミッタ層（第１の第１導電型半導体層） ２６…ｐ型ソース層（第３の第２導電型半導体層） ２７…カソード電極（主電極） ２８…ゲート絶縁膜 ２９…ゲート電極 ３０…アノード電極 ３１…ゲート絶縁膜 ３２…ゲート電極 ３３…シリコン基板 ３４…シリコン酸化膜 ３５…ｐ型ＭＯＳトランジスタ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平６−232392（ＪＰ，Ａ) 特開 平３−194971（ＪＰ，Ａ) 特開 平２−262373（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/749 H01L 29/78 H01L 29/78 655
Claims (1)
- 【請求項１】第１の第１導電型半導体層、第１の第２導
電型半導体層、第２の第１導電型半導体層、第２の第２
導電型半導体層とが順次接合してなる４層半導体層と、 前記第１導電型半導体層の多数キャリアと同じ極性のキ
ャリアを前記第２の第１導電型半導体層に注入、または
前記第２の第１導電型半導体層内の、第２導電型半導体
層の多数キャリアと同じ極性のキャリアを、前記第１の
第２導電型半導体層から主電極に排出させるための第１
の絶縁ゲート型トランジスタと、 前記第２の第１導電型半導体層の表面に選択的に形成さ
れた第３の第２導電型半導体層と前記第２の第２導電型
半導体層とを選択的に短絡するための第２の絶縁ゲート
型トランジスタと、 前記第３の第２導電型半導体層および前記第２の第１導
電型半導体層にコンタクトするキャリア交換用電極とを
具備してなることを特徴とする絶縁ゲート型電力用半導
体素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15877993A JP3278497B2 (ja) | 1993-06-29 | 1993-06-29 | 絶縁ゲート型電力用半導体素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15877993A JP3278497B2 (ja) | 1993-06-29 | 1993-06-29 | 絶縁ゲート型電力用半導体素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0745814A JPH0745814A (ja) | 1995-02-14 |
| JP3278497B2 true JP3278497B2 (ja) | 2002-04-30 |
Family
ID=15679153
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15877993A Expired - Fee Related JP3278497B2 (ja) | 1993-06-29 | 1993-06-29 | 絶縁ゲート型電力用半導体素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3278497B2 (ja) |
-
1993
- 1993-06-29 JP JP15877993A patent/JP3278497B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0745814A (ja) | 1995-02-14 |
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