JPH03268363A - 絶縁ゲートバイポーラトランジスタ - Google Patents
絶縁ゲートバイポーラトランジスタInfo
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- JPH03268363A JPH03268363A JP6581990A JP6581990A JPH03268363A JP H03268363 A JPH03268363 A JP H03268363A JP 6581990 A JP6581990 A JP 6581990A JP 6581990 A JP6581990 A JP 6581990A JP H03268363 A JPH03268363 A JP H03268363A
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- Japan
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Links
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Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、第一導電形の高抵抗のベース領域とコレクタ
電極の間に第二導電形の領域と第一導電形の領域が介在
する、いわゆるアノードシッート構造あるいはカソード
シッート構造を有する絶縁ゲートバイポーラトランジス
タ （以下、Ｉ ＧＥＴと略す）に関する。
電極の間に第二導電形の領域と第一導電形の領域が介在
する、いわゆるアノードシッート構造あるいはカソード
シッート構造を有する絶縁ゲートバイポーラトランジス
タ （以下、Ｉ ＧＥＴと略す）に関する。
Ｉ ＧＢＴは、ゲート駆動ができる上電流密度が大きく
、また、スイッチング速度も比較的高速にできることか
ら、最近、盛んに開発されつつある。
、また、スイッチング速度も比較的高速にできることか
ら、最近、盛んに開発されつつある。
従来、Ｉ ＧＢＴはエピタキシ中ルウエーハを用いて製
造されており、例えばｎチャネルＩＧＢＴは第３図に示
す構造をもっている。すなわち、ｐ。
造されており、例えばｎチャネルＩＧＢＴは第３図に示
す構造をもっている。すなわち、ｐ。
基板１の上にｎ型バッファ層２．ｎ−ベース層３を順次
エピタキシャル成長させる。そしてベース層３の表面部
にｐウェル４を形成し、ｐウェル中にｎ゛ソース領域５
を形成する。ｐウェル２のｎベース層３とｎ″″それぞ
れ領域５とにはさまれた領域にｎチャネルを形成するた
め、多結晶シリコンからなるゲート６を図示しないゲー
ト酸化膜を介して設ける。このようなＩ ＧＢＴのスイ
ッチング速度を速くするには、ｎ−ベース層３中におけ
る少数キャリアを再結合させるライフタイムキラーを導
入する。これには、金や白金などの重金属、あるいは電
子線等の放射線による照射損傷が用いられる、一方、ラ
イフタイムキラーの導入を用いずに、スイッチング速度
を速くする方法として、第３図に示したアノードシッー
ト構造がある。これは、エピタキシャルウェーハを用い
ず、ＣＺあるいはＦＺ法により形成されたｎ−基板３の
裏側に、ｐ゛アノード領域７およびｎ“ ドレイン領域
８を拡散により形成する。全面積中のドレインの面積が
アノードショート率と呼ばれる。アノードショート率が
大きい程、アノード領域７からの少数キャリアの注入量
が小さくなるため、スイッチング速度が向上する６例え
ば、アノードショート率１００％の場合はＭＯＳＦＥＴ
、アノードショート率Ｏ％の場合は第３図に示したエピ
タキシャル型と同様のＩ ＧＢＴとなる。すなわち、ア
ノードショート率を変化させることでスイッチング速度
を１ｌｌＩｌｉ１１することができる。
エピタキシャル成長させる。そしてベース層３の表面部
にｐウェル４を形成し、ｐウェル中にｎ゛ソース領域５
を形成する。ｐウェル２のｎベース層３とｎ″″それぞ
れ領域５とにはさまれた領域にｎチャネルを形成するた
め、多結晶シリコンからなるゲート６を図示しないゲー
ト酸化膜を介して設ける。このようなＩ ＧＢＴのスイ
ッチング速度を速くするには、ｎ−ベース層３中におけ
る少数キャリアを再結合させるライフタイムキラーを導
入する。これには、金や白金などの重金属、あるいは電
子線等の放射線による照射損傷が用いられる、一方、ラ
イフタイムキラーの導入を用いずに、スイッチング速度
を速くする方法として、第３図に示したアノードシッー
ト構造がある。これは、エピタキシャルウェーハを用い
ず、ＣＺあるいはＦＺ法により形成されたｎ−基板３の
裏側に、ｐ゛アノード領域７およびｎ“ ドレイン領域
８を拡散により形成する。全面積中のドレインの面積が
アノードショート率と呼ばれる。アノードショート率が
大きい程、アノード領域７からの少数キャリアの注入量
が小さくなるため、スイッチング速度が向上する６例え
ば、アノードショート率１００％の場合はＭＯＳＦＥＴ
、アノードショート率Ｏ％の場合は第３図に示したエピ
タキシャル型と同様のＩ ＧＢＴとなる。すなわち、ア
ノードショート率を変化させることでスイッチング速度
を１ｌｌＩｌｉ１１することができる。
高耐圧になると、ｎ−ベース層３の厚さがそれに比例し
て厚くなる０例えば、１０００ Ｖ耐圧では約１００ｎ
が必要である。アノードショート型造の場合、ｎ−ベー
ス層３の厚さはその約２倍の約２００−となる、これは
、第２図の構造では耐圧印加時に、ｎ−ベース層３中の
空乏層はバッファ層２でストップされるのに対し、第３
図の構造ではそのまま広がってしまうことによる。さら
に高い耐圧においてはよりいっそう厚くなる。エピタキ
シャルウェーハは、そのコストがエピタキシャル層の厚
さで決まるため、厚い程コスト高となるし歩留まりも低
下してしまう、ところがアノードシッート構造では、通
常のシリコンウェー八を用いることができるので、むし
ろ厚い方が取り扱い上安全である０例えば４インチウェ
ーハにおいては、２００−以上の厚さがないと、ウェー
ハプロセスを問題なく流せない、さらに一般に、エピタ
キシャルウェーハはＣＺ４’Ｆ Ｚうニームよりコスト
が２〜３倍以上になる０以上から、高耐圧においては、
コスト面でアノードシッート構造の方がメリットが大き
くなる。
て厚くなる０例えば、１０００ Ｖ耐圧では約１００ｎ
が必要である。アノードショート型造の場合、ｎ−ベー
ス層３の厚さはその約２倍の約２００−となる、これは
、第２図の構造では耐圧印加時に、ｎ−ベース層３中の
空乏層はバッファ層２でストップされるのに対し、第３
図の構造ではそのまま広がってしまうことによる。さら
に高い耐圧においてはよりいっそう厚くなる。エピタキ
シャルウェーハは、そのコストがエピタキシャル層の厚
さで決まるため、厚い程コスト高となるし歩留まりも低
下してしまう、ところがアノードシッート構造では、通
常のシリコンウェー八を用いることができるので、むし
ろ厚い方が取り扱い上安全である０例えば４インチウェ
ーハにおいては、２００−以上の厚さがないと、ウェー
ハプロセスを問題なく流せない、さらに一般に、エピタ
キシャルウェーハはＣＺ４’Ｆ Ｚうニームよりコスト
が２〜３倍以上になる０以上から、高耐圧においては、
コスト面でアノードシッート構造の方がメリットが大き
くなる。
また、アノードシッート構造の方が特性面においてもエ
ピタキシャル型よりもまさっているという報告がある。
ピタキシャル型よりもまさっているという報告がある。
アノードシッート構造は、スイッチングオフ時には、上
記の説明のように有効に働り、シがしながら、スイッチ
ングオン時あるいは定常オン状態においても、オフ時と
同様に少数キャリアの注入をおさえていることになる。
記の説明のように有効に働り、シがしながら、スイッチ
ングオン時あるいは定常オン状態においても、オフ時と
同様に少数キャリアの注入をおさえていることになる。
このため、オン状態に入っても少数キャリアの注入に時
間がかかってしまい、スイッチングオン時のスイッチン
グロスが上昇してしまう、また、オン時にも注入をおさ
えているので、オン電圧が大きくなり、定常ロスも増加
する。この問題はカソードシッート構造のｐチャネルｒ
ＧＥＴにおいても奔在する。
間がかかってしまい、スイッチングオン時のスイッチン
グロスが上昇してしまう、また、オン時にも注入をおさ
えているので、オン電圧が大きくなり、定常ロスも増加
する。この問題はカソードシッート構造のｐチャネルｒ
ＧＥＴにおいても奔在する。
本発明の目的は、上述の問題を解決し、スイッチング速
度を速くするためアノードシッートあるいはカソードシ
ッート構造をもち、かつオン電圧の低いＩＧＢＴを提供
することにある。
度を速くするためアノードシッートあるいはカソードシ
ッート構造をもち、かつオン電圧の低いＩＧＢＴを提供
することにある。
上述の目的を達成するために、本発明は、第一導電形の
高抵抗ベース領域の一信の表面部に第二導電形のウェル
が選択的に設けられ、そのウェルの表面部に第一導電形
のソース領域が選択的に形成され、そのソース領域とベ
ース領域とにはさまれたウェルの表面上に絶縁膜を介し
てゲートが備えられるＩＧＢＴにおいて、ベース領域の
他側に第一導電形および第二導電形の低抵抗の領域が隣
接しており、その各領域にそれぞれ別個の電極が接触す
るものとする。
高抵抗ベース領域の一信の表面部に第二導電形のウェル
が選択的に設けられ、そのウェルの表面部に第一導電形
のソース領域が選択的に形成され、そのソース領域とベ
ース領域とにはさまれたウェルの表面上に絶縁膜を介し
てゲートが備えられるＩＧＢＴにおいて、ベース領域の
他側に第一導電形および第二導電形の低抵抗の領域が隣
接しており、その各領域にそれぞれ別個の電極が接触す
るものとする。
第一導電形の高抵抗の領域に第一導電形および第二導電
形の領域を隣接させ、両端域に共通の電極が接触するの
が従来のアノードショート型あるいはカソードシ四−ト
型のＩ ＧＢＴであるが、本発明のＩＧＥＴでは両端域
がそれぞれ別個に電極を備えている。そして、オフａ′
態にするときは、第二導電形の領域をオーブンとし、第
一導電形の領域のみを端子に接続することによりＭＯＳ
ＦＥＴとなるため、第二導電形の領域からの少数キャリ
アの注入がなくなり、高速でスイッチングできる。一方
オン状態では、第二導電形の領域を端子に接続すればＩ
ＧＥＴとなり、表面のＭＯ３構造のチャネルを通じてベ
ース領域に注入される多数キャリアに対応して少数キャ
リアが第二導電形の領域より注入されるので低いオン電
圧になる。
形の領域を隣接させ、両端域に共通の電極が接触するの
が従来のアノードショート型あるいはカソードシ四−ト
型のＩ ＧＢＴであるが、本発明のＩＧＥＴでは両端域
がそれぞれ別個に電極を備えている。そして、オフａ′
態にするときは、第二導電形の領域をオーブンとし、第
一導電形の領域のみを端子に接続することによりＭＯＳ
ＦＥＴとなるため、第二導電形の領域からの少数キャリ
アの注入がなくなり、高速でスイッチングできる。一方
オン状態では、第二導電形の領域を端子に接続すればＩ
ＧＥＴとなり、表面のＭＯ３構造のチャネルを通じてベ
ース領域に注入される多数キャリアに対応して少数キャ
リアが第二導電形の領域より注入されるので低いオン電
圧になる。
第１図は本発明の一実施例を示し、第２．第３図と共通
の部分には同一の符号が付されている。
の部分には同一の符号が付されている。
この場合、シリコン素体内に形成される構造は第３図と
同様であるが、ｎ゛ ドレイン領域８にはドレイン端子
りに接続されるドレイン電極１１が接触しており、ｐ３
コレクタ領域７には、コレクタ端子Ｃに共通に接続され
るコレクタ電橋１２が接触している。そのほかにゲート
６にはゲート端子Ｇが、ｐウェル４およびソース領域５
にはエミッタ端子に接続されるエミッタ電極１３が接触
している。従つてこのＩ ＧＢＴは４端子素子になる。
同様であるが、ｎ゛ ドレイン領域８にはドレイン端子
りに接続されるドレイン電極１１が接触しており、ｐ３
コレクタ領域７には、コレクタ端子Ｃに共通に接続され
るコレクタ電橋１２が接触している。そのほかにゲート
６にはゲート端子Ｇが、ｐウェル４およびソース領域５
にはエミッタ端子に接続されるエミッタ電極１３が接触
している。従つてこのＩ ＧＢＴは４端子素子になる。
第４図はこのようなＩＧＢＴを用いた回路の一側を示す
、この例では、ＩＧＢＴ２１のコレクタ端子Ｃおよびド
レイン端子りがそれぞれスイッチとして働＜ ＭＯＳ
Ｆ ＥＴ２２．２３を介して出力端子２４に接続されて
いる。オン時には端子Ｇ１に電圧を印加してＭＯ３ＦＥ
Ｔ２２をオンすると、ベース領域からドレイン領域８へ
の多数キャリアの流入がないので、多数キャリアはすべ
てコレクタ領域７へと流れ込み、その結果、ｎベース領
域３へ少数キャリアの流入が起こって大きく伝導度変調
が発生する。一方、オフ時には、その逆にＭＯＳ Ｆ
ＥＴ２２をオフし、ＭＯ５ＦＥＴ２３をオンする。この
時には、上記とは逆に、多数キャリアはコレクタ領域７
ではなくドレイン領域８へと流れるので、少数キャリア
の再注入がなくなり、スイッチング時間を短くできる。
、この例では、ＩＧＢＴ２１のコレクタ端子Ｃおよびド
レイン端子りがそれぞれスイッチとして働＜ ＭＯＳ
Ｆ ＥＴ２２．２３を介して出力端子２４に接続されて
いる。オン時には端子Ｇ１に電圧を印加してＭＯ３ＦＥ
Ｔ２２をオンすると、ベース領域からドレイン領域８へ
の多数キャリアの流入がないので、多数キャリアはすべ
てコレクタ領域７へと流れ込み、その結果、ｎベース領
域３へ少数キャリアの流入が起こって大きく伝導度変調
が発生する。一方、オフ時には、その逆にＭＯＳ Ｆ
ＥＴ２２をオフし、ＭＯ５ＦＥＴ２３をオンする。この
時には、上記とは逆に、多数キャリアはコレクタ領域７
ではなくドレイン領域８へと流れるので、少数キャリア
の再注入がなくなり、スイッチング時間を短くできる。
第５図は横軸に一定電流を流したときの素子の電圧降下
（オン電圧）、縦軸にスイッチングオフ時に要する時間
（ターンオフ時間）をとって素子特性を示したものであ
る。Ｏ印は従来のアノード型ｒ ＧＥＴの素子で、耐圧
１５００ｖ、電流定格１０Ａの素子である。これに対し
、本発明によるＩＧＥＴを第４図に示した回路で動作さ
せると×印が得られ、従来素子よりも大幅に特性が改善
されていることがわかる。
（オン電圧）、縦軸にスイッチングオフ時に要する時間
（ターンオフ時間）をとって素子特性を示したものであ
る。Ｏ印は従来のアノード型ｒ ＧＥＴの素子で、耐圧
１５００ｖ、電流定格１０Ａの素子である。これに対し
、本発明によるＩＧＥＴを第４図に示した回路で動作さ
せると×印が得られ、従来素子よりも大幅に特性が改善
されていることがわかる。
第６図は本発明に基づく４端子Ｉ ＧＢＴを用いた回路
の別の例を示す、この回路では、ＩＣＢＴ２１のドレイ
ン端子りは抵抗２５を介してコレクタ端子Ｃと短絡され
ている。この抵抗２５は、前述のショート率を変化させ
る効果をもつ、抵抗２５がＯのときはデバイスのドレイ
ン面積がショート率となる。抵抗が大きくなるに従って
、ドレインにおける電圧降下が発生するので、実効ショ
ート率が低下する。抵抗２５が園では、完全なＩＧＢＴ
とるる。
の別の例を示す、この回路では、ＩＣＢＴ２１のドレイ
ン端子りは抵抗２５を介してコレクタ端子Ｃと短絡され
ている。この抵抗２５は、前述のショート率を変化させ
る効果をもつ、抵抗２５がＯのときはデバイスのドレイ
ン面積がショート率となる。抵抗が大きくなるに従って
、ドレインにおける電圧降下が発生するので、実効ショ
ート率が低下する。抵抗２５が園では、完全なＩＧＢＴ
とるる。
この抵抗２５を変化させることでウェーハプロセスにお
ける製造上のばらつきを補償して特性をそろえることが
可能となる。
ける製造上のばらつきを補償して特性をそろえることが
可能となる。
Ｉ ＧＢＴは元来、第２．３図からもわかるようにｐｎ
ｐｎのｐ゛層１るいは？、ｎ−層３． ｐウェル４およ
びソース領域５の４層構造からなるサイリスタの寄生的
に含んでいる。このサイリスタがオンすると、ゲートで
は電流を制限できなくなる、いわゆるランチアップが発
生して、素子破壊をおこすが、９３層７に接続されるＭ
Ｏ３ＦＥＴ２２をオフしていれば、この寄生効果は発生
しない。
ｐｎのｐ゛層１るいは？、ｎ−層３． ｐウェル４およ
びソース領域５の４層構造からなるサイリスタの寄生的
に含んでいる。このサイリスタがオンすると、ゲートで
は電流を制限できなくなる、いわゆるランチアップが発
生して、素子破壊をおこすが、９３層７に接続されるＭ
Ｏ３ＦＥＴ２２をオフしていれば、この寄生効果は発生
しない。
以上、本発明に基づ＜ ＩＧＢＴをｎチャネルの実施例
を引用して説明したが、各部の導電形を逆にしたカソー
ドシッート型ｐチャネルＩ ＧＢＴについても同様に実
施できる。
を引用して説明したが、各部の導電形を逆にしたカソー
ドシッート型ｐチャネルＩ ＧＢＴについても同様に実
施できる。
本発明によれば、アノードショート型あるいはカソード
ショート型のＩＧＢＴのドレインおよびコレクタに共通
電極を設けず、各々別個の電極を介して別個の端子を設
けたことにより、オン時およびオフ時によりベース領域
へ注入される少数キャリアの数を制御することが可能に
なり、高速スイッチングと低オン電圧の双方を実現する
ことができ、ランチアップの防止も可能となった。また
、その別個端子を利用してＩＧＢＴの特性のばらつきを
補償することも可能になった。
ショート型のＩＧＢＴのドレインおよびコレクタに共通
電極を設けず、各々別個の電極を介して別個の端子を設
けたことにより、オン時およびオフ時によりベース領域
へ注入される少数キャリアの数を制御することが可能に
なり、高速スイッチングと低オン電圧の双方を実現する
ことができ、ランチアップの防止も可能となった。また
、その別個端子を利用してＩＧＢＴの特性のばらつきを
補償することも可能になった。
第１図は本発明の一実施例のＩ ＧＢＴの断面図、第２
図は従来のＩＧＥＴの一側の断面図、第３図は従来のＩ
ＧＢＴの他の例の断面図、第４図は本発明に基づ＜Ｉ
ＧＢＴの応用回路図の一側、第５図は本発明の一実施例
のＩＧＢＴおよび従来のＩＧＢＴのターンオフ時間とオ
ン電圧の関係を示すグラフ、第６図は本発明に基づ＜Ｉ
ＧＢＴの応用回路図の他の例である。 ３：ベース領域、４：ｐウェル、５：ソース領域、６：
ゲー）、７：コレクタ領域、８ニドレイン領域、１１ニ
ドレイン電極、１２：コレクタ電極、１３：エミッタ電
極。 第 ？ 口 第
図は従来のＩＧＥＴの一側の断面図、第３図は従来のＩ
ＧＢＴの他の例の断面図、第４図は本発明に基づ＜Ｉ
ＧＢＴの応用回路図の一側、第５図は本発明の一実施例
のＩＧＢＴおよび従来のＩＧＢＴのターンオフ時間とオ
ン電圧の関係を示すグラフ、第６図は本発明に基づ＜Ｉ
ＧＢＴの応用回路図の他の例である。 ３：ベース領域、４：ｐウェル、５：ソース領域、６：
ゲー）、７：コレクタ領域、８ニドレイン領域、１１ニ
ドレイン電極、１２：コレクタ電極、１３：エミッタ電
極。 第 ？ 口 第
Claims (1)
- １）第一導電形の高抵抗ベース領域の一側の表面部に第
二導電形のウェルが選択的に設けられ、そのウェルの表
面部に第一導電形のソース領域が選択的に形成され、そ
のソース領域とベース領域とにはさまれたウェルの表面
上に絶縁膜を介してゲートが備えられるものにおいて、
ベース領域の他側に第一導電形および第二導電形の低抵
抗の領域が隣接しており、その各領域にそれぞれ別個の
電極が接触することを特徴とする絶縁ゲートバイポーラ
トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6581990A JPH03268363A (ja) | 1990-03-16 | 1990-03-16 | 絶縁ゲートバイポーラトランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6581990A JPH03268363A (ja) | 1990-03-16 | 1990-03-16 | 絶縁ゲートバイポーラトランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03268363A true JPH03268363A (ja) | 1991-11-29 |
Family
ID=13298019
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6581990A Pending JPH03268363A (ja) | 1990-03-16 | 1990-03-16 | 絶縁ゲートバイポーラトランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03268363A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004109808A1 (ja) * | 2003-06-05 | 2004-12-16 | Mitsubishi Denki Kabushiki Kaisha | 半導体装置およびその製造方法 |
| WO2014128839A1 (ja) * | 2013-02-20 | 2014-08-28 | 株式会社 日立製作所 | 半導体装置およびそれを用いた電力変換装置 |
-
1990
- 1990-03-16 JP JP6581990A patent/JPH03268363A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004109808A1 (ja) * | 2003-06-05 | 2004-12-16 | Mitsubishi Denki Kabushiki Kaisha | 半導体装置およびその製造方法 |
| EP1630872A1 (en) * | 2003-06-05 | 2006-03-01 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and its manufacturing method |
| EP1630872A4 (en) * | 2003-06-05 | 2008-03-19 | Mitsubishi Electric Corp | SEMICONDUCTOR COMPONENT AND METHOD FOR THE PRODUCTION THEREOF |
| US7504707B2 (en) | 2003-06-05 | 2009-03-17 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and manufacturing method thereof |
| US7629226B2 (en) | 2003-06-05 | 2009-12-08 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and manufacturing method thereof |
| WO2014128839A1 (ja) * | 2013-02-20 | 2014-08-28 | 株式会社 日立製作所 | 半導体装置およびそれを用いた電力変換装置 |
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