JPH06163908A - ダブルゲートｍｏｓデバイス - Google Patents
ダブルゲートｍｏｓデバイスInfo
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- JPH06163908A JPH06163908A JP31757192A JP31757192A JPH06163908A JP H06163908 A JPH06163908 A JP H06163908A JP 31757192 A JP31757192 A JP 31757192A JP 31757192 A JP31757192 A JP 31757192A JP H06163908 A JPH06163908 A JP H06163908A
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Abstract
(57)【要約】
【目的】第一ゲートおよび第二ゲートにより電圧駆動さ
れるサイリスタをオフ時には第一ゲート電圧を先にオフ
してＩＧＢＴ動作をさせるダブルゲートＭＯＳデバイス
の空乏層によるオン電流制限効果を抑制し、またターン
オフ耐量を向上させる。 【構成】第一ゲート部をトレンチ構造にすることにより
空乏層による電流制限効果を抑制し、第一、第二両ゲー
ト部をトレンチ構造にすることにより、セル密度を増大
させてターンオフ時の掃き出し電流の量を減らし、均一
に掃き出すことが可能になり、エミッタ領域直下への電
流の集中による寄生サイリスタの動作が阻止され、ラッ
チアップを防止してターンオフ耐量を向上させることが
できる。さらに、ターンオフを高速化することにより、
飽和電圧とターンオフ損失のトレードオフ関係も改善さ
れる。
れるサイリスタをオフ時には第一ゲート電圧を先にオフ
してＩＧＢＴ動作をさせるダブルゲートＭＯＳデバイス
の空乏層によるオン電流制限効果を抑制し、またターン
オフ耐量を向上させる。 【構成】第一ゲート部をトレンチ構造にすることにより
空乏層による電流制限効果を抑制し、第一、第二両ゲー
ト部をトレンチ構造にすることにより、セル密度を増大
させてターンオフ時の掃き出し電流の量を減らし、均一
に掃き出すことが可能になり、エミッタ領域直下への電
流の集中による寄生サイリスタの動作が阻止され、ラッ
チアップを防止してターンオフ耐量を向上させることが
できる。さらに、ターンオフを高速化することにより、
飽和電圧とターンオフ損失のトレードオフ関係も改善さ
れる。
Description
【０００１】
【産業上の利用分野】本発明は、電源装置などに利用さ
れる半導体スイッチング素子、特に電圧駆動スイッチン
グ素子として使われるダブルゲートＭＯＳデバイスに関
する。
れる半導体スイッチング素子、特に電圧駆動スイッチン
グ素子として使われるダブルゲートＭＯＳデバイスに関
する。
【０００２】
【従来の技術】スイッチング用半導体素子は定常損失と
スイッチング損失の双方が小さいことが理想であり、こ
の目的のため各種半導体素子が提案されている。しかし
ながら一般的には定常損失とスイッチング損失はトレー
ドオフの関係にあり、定常損失を低減しようとするとス
イッチング損失が増大するという問題がある。これは定
常損失を低下させるためには伝導度変調を利用したサイ
リスタ動作を行わせる必要があるが、サイリスタ動作を
行う場合には少数キャリアが消滅するまでに時間がかか
り、ターンオフタイムの増大、すなわちスイッチング損
失の増大を招くことになる。この少数キャリアの再結合
を促進し、スイッチング損失を低減するためにライフタ
イムキラーを導入すると、伝導度変調が少なくなり、オ
ン電圧、すなわち定常損失が増大する。これに対し、オ
ン電圧を低下させるために従来電流駆動であったサイリ
スタ動作を入力損失を極端に低下させる電圧駆動にした
ダブルゲートＭＯＳデバイスが桜井らによってProceedi
ngs of 1992 InternationalSymposium on Power Semico
nductor Devices ＆ICs 、Tokyo 、pp28〜33に提案さ
れている。
スイッチング損失の双方が小さいことが理想であり、こ
の目的のため各種半導体素子が提案されている。しかし
ながら一般的には定常損失とスイッチング損失はトレー
ドオフの関係にあり、定常損失を低減しようとするとス
イッチング損失が増大するという問題がある。これは定
常損失を低下させるためには伝導度変調を利用したサイ
リスタ動作を行わせる必要があるが、サイリスタ動作を
行う場合には少数キャリアが消滅するまでに時間がかか
り、ターンオフタイムの増大、すなわちスイッチング損
失の増大を招くことになる。この少数キャリアの再結合
を促進し、スイッチング損失を低減するためにライフタ
イムキラーを導入すると、伝導度変調が少なくなり、オ
ン電圧、すなわち定常損失が増大する。これに対し、オ
ン電圧を低下させるために従来電流駆動であったサイリ
スタ動作を入力損失を極端に低下させる電圧駆動にした
ダブルゲートＭＯＳデバイスが桜井らによってProceedi
ngs of 1992 InternationalSymposium on Power Semico
nductor Devices ＆ICs 、Tokyo 、pp28〜33に提案さ
れている。
【０００３】図２は縦型ダブルゲートＭＯＳデバイスの
基本構造を示す。この縦型ダブルゲートＭＯＳデバイス
においては、ｐ+ コレクタ層１の表面上にｎ+ バッファ
層２を介してｎ- 層３が形成され、ｎ- 層の表面層には
選択的にｐベース領域４が、その表面層に選択的にｎベ
ース領域５がそれぞれ形成される。さらに、ｎベース領
域５の表面層に選択的にｐエミッタ領域６が形成され、
ｐエミッタ領域６とｎベース領域５の表面にエミッタ端
子Ｅに接続されるエミッタ電極７が共通に接触してい
る。そして、第一のゲート電極11は、ｎベース領域５の
ｐベース領域４とｐエミッタ領域６にはさまれた部分の
上からｎ- 層３の露出部の上にかけてゲート酸化膜８を
介して設けられ、絶縁膜９に覆われて第一ゲート端子Ｇ
1 に接続されている。第二ゲート電極12は、ｐベース領
域４の露出部の上からｎベース領域５のｐエミッタ領域
６とにはさまれた部分の上にかけてゲート酸化膜８を介
して設けられ、絶縁膜９に覆われて第二ゲート端子Ｇ2
に接続されている。またｐ+コレクタ層１にはコレクタ
電極10が接触しているこのようなダブルゲートＭＯＳデ
バイスでは、第一および第二のゲート電極11、12に図３
に示す形で電圧を印加する。Ｇ1 端子にしきい値以上の
電圧を印加すると、ゲート電極11の下のｐベース領域４
の表面部に反転層が形成される。この反転層を通る電子
によってｎ- 層３とｎ+ バッファ層２には電子電流が流
入する。コレクタ電極10には正の電圧が印加されてお
り、ｎ- 層３とｎ+ バッファ層２に流入した電子電流
は、内蔵されているｐ+ 層１とｎ+ バッファ領域２およ
びｎ - 層３とｐベース領域４とで形成されるｐｎｐトラ
ンジスタのベース電流となり、ｎ- 層３内で伝導度変調
を生じながらオンする。さらにここで、伝導度変調によ
って生じた正孔電流が、内蔵されているｎ- 層３および
ｎ+ バッファ層２とｐベース領域４とｎベース領域５と
で形成されるｎｐｎトランジスタのベース電流となって
このトランジスタを駆動し、最終的にはｐ+ 層１とｎ+
バッファ層２およびｎ- 層３とｐベース領域４とｎベー
ス領域５とで形成しているサイリスタが動作するのでＧ
1 端子によってオンさせることができる。このデバイス
のターンオフは、ゲート電極11、12に印加されているゲ
ート・エミッタ間電圧を図３に示すようにずらしてオフ
させることによって行う。この際、ｔ1 時点でＧＮＤに
落とされたゲート電極12の電圧はゲート電極11の電圧に
対して負となり、ゲート電極12の下のｎ領域５の表面部
に反転層を生じてｐチャネルＭＯＳＦＥＴがオンする。
このＭＯＳＦＥＴがオンすると、ｐベース領域４とｎベ
ース領域５とが電気的に短絡されることになり、基本構
造はＩＧＢＴと同等になる。従って、定常動作では、ま
ずゲート電極11によってサイリスタ動作をさせ、オフの
時にはまずｔ 1 時点でゲート電極12をゲート電極11に対
して負にすることでサイリスタ動作からＩＧＢＴのオン
状態に変更させる。そしてＩＧＢＴ動作になったあと、
３〜４μsec 後のｔ2 時点でゲート電極11への印加電圧
をオフすることで電子の供給をとめ、このデバイスをオ
フすることができる。
基本構造を示す。この縦型ダブルゲートＭＯＳデバイス
においては、ｐ+ コレクタ層１の表面上にｎ+ バッファ
層２を介してｎ- 層３が形成され、ｎ- 層の表面層には
選択的にｐベース領域４が、その表面層に選択的にｎベ
ース領域５がそれぞれ形成される。さらに、ｎベース領
域５の表面層に選択的にｐエミッタ領域６が形成され、
ｐエミッタ領域６とｎベース領域５の表面にエミッタ端
子Ｅに接続されるエミッタ電極７が共通に接触してい
る。そして、第一のゲート電極11は、ｎベース領域５の
ｐベース領域４とｐエミッタ領域６にはさまれた部分の
上からｎ- 層３の露出部の上にかけてゲート酸化膜８を
介して設けられ、絶縁膜９に覆われて第一ゲート端子Ｇ
1 に接続されている。第二ゲート電極12は、ｐベース領
域４の露出部の上からｎベース領域５のｐエミッタ領域
６とにはさまれた部分の上にかけてゲート酸化膜８を介
して設けられ、絶縁膜９に覆われて第二ゲート端子Ｇ2
に接続されている。またｐ+コレクタ層１にはコレクタ
電極10が接触しているこのようなダブルゲートＭＯＳデ
バイスでは、第一および第二のゲート電極11、12に図３
に示す形で電圧を印加する。Ｇ1 端子にしきい値以上の
電圧を印加すると、ゲート電極11の下のｐベース領域４
の表面部に反転層が形成される。この反転層を通る電子
によってｎ- 層３とｎ+ バッファ層２には電子電流が流
入する。コレクタ電極10には正の電圧が印加されてお
り、ｎ- 層３とｎ+ バッファ層２に流入した電子電流
は、内蔵されているｐ+ 層１とｎ+ バッファ領域２およ
びｎ - 層３とｐベース領域４とで形成されるｐｎｐトラ
ンジスタのベース電流となり、ｎ- 層３内で伝導度変調
を生じながらオンする。さらにここで、伝導度変調によ
って生じた正孔電流が、内蔵されているｎ- 層３および
ｎ+ バッファ層２とｐベース領域４とｎベース領域５と
で形成されるｎｐｎトランジスタのベース電流となって
このトランジスタを駆動し、最終的にはｐ+ 層１とｎ+
バッファ層２およびｎ- 層３とｐベース領域４とｎベー
ス領域５とで形成しているサイリスタが動作するのでＧ
1 端子によってオンさせることができる。このデバイス
のターンオフは、ゲート電極11、12に印加されているゲ
ート・エミッタ間電圧を図３に示すようにずらしてオフ
させることによって行う。この際、ｔ1 時点でＧＮＤに
落とされたゲート電極12の電圧はゲート電極11の電圧に
対して負となり、ゲート電極12の下のｎ領域５の表面部
に反転層を生じてｐチャネルＭＯＳＦＥＴがオンする。
このＭＯＳＦＥＴがオンすると、ｐベース領域４とｎベ
ース領域５とが電気的に短絡されることになり、基本構
造はＩＧＢＴと同等になる。従って、定常動作では、ま
ずゲート電極11によってサイリスタ動作をさせ、オフの
時にはまずｔ 1 時点でゲート電極12をゲート電極11に対
して負にすることでサイリスタ動作からＩＧＢＴのオン
状態に変更させる。そしてＩＧＢＴ動作になったあと、
３〜４μsec 後のｔ2 時点でゲート電極11への印加電圧
をオフすることで電子の供給をとめ、このデバイスをオ
フすることができる。
【０００４】
【発明が解決しようとする課題】このようなダブルゲー
トＭＯＳデバイスは、ｐベース領域４とｎ- 層３との間
のｐｎ接合からｎ- 層３へ広がる空乏層がゲート酸化膜
８の下にも伸び、隣接ｐｎ接合ベース領域側から広がる
空乏層との間隙をせばめるため、ｎベース領域５からｎ
- 層３に流入する電子電流を制限し、ｐ+ 層１、ｎ+ 層
２およびｎ- 層３、ｐ領域４、ｎ領域５で形成されてい
るサイリスタ構造をオンさせるのに時間がかかり、図４
の線41に示すような負性抵抗成分が生ずる。これは定常
損失の増大を招くことになり、高周波駆動する際の問題
になる。
トＭＯＳデバイスは、ｐベース領域４とｎ- 層３との間
のｐｎ接合からｎ- 層３へ広がる空乏層がゲート酸化膜
８の下にも伸び、隣接ｐｎ接合ベース領域側から広がる
空乏層との間隙をせばめるため、ｎベース領域５からｎ
- 層３に流入する電子電流を制限し、ｐ+ 層１、ｎ+ 層
２およびｎ- 層３、ｐ領域４、ｎ領域５で形成されてい
るサイリスタ構造をオンさせるのに時間がかかり、図４
の線41に示すような負性抵抗成分が生ずる。これは定常
損失の増大を招くことになり、高周波駆動する際の問題
になる。
【０００５】また、図３に示すようにＧ１、Ｇ２電圧の
タイミングをずらし、Ｇ２電圧をオフして上述のｐｎｐ
ｎ４層サイリスタ構造をｐ+ 層１、ｎ+ 層２およびｎ-
層３、ｐベース領域４からなるｐｎｐ３層トランジスタ
構造に変換した場合、空乏層によって掃き出された電流
がｐ領域６直下を通過する際に生ずる電圧降下がｐ領域
とｎ領域との間のビルトイン電位差を超えることで、ｎ
- 層３、ｐ領域４、ｎ領域５、ｐ領域６からなる寄生サ
イリスタが動作し、Ｇ１電圧のオフでデバイスをオフす
ることのできないラッチアップが生ずるため、ターンオ
フ時の安全動作領域が狭くなるという問題がある。
タイミングをずらし、Ｇ２電圧をオフして上述のｐｎｐ
ｎ４層サイリスタ構造をｐ+ 層１、ｎ+ 層２およびｎ-
層３、ｐベース領域４からなるｐｎｐ３層トランジスタ
構造に変換した場合、空乏層によって掃き出された電流
がｐ領域６直下を通過する際に生ずる電圧降下がｐ領域
とｎ領域との間のビルトイン電位差を超えることで、ｎ
- 層３、ｐ領域４、ｎ領域５、ｐ領域６からなる寄生サ
イリスタが動作し、Ｇ１電圧のオフでデバイスをオフす
ることのできないラッチアップが生ずるため、ターンオ
フ時の安全動作領域が狭くなるという問題がある。
【０００６】本発明の目的は、これらの問題を解決し、
定常損失が低いダブルゲートＭＯＳデバイス、さらには
ターンオフ時の安全動作領域が広く、さらにターンオフ
が高速化でき、ターンオフ損失Ｅoff の小さいダブルゲ
ートＭＯＳデバイスを提供することにある。
定常損失が低いダブルゲートＭＯＳデバイス、さらには
ターンオフ時の安全動作領域が広く、さらにターンオフ
が高速化でき、ターンオフ損失Ｅoff の小さいダブルゲ
ートＭＯＳデバイスを提供することにある。
【０００７】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明のダブルゲートＭＯＳデバイスは、一側に
第二導電形のコレクタ層が接する第一導電形層の他側に
第二導電形のベース層が接し、その第二導電形ベース層
の表面層に選択的に第一導電形のベース領域が形成さ
れ、その第一導電形のベース領域の表面層に選択的に第
二導電形のエミッタ領域が形成され、エミッタ電極がエ
ミッタ領域表面および第一導電形ベース領域の露出面に
共通に接触し、コレクタ電極がコレクタ層の表面に接触
し、第一ゲート電極がエミッタ領域、第一導電形ベース
領域および第二導電形ベース層を貫通し第一導電形層に
達する溝の中に絶縁膜を介して設けられ、第二ゲート電
極が第二導電形ベース層の露出面上から第一導電形ベー
ス領域の露出面上をエミッタ領域表面上にかけて絶縁膜
を介して設けられたものとする。あるいは、一側に第二
導電形のコレクタ層が接する第一導電形層の他側に第二
導電形のベース層および第一導電形のベース層が順次積
層され、その第一導電形ベース層の表面層に複数の第二
導電形のエミッタ領域が選択的に形成され、エミッタ電
極がエミッタ領域表面および第一導電形ベース層の露出
面に共通に接触し、コレクタ電極がコレクタ層に接触
し、第一ゲート電極がエミッタ領域、第一導電形ベース
層および第二導電形ベース層を貫通して第一導電形層に
達する溝の中に絶縁膜を介して設けられ、第二ゲート電
極がエミッタ領域および第一導電形ベース層を貫通して
第二導電形ベース層に達する溝の中に絶縁膜を介して設
けられたものとする。そして、この場合、第一ゲート電
極および第二ゲート電極の上と溝の開口面との間に絶縁
物が充填されたことが有効である。
めに、本発明のダブルゲートＭＯＳデバイスは、一側に
第二導電形のコレクタ層が接する第一導電形層の他側に
第二導電形のベース層が接し、その第二導電形ベース層
の表面層に選択的に第一導電形のベース領域が形成さ
れ、その第一導電形のベース領域の表面層に選択的に第
二導電形のエミッタ領域が形成され、エミッタ電極がエ
ミッタ領域表面および第一導電形ベース領域の露出面に
共通に接触し、コレクタ電極がコレクタ層の表面に接触
し、第一ゲート電極がエミッタ領域、第一導電形ベース
領域および第二導電形ベース層を貫通し第一導電形層に
達する溝の中に絶縁膜を介して設けられ、第二ゲート電
極が第二導電形ベース層の露出面上から第一導電形ベー
ス領域の露出面上をエミッタ領域表面上にかけて絶縁膜
を介して設けられたものとする。あるいは、一側に第二
導電形のコレクタ層が接する第一導電形層の他側に第二
導電形のベース層および第一導電形のベース層が順次積
層され、その第一導電形ベース層の表面層に複数の第二
導電形のエミッタ領域が選択的に形成され、エミッタ電
極がエミッタ領域表面および第一導電形ベース層の露出
面に共通に接触し、コレクタ電極がコレクタ層に接触
し、第一ゲート電極がエミッタ領域、第一導電形ベース
層および第二導電形ベース層を貫通して第一導電形層に
達する溝の中に絶縁膜を介して設けられ、第二ゲート電
極がエミッタ領域および第一導電形ベース層を貫通して
第二導電形ベース層に達する溝の中に絶縁膜を介して設
けられたものとする。そして、この場合、第一ゲート電
極および第二ゲート電極の上と溝の開口面との間に絶縁
物が充填されたことが有効である。
【０００８】
【作用】第一ゲート電極をトレンチ構造と第二導電形の
ベース領域と第一導電形層との間にできる空乏層による
注入電流制限効果がなくなる。また、第一、第二両ゲー
ト電極をトレンチ構造とすることでセル密度を増加する
ことができ、ターンオフ時にセル一つあたりの掃き出し
電流の量が減少し、均一に掃き出すことができ、エミッ
タ領域直下への掃き出し電流の集中が分散されるので寄
生サイリスタの動作によるラッチアップが抑制される。
さらに、セル密度の増大によりゲート電圧印加により第
一導電形ベース層から注入される電流の逆側から注入さ
れる電流に対する比率が増加し、第二導電形のコレクタ
層、第一導電形層、第二導電形ベース層からなるバイポ
ーラトランジスタのベース電流を増加したことになり、
電流増幅率が増加し、コレクタ層から注入されるキャリ
アによる電流、例えば正孔電流の割合が減少し、ターン
オフ時に高速にコレクタ電極に掃き出すことができ、タ
ーンオフの高速化を図ることができる。また、セル密度
の増加に伴って飽和電圧が低下し、飽和電圧とＥoff と
のトレードオフ関係が改善されるので、Ｅoffを低減す
ることができる。
ベース領域と第一導電形層との間にできる空乏層による
注入電流制限効果がなくなる。また、第一、第二両ゲー
ト電極をトレンチ構造とすることでセル密度を増加する
ことができ、ターンオフ時にセル一つあたりの掃き出し
電流の量が減少し、均一に掃き出すことができ、エミッ
タ領域直下への掃き出し電流の集中が分散されるので寄
生サイリスタの動作によるラッチアップが抑制される。
さらに、セル密度の増大によりゲート電圧印加により第
一導電形ベース層から注入される電流の逆側から注入さ
れる電流に対する比率が増加し、第二導電形のコレクタ
層、第一導電形層、第二導電形ベース層からなるバイポ
ーラトランジスタのベース電流を増加したことになり、
電流増幅率が増加し、コレクタ層から注入されるキャリ
アによる電流、例えば正孔電流の割合が減少し、ターン
オフ時に高速にコレクタ電極に掃き出すことができ、タ
ーンオフの高速化を図ることができる。また、セル密度
の増加に伴って飽和電圧が低下し、飽和電圧とＥoff と
のトレードオフ関係が改善されるので、Ｅoffを低減す
ることができる。
【０００９】
【実施例】以下、図２を含めて共通の部分に同一の符号
を付した図を引用して本発明の実施例について述べる。
図１に示した実施例では、第一ゲート電極をトレンチ構
造にしている。すなわちｐベース領域４、その表面層に
形成されたｎベース領域５、その表面層に形成されたｐ
エミッタ領域６を貫通して掘られた溝13の内面をゲート
酸化膜８で被覆し、その内部に充填した多結晶シリコン
を第一ゲート電極11としたものである。第二ゲート電極
12は、図２の従来構造と同様ｐベース領域４の露出部の
上からエミッタ領域６とにはさまれた部分の上にかけて
ゲート酸化膜８を介して設けられている。そして、エミ
ッタ電極７は半導体基板上全面に形成され、ゲート電極
11と絶縁膜14により絶縁されている。この構造により、
ｐベース領域４とｎ- 層３の間のｐｎ接合からｎ- 層３
に広がる空乏層が第一ゲート電極11の下に伸びさせない
ようにすることができるので、第一ゲート電極11にしき
い値以上の電圧を印加させてオフする際に、ｎベース領
域５から注入される電子電流を抑制する効果がなくな
り、図４の実線42に示したＶCE−ＩC 特性のように負性
抵抗を削減することができる。
を付した図を引用して本発明の実施例について述べる。
図１に示した実施例では、第一ゲート電極をトレンチ構
造にしている。すなわちｐベース領域４、その表面層に
形成されたｎベース領域５、その表面層に形成されたｐ
エミッタ領域６を貫通して掘られた溝13の内面をゲート
酸化膜８で被覆し、その内部に充填した多結晶シリコン
を第一ゲート電極11としたものである。第二ゲート電極
12は、図２の従来構造と同様ｐベース領域４の露出部の
上からエミッタ領域６とにはさまれた部分の上にかけて
ゲート酸化膜８を介して設けられている。そして、エミ
ッタ電極７は半導体基板上全面に形成され、ゲート電極
11と絶縁膜14により絶縁されている。この構造により、
ｐベース領域４とｎ- 層３の間のｐｎ接合からｎ- 層３
に広がる空乏層が第一ゲート電極11の下に伸びさせない
ようにすることができるので、第一ゲート電極11にしき
い値以上の電圧を印加させてオフする際に、ｎベース領
域５から注入される電子電流を抑制する効果がなくな
り、図４の実線42に示したＶCE−ＩC 特性のように負性
抵抗を削減することができる。
【００１０】図５に示した実施例では、第二ゲート電極
12もエミッタ領域６、ｎベース領域５を貫通しｐベース
領域に達する溝15の中に設けたトレンチ構造にしてい
る。そして、エミッタ電極７と溝15の開口部を閉塞する
絶縁膜14により絶縁されている。これにより、図１の場
合より半導体基板内のセル密度を増加させることがで
き、Ｇ１、Ｇ２に図３に示すように電圧印加した場合に
ｎベース領域５から注入される電子電流の比率が増加す
る。このことは、ｐ+ 層１、ｎ+ バッファ領域２および
ｎ- 層３、ｐベース領域４により形成されるｐｎｐトラ
ンジスタのベース電流が増加したことになり電流増幅率
が増大するので、ｐ+ 層１から注入される正孔電流の割
合を図２の場合より小さくすることができる。この結
果、ｎ- 層３に蓄積される正孔量が減少し、ターンオフ
する際、高速度でコレクタ電極10に掃き出すことができ
る。また、セル密度の増加に伴って飽和電圧が低下する
ので、図６に示すように、飽和電圧ＶCE(sat) とターン
オフ損失Ｅoff のトレードオフ関係が図２の場合の点線
61より実線62に改善される。さらに図３に示すように、
Ｇ１電圧を先にオフしてサイリスタ構造からＩＧＢＴ構
造に変換したのちＧ２電圧をオフする際、空乏層によっ
て掃き出される正孔に基づく各セルに分配される正孔電
流がセル密度の増加により均一になるので、ｐエミッタ
領域６直下への集中が避けられ、この部分での電圧降下
が低減するので、ラッチアップが抑制される。この結
果、ターンオフ耐量が向上し、安全動作領域は図７に点
線71で示した従来の範囲より実線72で示した範囲に広く
なる。
12もエミッタ領域６、ｎベース領域５を貫通しｐベース
領域に達する溝15の中に設けたトレンチ構造にしてい
る。そして、エミッタ電極７と溝15の開口部を閉塞する
絶縁膜14により絶縁されている。これにより、図１の場
合より半導体基板内のセル密度を増加させることがで
き、Ｇ１、Ｇ２に図３に示すように電圧印加した場合に
ｎベース領域５から注入される電子電流の比率が増加す
る。このことは、ｐ+ 層１、ｎ+ バッファ領域２および
ｎ- 層３、ｐベース領域４により形成されるｐｎｐトラ
ンジスタのベース電流が増加したことになり電流増幅率
が増大するので、ｐ+ 層１から注入される正孔電流の割
合を図２の場合より小さくすることができる。この結
果、ｎ- 層３に蓄積される正孔量が減少し、ターンオフ
する際、高速度でコレクタ電極10に掃き出すことができ
る。また、セル密度の増加に伴って飽和電圧が低下する
ので、図６に示すように、飽和電圧ＶCE(sat) とターン
オフ損失Ｅoff のトレードオフ関係が図２の場合の点線
61より実線62に改善される。さらに図３に示すように、
Ｇ１電圧を先にオフしてサイリスタ構造からＩＧＢＴ構
造に変換したのちＧ２電圧をオフする際、空乏層によっ
て掃き出される正孔に基づく各セルに分配される正孔電
流がセル密度の増加により均一になるので、ｐエミッタ
領域６直下への集中が避けられ、この部分での電圧降下
が低減するので、ラッチアップが抑制される。この結
果、ターンオフ耐量が向上し、安全動作領域は図７に点
線71で示した従来の範囲より実線72で示した範囲に広く
なる。
【００１１】図８に示す実施例では、第一ゲート電極11
および第二ゲート電極12がエミッタ電極７とを絶縁する
絶縁膜14と共に溝13、15の内部に完全に埋め込まれてい
る。これにより、エミッタ電極７は完全な平面上に形成
でき、製造プロセスを簡略化することができ、コストダ
ウンを図ることができる。
および第二ゲート電極12がエミッタ電極７とを絶縁する
絶縁膜14と共に溝13、15の内部に完全に埋め込まれてい
る。これにより、エミッタ電極７は完全な平面上に形成
でき、製造プロセスを簡略化することができ、コストダ
ウンを図ることができる。
【００１２】
【発明の効果】本発明によれば、ダブルゲートＭＯＳデ
バイスの第一ゲート電極あるいは第一、第二ゲート電極
双方をトレンチ構造とすることにより、高抵抗率層の表
面露出部がなくなり、その部分への空乏層の広がりによ
る電流制限効果が排除されるため、電流・電圧出力特性
における負性抵抗成分が排除でき、またセル密度を増大
することができるため、ダブルゲートＭＯＳデバイスの
飽和電圧とターンオフ損失の間のトレードオフ関係の改
善、安全動作領域の拡大が達成できた。
バイスの第一ゲート電極あるいは第一、第二ゲート電極
双方をトレンチ構造とすることにより、高抵抗率層の表
面露出部がなくなり、その部分への空乏層の広がりによ
る電流制限効果が排除されるため、電流・電圧出力特性
における負性抵抗成分が排除でき、またセル密度を増大
することができるため、ダブルゲートＭＯＳデバイスの
飽和電圧とターンオフ損失の間のトレードオフ関係の改
善、安全動作領域の拡大が達成できた。
【図１】本発明の一実施例のダブルゲートＭＯＳデバイ
スの断面図
スの断面図
【図２】従来のダブルゲートＭＯＳデバイスの断面図
【図３】ダブルゲートＭＯＳデバイスのゲート電圧波形
線図
線図
【図４】実施例および従来例のダブルゲートＭＯＳデバ
イスの電圧・電流出力特性線図
イスの電圧・電流出力特性線図
【図５】本発明の別の実施例のダブルゲートＭＯＳデバ
イスの断面図
イスの断面図
【図６】実施例および従来例のダブルゲートＭＯＳデバ
イスの飽和電圧・ターンオフ損失線図
イスの飽和電圧・ターンオフ損失線図
【図７】実施例および従来例のダブルゲートＭＯＳデバ
イスのターンオフ耐量線図
イスのターンオフ耐量線図
【図８】本発明のさらに別の実施例のダブルゲートＭＯ
Ｓデバイスの断面図
Ｓデバイスの断面図
１ ｐ+ コレクタ層 ２ ｎ+ バッファ層 ３ ｎ- 層 ４ ｐベース領域 ５ ｎベース領域 ６ ｐエミッタ領域 ７ エミッタ電極 ８ ゲート酸化膜 ９ 絶縁膜 １０ コレクタ電極 １１ 第一ゲート電極 １２ 第二ゲート電極 １３ 溝 １４ 絶縁膜 １５ 溝
Claims (3)
- 【請求項１】一側に第二導電形のコレクタ層が接する第
一導電形層の他側に第二導電形のベース層が接し、その
第二導電形ベース層の表面層に選択的に第一導電形のベ
ース領域が形成され、その第一導電形のベース領域の表
面層に選択的に第二導電形のエミッタ領域が形成され、
エミッタ電極がエミッタ領域表面および第一導電形ベー
ス領域の露出面に共通に接触し、コレクタ電極がコレク
タ層の表面に接触し、第一ゲート電極がエミッタ領域、
第一導電形ベース領域および第二導電形ベース層を貫通
し第一導電形層に達する溝の中に絶縁膜を介して設けら
れ、第二ゲート電極が第二導電形ベース層の露出面上か
ら第一導電形ベース領域の露出面上をエミッタ領域表面
上にかけて絶縁膜を介して設けられたことを特徴とする
ダブルゲートＭＯＳデバイス。 - 【請求項２】一側に第二導電形のコレクタ層が接する第
一導電形層の他側に第二導電形のベース層および第一導
電形のベース層が順次積層され、第一導電形ベース層の
表面層に複数の第二導電形のエミッタ領域が選択的に形
成され、エミッタ電極がエミッタ領域表面および第一導
電形ベース層の露出面に共通に接触し、コレクタ電極が
コレクタ層に接触し、第一ゲート電極がエミッタ領域、
第一導電形ベース層および第二導電形ベース層を貫通し
て第一導電形層に達する溝の中に絶縁膜を介して設けら
れ、第二ゲート電極がエミッタ領域および第一導電形ベ
ース層を貫通して第二導電形ベース層に達する溝の中に
絶縁膜を介して設けられたことを特徴とするダブルゲー
トＭＯＳデバイス。 - 【請求項３】第一ゲート電極および第二ゲート電極の上
と溝の開口面との間に絶縁物が充填された請求項２記載
のダブルゲートＭＯＳデバイス。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31757192A JPH06163908A (ja) | 1992-11-27 | 1992-11-27 | ダブルゲートｍｏｓデバイス |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31757192A JPH06163908A (ja) | 1992-11-27 | 1992-11-27 | ダブルゲートｍｏｓデバイス |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06163908A true JPH06163908A (ja) | 1994-06-10 |
Family
ID=18089737
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31757192A Pending JPH06163908A (ja) | 1992-11-27 | 1992-11-27 | ダブルゲートｍｏｓデバイス |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06163908A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7205582B2 (en) | 2001-02-16 | 2007-04-17 | Teraburst Networks, Inc. | Telecommunications switch array with thyristor addressing |
| WO2013065247A1 (ja) * | 2011-11-02 | 2013-05-10 | 株式会社デンソー | 半導体装置 |
| US9306047B2 (en) | 2012-10-05 | 2016-04-05 | Hitachi, Ltd. | Semiconductor device and electric power converter in which same is used |
| WO2018135224A1 (ja) * | 2017-01-18 | 2018-07-26 | 株式会社日立パワーデバイス | 半導体装置、及びそれを用いた電力変換装置 |
-
1992
- 1992-11-27 JP JP31757192A patent/JPH06163908A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7205582B2 (en) | 2001-02-16 | 2007-04-17 | Teraburst Networks, Inc. | Telecommunications switch array with thyristor addressing |
| WO2013065247A1 (ja) * | 2011-11-02 | 2013-05-10 | 株式会社デンソー | 半導体装置 |
| JP2013098415A (ja) * | 2011-11-02 | 2013-05-20 | Denso Corp | 半導体装置 |
| US9306047B2 (en) | 2012-10-05 | 2016-04-05 | Hitachi, Ltd. | Semiconductor device and electric power converter in which same is used |
| WO2018135224A1 (ja) * | 2017-01-18 | 2018-07-26 | 株式会社日立パワーデバイス | 半導体装置、及びそれを用いた電力変換装置 |
| JP2018117044A (ja) * | 2017-01-18 | 2018-07-26 | 株式会社 日立パワーデバイス | 半導体装置、及びそれを用いた電力変換装置 |
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