JPH0758320A - 絶縁ゲートバイポーラトランジスタ - Google Patents
絶縁ゲートバイポーラトランジスタInfo
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- JPH0758320A JPH0758320A JP5203509A JP20350993A JPH0758320A JP H0758320 A JPH0758320 A JP H0758320A JP 5203509 A JP5203509 A JP 5203509A JP 20350993 A JP20350993 A JP 20350993A JP H0758320 A JPH0758320 A JP H0758320A
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Classifications
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M7/00—Conversion of ac power input into dc power output; Conversion of dc power input into ac power output
- H02M7/42—Conversion of dc power input into ac power output without possibility of reversal
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- H—ELECTRICITY
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
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- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
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- H—ELECTRICITY
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- H03K—PULSE TECHNIQUE
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Abstract
(57)【要約】
【目的】半導体基体10の半導体領域12の同じ表面側から
エミッタ側部分20とコレクタ側部分30を作り込む横形の
構造の絶縁ゲートバイポーラトランジスタのオフ動作時
間を短縮してその適用可能な周波数を高める。 【構成】コレクタ側部分30として，例えばｎ形の半導体
領域10にｐ形で拡散したコレクタ層33と，そのエミッタ
側部分20と反対側の半導体領域12に拡散したｎ形のキャ
リア抽出層35と，両層の相互間に配設された副ゲート31
を備える電界効果トランジスタ部Taとを設け、副ゲート
31により電界効果トランジスタ部Taを制御してオフ動作
時にコレクタ層33をコレクタ端子Ｃ用のキャリア抽出層
35から分離して電位を浮動させ、コレクタ層33の下を横
方向に流れる多数キャリアｅによりコレクタ層33から半
導体領域12に少数キャリアｈが注入されないようにして
オフ動作時間を短縮する。
エミッタ側部分20とコレクタ側部分30を作り込む横形の
構造の絶縁ゲートバイポーラトランジスタのオフ動作時
間を短縮してその適用可能な周波数を高める。 【構成】コレクタ側部分30として，例えばｎ形の半導体
領域10にｐ形で拡散したコレクタ層33と，そのエミッタ
側部分20と反対側の半導体領域12に拡散したｎ形のキャ
リア抽出層35と，両層の相互間に配設された副ゲート31
を備える電界効果トランジスタ部Taとを設け、副ゲート
31により電界効果トランジスタ部Taを制御してオフ動作
時にコレクタ層33をコレクタ端子Ｃ用のキャリア抽出層
35から分離して電位を浮動させ、コレクタ層33の下を横
方向に流れる多数キャリアｅによりコレクタ層33から半
導体領域12に少数キャリアｈが注入されないようにして
オフ動作時間を短縮する。
Description
【０００１】
【産業上の利用分野】本発明はいわゆる横形構造をもつ
絶縁ゲートバイポーラトランジスタ（以下、IGBTとい
う）であって、チップやウエハの表面側のエピタキシャ
ル層等の半導体領域にエミッタ側部分とコレクタ側部分
が作り込まれるものに関する。
絶縁ゲートバイポーラトランジスタ（以下、IGBTとい
う）であって、チップやウエハの表面側のエピタキシャ
ル層等の半導体領域にエミッタ側部分とコレクタ側部分
が作り込まれるものに関する。
【０００２】
【従来の技術】周知のように、IGBTは機能的には絶縁ゲ
ートを備える電界効果トランジスタとバイポーラトラン
ジスタを組み合わせたもので、電界効果トランジスタの
特長である高入力インピーダンスと，バイポーラトラン
ジスタの特長である低出力インピーダンスを兼備し、し
かも高電圧用や大電流用のデバイスに適する利点がある
ため種々の負荷を駆動する電力用個別素子として広く採
用されて来たが、さらに最近ではこれを関連回路ととも
に集積回路装置に組み込んで負荷駆動装置全体を合理化
し、同時に高集積化技術を利用してそれを作り込むパタ
ーンを微細化することにより高周波特性を向上する傾向
が顕著になって来た。この場合はもちろんIGBTを集積回
路用のウエハの表面側だけから作り込むのが有利であ
り、このため前述の横形構造のIGBTが採用される。以
下、図５を参照してかかる横形のIGBTの従来例を簡単に
説明する。
ートを備える電界効果トランジスタとバイポーラトラン
ジスタを組み合わせたもので、電界効果トランジスタの
特長である高入力インピーダンスと，バイポーラトラン
ジスタの特長である低出力インピーダンスを兼備し、し
かも高電圧用や大電流用のデバイスに適する利点がある
ため種々の負荷を駆動する電力用個別素子として広く採
用されて来たが、さらに最近ではこれを関連回路ととも
に集積回路装置に組み込んで負荷駆動装置全体を合理化
し、同時に高集積化技術を利用してそれを作り込むパタ
ーンを微細化することにより高周波特性を向上する傾向
が顕著になって来た。この場合はもちろんIGBTを集積回
路用のウエハの表面側だけから作り込むのが有利であ
り、このため前述の横形構造のIGBTが採用される。以
下、図５を参照してかかる横形のIGBTの従来例を簡単に
説明する。
【０００３】図５に断面を示すウエハないしチップであ
る半導体基体10は、通常の集積回路装置の場合と同様に
例えばｐ形の半導体基板11の上に半導体領域12としてｎ
形のエピタキシャル層を成長させてなり、IGBTはこの半
導体領域12内に図でＵで示す微細な単位構造を図の左右
方向に対称的に複数回繰り返して作り込まれる。図の左
側がそのエミッタ側部分20であり、右側がコレクタ側部
分30である。エミッタ側部分20では半導体領域12の表面
から、ｐ形のベース層22と，その内側のｐ形のコンタク
ト層23と，ベース層22およびコンタクト層23のそれぞれ
一部と重なるｎ形のソース層24とを順次拡散し、かつ半
導体領域12およびソース層24の間に挟まれたベース層22
の表面上にゲート21をごく薄いゲート酸化膜21ａを介し
て配設する。さらに、コンタクト層23およびソース層24
を表面で短絡するように電極膜41を配設してそれからIG
BTのエミッタ端子Ｅを導出し、かつゲート21の図示の断
面以外の個所からゲート端子Ｇを導出する。
る半導体基体10は、通常の集積回路装置の場合と同様に
例えばｐ形の半導体基板11の上に半導体領域12としてｎ
形のエピタキシャル層を成長させてなり、IGBTはこの半
導体領域12内に図でＵで示す微細な単位構造を図の左右
方向に対称的に複数回繰り返して作り込まれる。図の左
側がそのエミッタ側部分20であり、右側がコレクタ側部
分30である。エミッタ側部分20では半導体領域12の表面
から、ｐ形のベース層22と，その内側のｐ形のコンタク
ト層23と，ベース層22およびコンタクト層23のそれぞれ
一部と重なるｎ形のソース層24とを順次拡散し、かつ半
導体領域12およびソース層24の間に挟まれたベース層22
の表面上にゲート21をごく薄いゲート酸化膜21ａを介し
て配設する。さらに、コンタクト層23およびソース層24
を表面で短絡するように電極膜41を配設してそれからIG
BTのエミッタ端子Ｅを導出し、かつゲート21の図示の断
面以外の個所からゲート端子Ｇを導出する。
【０００４】コレクタ側部分30はエミッタ側部分20から
所定の距離を隔てた半導体領域12の表面からｐ形のコレ
クタ層33を拡散した上でそれに接続する電極膜42を配設
してコレクタ端子Ｃを導出してなるが、この例ではコレ
クタ層33を外側から取り囲むようにｎ形のバッファ層13
が設けられる。この図５のような単位構造Ｕを複数回繰
り返して作り込みかつエミッタ側部分とコレクタ側部分
30を並列接続してなるIGBTはコレクタ端子Ｃの方に正側
の電圧を掛けた状態で使用される。
所定の距離を隔てた半導体領域12の表面からｐ形のコレ
クタ層33を拡散した上でそれに接続する電極膜42を配設
してコレクタ端子Ｃを導出してなるが、この例ではコレ
クタ層33を外側から取り囲むようにｎ形のバッファ層13
が設けられる。この図５のような単位構造Ｕを複数回繰
り返して作り込みかつエミッタ側部分とコレクタ側部分
30を並列接続してなるIGBTはコレクタ端子Ｃの方に正側
の電圧を掛けた状態で使用される。
【０００５】このIGBTのゲート端子Ｇにこの例ではエミ
ッタ端子Ｅに対する正の制御電圧を与えると、ゲート21
の下側のベース層22の表面部にｎ形のチャネルが形成さ
れ、これを通じソース層24から電子である多数キャリア
が半導体領域12に注入されるので、ｐ形のコレクタ層33
とｎ形の半導体領域12とｐ形のベース層22やコンタクト
層23とからなる pnp形のバイポーラトランジスタが多数
キャリアをベース電流として受けてオンし、エミッタ端
子Ｅとコレクタ端子Ｃの間が導通する。さらに、この p
np形トランジスタのオンにより多数キャリアの電流がコ
レクタ層33に流入すると、これに応じてコレクタ層33か
らこの例ではホールである少数キャリアがバッファ層13
を介して半導体領域12に逆に注入され、その多数キャリ
アとの相互作用によって半導体領域12内にいわゆる伝導
度変調作用が発生するので、これにより半導体領域12の
導電性が高まってIGBTの電流容量が増加する。
ッタ端子Ｅに対する正の制御電圧を与えると、ゲート21
の下側のベース層22の表面部にｎ形のチャネルが形成さ
れ、これを通じソース層24から電子である多数キャリア
が半導体領域12に注入されるので、ｐ形のコレクタ層33
とｎ形の半導体領域12とｐ形のベース層22やコンタクト
層23とからなる pnp形のバイポーラトランジスタが多数
キャリアをベース電流として受けてオンし、エミッタ端
子Ｅとコレクタ端子Ｃの間が導通する。さらに、この p
np形トランジスタのオンにより多数キャリアの電流がコ
レクタ層33に流入すると、これに応じてコレクタ層33か
らこの例ではホールである少数キャリアがバッファ層13
を介して半導体領域12に逆に注入され、その多数キャリ
アとの相互作用によって半導体領域12内にいわゆる伝導
度変調作用が発生するので、これにより半導体領域12の
導電性が高まってIGBTの電流容量が増加する。
【０００６】ゲート端子Ｇに対する制御電圧を切ると、
ゲート21の下のチャネルが消失するので半導体領域12へ
の多数キャリアの注入が断たれてIGBTがオフする。この
オフ動作中に半導体領域12内に残存する多数キャリアは
コレクタ層33を介しコレクタ端子Ｃに，少数キャリアは
ベース層22とコンタクト層23とを介しエミッタ端子Ｅに
それぞれ引き抜かれ、半導体領域12からキャリアが掃き
出されるのに伴ってその内部に空乏層が広がり、エミッ
タ側部分20とコレクタ側部分の間の距離に応じた所定の
耐圧をもつオフ状態となる。
ゲート21の下のチャネルが消失するので半導体領域12へ
の多数キャリアの注入が断たれてIGBTがオフする。この
オフ動作中に半導体領域12内に残存する多数キャリアは
コレクタ層33を介しコレクタ端子Ｃに，少数キャリアは
ベース層22とコンタクト層23とを介しエミッタ端子Ｅに
それぞれ引き抜かれ、半導体領域12からキャリアが掃き
出されるのに伴ってその内部に空乏層が広がり、エミッ
タ側部分20とコレクタ側部分の間の距離に応じた所定の
耐圧をもつオフ状態となる。
【０００７】かかるオフ動作に要する時間は易動度が低
い方のホールないし少数キャリアの掃き出し時間により
ほぼ決まり、多数キャリアの抽出中にコレクタ層33から
少数キャリアが半導体領域12内に多量に注入されるとオ
フ動作が長引くので、前述のようにコレクタ層33を取り
囲むバッファ層13を逆のｎ形で設け、少数キャリアの注
入を抑えてオフ動作時間を短縮する。
い方のホールないし少数キャリアの掃き出し時間により
ほぼ決まり、多数キャリアの抽出中にコレクタ層33から
少数キャリアが半導体領域12内に多量に注入されるとオ
フ動作が長引くので、前述のようにコレクタ層33を取り
囲むバッファ層13を逆のｎ形で設け、少数キャリアの注
入を抑えてオフ動作時間を短縮する。
【０００８】
【発明が解決しようとする課題】上述のようなIGBTは電
界効果トランジスタと同じ高入力インピーダンスとバイ
ポーラトランジスタと同程度の低い出力インピーダンス
ないしはオン電圧をもつ利点があるが、オフ動作速度を
高めるのが困難なので高周波で動作する回路への適用に
不向きな問題がある。前述のバッファ層13によってオフ
動作を若干速めることは可能であるが、その効果をあま
り高めるとIGBTのオン時に半導体領域12に注入される少
数キャリア数が減少して伝導度変調作用が弱まるので、
オン電圧が低いIGBTの折角の特長が失われてしまう。
界効果トランジスタと同じ高入力インピーダンスとバイ
ポーラトランジスタと同程度の低い出力インピーダンス
ないしはオン電圧をもつ利点があるが、オフ動作速度を
高めるのが困難なので高周波で動作する回路への適用に
不向きな問題がある。前述のバッファ層13によってオフ
動作を若干速めることは可能であるが、その効果をあま
り高めるとIGBTのオン時に半導体領域12に注入される少
数キャリア数が減少して伝導度変調作用が弱まるので、
オン電圧が低いIGBTの折角の特長が失われてしまう。
【０００９】このため、高周波用のIGBTでは従来から半
導体領域12に対しいわゆる電子線照射などの手段により
ライフタイムキラーと同機能のトラップ準位を形成して
少数キャリアを再結合によって吸収させるプロセスが採
られることが多いが、その作用がオフ動作中だけでなく
もちろんオン状態でも働くのでオン電圧が若干とも上昇
するのは避けられないだけでなく、IGBTを集積回路装置
に作り込む場合にはそのチップ全体に電子線照射されて
しまうので、関連回路の方でしきい値電圧などが低下す
る問題がある。
導体領域12に対しいわゆる電子線照射などの手段により
ライフタイムキラーと同機能のトラップ準位を形成して
少数キャリアを再結合によって吸収させるプロセスが採
られることが多いが、その作用がオフ動作中だけでなく
もちろんオン状態でも働くのでオン電圧が若干とも上昇
するのは避けられないだけでなく、IGBTを集積回路装置
に作り込む場合にはそのチップ全体に電子線照射されて
しまうので、関連回路の方でしきい値電圧などが低下す
る問題がある。
【００１０】問題の解決に有力な他の手段としていわゆ
るコレクタショート構造が知られており、これを図６を
参照して説明する。図示のようにコレクタ側部分30に対
してｐ形のコレクタ層33とそれにより周縁を囲まれたｎ
形のコレクタショート層36を拡散して、両者を表面で短
絡する電極膜42をコレクタ端子Ｃとする。エミッタ側部
分20は図５と同構造であり、IGBTがオンの状態でこれか
ら半導体領域12に注入される多数キャリアの一部はコレ
クタ層33の下を経てコレクタショート層36に，残部はコ
レクタ層33にそれぞれ流入し、これらに伴ってｐ形のコ
レクタ層33から少数キャリアがｎ形の半導体領域12に注
入される。
るコレクタショート構造が知られており、これを図６を
参照して説明する。図示のようにコレクタ側部分30に対
してｐ形のコレクタ層33とそれにより周縁を囲まれたｎ
形のコレクタショート層36を拡散して、両者を表面で短
絡する電極膜42をコレクタ端子Ｃとする。エミッタ側部
分20は図５と同構造であり、IGBTがオンの状態でこれか
ら半導体領域12に注入される多数キャリアの一部はコレ
クタ層33の下を経てコレクタショート層36に，残部はコ
レクタ層33にそれぞれ流入し、これらに伴ってｐ形のコ
レクタ層33から少数キャリアがｎ形の半導体領域12に注
入される。
【００１１】IGBTのオフ動作時にはコレクタショート層
36に流入する多数キャリアに対して少数キャリアが発生
しにくいので、コレクタショート構造によって半導体領
域12から掃き出す少数キャリア数を減少させてオフ動作
時間を短縮できる。しかし、横形構造の場合にはオフ動
作中にコレクタショート層36に流れる多数キャリアがコ
レクタ層33の下側を回り込む経路をとるので、これに伴
ってコレクタ層33からかなりの少数キャリアが半導体領
域12内に注入されやすく、このため縦形構造の場合のよ
うにはオフ動作時間を短縮できない問題がある。
36に流入する多数キャリアに対して少数キャリアが発生
しにくいので、コレクタショート構造によって半導体領
域12から掃き出す少数キャリア数を減少させてオフ動作
時間を短縮できる。しかし、横形構造の場合にはオフ動
作中にコレクタショート層36に流れる多数キャリアがコ
レクタ層33の下側を回り込む経路をとるので、これに伴
ってコレクタ層33からかなりの少数キャリアが半導体領
域12内に注入されやすく、このため縦形構造の場合のよ
うにはオフ動作時間を短縮できない問題がある。
【００１２】本発明の目的は上述のような問題点を解消
して横形構造の場合にもIGBTのオフ動作速度を高めるこ
とにある。
して横形構造の場合にもIGBTのオフ動作速度を高めるこ
とにある。
【００１３】
【課題を解決するための手段】上記目的は本発明によれ
ば、エミッタ側部分のゲートを主ゲートとして半導体領
域への多数キャリアの注入を制御するとともに、コレク
タ側部分として一方の導電形の半導体領域に他方の導電
形で拡散したコレクタ層と，このコレクタ層のエミッタ
側部分と反対側の半導体領域の部分に一方の導電形で拡
散したキャリア抽出層と，コレクタ層とキャリア抽出層
の相互間に配設された副ゲートを備える電界効果トラン
ジスタ部とを設けてコレクタ端子をキャリア抽出層から
導出し、コレクタ側部分の電界効果トランジスタ部を副
ゲートにより制御しながら，オン時にはコレクタ層をキ
ャリア抽出層と接続した状態で多数キャリアを半導体領
域からキャリア抽出層に流入させてコレクタ層から少数
キャリアを半導体領域内に注入し，オフ動作時はコレク
タ層をキャリア抽出層から切り離した状態で半導体領域
内から多数キャリアをキャリア抽出層に，少数キャリア
をエミッタ側部分にそれぞれ抽出することによって達成
される。
ば、エミッタ側部分のゲートを主ゲートとして半導体領
域への多数キャリアの注入を制御するとともに、コレク
タ側部分として一方の導電形の半導体領域に他方の導電
形で拡散したコレクタ層と，このコレクタ層のエミッタ
側部分と反対側の半導体領域の部分に一方の導電形で拡
散したキャリア抽出層と，コレクタ層とキャリア抽出層
の相互間に配設された副ゲートを備える電界効果トラン
ジスタ部とを設けてコレクタ端子をキャリア抽出層から
導出し、コレクタ側部分の電界効果トランジスタ部を副
ゲートにより制御しながら，オン時にはコレクタ層をキ
ャリア抽出層と接続した状態で多数キャリアを半導体領
域からキャリア抽出層に流入させてコレクタ層から少数
キャリアを半導体領域内に注入し，オフ動作時はコレク
タ層をキャリア抽出層から切り離した状態で半導体領域
内から多数キャリアをキャリア抽出層に，少数キャリア
をエミッタ側部分にそれぞれ抽出することによって達成
される。
【００１４】この本発明のIGBTにおいても、エミッタ側
部分に対しては例えば従来と同様に一方の導電形の半導
体領域の表面から他方の導電形のベース層と，その内側
の他方の導電形のコンタクト層と，これらの一部と重な
る一方の導電形のソース層とを拡散し、半導体領域とソ
ース層の間に挟まれたベース層の表面上に絶縁ゲートを
主ゲートとして配設し、エミッタ層とソース層を表面で
短絡する電極膜を設けてエミッタ端子を導出することで
よい。
部分に対しては例えば従来と同様に一方の導電形の半導
体領域の表面から他方の導電形のベース層と，その内側
の他方の導電形のコンタクト層と，これらの一部と重な
る一方の導電形のソース層とを拡散し、半導体領域とソ
ース層の間に挟まれたベース層の表面上に絶縁ゲートを
主ゲートとして配設し、エミッタ層とソース層を表面で
短絡する電極膜を設けてエミッタ端子を導出することで
よい。
【００１５】また、コレクタ側部分の上述の電界効果ト
ランジスタ部は、コレクタ層と同じ電位に接続されるよ
うに他方の導電形で拡散されたウエルと，このウエルお
よびコレクタ層の表面部にそれぞれの一部と重なり合う
パターンで拡散された一方の導電形のソース層と，ソー
ス層およびキャリア抽出層によって挟まれたウエルの表
面上に配設された副ゲートとから構成し、かつコレクタ
層とソース層を表面で電極膜によって短絡するのが有利
である。さらに、このコレクタ側部分の周縁に接する半
導体領域にそれと同じ一方の導電形のバッファ層を半導
体領域に対する少数キャリアの注入量の制御用に拡散す
るのが望ましい。
ランジスタ部は、コレクタ層と同じ電位に接続されるよ
うに他方の導電形で拡散されたウエルと，このウエルお
よびコレクタ層の表面部にそれぞれの一部と重なり合う
パターンで拡散された一方の導電形のソース層と，ソー
ス層およびキャリア抽出層によって挟まれたウエルの表
面上に配設された副ゲートとから構成し、かつコレクタ
層とソース層を表面で電極膜によって短絡するのが有利
である。さらに、このコレクタ側部分の周縁に接する半
導体領域にそれと同じ一方の導電形のバッファ層を半導
体領域に対する少数キャリアの注入量の制御用に拡散す
るのが望ましい。
【００１６】上述のようにエミッタ側部分にはベース層
とコンタクト層とソース層とを設け、コレクタ側部分に
はウエルとコレクタ層とソース層とキャリア注入層とを
設ける構造のIGBTの製造に当たっては、他方の導電形の
ベース層およびウエル，他方の導電形のコンタクト層お
よびコレクタ層，一方の導電形のエミッタ側部分のソー
ス層とコレクタ側部分のソース層およびキャリア抽出層
をそれぞれ同時拡散により作り込むのが製造工程数を減
少させる上で有利である。
とコンタクト層とソース層とを設け、コレクタ側部分に
はウエルとコレクタ層とソース層とキャリア注入層とを
設ける構造のIGBTの製造に当たっては、他方の導電形の
ベース層およびウエル，他方の導電形のコンタクト層お
よびコレクタ層，一方の導電形のエミッタ側部分のソー
ス層とコレクタ側部分のソース層およびキャリア抽出層
をそれぞれ同時拡散により作り込むのが製造工程数を減
少させる上で有利である。
【００１７】本発明のIGBTをオンオフ動作させる際に
は、その主ゲートと副ゲートを同時に制御することでよ
いが、副ゲートの制御を主ゲートの制御より僅かに先行
させるのがより望ましく、この先行時間は１μＳ以下の
短時間であってよい。さらに、主ゲートをエミッタ側電
位上の主ゲート操作電源の制御電圧により，副ゲートを
コレクタ側電位上の副ゲート操作電源の制御電圧により
それぞれ制御させ、かつ主ゲートと副ゲートの一方に対
する制御電圧の状態をレベルシフト回路を介して他方に
伝達して両ゲートを連動制御するのが有利である。
は、その主ゲートと副ゲートを同時に制御することでよ
いが、副ゲートの制御を主ゲートの制御より僅かに先行
させるのがより望ましく、この先行時間は１μＳ以下の
短時間であってよい。さらに、主ゲートをエミッタ側電
位上の主ゲート操作電源の制御電圧により，副ゲートを
コレクタ側電位上の副ゲート操作電源の制御電圧により
それぞれ制御させ、かつ主ゲートと副ゲートの一方に対
する制御電圧の状態をレベルシフト回路を介して他方に
伝達して両ゲートを連動制御するのが有利である。
【００１８】
【作用】本発明によるIGBTは、オフ動作時にコレクタ層
をコレクタ端子から切り離してコレクタ層に流入する多
数キャリアに応じて少数キャリアが半導体領域内に注入
されないようにするとともに、この間に多数キャリアを
キャリア抽出層を介してコレクタ端子の方に直接に抽出
することによりオフ動作時間を従来より短縮することに
成功したものである。
をコレクタ端子から切り離してコレクタ層に流入する多
数キャリアに応じて少数キャリアが半導体領域内に注入
されないようにするとともに、この間に多数キャリアを
キャリア抽出層を介してコレクタ端子の方に直接に抽出
することによりオフ動作時間を従来より短縮することに
成功したものである。
【００１９】すなわち、本発明は前項の構成にいうよう
にIGBTのコレクタ側部分にコレクタ層と，そのエミッタ
側部分とは反対側のキャリア抽出層と，両者の相互間に
配設した副ゲートをもつ電界効果トランジスタ部とを設
けてコレクタ端子をキャリア抽出層から導出する構造と
することにより、電界効果トランジスタ部を副ゲートに
より制御しながら、オン時にはコレクタ層をキャリア抽
出層と接続した状態で多数キャリアがキャリア抽出層に
流入する際にコレクタ層から半導体領域に注入される少
数キャリアによる伝導度変調作用を利用してIGBTのオン
電圧を低減し、オフ動作時にはコレクタ層をキャリア抽
出層から切り離すことにより半導体領域からキャリアを
抽出している間に半導体領域に対する少数キャリアの注
入が発生しないようにしてIGBTのオフ動作時間を短縮す
るものである。
にIGBTのコレクタ側部分にコレクタ層と，そのエミッタ
側部分とは反対側のキャリア抽出層と，両者の相互間に
配設した副ゲートをもつ電界効果トランジスタ部とを設
けてコレクタ端子をキャリア抽出層から導出する構造と
することにより、電界効果トランジスタ部を副ゲートに
より制御しながら、オン時にはコレクタ層をキャリア抽
出層と接続した状態で多数キャリアがキャリア抽出層に
流入する際にコレクタ層から半導体領域に注入される少
数キャリアによる伝導度変調作用を利用してIGBTのオン
電圧を低減し、オフ動作時にはコレクタ層をキャリア抽
出層から切り離すことにより半導体領域からキャリアを
抽出している間に半導体領域に対する少数キャリアの注
入が発生しないようにしてIGBTのオフ動作時間を短縮す
るものである。
【００２０】これにより、本発明によるIGBTでは従来の
ようにライフタイムキラーを導入しなくてもオフ動作時
間を短縮でき、とくに集積回路装置にIGBTを組み込む場
合にライフタイムキラーがその関連回路に及ぼす動作特
性上の悪影響をなくすことができる。さらに、従来のコ
レクタショート構造ではオフ動作中に半導体領域への少
数キャリアの注入を前述のように完全防止できないのに
対し、本発明では少数キャリアの発生源であるコレクタ
層をコレクタ電位から切り離すことによりオフ動作の途
中の少数キャリアの注入を皆無にして従来よりオフ動作
時間を短縮できる。
ようにライフタイムキラーを導入しなくてもオフ動作時
間を短縮でき、とくに集積回路装置にIGBTを組み込む場
合にライフタイムキラーがその関連回路に及ぼす動作特
性上の悪影響をなくすことができる。さらに、従来のコ
レクタショート構造ではオフ動作中に半導体領域への少
数キャリアの注入を前述のように完全防止できないのに
対し、本発明では少数キャリアの発生源であるコレクタ
層をコレクタ電位から切り離すことによりオフ動作の途
中の少数キャリアの注入を皆無にして従来よりオフ動作
時間を短縮できる。
【００２１】
【実施例】以下、図面を参照して本発明の実施例を説明
する。図１に本発明によるIGBTの構造例と等価回路とキ
ャリアの流れを示し、図２にこのIGBTを製造する際の主
な工程例を示し、図３にIGBTの主ゲートと副ゲートの制
御に適する回路例を示し、図４にIGBTを三相回路に適用
する際のゲート制御回路と制御の要領を例示する。図１
と図２の前に説明した図５や図６との対応部分に同じ符
号が付けられているので、以下では重複部分の説明は適
宜省略することとする。
する。図１に本発明によるIGBTの構造例と等価回路とキ
ャリアの流れを示し、図２にこのIGBTを製造する際の主
な工程例を示し、図３にIGBTの主ゲートと副ゲートの制
御に適する回路例を示し、図４にIGBTを三相回路に適用
する際のゲート制御回路と制御の要領を例示する。図１
と図２の前に説明した図５や図６との対応部分に同じ符
号が付けられているので、以下では重複部分の説明は適
宜省略することとする。
【００２２】図１(a) は本発明のIGBTの単位構造Ｕを断
面図で示す。半導体基体10は図５の従来例と同じくｐ形
の半導体基板11上に半導体領域12としてエピタキシャル
層をｎ形で成長させてなるが、半導体領域12にｎ形の半
導体基板を用いてこれを酸化シリコン膜を介し基板11と
高温下で接合したいわゆる基板接合形としてもよい。図
の左側のエミッタ側部分20の構造は図５と同じである
が、本発明ではそれ用のゲートを主ゲート21として主制
御端子Gmを導出する。右側のコレクタ側部分30は従来と
異なりｐ形のコレクタ層33とｎ形のキャリア抽出層35の
相互間に電界効果トランジスタ部Taを作り込んだ構造を
有する。
面図で示す。半導体基体10は図５の従来例と同じくｐ形
の半導体基板11上に半導体領域12としてエピタキシャル
層をｎ形で成長させてなるが、半導体領域12にｎ形の半
導体基板を用いてこれを酸化シリコン膜を介し基板11と
高温下で接合したいわゆる基板接合形としてもよい。図
の左側のエミッタ側部分20の構造は図５と同じである
が、本発明ではそれ用のゲートを主ゲート21として主制
御端子Gmを導出する。右側のコレクタ側部分30は従来と
異なりｐ形のコレクタ層33とｎ形のキャリア抽出層35の
相互間に電界効果トランジスタ部Taを作り込んだ構造を
有する。
【００２３】この電界効果トランジスタ部Taは、図示の
例ではコレクタ層33を外側から取り囲むｐ形のウエル32
と, これとコレクタ層33のそれぞれ一部と重なるパター
ンで拡散されたｎ形のソース層34と, これとキャリア抽
出層35の相互間のウエル32の表面上にゲート酸化膜31ａ
を介し配設された副ゲート31とを備え、ソース層34をコ
レクタ層33と電極膜43により表面で短絡してなる。さら
に、本発明のIGBTではキャリア抽出層35に接続された電
極膜42からコレクタ端子Ｃが, 副ゲート31から副制御端
子Gaがそれぞれ図示のように導出される。
例ではコレクタ層33を外側から取り囲むｐ形のウエル32
と, これとコレクタ層33のそれぞれ一部と重なるパター
ンで拡散されたｎ形のソース層34と, これとキャリア抽
出層35の相互間のウエル32の表面上にゲート酸化膜31ａ
を介し配設された副ゲート31とを備え、ソース層34をコ
レクタ層33と電極膜43により表面で短絡してなる。さら
に、本発明のIGBTではキャリア抽出層35に接続された電
極膜42からコレクタ端子Ｃが, 副ゲート31から副制御端
子Gaがそれぞれ図示のように導出される。
【００２４】以上のように構成されたIGBTでは、電界効
果トランジスタ部Taが副ゲート31の下側のウエル32の表
面部に形成されるこの例ではｎ形のチャネルを介してIG
BTのオン時にコレクタ層33をキャリア抽出層35と接続
し、オフ時にそれから切り離す役目を果たす。また、電
極膜43はソース層34のｎ形のキャリアをコレクタ層33の
ｐ形のキャリアに変換する役目を果たす。なお、副ゲー
ト31の図では左右方向のゲート長は主ゲート21の半分程
度ないしそれ以下でよく、図の例ではその下側のウエル
32とキャリア抽出層35の間に半導体領域12の表面が若干
残存しているが、電界効果トランジスタ部Taのチャネル
形成上はなんら支障はなく、必要に応じてウエル32やキ
ャリア抽出層35の横方向の拡散幅を広げて残存表面をな
くすことができる。また、コレクタ層33をウエル32によ
り図のように全部囲む必要はなく、その図の右側部分の
みを囲むようにしてもよい。さらに、図示のようにコレ
クタ側部分30の周縁に接する半導体領域12の部分に対し
ｎ形のバッファ層13を深めにあらかじめ拡散しておくの
が望ましい。
果トランジスタ部Taが副ゲート31の下側のウエル32の表
面部に形成されるこの例ではｎ形のチャネルを介してIG
BTのオン時にコレクタ層33をキャリア抽出層35と接続
し、オフ時にそれから切り離す役目を果たす。また、電
極膜43はソース層34のｎ形のキャリアをコレクタ層33の
ｐ形のキャリアに変換する役目を果たす。なお、副ゲー
ト31の図では左右方向のゲート長は主ゲート21の半分程
度ないしそれ以下でよく、図の例ではその下側のウエル
32とキャリア抽出層35の間に半導体領域12の表面が若干
残存しているが、電界効果トランジスタ部Taのチャネル
形成上はなんら支障はなく、必要に応じてウエル32やキ
ャリア抽出層35の横方向の拡散幅を広げて残存表面をな
くすことができる。また、コレクタ層33をウエル32によ
り図のように全部囲む必要はなく、その図の右側部分の
みを囲むようにしてもよい。さらに、図示のようにコレ
クタ側部分30の周縁に接する半導体領域12の部分に対し
ｎ形のバッファ層13を深めにあらかじめ拡散しておくの
が望ましい。
【００２５】図１(b) に本発明のIGBTの等価回路を示
す。図の図１(a) 中の主な部分に対応する個所に同じ符
号が付されている。図の中央部に示すトランジスタTrは
ｐ形のベース層22とｎ形の半導体領域12とｐ形のコレク
タ層33との間に形成されているpnp 形のバイポーラであ
り、そのコレクタ側がエミッタ端子Ｅに, エミッタ側が
前述の電界効果トランジスタ部Taを介してコレクタ端子
Ｃにそれぞれ接続されている。主ゲート21を備えるｎチ
ャネル形の電界効果トランジスタ部Tmはオン時にソース
層24からの多数キャリアをこのバイポーラトランジスタ
Trにベース電流として注入する。なお、細線で示された
npn形の寄生トランジスタtrはこのIGBTのラッチアップ
現象と関連するものであるり、ｎソース層24の直下のベ
ース層22とコンタクト層23の横方向抵抗分Ｒ´が大きい
と、 npn寄生トランジスタtrが動作して素子の破壊につ
ながることがある。
す。図の図１(a) 中の主な部分に対応する個所に同じ符
号が付されている。図の中央部に示すトランジスタTrは
ｐ形のベース層22とｎ形の半導体領域12とｐ形のコレク
タ層33との間に形成されているpnp 形のバイポーラであ
り、そのコレクタ側がエミッタ端子Ｅに, エミッタ側が
前述の電界効果トランジスタ部Taを介してコレクタ端子
Ｃにそれぞれ接続されている。主ゲート21を備えるｎチ
ャネル形の電界効果トランジスタ部Tmはオン時にソース
層24からの多数キャリアをこのバイポーラトランジスタ
Trにベース電流として注入する。なお、細線で示された
npn形の寄生トランジスタtrはこのIGBTのラッチアップ
現象と関連するものであるり、ｎソース層24の直下のベ
ース層22とコンタクト層23の横方向抵抗分Ｒ´が大きい
と、 npn寄生トランジスタtrが動作して素子の破壊につ
ながることがある。
【００２６】この等価回路をもつIGBTは、図の実施例で
はコレクタ端子Ｃの方に正側の電源電圧を掛けた状態で
電界効果トランジスタ部TmとTaをふつう同時にオンオフ
させながら使用される。IGBTのオン時にバイポーラトラ
ンジスタTrのエミッタを電界効果トランジスタ部Taを介
しコレクタ端子Ｃと接続するが、オフ時には電界効果ト
ランジスタ部Taをオフにしてコレクタ端子Ｃから切り離
す。なお、IGBTのオフ動作を極力速めるには、副トラン
ジスタ部Taを主トランジスタ部Tmよりも１μＳ程度以下
のごく短時間前にオフさせるのが最も望ましい。
はコレクタ端子Ｃの方に正側の電源電圧を掛けた状態で
電界効果トランジスタ部TmとTaをふつう同時にオンオフ
させながら使用される。IGBTのオン時にバイポーラトラ
ンジスタTrのエミッタを電界効果トランジスタ部Taを介
しコレクタ端子Ｃと接続するが、オフ時には電界効果ト
ランジスタ部Taをオフにしてコレクタ端子Ｃから切り離
す。なお、IGBTのオフ動作を極力速めるには、副トラン
ジスタ部Taを主トランジスタ部Tmよりも１μＳ程度以下
のごく短時間前にオフさせるのが最も望ましい。
【００２７】次に図１(c) に示されたキャリアの流路を
参照しながら本発明のIGBTの動作を具体的に説明する。
このIGBTをオンさせる際には主制御端子Gmと副制御端子
Gaに所定の制御電圧を与えて電界効果トランジスタ部Tm
とTaをオンさせ、コレクタ側部分30ではコレクタ層33を
電界効果トランジスタ部Taを介しキャリア抽出層35と同
電位に接続する。電界効果トランジスタ部Tmのオンによ
りエミッタ側部分20のソース層24から多数キャリアｅな
いし電子が主ゲート21の下のチャネルを通って半導体領
域12に注入され、図の流路Ｐを経てキャリア抽出層35に
流れる。
参照しながら本発明のIGBTの動作を具体的に説明する。
このIGBTをオンさせる際には主制御端子Gmと副制御端子
Gaに所定の制御電圧を与えて電界効果トランジスタ部Tm
とTaをオンさせ、コレクタ側部分30ではコレクタ層33を
電界効果トランジスタ部Taを介しキャリア抽出層35と同
電位に接続する。電界効果トランジスタ部Tmのオンによ
りエミッタ側部分20のソース層24から多数キャリアｅな
いし電子が主ゲート21の下のチャネルを通って半導体領
域12に注入され、図の流路Ｐを経てキャリア抽出層35に
流れる。
【００２８】半導体領域12内のこの流路Ｐには抵抗分Ｒ
が存在するからそれに伴う電圧降下によってトランジス
タTaのオンによりキャリア抽出層35と同電位に接続され
たコレクタ層33とウエル32の下側の半導体領域12の電位
が下がり、ウエル32と半導体領域12の間のpn接合が順方
向にバイアスされてホールないしは少数キャリアｈがコ
レクタ層33から半導体領域12に注入される。これによっ
て図１(b) のバイポーラトランジスタTrがオン状態とな
り少数キャリアｈは図１(c) に示すようコレクタ層33か
らバッファ層13を介し半導体領域12に入り、Ｑで示す流
路を経てエミッタ側部分20のベース層22を介してコンタ
クト層23に流れる。このオンの状態では、半導体領域12
の内部で多数キャリアｅと少数キャリアｈの相互間に伝
導度変調作用が生じるので、エミッタ端子Ｅとコレクタ
端子Ｃの間が低いオン電圧で導通する。
が存在するからそれに伴う電圧降下によってトランジス
タTaのオンによりキャリア抽出層35と同電位に接続され
たコレクタ層33とウエル32の下側の半導体領域12の電位
が下がり、ウエル32と半導体領域12の間のpn接合が順方
向にバイアスされてホールないしは少数キャリアｈがコ
レクタ層33から半導体領域12に注入される。これによっ
て図１(b) のバイポーラトランジスタTrがオン状態とな
り少数キャリアｈは図１(c) に示すようコレクタ層33か
らバッファ層13を介し半導体領域12に入り、Ｑで示す流
路を経てエミッタ側部分20のベース層22を介してコンタ
クト層23に流れる。このオンの状態では、半導体領域12
の内部で多数キャリアｅと少数キャリアｈの相互間に伝
導度変調作用が生じるので、エミッタ端子Ｅとコレクタ
端子Ｃの間が低いオン電圧で導通する。
【００２９】IGBTをオフさせるには、主制御端子Gmと副
制御端子Gaに対する制御電圧を消失させて電界効果トラ
ンジスタ部TmとTaをオフさせる。これにより半導体領域
12に対するエミッタ側部分20からの多数キャリアｅの注
入が停止し、その時に半導体領域12内に残存している多
数キャリアｅはキャリア抽出層35に引き抜かれるが、電
界効果トランジスタ部Taのオフによりコレクタ層33やウ
エル32はキャリア抽出層35から切り離されて浮動電位状
態にあるので、ウエル32と半導体領域12の間のpn接合が
領域12内の抵抗分Ｒを流れる多数キャリアｅによる電圧
降下により順方向にバイアスされることがなく、少数キ
ャリアの半導体領域12への注入が完全に停止される。こ
のように、本発明のIGBTではオフ動作の途中に少数キャ
リアが半導体領域12に注入されることがなく、オフ動作
の当初に半導体領域12内にあった少数キャリアだけをそ
れからコンタクト層23の方に抽出ないし掃き出せばよい
ので、オフ動作に要する時間を従来の半分程度にまで短
縮することができる。
制御端子Gaに対する制御電圧を消失させて電界効果トラ
ンジスタ部TmとTaをオフさせる。これにより半導体領域
12に対するエミッタ側部分20からの多数キャリアｅの注
入が停止し、その時に半導体領域12内に残存している多
数キャリアｅはキャリア抽出層35に引き抜かれるが、電
界効果トランジスタ部Taのオフによりコレクタ層33やウ
エル32はキャリア抽出層35から切り離されて浮動電位状
態にあるので、ウエル32と半導体領域12の間のpn接合が
領域12内の抵抗分Ｒを流れる多数キャリアｅによる電圧
降下により順方向にバイアスされることがなく、少数キ
ャリアの半導体領域12への注入が完全に停止される。こ
のように、本発明のIGBTではオフ動作の途中に少数キャ
リアが半導体領域12に注入されることがなく、オフ動作
の当初に半導体領域12内にあった少数キャリアだけをそ
れからコンタクト層23の方に抽出ないし掃き出せばよい
ので、オフ動作に要する時間を従来の半分程度にまで短
縮することができる。
【００３０】このように本発明のIGBTではオフ動作時間
の短縮を充分に図れるので、従来のようにライフタイム
キラーを導入する必要はとくにはなくなり、集積回路装
置にIGBTを関連回路とともに組み込む場合に関連回路に
ライフタイムキラーの影響を受けることなく動作性能を
発揮させることができる。また、図６に示した従来のコ
レクタショート構造ではオフ動作中にコレクタショート
層36に向け流れる多数キャリアがコレクタ層33の下側に
回り込む際に前述の半導体領域12内の抵抗分Ｒに伴う電
圧降下によりコレクタ層33と半導体領域12の間のpn接合
が順方向バイアスされ、またオフ動作時間の初期にはコ
レクタ層33への多数キャリアの流入が残るためコレクタ
層33からの少数キャリアの注入が避けられないのに対
し、本発明の場合はオフ動作中のコレクタ層33はその電
位が浮動状態なので、pn接合が順方向バイアスされるお
それがない。また、本発明のIGBTでもその完全なオン状
態ではコレクタ層33に多数キャリアが流入し得るが、オ
フ動作の当初にコレクタ層33をキャリア注入層35から分
離するのでなんら問題はない。
の短縮を充分に図れるので、従来のようにライフタイム
キラーを導入する必要はとくにはなくなり、集積回路装
置にIGBTを関連回路とともに組み込む場合に関連回路に
ライフタイムキラーの影響を受けることなく動作性能を
発揮させることができる。また、図６に示した従来のコ
レクタショート構造ではオフ動作中にコレクタショート
層36に向け流れる多数キャリアがコレクタ層33の下側に
回り込む際に前述の半導体領域12内の抵抗分Ｒに伴う電
圧降下によりコレクタ層33と半導体領域12の間のpn接合
が順方向バイアスされ、またオフ動作時間の初期にはコ
レクタ層33への多数キャリアの流入が残るためコレクタ
層33からの少数キャリアの注入が避けられないのに対
し、本発明の場合はオフ動作中のコレクタ層33はその電
位が浮動状態なので、pn接合が順方向バイアスされるお
それがない。また、本発明のIGBTでもその完全なオン状
態ではコレクタ層33に多数キャリアが流入し得るが、オ
フ動作の当初にコレクタ層33をキャリア注入層35から分
離するのでなんら問題はない。
【００３１】次に、図２を参照して図１(a) の構成のIG
BTを製造するための主な工程を説明する。図１(a) のIG
BTはバッファ層13を備えるので、最初の図２(a) の工程
では半導体領域12の表面からこれを同じｎ形で作り込
む。このため、半導体領域12の表面に付けたフォトレジ
スト膜の窓から燐を1012〜1013原子／cm2 のドーズ量で
イオン注入し、かつ熱拡散させてバッファ層13を５〜６
μｍの深さに作り込む。次の図２(b) はゲートの配設工
程であり、半導体領域12の表面を熱酸化して薄いゲート
酸化膜を付けかつ多結晶シリコンをＣＶＤ法により 0.5
μｍ程度の膜厚に堆積させた後、フォトエッチングを施
して主ゲート21と副ゲート31を図のようにそれぞれ所定
個所に形成する。
BTを製造するための主な工程を説明する。図１(a) のIG
BTはバッファ層13を備えるので、最初の図２(a) の工程
では半導体領域12の表面からこれを同じｎ形で作り込
む。このため、半導体領域12の表面に付けたフォトレジ
スト膜の窓から燐を1012〜1013原子／cm2 のドーズ量で
イオン注入し、かつ熱拡散させてバッファ層13を５〜６
μｍの深さに作り込む。次の図２(b) はゲートの配設工
程であり、半導体領域12の表面を熱酸化して薄いゲート
酸化膜を付けかつ多結晶シリコンをＣＶＤ法により 0.5
μｍ程度の膜厚に堆積させた後、フォトエッチングを施
して主ゲート21と副ゲート31を図のようにそれぞれ所定
個所に形成する。
【００３２】図２(c) はｐ形のベース層22とウエル32の
同時拡散工程であり、主ゲート21と副ゲート31をマスク
の一部に利用してボロンを1014原子／cm2 程度のドーズ
量でイオン注入し、その熱拡散によりベース層22とウエ
ル32を３〜４μｍの深さに,かつ主ゲート21や副ゲート3
1の下側にもぐり込ませて作り込む。次の図２(d) はｐ
形のコンタクト層23とコレクタ層33の同時拡散工程であ
り、上と同様にボロンを1015原子／cm2 程度のドーズ量
でイオン注入しかつ熱拡散させてコンタクト層23とコレ
クタ層33を１〜２μｍの深さに作り込む。
同時拡散工程であり、主ゲート21と副ゲート31をマスク
の一部に利用してボロンを1014原子／cm2 程度のドーズ
量でイオン注入し、その熱拡散によりベース層22とウエ
ル32を３〜４μｍの深さに,かつ主ゲート21や副ゲート3
1の下側にもぐり込ませて作り込む。次の図２(d) はｐ
形のコンタクト層23とコレクタ層33の同時拡散工程であ
り、上と同様にボロンを1015原子／cm2 程度のドーズ量
でイオン注入しかつ熱拡散させてコンタクト層23とコレ
クタ層33を１〜２μｍの深さに作り込む。
【００３３】図２(e) はエミッタ側部分20のソース層24
とコレクタ側部分30のソース層34とキャリア抽出層35の
同時拡散工程であって、主ゲート21と副ゲート31をマス
クの一部に利用して例えば砒素を1015原子／cm2 のドー
ズ量でイオン注入し、かつその熱拡散により両ソース層
24, 34とキャリア抽出層35を 0.1〜0.5 μｍの深さに,
かつ主ゲート21や副ゲート31の下側に僅かもぐり込むよ
うに作り込む。なお、前の図２(d) の工程のボロンとこ
の図２(e) の工程の砒素は同時に熱拡散させることが可
能である。
とコレクタ側部分30のソース層34とキャリア抽出層35の
同時拡散工程であって、主ゲート21と副ゲート31をマス
クの一部に利用して例えば砒素を1015原子／cm2 のドー
ズ量でイオン注入し、かつその熱拡散により両ソース層
24, 34とキャリア抽出層35を 0.1〜0.5 μｍの深さに,
かつ主ゲート21や副ゲート31の下側に僅かもぐり込むよ
うに作り込む。なお、前の図２(d) の工程のボロンとこ
の図２(e) の工程の砒素は同時に熱拡散させることが可
能である。
【００３４】以上で半導体層の作り込みが終了するので
最後の図２(f) の工程では電極膜を配設する。電極膜に
は珪素含有アルミを用い、これを２μｍ程度の膜厚に成
膜しかつフォトエッチングを施すことにより、エミッタ
側部分20にはコンタクト層23とソース層24を表面で短絡
する電極膜41を配設し、コレクタ側部分30にはキャリア
抽出層35と接続された電極膜42と, コレクタ層33とソー
ス層34を表面で短絡する電極膜43を配設して図１(a) の
完成状態とする。以上説明した工程例のように、本発明
のIGBTの製造に当たってはエミッタ側部分20とコレクタ
側部分30の互いに対応する絶縁ゲート, バッファ層以外
の半導体層, および電極膜を共通の工程で作り込むのが
非常に有利である。
最後の図２(f) の工程では電極膜を配設する。電極膜に
は珪素含有アルミを用い、これを２μｍ程度の膜厚に成
膜しかつフォトエッチングを施すことにより、エミッタ
側部分20にはコンタクト層23とソース層24を表面で短絡
する電極膜41を配設し、コレクタ側部分30にはキャリア
抽出層35と接続された電極膜42と, コレクタ層33とソー
ス層34を表面で短絡する電極膜43を配設して図１(a) の
完成状態とする。以上説明した工程例のように、本発明
のIGBTの製造に当たってはエミッタ側部分20とコレクタ
側部分30の互いに対応する絶縁ゲート, バッファ層以外
の半導体層, および電極膜を共通の工程で作り込むのが
非常に有利である。
【００３５】最後に図３および図４を参照して本発明の
IGBTの主ゲートと副ゲートの駆動に適する回路について
説明する。これらの図では本発明によるIGBT50が２個の
絶縁ゲートを備えるバイポーラトランジスタの形で一点
鎖線で囲んで示されている。図３に示されたIGBT50はそ
のエミッタ端子Ｅを接地しコレクタ端子Ｃに負荷Ｌを介
し負荷電源ELの電圧を受ける状態で使用される。このIG
BT50の主制御端子Gmはエミッタ端子Ｅを, 副制御端子Ga
はコレクタ端子Ｃをそれぞれ基準電位点として制御する
必要があり、このために主ゲート操作電源Emが接地側
に, 副ゲート操作電源Eaが負荷電源ELの高電圧側にそれ
ぞれ設けられる。図３の左下部に示す制御回路60は図の
例では主ゲート操作電源Emにより給電されその電圧を制
御電圧SmとしてIGBT50の主制御端子Gmに与えるものであ
る。また、図３の中央部に示されたレベルシフト回路70
はこの制御信号Smの状態に応じ副ゲート操作電源Eaの電
圧をIGBT50のコレクタ端子Ｃを基準電位とする制御電圧
Saとしてその副制御端子Gaに与えるためのものである。
IGBTの主ゲートと副ゲートの駆動に適する回路について
説明する。これらの図では本発明によるIGBT50が２個の
絶縁ゲートを備えるバイポーラトランジスタの形で一点
鎖線で囲んで示されている。図３に示されたIGBT50はそ
のエミッタ端子Ｅを接地しコレクタ端子Ｃに負荷Ｌを介
し負荷電源ELの電圧を受ける状態で使用される。このIG
BT50の主制御端子Gmはエミッタ端子Ｅを, 副制御端子Ga
はコレクタ端子Ｃをそれぞれ基準電位点として制御する
必要があり、このために主ゲート操作電源Emが接地側
に, 副ゲート操作電源Eaが負荷電源ELの高電圧側にそれ
ぞれ設けられる。図３の左下部に示す制御回路60は図の
例では主ゲート操作電源Emにより給電されその電圧を制
御電圧SmとしてIGBT50の主制御端子Gmに与えるものであ
る。また、図３の中央部に示されたレベルシフト回路70
はこの制御信号Smの状態に応じ副ゲート操作電源Eaの電
圧をIGBT50のコレクタ端子Ｃを基準電位とする制御電圧
Saとしてその副制御端子Gaに与えるためのものである。
【００３６】レベルシフト回路70は図の例では電界効果
トランジスタと抵抗から構成され、そのトランジスタ71
が主制御端子Gm用の制御電圧Smを受けてオンした時その
直列抵抗72および73を介しトランジスタ74をオンさせ、
副ゲート操作電源Eaの電圧をトランジスタ74から取り出
して副制御端子Ga用の制御電圧Saとして出力するように
構成されている。なお、上述の抵抗72はレベルシフト用
の抵抗であり、抵抗73はトランジスタ74のゲート操作用
の抵抗である。また、図の例ではレベルシフト回路70の
副ゲート操作電源Ea側にツェナーダイオード76を接続
し、IGBT50のコレクタ端子Ｃの電位が負荷Ｌ側の状態に
より大きく変動した際にその副制御端子Gaに過電圧が掛
かるのを防止している。
トランジスタと抵抗から構成され、そのトランジスタ71
が主制御端子Gm用の制御電圧Smを受けてオンした時その
直列抵抗72および73を介しトランジスタ74をオンさせ、
副ゲート操作電源Eaの電圧をトランジスタ74から取り出
して副制御端子Ga用の制御電圧Saとして出力するように
構成されている。なお、上述の抵抗72はレベルシフト用
の抵抗であり、抵抗73はトランジスタ74のゲート操作用
の抵抗である。また、図の例ではレベルシフト回路70の
副ゲート操作電源Ea側にツェナーダイオード76を接続
し、IGBT50のコレクタ端子Ｃの電位が負荷Ｌ側の状態に
より大きく変動した際にその副制御端子Gaに過電圧が掛
かるのを防止している。
【００３７】以上からわかるようこの図３のゲート駆動
回路は、IGBT50の主制御端子Gm用の制御電圧Smの状態を
レベルシフト回路70を介して副制御端子Ga用の制御電圧
Saの状態に伝達しながら両制御端子GmとGaを互いに連動
させて制御できる。しかし、この回路例では副制御端子
Ga用の制御電圧Saの状態変化が主制御端子Gm用の制御電
圧Smの状態変化より例え僅かでもレベルシフト回路70の
動作時間だけは遅れることになる。これを逆に進める方
が望ましいないし必要な場合は、例えば図３のレベルシ
フト回路70のツェナーダイオード76を除く部分を図の上
下方向に逆接続としてトランジスタ71と74のチャネル形
を逆にすれば、駆動回路60により副制御端子Gaを制御電
圧Saで制御しながら、この制御電圧Saの状態を主制御端
子Gm用の制御電圧Smに伝達することができる。
回路は、IGBT50の主制御端子Gm用の制御電圧Smの状態を
レベルシフト回路70を介して副制御端子Ga用の制御電圧
Saの状態に伝達しながら両制御端子GmとGaを互いに連動
させて制御できる。しかし、この回路例では副制御端子
Ga用の制御電圧Saの状態変化が主制御端子Gm用の制御電
圧Smの状態変化より例え僅かでもレベルシフト回路70の
動作時間だけは遅れることになる。これを逆に進める方
が望ましいないし必要な場合は、例えば図３のレベルシ
フト回路70のツェナーダイオード76を除く部分を図の上
下方向に逆接続としてトランジスタ71と74のチャネル形
を逆にすれば、駆動回路60により副制御端子Gaを制御電
圧Saで制御しながら、この制御電圧Saの状態を主制御端
子Gm用の制御電圧Smに伝達することができる。
【００３８】図４(a) に本発明のIGBT50をモータ等の三
相負荷回路に適用した例を一相分の回路により示す。こ
の適用例では一相分の負荷Ｌの駆動用に２個のIGBT50と
51を用い、図のようにそれらをインバータ接続して負荷
電源ELを与え、IGBT50と51を図４(b) 以降に示すように
オンオフさせながら各相の負荷Ｌを駆動する。通例のよ
うにIGBT50と51のそれぞれに対しフリーホイーリング用
のダイオードDfが並列接続される。図４(b) 〜(g) には
ＵＶＷ三相の各負荷Ｌを駆動するIGBT50と51のオンオフ
波形が 50u,50v,50wと 51u,51v,51wの符号により示され
ており、図からわかるように図４(a) の上側のIGBT51に
は単純なオンオフ制御を施すが、下側のIGBT50の方には
負荷Ｌの電流をＰＷＭ制御するためチョッパ制御の場合
のように高周波の細かなオンオフ制御が施される。
相負荷回路に適用した例を一相分の回路により示す。こ
の適用例では一相分の負荷Ｌの駆動用に２個のIGBT50と
51を用い、図のようにそれらをインバータ接続して負荷
電源ELを与え、IGBT50と51を図４(b) 以降に示すように
オンオフさせながら各相の負荷Ｌを駆動する。通例のよ
うにIGBT50と51のそれぞれに対しフリーホイーリング用
のダイオードDfが並列接続される。図４(b) 〜(g) には
ＵＶＷ三相の各負荷Ｌを駆動するIGBT50と51のオンオフ
波形が 50u,50v,50wと 51u,51v,51wの符号により示され
ており、図からわかるように図４(a) の上側のIGBT51に
は単純なオンオフ制御を施すが、下側のIGBT50の方には
負荷Ｌの電流をＰＷＭ制御するためチョッパ制御の場合
のように高周波の細かなオンオフ制御が施される。
【００３９】このため図４(a) の回路例では、上側のIG
BT51には従来の単一ゲートのIGBTを用い、下側のIGBT50
にはオフ動作が速く高周波用に適する本発明によるデュ
アルゲートのIGBTを用いる。IGBT51のオンオフ周波数が
１ｋHzの場合、本発明によるIGBT50のチョッピング周波
数は20ｋHz程度に設定される。図４(a) 中のIGBT50に関
連する回路は図３と同構成であり、駆動回路60はこの例
ではＰＷＭ制御回路を含み、IGBT50の主制御端子Gm用の
制御電圧Smを例えば図４(c) に示された 50uのオンオフ
と同波形で発生し、レベルシフト回路70はこれを受けて
それと同波形の制御電圧Saを副ゲート操作電源Eaの電圧
で副制御端子Gaに与える。
BT51には従来の単一ゲートのIGBTを用い、下側のIGBT50
にはオフ動作が速く高周波用に適する本発明によるデュ
アルゲートのIGBTを用いる。IGBT51のオンオフ周波数が
１ｋHzの場合、本発明によるIGBT50のチョッピング周波
数は20ｋHz程度に設定される。図４(a) 中のIGBT50に関
連する回路は図３と同構成であり、駆動回路60はこの例
ではＰＷＭ制御回路を含み、IGBT50の主制御端子Gm用の
制御電圧Smを例えば図４(c) に示された 50uのオンオフ
と同波形で発生し、レベルシフト回路70はこれを受けて
それと同波形の制御電圧Saを副ゲート操作電源Eaの電圧
で副制御端子Gaに与える。
【００４０】IGBT51用には別の駆動回路61が設けられる
が、図示の回路例ではそれ用の電源として副ゲート操作
電源Eaを利用する。この駆動回路61はIGBT50用の駆動回
路60から同期化信号Ssを受け、それに基づき例えば図４
(b) に示す51u のオンオフと同じ波形の制御電圧S1を副
ゲート操作電源Eaの電圧でIGBT51のゲートに与える。こ
のように図４(a) の回路によれば、IGBT51のゲート駆動
にIGBT50用の副ゲート操作電源Eaを共用することがで
き、かつIGBT50を高い周波数でチョッパ制御することに
よって負荷Ｌに流れる電流を正確にＰＷＭ制御して制御
性能を高め、かつむだな電流が流れるのを防止して消費
電力を削減できる。
が、図示の回路例ではそれ用の電源として副ゲート操作
電源Eaを利用する。この駆動回路61はIGBT50用の駆動回
路60から同期化信号Ssを受け、それに基づき例えば図４
(b) に示す51u のオンオフと同じ波形の制御電圧S1を副
ゲート操作電源Eaの電圧でIGBT51のゲートに与える。こ
のように図４(a) の回路によれば、IGBT51のゲート駆動
にIGBT50用の副ゲート操作電源Eaを共用することがで
き、かつIGBT50を高い周波数でチョッパ制御することに
よって負荷Ｌに流れる電流を正確にＰＷＭ制御して制御
性能を高め、かつむだな電流が流れるのを防止して消費
電力を削減できる。
【００４１】なお、図４(a) の回路から負荷Ｌや電源を
除いた一相分の回路は例えば三相分まとめて１個の集積
回路のチップに組み込まれる。この場合は各相ごとに半
導体領域12を分離する必要があり、このため図１(a) の
半導体基体10には図のような接合分離形ウエハのかわり
に前述の基板接合形ウエハを用いるのが有利である。こ
のように、本発明は図示の実施例に限らず用途ないしは
場合に応じ種々な具体構造ないしは態様で実施をするこ
とができる。
除いた一相分の回路は例えば三相分まとめて１個の集積
回路のチップに組み込まれる。この場合は各相ごとに半
導体領域12を分離する必要があり、このため図１(a) の
半導体基体10には図のような接合分離形ウエハのかわり
に前述の基板接合形ウエハを用いるのが有利である。こ
のように、本発明は図示の実施例に限らず用途ないしは
場合に応じ種々な具体構造ないしは態様で実施をするこ
とができる。
【００４２】
【発明の効果】以上に説明したように本発明のIGBTで
は、そのコレクタ側部分にコレクタ層とキャリア抽出層
と両者間を接続または分離する電界効果トランジスタ部
を設け、電界効果トランジスタ部の副ゲートを制御して
オン時にはコレクタ層をキャリア抽出層と接続した状態
でコレクタ層から少数キャリアを半導体領域に注入さ
せ、オフ時にはコレクタ層をキャリア抽出層から切り離
した状態でキャリアを半導体領域内から掃き出すことに
より、次の効果を挙げることができる。
は、そのコレクタ側部分にコレクタ層とキャリア抽出層
と両者間を接続または分離する電界効果トランジスタ部
を設け、電界効果トランジスタ部の副ゲートを制御して
オン時にはコレクタ層をキャリア抽出層と接続した状態
でコレクタ層から少数キャリアを半導体領域に注入さ
せ、オフ時にはコレクタ層をキャリア抽出層から切り離
した状態でキャリアを半導体領域内から掃き出すことに
より、次の効果を挙げることができる。
【００４３】(a) オフ動作中にコレクタ層の下側の半導
体領域内に多数キャリアが横方向に流れてもコレクタ層
がキャリア抽出層から分離されて浮動電位に置かれるた
め、コレクタ層から少数キャリアが半導体領域に注入さ
れることがなく、従ってオフ動作の当初に存在するキャ
リアだけを半導体領域から掃き出すに必要な短時間内に
オフ動作を完了させることができる。このため、本発明
のIGBTでは横形構造に係わらずオフ動作時間を従来の半
分以下に短縮してその使用可能な周波数領域を高周波領
域に広げることができる。
体領域内に多数キャリアが横方向に流れてもコレクタ層
がキャリア抽出層から分離されて浮動電位に置かれるた
め、コレクタ層から少数キャリアが半導体領域に注入さ
れることがなく、従ってオフ動作の当初に存在するキャ
リアだけを半導体領域から掃き出すに必要な短時間内に
オフ動作を完了させることができる。このため、本発明
のIGBTでは横形構造に係わらずオフ動作時間を従来の半
分以下に短縮してその使用可能な周波数領域を高周波領
域に広げることができる。
【００４４】(b) IGBTを集積回路装置に組み込む場合に
従来のようにライフタイムキラーをとくに導入しなくて
もオフ動作時間を充分に短縮できるので、集積回路装置
内のIGBTの関連回路にライフタイムキラーが動作上の悪
影響を及ぼすおそれをなくすことができる。また、高集
積化技術を利用してIGBTを微細パターン化することによ
りそのオフ動作時間を短縮して周波数特性を一層向上で
きる。
従来のようにライフタイムキラーをとくに導入しなくて
もオフ動作時間を充分に短縮できるので、集積回路装置
内のIGBTの関連回路にライフタイムキラーが動作上の悪
影響を及ぼすおそれをなくすことができる。また、高集
積化技術を利用してIGBTを微細パターン化することによ
りそのオフ動作時間を短縮して周波数特性を一層向上で
きる。
【００４５】(c) 半導体領域にIGBTのエミッタ側部分と
コレクタ側部分と共通の工程で作り込むことができ、両
部分をプレーナ技術を利用して半導体領域の同じ表面側
から作り込むことでよく、かつ製造工程のほとんどを通
常のＭＯＳ集積回路と共通化できるので、少ない工程数
で関連回路とともに組み込んだ集積回路装置を安価に提
供してIGBTの適用分野の拡大に貢献することができる。
コレクタ側部分と共通の工程で作り込むことができ、両
部分をプレーナ技術を利用して半導体領域の同じ表面側
から作り込むことでよく、かつ製造工程のほとんどを通
常のＭＯＳ集積回路と共通化できるので、少ない工程数
で関連回路とともに組み込んだ集積回路装置を安価に提
供してIGBTの適用分野の拡大に貢献することができる。
【図１】本発明によるIGBTの実施例を示し、同図(a) は
それを単位構造で示す要部拡大断面図、同図(b) はその
等価回路図、同図(c) は内部にキャリアが流れる様子を
示す同図(a) に対応する断面図である。
それを単位構造で示す要部拡大断面図、同図(b) はその
等価回路図、同図(c) は内部にキャリアが流れる様子を
示す同図(a) に対応する断面図である。
【図２】本発明のIGBTを製造する際の主な工程ごとの状
態を示し、同図(a) はバッファ層の拡散工程, 同図(b)
は主ゲートと副ゲートの配設工程, 同図(c) はベース層
とバッファ層の同時拡散工程, 同図(d) はエミッタ層と
コレクタ層の同時拡散工程, 同図(e) はソース層とキャ
リア抽出層の同時拡散工程, 同図(f) は電極膜の配設工
程後の状態をそれぞれ示すウエハの半導体領域の図１
(a) に対応する要部拡大断面図である。
態を示し、同図(a) はバッファ層の拡散工程, 同図(b)
は主ゲートと副ゲートの配設工程, 同図(c) はベース層
とバッファ層の同時拡散工程, 同図(d) はエミッタ層と
コレクタ層の同時拡散工程, 同図(e) はソース層とキャ
リア抽出層の同時拡散工程, 同図(f) は電極膜の配設工
程後の状態をそれぞれ示すウエハの半導体領域の図１
(a) に対応する要部拡大断面図である。
【図３】本発明のIGBTのゲート駆動に関連する回路図で
ある。
ある。
【図４】本発明のIGBTの三相回路への適用例を示し、同
図(a) はゲート駆動に関連する回路図、同図(b) はＵ相
用の上側, 同図(c) はＵ相用の下側, 同図(d) はＶ相用
の上側, 同図(e) はＶ相用の下側, 同図(f) はＷ相用の
上側, 同図(g) はＷ相用の下側のIGBTのそれぞれオンオ
フ波形図である。
図(a) はゲート駆動に関連する回路図、同図(b) はＵ相
用の上側, 同図(c) はＵ相用の下側, 同図(d) はＶ相用
の上側, 同図(e) はＶ相用の下側, 同図(f) はＷ相用の
上側, 同図(g) はＷ相用の下側のIGBTのそれぞれオンオ
フ波形図である。
【図５】従来のIGBTの単位構造の断面図である。
【図６】従来のコレクタショート構造のIGBTの単位構造
の断面図である。
の断面図である。
10 半導体基体ないしはウエハ 12 半導体領域 13 バッファ層 20 エミッタ側部分 21 主ゲート 22 ベース層 23 コンタクト層 24 ソース層 30 コレクタ側部分 31 副ゲート 32 ウエル 33 コレクタ層 34 ソース層 35 キャリア抽出層 50 本発明によるIGBT 51 従来のIGBT 70 レベルシフト回路 Ｃ コレクタ端子 Ｅ エミッタ端子 Ea 副ゲート操作電源 Em 主ゲート操作電源 ｅ 多数キャリアないしは電子 ｈ 少数キャリアないしはホール Ta コレクタ側部分の電界効果トランジスタ部
Claims (3)
- 【請求項１】半導体領域の同じ表面側にエミッタ側部分
とコレクタ側部分を所定距離を隔てて配設する横形構造
のトランジスタであって、エミッタ側部分の主ゲートに
より多数キャリアの半導体領域への注入を制御し、コレ
クタ側部分に対し一方の導電形の半導体領域に他方の導
電形で拡散されたコレクタ層と，そのエミッタ側部分と
反対側の半導体領域に一方の導電形で拡散されたキャリ
ア抽出層と，両層の相互間に配設された副ゲートを備え
る電界効果トランジスタ部とを設けかつキャリア抽出層
からコレクタ端子を導出し、コレクタ側部分の電界効果
トランジスタ部を副ゲートにより制御しながら，オン時
にコレクタ層をキャリア抽出層と接続した状態で多数キ
ャリアを半導体領域からキャリア抽出層に流し，かつコ
レクタ層から少数キャリアを半導体領域に注入させ，オ
フ時にコレクタ層をキャリア抽出層から切り離した状態
で半導体領域から多数キャリアをキャリア抽出層に，少
数キャリアをエミッタ側部分にそれぞれ抽出するように
したことを特徴とする絶縁ゲートバイポーラトランジス
タ。 - 【請求項２】請求項１に記載のトランジスタにおいて、
コレクタ側部分内の電界効果トランジスタ部がコレクタ
層と同じ電位に接続されるようにそれと同じ他方の導電
形で拡散されたウエルと，ウエルおよびコレクタ層の表
面にそれらの一部と重なり合うパターンで拡散された一
方の導電形のソース層と，ソース層とキャリア抽出層に
より挟まれたウエルの表面を覆うよう配設された副ゲー
トとを備えてなり、かつコレクタ層とソース層の表面が
電極膜により相互に短絡されたことを特徴とする絶縁ゲ
ートバイポーラトランジスタ。 - 【請求項３】請求項１に記載のトランジスタにおいて、
主ゲートがエミッタ側電位上の主ゲート操作電源の制御
電圧により，副ゲートがコレクタ側電位上の副ゲート操
作電源の制御電圧によってそれぞれ制御され、主ゲート
と副ゲートの一方に対する制御電圧の状態をレベルシフ
ト回路を介し他方に対する制御電圧の状態に伝達しなが
ら主ゲートおよび副ゲートが互いに連動して制御される
ことを特徴とする絶縁ゲートバイポーラトランジスタ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05203509A JP3085037B2 (ja) | 1993-08-18 | 1993-08-18 | 絶縁ゲートバイポーラトランジスタ |
| US08/290,121 US5485023A (en) | 1993-08-18 | 1994-08-15 | Insulated gate bipolar transistor |
| GB9416588A GB2281150B (en) | 1993-08-18 | 1994-08-17 | Insulated gate bipolar transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05203509A JP3085037B2 (ja) | 1993-08-18 | 1993-08-18 | 絶縁ゲートバイポーラトランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0758320A true JPH0758320A (ja) | 1995-03-03 |
| JP3085037B2 JP3085037B2 (ja) | 2000-09-04 |
Family
ID=16475340
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05203509A Expired - Fee Related JP3085037B2 (ja) | 1993-08-18 | 1993-08-18 | 絶縁ゲートバイポーラトランジスタ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5485023A (ja) |
| JP (1) | JP3085037B2 (ja) |
| GB (1) | GB2281150B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7745906B2 (en) | 2006-07-07 | 2010-06-29 | Mitsubishi Electric Corporation | Semiconductor device having spaced unit regions and heavily doped semiconductor layer |
| JP2018506179A (ja) * | 2014-12-22 | 2018-03-01 | シーエスエムシー テクノロジーズ エフエイビー１ カンパニー リミテッド | 横型絶縁ゲートバイポーラトランジスタ |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
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