KR100227177B1 - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

Info

Publication number
KR100227177B1
KR100227177B1 KR1019970023851A KR19970023851A KR100227177B1 KR 100227177 B1 KR100227177 B1 KR 100227177B1 KR 1019970023851 A KR1019970023851 A KR 1019970023851A KR 19970023851 A KR19970023851 A KR 19970023851A KR 100227177 B1 KR100227177 B1 KR 100227177B1
Authority
KR
South Korea
Prior art keywords
impurity region
region
trench
main surface
semiconductor substrate
Prior art date
Application number
KR1019970023851A
Other languages
English (en)
Other versions
KR980006243A (ko
Inventor
히데끼 나까무라
타다하루 미나또
Original Assignee
다니구찌 이찌로오, 기타오카 다카시
미쓰비시덴키 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 다니구찌 이찌로오, 기타오카 다카시, 미쓰비시덴키 가부시키가이샤 filed Critical 다니구찌 이찌로오, 기타오카 다카시
Publication of KR980006243A publication Critical patent/KR980006243A/ko
Application granted granted Critical
Publication of KR100227177B1 publication Critical patent/KR100227177B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors
    • H01L29/66348—Vertical insulated gate bipolar transistors with a recessed gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Thyristors (AREA)

Abstract

반도체 기판(14) 내에는, n 드리프트 영역(1)과, p 베이스 영역(2)과, n 에미터 영역(3)이 형성된다. n 에미터 영역(3)과 p 베이스 영역(2)에 접하도록 트렌치(4)가 형성되고, 트렌치(4) 내에 게이트 절연층(5)을 개재하여 게이트 전극(6)이 형성된다. n 에미터 영역(3)과 전기적으로 접속되도록 제1 금속 전극층(8a)이 형성되고, p베이스 영역(2)과 전기적으로 접속되도록 제2 금속 전극층(8b)이 형성된다. 제1과 제2 금속 전극층(8a, 8b)에는, 직류 전원 장치(12)가 접속된다. 그것에 의하여, 온 전압을 저감하는 것이 가능해진다.

Description

반도체 장치 및 그 제조 방법
도1은 본 발명의 실시 형태 1에서의 반도체 장치를 도시한 단면도.
도2는 실시 형태 1에서의 직류 전원 장치의 설치 방법의 일례를 도시한 사시도
도3 내지 도7은 실시 형태 1에서의 반도체 장치의 제조 공정의 제1 내지 제5 공정을 도시한 단면도.
도8은 본 발명의 실시 형태 2에서의 반도체 장치를 도시한 단면도.
도9 내지 도16은 실시 형태 2에서의 반도체 장치의 제조 공정의 제1 내지 제8 공정을 도시한 단면도.
도17은 실시 형태 2의 변형예에서의 반도체 장치를 도시한 단면도.
도18은 본 발명의 실시 형태 3에서의 반도체 장치를 도시한 단면도.
도19 내지 도21은 실시 형태 3에서의 반도체 장치의 제조 공정의 특징적인 제1 내지 제3공정을 도시한 단면도.
도22는 본 발명의 실시 형태 4에서의 반도체 장치를 도시한 단면도.
도23내지 도25는 실시 형태 4에서의 반도체 장치의 제조 공정의 특징적인 제1 내지 제3 공정을 도시한 단면도
도26은 본 발명의 실시 형태 5에서의 반도체 장치를 도시한 단면도.
도27과 도28은 실시 형태 5에서의 반도체 장치의 제조 공정의 특징적인 제1과 제2 공정을 도시한 단면도.
도29는 본 발명의 실시 형태 6에서의 반도체 장치를 도시한 단면도.
도30 내지 도32는 실시 형태 6에서의 반도체 장치의 제조 공정의 특징적인 제1 내지 제3 공정을 도시한 단면도.
도33은 종래의 반도체 장치의 일례를 도시한 단면도.
도34는 도 33에 도시된 타입의 반도체 장치의 전류 경로도.
도35는 종래의 제1 개량예에서의 반도체 장치를 도시한 단면도.
도36은 종래의 제2 개량예에서의 반도체 장치를 도시한 단면도.
도37은 래치업 현상을 설명하기 위한 반도체 장치의 등가 회로도.
* 도면의 주요부분에 대한 부호의 설명
1 : n 드리프트 영역 2 : p 베이스 영역
3 : n 에미터 영역 4 : 트렌치
5 : 게이트 절연층 6 : 게이트 전극
7 : 절연층 7a, 7b, 7c : 컨택트 홀
8a : 제1 금속 전극층 8b : 제2 금속 전극층
12 : 직류 전원 장치 13 : 층간 절연층
14a : 제1 주면 14b : 제2 주면
15 : 절연 기판
[발명의 목적]
[발명이 속하는 기술분야 및 그 분야의 종래기술]
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로서, 특히, 트렌치 게이트 구조를 갖는 종형의 절연 게이트형 바이폴라 트랜지스터(lnsulated Gate Bipolar Transistor) (이하 「IGBT」라고 칭함) 에 관한 것이다.
종래부터 일반적으로, IGBT는 모터의 제어 혹은 인버터 등의 스위칭용 소자로서 널리 이용되고 있다. IGBT는 바이폴라 트랜지스터의 저포화 전압 특성과 MOSFET의 고속 스위칭 특성을 함께 갖춘 전압 구동 소자로서, 구동 전력 및 전력 변환시의 손실이 적은 특징을 갖고 있다. 특히, 트렌치 게이트 구조를 갖는 IGBT는 평면 게이트 구조를 갖는 IGBT와 비교해서, 칩 표면에 형성되는 MOSFET의 미세화와 그 집적도의 향상에 의한 저온 전압화가 가능한 디바이스이기 때문에, 최근 그 용도가 확대해 가고 있다.
여기서, 트렌치 게이트 구조를 갖는 종래의 종형 n 채널 IGBT 에 관해서 설명한다. 도 33은 트렌치 게이트 구조를 갖는 종래의 종형 n 채널 IGBT의 단면도이다.
도 33을 참조하여, 진성 또는 제1 도전형의 반도체 기판(14)의 제1 주면(14a)에, n 드리프트 영역(1)이 형성되어 있다. 이 n 드리프트 영역(1)의 표면에는 선택적으로 p 베이스 영역(2)이 형성되어 있다. 이 p 베이스 영역(2)의 표면에는 선택적으로 n 에미터 영역(3)이 형성되어 있다. 그리고, 반도체 기판(14)의 제1 주면(14a)에서부터 n 드리프트 영역(1)에 도달하도록 트렌치(4)가 형성되어 있다. 이 트렌치(4)는 n 에미터 영역(3)과 p 베이스 영역(2)을 반도체 기판(14)의 깊이 방향으로 관통하도록 형성되어 있다.
트렌치(4)내에는 게이트 절연층(5)을 개재하여 게이트 전극(6)이 형성되어 있다. 또한, 트렌치(4)에 근접하는 p 베이스 영역(2)이, 채널 형성 영역(2a)이 된다. 반도체 기판(14)의 제1 주면(14a)상에는, 게이트 전극(6)을 덮도록 절연층(7)이 형성되어 있다. 이 절연층(7)에는 컨택트흘(7a,7b)이 각각 형성되어 있다. 이 컨택트홀(7a,7b)내에서 절연층(7)상으로 연장하도록 금속 전극층(8)이 형성되어 있다. 이 금속 전극층(8)은, p 베이스 영역(2) 및 n 에미터 영역(3)과 오믹 접촉하고 있어, p 베이스 영역(2)과 n 에미터 영역(3)은 금속 전극층(8)에 의해서 단락된 상태로 되어 있다.
한편, 반도체 기판(14)의 제2 주면(14b)에는, p 콜렉터 영역(10)이 형성되어 있다. 이 p 콜렉터 영역(10)의 표면과 오믹 접촉하도록 금속 전극층(11)이 형성되어 있다.
다음에, 상기한 구조를 갖는 종래의 종형 n 채널 IGBT의 동작 원리에 대해서 설명한다. 또, 이하의 설명에서는, 오프(차단) 상태로부터 온(도통) 상태에 이르는 과정, 정상 상태, 온 상태로부터 오프 상태에 이르는 과정, 오프 상태의 4개의 과정으로 나누어 설명한다.
1 오프 상태로부터 온 상태에 이르는 과정에 대해서
IGBT를 오프 상태로부터 온 상태로 이행시킬 때에는, p 콜렉터 영역(10)에 접속되는 금속 전극층(11)에 정전압을 인가하고, n 에미터 영역(3)에 접속되는 금속 전극층(8)을 접지하고, 게이트 전극(6)에 정전압을 인가한다. 그것에 따라, 채널 형성 영역(2a)에 n 채널이 형성된다. 그리고, 전자가 n 에미터 영역(3)으로부터 상기한 n 채널을 통해서 n 드리프트 영역(1)내로 주입된다. 이 전자는, p 콜렉터 영역(10)을 향해서 흐른다. 그리고, 이 전자가 p 콜렉터 영역(10)에 도달하면, p 콜렉터 영역(10)으로부터 n 드리프트 영역(1)으로 홀이 주입된다. 이 홀은 접지 전위인 n 에미터 영역(3)을 향해서 이동하고, n 채널이 n 드리프트 영역(1)과 접하고 있는 곳에 도달한다. 이 과정을 축적(스토리지) 과정이라고 하고, 이 과정에 필요한 시간을 턴온 지연 시간이라고 한다. 이 과정에서의 전력 손실은 매우 작아 거의 무시할 수 있다.
상기한 바와 같이 전자와 홀이 충분히 축적된 후, 전자-정공(홀) 쌍에 의해 도전율 변조(conductivity modulation)라고 불리는 저저항 상태가 출현한다. 그에 따라, 턴온 동작이 완료된다. 이 과정을 라이즈(rise) 과정이라고 하고, 이 과정에 필요한 시간을 라이즈 시간이라고 한다.
이 과정에서의 전력 손실은 비교적 큰 것이다.
2 온 상태에 관해서,
상기한 턴온 완료 후의 정상 상태를 온 상태라고 부르고, 전류가 100A/cm2만큼 흘렀을 때의 전압을 온 전압이라고 부르기로 한다.
이 온 상태에서의 전력 손실을 온 손실 또는 정상 손실이라고 하고, 저항 성분에따라 발생하는 순방향의 전압 강하와 온 전류의 곱으로 나타내어진다. 이 온 상태에서의 전력 손실은 일반적으로 매우 큰 것이 된다.
여기서, 도 34를 이용하여, 온 상태에서의 저항 성분에 대해서 설명한다. 온상태에서의 저항 성분은 금속 전극층(8, 11) 사이에 위치하는 각 저항 성분의 합으로 결정된다. 구체적으로는 온 상태에서의 저항 성분R은, 하기의 식으로 나타내진다.
R =Rcn +Rn +Rch +Ra +Rd +Rdiode +Rs +Rcp
여기서, Rcn은 n 에미터 영역(3)과 금속 전극층(8)과의 컨택트 저항을 나타내고, Rn은 n 에미터 영역(3)의 저항을 나타내며, Rch는 n 채널의 저항을 나타내고, Ra는 축적층의 저항을 나타내며, Rd는 n 드리프트 영역(1)의 저항을 나타내고, Rdiode는 콜렉터 영역(10)과 n 드리프트 영역(1) 사이의 다이오드의 순방향의 전압 강하를 나타내고, Rs는 p 콜렉터 영역(10)의 저항을 나타내고, Rcp는 p 콜렉터 영역(10)과 금속 전극층(11)과의 컨택트 저항을 나타내고 있다. 또한, 도 34에서, Ic는 IGBT의 콜렉터 전류를 나타내며, Ih는 홀 전류를 나타내고, Ie는 엘렉트론 전류를 나타내고 있다.
3 온 상태로부터 오프 상태에 이르는 과정에 대해서
온 상태로부터 오프 상태로의 이행은, 트렌치(4)에 따라서 존재하는 MOS 트랜지스터 임계치 전압 이하의 전압을 게이트 전극(6)에 인가함으로써 행해진다. 게이트 전극(6)에 이러한 전압을 인가함으로써, 채널 형성 영역(2a)에 형성되어 있던 n채널이 소실한다. 그에 따라, n 에미터 영역(3)으로부터 n 드리프트 영역(1)으로의 전자의 공급이 정지된다. 이 과정을 축적(스토리지) 과정이라고 하고, 이것에 필요한 시간을 스토리지 시간 또는 턴오프 지연 시간이라고 한다. 그 동안의 전류 손실은 매우 작아서 무시할 수 있다.
그리고, 전자의 공급이 정지됨에 따라 전자의 농도가 n 에미터 영역(3) 근방으로부터 서서히 감소하기 시작한다. 그에 따라, 전기적 중성 조건을 유지하기 위해서, n 드리프트 영역(1)에 주입되어 있던 홀도 감소하기 시작한다. 그리고, p 베이스 영역(2)과 n 드리프트 영역(1)과의 계면에서 공핍층이 확대되기 시작한다. 이공핍층은, 금속 전극층(8, 11)에 인가되는 전압의 크기에 따른 두께로까지 넓어진다.
이 과정을 폴(fall) 과정이라고 하고, 이것에 필요한 시간을 폴(fall) 시간이라고 한다.
그리고, 이 과정에서의 전력 손실을 폴(fall) 손실이라고 한다. 이 폴(fall) 손실은 상기한 온 상태에서의 전력 손실과 마찬가지로 매우 크다.
상기한 바와 같이 공핍층이 p 베이스 영역(2)과 n 드리프트 영역(1)의 계면에서 충분히 넓어진 후, 공핍화 영역 외의 홀은, 공핍화 영역을 통과하여 p 베이스 영역(2)을 통해서 금속 전극층(8)에 도달한다.
그에 따라서, 턴오프가 완료된다. 이 과정을 테일 과정이라고 하고, 이것에 필요할 때를 테일 시간이라고 한다. 그리고, 이 과정에서의 전력 손실을 테일 손실이라고 한다. 그 동안의 전력 손실은 매우 큰것이다.
4 오프 상태에 관해서,
상기한 턴오프 완료 후의 정상 상태를 오프 상태라고 한다. 이 상태에서의 전력 손실은 통상 매우 작아서 무시할 수 있는 정도이다.
상술된 바와 같이, 종래의 IGBT의 각 과정에서는 각종 전력 손실이 생기지만, 이들 손실 중 어느 1개라도 저감할 수 있는 것이 바람직하다고 할 수 있다. 도35에는, 온 상태에서의 전력 손실을 저감 가능한 IGBT의 제1 개량예가 도시되어 있다.
도 35를 참조하면, 이 제1 개량예에서는, 반도체 기판(14)의 제1 주면(14a)에 복수의 트렌치(4a, 4b, 4c, 4d)가 형성되고, 트렌치(4a, 4b)사이와 트렌치(4c, 4d)사이에 각각 p 베이스 영역(2)이 형성되어 있다.
이 p 베이스 영역(2)의 표면에는 각각 n 에미터 영역(3)이 간격을 두고 형성되어 있다. 또한, 트렌치(4b)내에서 트렌치(4c)내에 걸쳐서 연장하도록 게이트 절연층(5b)과 게이트 전극(6b)이 형성되고, 트렌치(4d)내와 트렌치(4a)내에는 게이트 절연층(5c, 5a)과 게이트 전극(6c, 6a)이 각각 형성되어 있다. 그 외의 구조에 관해서는 기본적으로 도 33에 도시한 종래의 IGBT와 거의 동일하다.
도 35에 도시된 IGBT에서는, 온 상태에서, 트렌치(4b, 4c)사이에 위치하는 영역에서도 전자를 공급하는 것이 가능해진다. 즉 상기한 도33에 도시한 경우보다도 전자를 공급할 수 있는 영역이 확장된다. 그에 따라, 온 상태에서의 전자의 공급을 효율적으로 행하는 것이 가능하게 되고, 온저항을 저감시키는 것이 가능해진다. 그 결과, 온 전압을 저감시키는 것이 가능하게 됨과 동시에, 온 상태에서의 전력 손실도 저감하는 것이 가능해진다.
그러나, 상기한 제1 개량예에서는, 오프 상태로의 이행 시간이 길어진다고 하는문제점이 있었다. 이것은, 다음과 같은 이유에 의한 것이다. 오프 상태로의 이행시에, 홀은 p 베이스 영역(2)을 통해서 금속 전극층(8)에 도달한다. 도 35에 도시된 제1 개량예에서는, 홀이 인출할 수 있는 영역이 감소하게 된다. 즉, 도 33에 도시한 IGBT의 경우보다도 오프 상태로의 이행 시간이 길어져 버리는 것이 염려된다. 이와 같이 오프 상태로의 이행 시간을 단축하기 위해 고안된 것이 도 36에 도시한 제2 개량예이다.
도 36에 도시된 바와 같이, 제2 개량예에서는, 트렌치(4c, 4d)사이에, p 형의 홀 인출 영역(26)이 설치된다. 그 외의 구조에 관해서는 도 35에 도시한 제1 개량예의 경우와 거의 동일하다.
상기한 바와 같이 홀 인출 영역(26)을 설치함으로써, 제1 개량예의 경우보다도 효율적으로 홀을 인출하는 것이 가능하게 되고, 오프 상태로의 이행 시간을 저감하는 것이 가능해진다.
그러나, 상기한 제2 개량예의 경우에는, 홀 인출 영역(26)을 형성했기 때문에,온 상태에서의 전자의 공급 가능한 영역이 제1 개량예의 경우보다도 저감한다. 그때문에, 제1 개량예의 경우보다도 온 저항이 높아지고, 그에 따른 온 전압도 높아진다고 하는 문제점이 있었다.
상기한 바와 같은 문제 외에, 일반적으로 IGBT에서는 래치업이 문제가 된다. 이것은 제2 개량예뿐만 아니라, 도 33에 도시한 종래예 및 도 35에 도시된 제1 개량예에서도 염려되는 문제이다. 이하, 도 37을 이용하여, 래치업 현상에 대해서 설명한다.
도 37은, IGBT의 등가 회로도이다. 도 37을 참조하면, npn 바이폴라 트랜지스터 Tr1은 n 에미터 영역(3)과, p 베이스 영역(2)과, n 드리프트 영역(1)에 의해 구성되고, pnp 바이폴라 트랜지스터 Tr2는 p 베이스 영역(2)과, n 드리프트 영역(1)과, p 콜렉터 영역(10)으로 구성된다.
래치업 현상은, 기생의 npn 바이폴라 트랜지스터 Tr1가 온한 경우에, 기생의 npn 바이폴라 트랜지스터 Tr1와 pnp 바이폴라 트랜지스터 Tr2 사이에, 정귀환이 행해짐에 따라 발생하는 현상이다. n 드리프트 영역(1)으로부터 p 베이스 영역(2)으로 홀 전류Ih가 흐르면, p 베이스 영역(2)내의 저항 성분 RB에 의해서 발생하는 전압강하에 따라서 n 에미터 영역(3)과 p 베이스 영역(2)은 순바이어스 상태가 된다. 이전압 강하가 npn 바이폴라 트랜지스터의 빌트인 전압(일반적으로는, 실리콘 웨이퍼상에 형성된 npn 바이폴라 트랜지스터의 경우, 약 0.7V)을 넘으면 n 에미터 영역(3)으로부터 p 베이스 영역(2)으로 전자가 직접 주입되어, 래치업 현상이 생긴다.
래치업 현상이 일단 발생하면, 게이트 전극에 인가되는 전압에 의해서 디바이스(IGBT)에 흐르는 전류를 제어할 수 없게 되어 디바이스가 파괴되는 경우가 있다. 따라서, 이러한 래치업 현상은 회피해야만 한다.
[발명이 이루고자 하는 기술적 과제]
본 발명은 상기한 바와 같은 과제에 감안하여 이루어진 것이다. 본 발명의 목적은, 래치업 현상을 회피하고, 온 전압을 저감하고, 또한 오프 상태로의 이행 시간도 저감하는 것이 가능해지는 반도체 장치 및 그 제조 방법을 제공하는 것에 있다.
본 발명에 관한 반도체 장치는, 대향하는 제1과 제2 주면을 갖고, 이 제1과 제2 주면 사이에 흐르는 전류의 도통/차단을 제어하는 것이다. 그리고, 본 발명에 관한 반도체 장치는, 1개의 국면에서는, 제1과 제2 주면을 갖는 반도체 기판과, 제1도전형(예를 들면 n 형)의 제1 불순물 영역과, 제2 도전형(예를 들면 p 형)의 제2 불순물 영역과, 제1 도전형의 제3 불순물 영역과, 트렌치와, 게이트 전극과, 순바이어스 수단과, 제2 도전형의 제4 불순물 영역을 구비한다. 제1 불순물 영역은, 제1 주면에서 반도체 기판 내로 연장하도록 형성된다. 제2 불순물 영역은, 제1 불순물 영역내에 선택적으로 형성된다. 제3 불순물 영역은, 제2 불순물 영역 내에 선택적으로 형성된다. 트렌치는, 제2와 제3 불순물 영역의 쌍방과 접촉하도록 제1 주면에서 반도체 기판 내로 연장하고, 제1 불순물 영역 내에 저면을 갖는다. 게이트 전극은 트렌치 내에 게이트 절연층을 개재하여 형성된다. 순바이어스 수단은, 통전시에 제2와 제3 불순물 영역 사이의 pn 접합에 순바이어스를 제공하는 것이다. 제4 불순물 영역은, 제2 주면에서 반도체 기판 내로 연장하도록 형성된다.
상기한 바와 같이, 본 발명에 관한 반도체 장치의 1개의 국면에서는, 순바이어스 수단이 설치된다. 이 순바이어스 수단에 의해, 통전시에 제2와 제3 불순물 영역 사이의 pn 접합에 순바이어스를 인가하는 것이 가능해진다. 그에 따라서, 제2불순물 영역의 포텐셜을 높일 수 있고, 제3 불순물 영역으로부터 제2 불순물 영역으로의 전자의 주입을 촉진하는 것이 가능해진다. 또한, 제2 불순물 영역의 포텐셜을 높임으로써, 제1과 제2 불순물 영역 사이의 pn 접합의 포텐셜도 높이는 것이 가능해진다. 그에 따라, 제1 불순물 영역으로부터 제2 불순물 영역으로의 홀의 주입을 촉진할 수 있다. 그 결과, 제1과 제2 불순물 영역 내에서의 캐리어의 축적을 증대시킬 수 있어, 제1과 제2 불순물 영역 내에서의 캐리어 농도를 높이는 것이 가능해진다. 그에 따라서, 통전시에서의 반도체 장치의 저항을 저감할 수 있고, 반도체 장치의 온 전압을 저감하는 것이 가능해진다. 이와 같이, 온 전압을 저감할 수 있기 때문에, 도 35에 도시된 바와 같이 홀 인출 영역(26)을 형성했다고 해도 온 전압의 상승을 효과적으로 억제할 수 있다.
또, 상기한 순바이어스 수단에 의해 제2와 제3 불순물 영역 사이의 pn 접합에 제공되는 전압은, pn 접합의 빌트인 전압보다 작은 것이 바람직하다. 그에 따라, 반도체 장치가 래치업하는 것을 효과적으로 억제하는 것이 가능해진다.
또한, 상기한 제1 주면 상에는, 바람직하게는, 제2 불순물 영역과 전기적으로 접속된 제1 전극층이 형성되고, 제3 불순물 영역과 전기적으로 접속된 제2 전극층이 형성된다. 그리고, 상기한 순바이어스 수단은, 제1과 제2 전극층과 전기적으로 접속되어, 제2 불순물 영역의 전위를 제1 불순물 영역의 전위보다도 상대적으로 높게 유지하기 위한 직류 전원만으로도 좋다. 한편, 제2 주면 상에는, 제4 불순물 영역과 전기적으로 접속되는 제3 전극층이 형성된다. 상기한 바와 같이 순바이어스 수단으로서 직류 전원을 이용함으로써, 제2와 제3 불순물 영역 사이의 pn 접합에 순바이어스를 인가하는 것이 가능함과 동시에, 제2와 제3 불순물 영역 사이의 pn 접합에 가해지는 전압을 그 pn 접합의 빌트인 전압보다도 작은 값으로 유지하는 것이 가능해진다. 그에 따라, 래치업의 발생을 저지할 수 있고, 또한 온 전압을 저감하는 것이 가능해진다.
또한, 상기한 제2 전극층은 제3 불순물 영역의 표면과 오믹 접촉하도록 형성된 금속층에 의해 구성되고, 제1 전극층이 제2 불순물 영역의 표면과 오믹 접촉하도록 형성된 금속층에 의해 구성되는 것이 바람직하다. 그리고, 제1과 제2 전극에는, 바람직하게는, 제1 주면 상에서 제1과 제2 전극층간으로 연장하도록 절연층이 형성되는 것이 바람직하다.
또한, 상기한 제1 주면 상에는, 제2와 제3 불순물 영역과 전기적으로 접속되는 제1 전극층이 형성되어도 좋다. 이 경우에는, 순바이어스 수단은, 제1 전극층과 제2 불순물 영역 사이에 개재된 전압 강하 수단을 포함하는 것이면 된다. 그리고, 제2 주면 상에는, 제4 불순물 영역과 전기적으로 접속되는 제2 전극층이 형성된다. 상기한 바와 같이 제1 전극층과 제2 불순물 영역 사이에 전압 강하 수단을 개재시킴으로써, 반도체 장치의 통전시에 이 전압 강하 수단을 전류가 통과할 때에 전압강하를 일으키는 것이 가능해진다. 그에 따라서, 결과적으로 제2 불순물 영역의 포텐셜을 제3 불순물 영역의 포텐셜보다도 높이는 것이 가능하게 되고, 제3 불순물 영역으로부터 제2 불순물 영역으로의 전자의 주입, 그것에 수반하는 제4 불순물 영역으로부터 제2 불순물 영역으로의 홀의 주입을 용이하게 행할 수 있다. 그에 따라서, 반도체 장치의 온 전압을 저감하는 것이 가능해진다.
또, 상기한 전압 강하 수단은, 제2 불순물 영역의 시트 저항보다 큰 저항치를 갖는 저항층으로 구성되는 것이라도 좋다.
또한, 전압 강하 수단은, 제2 불순물 영역과 제1 전극층 사이에 형성된 쇼트키 접합부로 구성되는 것이라도 좋다.
본 발명에 관한 반도체 장치는, 다른 국면에서는, 제1과 제2 주면을 갖는 반도체 기판과, 제1 도전형의 제1 불순물 영역과, 제2 도전형의 제2 불순물 영역과, 제1 도전형의 제3 불순물 영역과, 제1과 제2와 제3 트렌치와, 제1과 제2 게이트 전극과, 순바이어스 수단과, 제2 도전형의 제4 불순물 영역을 구비한다. 제1 불순물 영역은, 제1 주면에서 반도체 기판 내로 연장하도록 형성된다. 제2 불순물 영역은, 제1 주면에서 제1 불순물 영역 내에 선택적으로 형성된다. 제3 불순물 영역은, 제1주면에서 제2 불순물 영역 내에 선택적으로 형성된다. 제1과 제2 트렌치는, 제2와 제3 불순물 영역의 쌍방과 접촉하도록 제1 주면에서 반도체 기판 내로 연장하고, 제1 불순물 영역 내에 저면을 갖고, 또한 제3 불순물 영역의 양측에 형성된다. 제3트렌치는, 제2 트렌치에 대해서 제1 트렌치와 반대측에 제2 트렌치와 간격을 두고 형성되고, 제1 주면에서 반도체 기판 내로 연장하고, 제1 불순물 영역 내에 저면을 갖는다. 제1 게이트 전극은, 제1 트렌치 내에 제1 게이트 절연층을 개재하여 형성된다. 제2 게이트 전극은, 제2 트렌치 내에서부터 제1 주면 상을 경유하여 제3 트렌치 내로 연장하도록 제2 게이트 절연층을 개재하여 형성된다. 순바이어스 수단은, 통전시에, 제2와 제3 불순물 영역 사이의 pn 접합에 순바이어스를 제공한다. 제4 불순물 영역은, 제2 주면에서 반도체 기판 내로 연장하도록 형성된다.
상기한 바와 같이, 다른 국면에서의 반도체 장치에서도, 순바이어스 수단이 설치되기 때문에, 상술한 1개의 국면의 경우와 같이, 반도체 장치의 온 전압을 저감하는 것이 가능해진다. 그 외에, 상기한 다른 국면에서는, 제2 트렌치와 간격을 두고 제3 트렌치가 형성되고, 제2 트렌치 내에서부터 제3 트렌치 내로 연장하도록 제2 게이트 전극이 설치된다. 통전시에는, 제2와 제3 트렌치 사이에 위치하는 제1 영역으로부터 전자를 공급하는 것이 가능해지기 때문에, 상기한 1개의 국면의 경우보다도 더욱 온 전압을 저감시키는 것이 가능해진다.
또, 상기한 다른 국면의 경우에서도, 순바이어스 수단에 의해 제2와 제3 불순물 영역 사이의 pn 접합에 제공되는 전압은, pn 접합의 빌트인 전압보다도 작은 것이 바람직하다. 그에 따라, 래치업 현상의 발생을 효과적으로 억제하는 것이 가능해진다.
또한, 제1 주면 상에는, 제2 불순물 영역과 전기적으로 접속되는 제1 전극층이 형성되고, 제3 불순물 영역과 전기적으로 접속되는 제2 전극층이 형성되는 것이 바람직하다. 이 경우, 순바이어스 수단은, 제1과 제2 전극층에 접속되고, 제2 불순물 영역의 전위를 제1 불순물 영역의 전위보다도 상대적으로 높게 유지하기 위한 직류 전원을 포함하는 것이 바람직하다. 또한, 제2 주면 상에는 제4 불순물 영역과 전기적으로 접속되는 제3 전극층이 형성된다.
또한, 상기한 제3 트렌치에 대해서 제2 트렌치와 반대측에 제3 트렌치와 접촉하도록 홀을 인출하기 위한 제2 도전형의 제5 불순물 영역이 형성되어도 좋다. 이 제5 불순물 영역은, 제1 주면에서부터 제1 불순물 영역 내로 연장한다. 이러한 제5 불순물 영역이 형성됨에 따라, 온 상태로부터 오프 상태로의 스위칭 동작시에, 홀의 인출을 효율적으로 행하는 것이 가능해진다. 그에 따라, 스위칭 동작시의 전력 손실을 저감하는 것이 가능해진다.
또한, 상기한 다른 국면의 구성 외에, 제4 트렌치와, 제3 게이트 전극과, 제2도전형의 제5 불순물 영역과, 제1 도전형의 제6 불순물 영역을 더욱 구비해도 좋다.
제4 트렌치는, 제3 트렌치에 대해서 제2 트렌치와 반대측에 제3 트렌치와 간격을 두고 형성되고, 제1 주면에서부터 반도체 기판 내로 연장하고, 제1 불순물 영역 내에 저면을 갖는다. 제3 게이트 전극은, 제4 트렌치 내에 제3 게이트 절연층을 개재하여 형성된다. 제5 불순물 영역은, 제3과 제4 트렌치 사이에 위치하는 제1 불순물 영역 내에, 제3의 제4 트렌치의 쌍방과 접촉하고 또한 제1 주면에 도달하도록 형성된다. 제6 불순물 영역은, 제1 주면에 도달하도록 재5 불순물 영역 내에 선택적으로 형성되고, 제3과 제4 트렌치 한쪽과 접촉한다.
또한, 상기한 다른 국면에서의 제2와 제3 트렌치 사이에는, 제1 주면에서부터 반도체 기판 내로 연장하고, 제1 불순물 영역 내에 저면을 갖는 제4 트렌치가 형성되어도 좋다. 그리고, 이 제4 트렌치 내에는, 제2 게이트 절연층과 제2 게이트 전극이 연장하는 것이 바람직하다. 이와 같이 제4 트렌치를 형성함으로써, 온 전압을 더욱 저감하는 것이 가능해진다.
또한, 상기한 다른 국면에서의 제1 주면 상에는, 제2와 제3 불순물 영역과 전기적으로 접속되는 제1 전극층이 헝성되어도 좋다. 이 경우에는, 순바이어스 수단은, 제2 불순물 영역과 제1 전극층 사이에 개재된 전압 강하 수단을 포함하는 것이 바람직하다. 그리고, 제2 주면 상에는, 제4 불순물 영역과 전기적으로 접속된 제2 전극층이 형성된다. 이와 같이 전압 강하 수단을 설치함으로써, 상기한 1개의 국면의 경우와 같이, 반도체 장치의 온 전압을 저감하는 것이 가능해진다.
또, 상기한 전압 강하 수단은, 제2 불순물 영역의 시트 저항보다도 큰 저항값을 갖는 저항층이라도 좋다.
또한, 상기한 전압 강하 수단은, 제2 불순물 영역과 제1 전극층 사이에 형성된 쇼트키 접합부를 포함하는 것이라도 좋다.
본 발명에 관한 반도체 장치의 제조 방법은, 대향하는 제1과 제2 주면을 갖고, 이 제1과 제2 주면 사이에 흐르는 전극의 도통/차단을 제어하는 반도체 장치의 제조 방법인 것을 전제로 한다. 그리고, 본 발명에 관한 반도체 장치의 제조 방법중 1개의 국면에서는, 우선 제1과 제2 주면을 갖는 반도체 기판을 준비한다. 그리고, 제1 주면에서부터 반도체 기판 내로 연장하도록 제1 도전형의 제1 불순물 영역을 형성한다. 제1 주면에 도달하도록 제1 불순물 영역 내에 선택적으로 제2 도전형의 제2 불순물 영역을 형성한다. 그리고, 제1 주면에 도달하도록 제2 불순물 영역내에 선택적으로 제1 도전형의 제3 불순물 영역을 형성한다. 제2와 제3 불순물영역과 접촉하도록 제1 주면에서부터 반도체 기판 내로 연장하고, 제1 불순물 영역에 저면을 갖는 트렌치를 형성한다. 트렌치 내에 게이트 절연층을 개재하여 게이트전극을 형성한다. 제3 불순물 영역의 표면상에 제1 금속층을 형성한다. 이 제1 금속층을 패터닝함으로써 제2 불순물 영역의 표면을 노출시킨다. 패터닝된 제1 금속층을 덮도록 절연층을 형성한다. 이 절연층 위와 제2 불순물 영역의 표면 위에 제2금속층을 형성한다. 제2 주면에서부터 반도체 기판 내로 연장하도록 제2 도전형의 제4 불순물 영역을 형성한다. 제4 불순물 영역 표면상에 제3 금속층을 형성한다.
그리고, 제1과 제2 금속층과 전기적으로 접속되도록 직류 전원 장치를 설치한다.
상기한 바와 같이, 본 발명에 관한 반도체 장치의 제조 방법 중 1개의 국면에서는, 제1과 제2 금속층을 별도의 공정으로 형성하고, 그 사이에 절연층을 개재시키고 있다. 그에 따라, 이 제1과 제2 금속층과 전기적으로 접속되도록 직류 전원장치를 설치하는 것이 가능해진다. 그에 따라, 래치업을 억제하고 또한 온 전압을 저감하는 것이 가능해지는 반도체 장치를 얻을 수 있다.
본 발명에 관한 반도체 장치의 제조 방법에 따르면, 다른 국면에서는, 우선 제1과 제2 주면을 갖는 반도체 기판을 준비한다. 그리고, 제1 주면에서부터 반도체 기판내 로 연장하도록 제1 도전형의 제1 불순물 영역을 형성한다. 제1 주면에 도달하도록 제1 불순물 영역 내에 선택적으로 제2 도전형의 제2 불순물 영역을 형성한다. 그리고, 제1 주면에 도달하도록 제2 불순물 영역 내에 선택적으로 제1 도전형의 제3 불순물 영역을 형성한다. 제2와 제3 불순물 영역의 쌍방과 접촉하도록 제1 주면에서부터 반도체 기판 내로 연장하고, 제1 불순물 영역 내에 저면을 갖는 트렌치를 형성한다. 이 트렌치 내에 게이트 절연층을 개재하여 게이트 전극을 형성한다. 제2 불순물 영역의 표면에, 전압 강하를 생기게 하기 위한 전압 강하 영역을 형성한다. 제3 불순물 영역의 표면상에서 전압 강하 영역 위로 연장하도록 제1 금속층을 형성한다. 제2 주면에서부터 반도체 기판 내로 연장하도록 제2 도전형의 제4 불순물 영역을 형성한다. 제4 불순물 영역의 표면상에 제2 금속층을 형성한다.
상기한 바와 같이, 본 발명에 관한 반도체 장치의 제조 방법의 다른 국면에서는, 제2 불순물 영역의 표면에 전압 강하 영역을 형성하고 있다. 이 전압 강하 영역으로서는, 예를 들면, 저농도의 불순물을 포함하는 폴리실리콘층이나, 쇼트키 접합부 등을 예로 들 수 있다. 이러한 전압 강하 영역을 형성함으로써, 온 전압이 저감된 반도체 장치를 얻을 수 있다. 또한, 상기한 1개의 국면과 같이, 제1 주면 상에 제1과 제2 금속층을 별도의 공정으로 형성할 필요가 없기 때문에, 상기한 1개의 국면의 경우와 비교해서 프로세스를 간략화하는 것도 가능해진다.
[발명의 구성 및 작용]
이하, 도 1 내지 도 32를 이용하여, 본 발명의 실시 형태에 관해서 설명한다.
[실시 형태 1]
우선, 도 1 내지 도7을 이용하여, 본 발명의 실시 형태 1에 관해서 설명한다.
도 1은 본 발명의 실시 형태 1에서의 n 채널 IGBT를 도시한 단면도이다.
도 1을 참조하여, 반도체 기판(14)의 제1 주면(14a)측에는 n 드리프트 영역(1)이 형성되어 있다. 또, 반도체 기판(14)은, 진성의 반도체 기판이라도 좋고, 복수층의 반도체층으로 구성되어도 좋다. 제1 주면(14a)에서부터 n 드리프트 영역(1)내로 연장하도록 p 베이스 영역(2)이 형성되어 있다. 이 p 베이스 영역(2)은 n 드리프트영역(1)의 표면에 선택적으로 형성된 것이기 때문에, n 드리프트 영역(1)이 제1 주면(14a)에 도달하는 부분도 있지만, 설명의 편의상 그 부분의 도시는 생략한다. 제1주면(14a)에서부터 p 베이스 영역(2)내로 연장하도록 n 에미터 영역(3)이 선택적으로 형성되어 있다. 한편, 반도체 기판(14)의 제2 주면(14b)측에는, p 콜렉터 영역(10)이 형성되어 있다.
제1 주면(14a)에서부터 n 에미터 영역(3)과 p 베이스 영역(2)을 관통하여 n 드리프트 영역(1)에 도달하도록 트렌치(4)가 형성되어 있다. 이 트렌치(4)의 측벽에 근접하는 p 베이스 영역(2)내의 영역이, 채널 형성 영역(2a)이 된다. 트렌치(4)내에 게이트 절연층(5)을 개재하여 게이트 전극(6)이 형성된다. 게이트 절연층(5)은 예를 들면 실리콘 산화막 등의 절연층으로 이루어지고, 게이트 전극(6)은, 예를 들면, 인도프의 폴리실리콘 등으로 이루어진다. 이 게이트 전극(6)을 덮도록 제1 주면(14a)상에는 절연층(7)이 형성된다. 이 절연층(7)에는, n 에미터 영역(3)의 일부 표면을 노출시키는 컨택트홀(7a, 7b)과, p 베이스 영역(2)의 일부 표면을 노출시키는 컨택트홀(7c)이 설치된다.
컨택트홀(7a, 7b)내에서부터 절연층(7)상으로 연장하도록 제1 금속 전극층(8a)이 형성되어 있다. 이 제1 금속 절연층(8a)를 덮도록 층간 절연층(13)이 형성되어 있다. 컨택트홀(7c)내에서부터 절연층(7) 및 층간 절연층(13)상으로 연장하도록 제2금속 전극층(8b)이 형성되어 있다. 제1 금속 전극층(8a)은 n 에미터 영역(3)과 오믹 접촉하고, 제2 금속 전극층(8b)는 p 베이스 영역(2)과 오믹 접촉하고 있다. 한편, p콜렉터 영역(10)과 오믹 접촉하도록 제2 주면(14b)상에는 제3 금속 전극층(11a)이 형성되어 있다.
상기한 구성에서, 제1과 제2 금속 전극층(8a, 8b)과 전기적으로 접속되도록 직류 전원 장치(12)가 설치된다. 이 직류 전원 장치(12)의 정극측(正極側)이 제2 금속 전극층(8b)에 접속되고, 부극측(負極側)이 제1 금속 전극층(8a)에 접속된다. 그것에 의하여, 제1 금속 전극층(8a)과 접속되는 n 에미터 영역(3)과, 제2 금속 전극층(8b)에 접속되는 p 베이스 영역(2) 사이에 소망의 크기의 전위차를 발생시키는 것이 가능해진다. 이 경우에, n 에미터 영역(3)과 p 베이스 영역(2) 사이의 pn 접합의 빌트인 전압 이하의 전위차를 발생시키도록 한다. 그것에 의하여, 래치업을 생기게 하는 일없이 IGBT의 온 전압을 저감하는 것이 가능해진다.
여기서, 직류 전원 장치(12)가 구체적인 설치 방법에 관해서 도 2를 이용하여 설명한다. 도 2는 직류 전원 장치(12)의 설치 방법의 일례를 도시한 사시도이다.
도 2를 참조하여, 세라믹 등으로 이루어지는 절연 기판(15) 상에 금속 전극판(16, 17, 18, 19, 20)이 각각 설치되어 있다. 금속 전극판(20)과 금속 전극판(16)은 전기적으로 접속되어 있고, 금속 전극판(20) 상에 상기한 IGBT(21)가 제3 금속 전극층(11a)를 밑으로 해서 접합되어 있다. 따라서, 금속 전극판(16)이 IGBT(21)의 p 콜렉터 영역(10)과 전기적으로 접속되게 된다. 금속 전극판(17)은 IGBT(21)의 게이트 전극(6)과 본딩 와이어(22)를 통해 전기적으로 접속된다. 또한, 금속 전극판(18)은 제1 금속 전극층(8a)과 본딩 와이어(22)를 개재하여 전기적으로 접속된다. 또한, 금속 전극판(19)은 본딩 와이어(22)를 개재하여 제2 금속 전극층(8b)과 접속된다. 그리고, 금속 전극판(18, 19)과 각각 전기적으로 접속되도록 절연 기판(15) 상에 직류전원 장치(12)가 설치된다.
다음에, 도 3 내지 도 7을 이용하여, 도 1에 도시되는 n 채널 IGBT의 제조방법에 대해서 설명한다. 도 3 내지 도 7은, 도 1에 도시되는 n 채널 IGBT의 제조공정의 제1 공정 내지 제5 공정을 도시한 단면도이다.
우선 도 3을 참조하여, 이온 주입법과 열확산법을 이용하여, n 드리프트 영역(1)내에 p 베이스 영역(2) 및 n 에미터 영역(3)이 형성된다. 다음에, 도 4에 도시된 바와 같이, 제1 주면(14a)에 이방성 에칭 처리를 실시함으로써, n 에미터 영역(3)과 p 베이스 영역(2)을 관통하는 트렌치(4)가 형성된다. 이 트렌치(4)의 폭은 약 1.0μm정도이고, 깊이는 약 10.0μm 정도이다.
다음에, 도 5를 참조하여, 트렌치(4)의 내표면과 제1 주면(14a)에 열산화 처리를 실시한다. 그것에 의하여, 트렌치(4)의 내표면과 제1 주면(14a) 상에 실리콘 산화막을 형성한다. 그리고, CVD (Chemical Vapor Deposition) 법을 이용하여, 트렌치(4) 내에 충전되도록 인도프의 폴리실리콘층을 퇴적한다. 그리고, 이 인도프의 폴리실리콘층을 패터닝함으로써 게이트 전극(6)이 형성된다. 이 게이트 전극(6)은, 트렌치(4)로부터 상측으로 돌출하도록 형성되는 것이 바람직하다. 그 후 상기한 실리콘 산화막을 패터닝함으로써, 게이트 절연층(5)이 형성된다.
다음에, CVD 법 등을 이용하여, 게이트 전극(6)을 덮도록 제1 주면(14a) 상에 절연층(7)을 형성한다. 그리고, 이 절연층(7)에 에칭 처리를 실시함으로써, n 에미터 영역(3)의 일부 표면을 노출시키는 컨택트홀(7a, 7b)을 각각 형성한다. 이 때, 절연층(7)에 게이트 전극(6)과 전기적으로 접속되는 도전층(도시하지 않음)을 형성하기 위한 개구부를 형성하더라도 좋다. 상기한 컨택트홀(7a, 7b) 내로부터 절연층(7)상에 연장하도록 제1 금속 전극층(8a)을 형성한다.
다음에, 도 7을 참조하여, 제1 금속 전극층(8a)를 소정 형상으로 패터닝한 후, 전면에 CVD 법 등을 이용하여, 층간 절연층(13)을 형성한다. 이 층간 절연층(13)을 소정 형상으로 패터닝한 후, p 베이스 영역(2) 상에 위치하는 절연층(7)에 에칭 처리를 실시한다. 그것에 의하여, 컨택트홀(7c)을 형성한다. 이 컨택트홀(7c) 내에서 층간 절연층(13) 상으로 연장하도록 제2 금속 전극층(8b)이 형성된다.
그 후, 제2 주면(14b) 측에 위치하는 반도체 기판(14) 내에 p 콜렉터 영역(10)을 형성하고,이 p 콜렉터 영역(10)과 오믹 접촉하도록 제2 주면(14b) 상에 제3 금속전극층(11a)이 형성된다. 그리고, 제1과 제2 금속 전극층(8a, 8b)과 전기적으로 접속되는 직류 전원 장치(12)가 형성된다. 이상의 공정을 거쳐서, 도 1에 도시되는 IGBT가 형성되게 된다.
[실시 형태 2]
다음에, 도 8 내지 도 17을 이용하여, 본 발명의 실시 형태 2에 대해서 설명한다. 도 8은 본 발명의 실시 형태 2에서의 n 채널 IGBT를 도시한 단면도이다.
도 8을 참조하여, 본 실시 형태 2에서는, 트렌치(4a, 4b, 4c, 4d)가 각각 간격을 두고 형성되어 있다. 트렌치(4a) 내에는 게이트 절연층(5a)를 개재하여 게이트 전극(6a)가 형성된다. 트렌치(4b) 내로부터 제1 주면(14a) 상을 경유하여 트렌치(4c)내로 연장하도록 게이트 절연층(5b)을 개재하여 게이트 전극(6b)가 형성된다. 또한, 트렌치(4d) 내에는 게이트 절연층(5c)을 개재하여 게이트 전극(6c)이 형성된다. p 베이스 영역(2)은 트렌치(4a, 4b) 사이에 형성되고, p 베이스 영역(2)의 표면에 n 에미터 영역(3)이 간격을 두고 형성된다.
트렌치(4b, 4c) 사이에는 n 드리프트 영역(1)이 연장하고 있고, 트렌치(4c, 4d) 사이에 p 형의 홀 인출 영역(26)이 제2 금속 전극층(8b)와 오믹 접촉하도록 형성된다. 이 홀 인출 영역(26)은, IGBT의 온 상태로부터 오프 상태의 스위칭 동작시에 홀을 인출하기 위한 영역이다. 이 홀 인출 영역(26)을 설치하므로써, 스위칭 동작시에서의 홀의 인출을 효율적으로 행하는 것이 가능해진다. 그것에 의하여, 스위칭 동작시의 전력 손실을 저감하는 것이 가능해진다. 또, 본 실시 형태에서는, 직류전원 장치(12)가 설치되기 때문에, 홀 인출 영역(26)을 형성했다고 해도 온 전압의 상승을 억제할 수 있다. 상기한 홀 인출 영역(26)에 포함되는 p 형의 불순물의 피크 농도는, 바람직하게는,1×1016cm-3이상 5×1021cm-3이하이다. 또한, 홀 인출영역(26)의 깊이 D는, 트렌치(4a) 내지 (4d) 보다도 작게 한다.
또한, 도 8에 도시된 바와 같이, 2개의 트렌치(4b,4c) 내로 연장하도록 게이트 전극(6b)를 형성함으로써, 트렌치(4b, 4c) 사이에서도, 온 동작시에 전자의 공급을 행하는 것이 가능해진다. 그것에 의하여, 상술한 실시 형태 1의 경우로부터도 더욱 온 전압을 저감하는 것이 가능해진다. 또, 본 실시 형태에서도, 상기한 실시 형태 1의 경우와 같이, 래치업의 발생을 저지하는 것은 가능하다.
다음에, 도 9 내지 도 16을 이용하여, 도 8에 도시되는 IGBT의 제조 방법에 대해서 설명한다. 도9 내지 도 16은, 도 8에 도시되는 IGBT의 제조 공정의 제1 공정 내지 제8 공정을 도시한 단면도이다.
우선 도 9를 참조하여, 이온 주입법과 열확산법을 이용하여, n 드리프트 영역(1)의 표면에 선택적으로 p 베이스 영역(2)과 n 에미터 영역(3)을 각각 형성한다. 다음에, 도 10에 도시된 바와 같이, 제1 주면(l4a)에 이방성 에칭 처리를 실시함으로써, 트렌치(4a, 4b, 4c, 4d)를 각각 형성한다.
다음에, 도 11에 도시된 바와 같이, 이온 주입법 및 열확산법을 이용하여, 트렌치(4c, 4d) 사이에 위치하는 n 드리프트 영역(1)의 표면에 p 형의 홀 인출 영역(26)을 형성한다. 다음에, 도 12에 도시된 바와 같이, 트렌치(4a) 내지 (4d)의 내표면과 제1 주면(14a)에 열산화 처리를 실시함으로써, 실리콘 산화막을 형성하고, 이 실리콘 산화막을 소정 형상으로 패터닝한다. 그것에 의하여, 게이트 절연층(5a, 5b, 5c)가 각각 형성된다. 다음에, CVD 법을 이용하여, 트렌치(4a) 내지 (4d) 내에 충전되도록 제1 주면(14a)상에 인도프의 폴리실리콘층을 형성한다. 이 폴리실리콘층을 소정 형상으로 패터닝함으로써, 게이트 전극(6a, 6b, 6c)이 각각 형성된다.
다음에, 상기한 게이트 전극(6a) 내지 (6c)를 덮도록 제1 주면(14a) 상에 절연층(7)을 형성한다. 그리고, 이 절연층(7)에 에칭 처리를 실시함으로써, 컨택트홀(7a, 7b, 7c, 7d)을 각각 형성한다. 다음에, 전면에 금속층을 퇴적하고, 이것을 소정 형상으로 패터닝한다. 그것에 의하여, 도 15에 도시된 바와 같이, 컨택트홀(7a, 7b)내에서 절연층(7) 위로 연장하도록 제1 금속 전극층(8a)을 형성한다.
다음에, 제1 금속 전극층(8a)를 덮도록 층간 절연층(13)을 형성하고, 이 층간절연층(13) 위에 금속층을 퇴적한다. 이 금속층을 소정 형상으로 패터닝함으로써, 제2 금속 전극층(8b)가 형성된다. 이 제2 금속 전극층(8b)는, p 베이스 영역(2)과 오믹 접촉함과 동시에, 홀 인출 영역(26)과도 오믹 접촉한다. 그 후는 상기한 실시 형태 1의 경우와 같은 공정을 거쳐서 도 8에 도시되는 IGBT가 형성되게 된다.
다음에, 도 17을 이용하여, 도 8에 도시되는 실시 형태 2에서의 IGBT의 변형예에 관해서 설명한다. 도 17은, 실시 형태 2에서의 IGBT의 변형예에서의 IGBT를 도시한 단면도이다.
도 17을 참조하여, 본 변형예에서의 IGBT와 도 8에 도시되는 IGBT에서 다른 것은, 홀 인출 영역(26)의 형성되어 있던 위치에, p 베이스 영역(2)과 n 에미터영역(3)이 형성되어 있는 점이다. 그 이 외의 구조에 관해서는 도 8에 도시되는 IGBT와 거의 동일하다.
이와 같이, 홀 인출 영역(26)이 형성되어 있던 장소에 p 베이스 영역(2)과 n 에미터 영역(3)을 형성함으로써, 도 8에 도시되는 실시 형태 2의 경우보다도 더욱 온 전압을 저감하는 것이 가능해진다. 또, 본 변형예의 사상은 후에 설명하는 실시형태 4 및 실시 형태 6에서의 IGBT에도 적용 가능하다. 이들의 경우에서도, 본 변형예의 경우와 동일한 효과가 얻어진다.
[실시 형태 3]
다음에, 도 18 내지 도 21을 이용하여, 본 발명의 실시 형태 3에 대해서 설명한다. 도 18은, 본 발명의 실시 형태 3에서의 IGBT를 도시한 단면도이다.
도 18을 참조하여, 본 실시 형태 3에서는, p 베이스 영역(2)의 표면 상에 저항층(24)이 형성된다. 이 저항층(24)은, 예를 들면, 논 도프 폴리실리콘 혹은 저농도의 인을 도프한 폴리실리콘 등에 의해 구성된다. 이 저항층(24)의 저항은, p 베이스영역(2)의 시트 저항보다도 크게 설정되는 것이 바람직하다. 그리고, 이 저항층(24)을 덮도록 제1 주면(14a) 상에 금속 전극층(8)이 형성된다. 이 금속 전극층(8)은, n 에미터 영역(3)과 오믹 접촉하고, 또한 p 베이스 영역(2)과는 저항층(24)을 개재하여 전기적으로 접속되게 된다. 그 외의 구조에 관해서는 실시 형태 1의 경우와 거의 동일하다.
상기한 바와 같이 저항층(24)을 설치하므로써, IGBT의 온 동작시에서의 p 베이스 영역(2)의 포텐셜을 n 에미터 영역(3) 보다도 높이는 것이 가능해진다. 그것에 의하여, 결과적으로 p 베이스 영역(2)과 n 에미터 영역(3)과의 사이의 pn 접합에 순바이어스를 인가할 수 있다. 그 결과, 상기한 실시 형태 1의 경우와 같이, IGBT의 온 전압을 저감하는 것이 가능해진다.
구체적으로는, 예를 들면 5μm×5μm 사이즈의 셀에서 전류 밀도 100A/cm2의 전류를 흘리는 경우, 저항층(24)의 저항을 약 2×103(Ω) 내지 약 2×105(Ω)로 하므로써, 최대로 약 0.17V 정도의 온 전압의 개선을 행하는 것이 가능해진다. 또, 상기한 저항층(24)에 의해서 생기는 전압 강하량은, p 베이스 영역(2)과 n 에미터 영역(3)과의 사이의 pn 접합의 빌트인 전압보다도 작아지도록 조정되는 것이 바람직하다. 그것에 의하여, 래치업을 회피할 수 있다.
다음에, 도 19 내지 도 21을 이용하여, 실시 형태 3에서의 IGBT의 제조 방법에 대해서 설명한다. 도 19 내지 도 21은, 실시 형태 3에서의 IGBT의 제조 공정의 특징적인 제1 공정 내지 제3 공정을 도시한 단면도이다.
우선 도 19를 참조하여, 상기한 실시 형태 1과 같은 공정을 거쳐서 게이트 전극(6)까지를 형성한다. 다음에, 상기한 실시 형태 1의 경우와 같은 방법으로 절연층(7)을 형성하고, 이 절연층(7)을 소정 형상으로 패터닝한다. 이 때, n 에미터 영역(3)사이에 위치하는 p 베이스 영역(2)의 표면 전면을 노출시키도록 절연층(7)을 패터닝한다.
다음에, CVD 법 등을 이용하여, 인도프의 폴리실리콘층을 제1 주면(14a) 상에 퇴적한 후, 이 폴리실리콘층을 소정 형상으로 패터닝한다. 그것에 의하여, 도 21에 도시된 바와 같이, p 베이스 영역(2)의 표면 상에서 n 에미터 영역(3)의 일부 표면상으로 연장하도록 저항층(24)이 형성된다.
그 후, 저항층(24)과 n 에미터 영역(3)을 덮도록 금속 전극층(8)을 형성한다.
그 후는 상기한 실시 형태 1의 경우와 같은 공정을 거쳐서 도 18에 도시되는 IGBT가 형성되게 된다.
[실시 형태 4]
다음에, 도 22 내지 도 25를 이용하여, 이 발명의 실시 형태 4에 대해서 설명한다. 도 22는 본 발명의 실시 형태 4에서의 IGBT를 도시한 단면도이다.
도 22를 참조하여, 본 실시 형태 4에서의 IGBT는, 상기한 실시 형태 3의 사상과 실시 형태 2의 사상을 조합한 것이다. 즉, 트렌치(4a, 4b, 4c, 4d)가 각각 간격을 두고 형성되고, 트렌치(4b) 내에서 트렌치(4c) 내로 연장하도록 게이트 절연층(5b)과 게이트 전극(6b)이 형성되어 있다. p 베이스 영역(2)은 트렌치(4a)와 트렌치(4b)와의 사이에 형성되고, 트렌치(4c)와 트렌치(4d)와의 사이에는 홀 인출 영역(26)이 형성된다. 그리고, p 베이스 영역(2)의 표면 상에 저항층(24)이 형성되고, 홀 인출 영역(26)의 표면 상에도 저항층(24a)가 형성된다. 그리고, 이 저항층(24, 24a)과 n 에미터 영역(3)을 덮도록 금속 전극층(8)이 형성된다. 그 이외의 구조에 관해서는 상기한 실시 형태 2와 거의 동일하다. 또, 저항층(24a)는 생략 가능하다.
상기한 바와 같이, 저항층(24)을 설치하므로써, 실시 형태 3의 경우와 같이,
IGBT의 온 전압을 저감하는 것이 가능해진다. 한편, 홀 인출 영역(26)을 설치하므로써, 스위칭 동작시의 전력 손실을 저감하는 것이 가능해진다. 또한, 게이트 전극(6b)이 트렌치(4b) 내로부터 트렌치(4c) 내로 연장하기 때문에, 실시 형태 2의 경우와 같이, 온 전압을 더욱 저감하는 것이 가능해진다.
다음에, 도 23 내지 도 25를 이용하여, 상기한 실시 형태 4에서의 IGBT의 제조 방법에 대해서 설명한다.
우선, 도 23을 참조하여, 상기한 실시 형태 2와 같은 공정을 거쳐서 게이트전극(6a, 6b, 6c)까지를 형성한다. 다음에, 이 게이트 전극(6a, 6b, 6c)을 덮도록 절연층(7)을 형성하고, 이 절연층(7)을 패터닝한다. 그것에 의하여, p 베이스 영역(2)의 표면과 n 에미터 영역(3)의 일부 표면을 노출시키는 컨택트홀(7a)과, 홀 인출 영역(26)의 일부 표면을 노출시키는 컨택트홀(7b)을 각각 형성한다.
다음에, 도 24에 도시된 바와 같이, CVD 법 등을 이용하여 인도프의 폴리실리콘층을 전면에 퇴적한 후, 이 폴리실리콘층을 소정 형상으로 패터닝한다. 그것에 의하여, p 베이스 영역(2)의 표면 상으로부터 n 에미터 영역(3)의 일부 표면 상으로 연장하도록 저항층(24)을 형성하고, 동시에 홀 인출 영역(26)의 일부 표면 상에 저항층(24a)을 형성한다.
다음에, 도 25를 참조하여, 저항층(24, 24a)을 덮도록 제1 주면(14a) 상에 금속 전극층(8)을 형성한다. 그 이후는 상기한 실시 형태 2의 경우와 같은 공정을 거쳐서 도 22에 도시되는 IGBT가 형성되게 된다.
[실시 형태 5]
다음에, 도 26 내지 도 28을 이용하여, 본 발명의 실시 형태 5에 대해서 설명한다. 도 26은 이 발명의 실시 형태 5에서의 IGBT를 도시한 단면도이다.
도 26을 참조하면, 본 실시 형태에서는, p 베이스 영역(2)의 표면에 쇼트키 접합 영역(25)이 형성되어 있다. 이 쇼트키 접합 영역(25)은, 예를 들면, 금속 전극층(8)과 p 베이스 영역(2)의 컨택트부에서의 p 베이스 영역(2)의 불순물 농도를 낮게 유지함으로써 형성할 수 있다. n 에미터 영역(3)은 고농도의 n 형의 불순물(예를들면 1019cm-3이상)을 포함하고 있기 때문에, 금속 전극층(8)과는 오믹 접촉 가능하다. 그러나, p 베이스 영역(2)과 금속 전극층(8)과의 접촉 부분에서의 p 형의 불순물의 농도를 낮게 설정함으로써 금속 전극층(8)과 p 베이스 영역(2)과의 접촉부에 에너지 장벽을 발생시킬 수 있다. 그것에 의하여, 결과적으로, p 베이스 영역(2)과 금속 전극층(8)을 쇼트키 접합시키는 것이 가능해진다.
또한, 금속 전극층(8)의 재질로서, n 형의 불순물 영역에 대한 에너지 장벽의 높이가 p 형의 불순물 영역에 대한 에너지 장벽의 높이보다도 충분히 낮은 것을 선택하는 것도 생각할 수 있다. 그것에 의하여, p 베이스 영역(2)과 금속 전극층(8)과의 사이의 에너지 장벽을, 금속 전극층(8)과 n 에미터 영역(3)과의 사이의 에너지 장벽보다도 높게 하는 것이 가능해지고, 상기한 경우와 같이 쇼트키 접합 영역(25)을 형성할 수 있다.
또한, n 에미터 영역(3)과 p 베이스 영역(2)에 대하여 다른 전극 재료를 사용하는 것도 생각할 수 있다. 구체적으로는, 도 1에 도시된 바와 같이, 제1 금속 전극층(8a)과 제2 금속 전극층(8b)을 형성하고, 이 제1 금속 전극층(8a)과 제2 금속 전극층(8b)과의 재질을 다르게 한 것을 생각할 수 있다. 이 경우, 제1 금속 전극층(8a)으로서는 n 에미터 영역(3)에 대한 에너지 장벽이 될 수 있는 한 낮은 재질을 선택하고, 제2 금속 전극층(8b)로서는 p 베이스 영역(2)에 대한 에너지 장벽의 높이가 제1 금속 전극층(8a)의 경우보다도 높은 것을 이용한다. 그것에 의하여, 쇼트키 접합영역(25)이 형성 가능해진다. 또, 상기한 각 사상을 적절하게 조합하더라도 좋다.
상기한 바와 같은 쇼트키 접합 영역(25)을 설치하므로써, 상술의 실시 형태 3의 경우와 같이 쇼트키 접합 영역(25) 내에서 전압 강하를 발생시킬 수 있고, IGBT의 온 전압을 저감하는 것이 가능해진다. 또, 본 실시 형태 5라도, 실시 형태 3의경우와 같이, 쇼트키 접합 영역(25a)의 존재에 의해서 생기는 p 베이스 영역(2)과 n 에미터 영역(3)과의 사이의 전위차는, p 베이스 영역(2)과 n 에미터 영역(3)과의 사이의 pn 접합의 빌트인 전압 보다 작은 것이 바람직하다. 그것에 의하여, 래치업을 방지하는 것이 가능해진다.
다음에, 도 27 및 도 28을 이용하여, 본 실시 형태 5의 제조 방법에 대해서 설명한다. 도 27 및 도 28은 본 실시 형태 5에서의 IGBT의 제조 공정의 특징적인 제1 공정과 제2 공정을 도시한 단면도이다.
우선 도 27을 참조하여, 상기한 실시 형태 3의 경우와 같은 공정을 거쳐서 절연층(7)까지를 형성한다. 다음에, 도 28에 도시된 바와 같이, p 베이스 영역(2)의 표면에 쇼트키 접합 영역(25)을 형성한다. 이 쇼트키 접합 영역(25)의 형성 방법으로서는, 예를 들면, p 베이스 영역(2)의 표면의 농도 제어를 행하므로서 p 베이스 영역(2)의 표면에 포함되는 p 형의 불순물 농도를 낮게 유지하는 수법을 예로 들 수 있다. 구체적으로는, 금속 전극층(8)과의 컨택트를 위한 p 형의 불순물 도프량을 제어하거나 혹은 생략함으로써 행할 수 있다.
그 이후는, 상기한 실시 형태 3의 경우와 같은 공정을 거쳐서 도 26에 도시되는 IGBT가 형성되게 된다.
[실시 형태 6]
다음에, 도 29 내지 도 32를 이용하여, 이 발명의 실시 형태 6에 대해서 설명한다. 도 29는 본 발명의 실시 형태 6에서의 IGBT를 도시한 단면도이다.
도 29를 참조하면, 상술의 실시 형태 4에서의 IGBT와 다른 것은, p 베이스 영역(2)의 표면에 쇼트키 접합 영역(25)이 형성되고, 홀 인출 영역(26)의 표면에도 쇼트키 접합 영역(25a)가 형성되어 있는 점이다. 그 외의 구조에 관해서는 상술의 실시 형태 4의 경우와 거의 동일하다. 그것에 의하여, 실시 형태 4의 경우와 거의 동일한 효과가 얻어진다. 또, 쇼트키 접합 영역(25a)은 생략 가능하다.
다음에, 도 30 내지 도 32를 이용하여, 본 실시 형태 6의 제조 방법에 관해서 설명한다. 도 30 내지 도 32는, 이 실시 형태 6에서의 IGBT의 제조 공정에서의 특징적인 제1 공정 내지 제3 공정을 도시한 단면도이다.
우선 도 30을 참조하여, 상기한 실시 형태 4의 경우와 같은 공정을 거쳐서, 컨택트홀(7a, 7b) 까지를 형성한다. 다음에, 도 31을 참조하여, p 베이스 영역(2)의 표면과 홀 인출 영역(26)의 표면에 쇼트키 접합 영역(25, 25a)을 각각 형성한다. 이 형성 방법에 관해서는, 상술의 실시 형태 5의 경우와 동일하다. 그 후, 도 32에 도시된 바와 같이, 쇼트키 접합 영역(25,25a)을 덮도록 금속 전극층(8)을 형성한다. 그 후는, 상기한 실시 형태 4의 경우와 같은 공정을 거쳐서 도 29에 도시되는 IGBT가 형성되게 된다.
또, 상기한 각 실시 형태에서는, n 채널 IGBT에 본원 발명을 적용한 경우에 대해서 설명하였지만, p 채널 IGBT에 대해서도 본원 발명은 적용 가능하다. 또한, 도시는 생략하지만, 상기한 각 실시 형태의 특징 부분을 조합하는 것도 생각할 수 있다.
또한, 개시된 실시 형태는 모든 점에서 예시에 불과하며 제한적인 것은 아니다. 본 발명의 범위는 특허 청구의 범위에 의해서 표시되고, 특허 청구의 범위와 균등한 의미 및 범위 내에서의 모든 변경이 포함되는 것이 의도된다.
이상 설명한 바와 같이, 이 발명의 1개의 국면에서의 반도체 장치에서는, 순바이어스 수단이 설치되기 때문에, 통전시에, 제2와 제3 불순물 영역 사이의 pn 접합에 순바이어스를 제공하는 것이 가능해진다. 그것에 의하여, 통전시에서의 제3영역으로부터 제2 불순물 영역으로의 전자의 주입이 용이하게 행해지고, 반도체 장치의 온 전압을 저감하는 것이 가능해진다. 이 때, 순바이어스 수단에 의해 제2와 제3 불순물 영역 사이의 pn 접합에 제공되는 전압은, 그 제2와 제3 불순물 영역 사이의 pn 접합의 빌트인 전압보다도 작아지도록 조정되는 것이 바람직하다. 그것에 의하여, 래치업을 효과적으로 억제하는 것이 가능해진다.
본 발명에 관한 반도체 장치에 의하면, 다른 국면에서는, 제2 불순물 영역이 제1과 제2 트렌치 사이에 형성되고, 제2 트렌치와 간격을 두고 제3 트렌치가 설치된다. 그리고, 제2 트렌치 내에서 제3 트렌치 내로 연장하도록 게이트 전극이 형성되어 있다. 그것에 의하여, 제2와 제3 트렌치 사이에 위치하는 제1 불순물 영역의 표면에서도, 통전시에 전자를 공급하는 것이 가능해진다. 그것에 의하여, 상기한 1개의 국면의 경우보다도 더욱 온 전압을 저감하는 것이 가능해진다.
본 발명에 관한 반도체 장치의 제조 방법에 의하면, 1개의 국면에서는, 제2불순물 영역에 접속되는 제2 금속 전극층과, 제3 불순물 영역에 접속되는 제1 금속 전극층을 별도의 공정으로 형성하고, 각각 절연 분리하고 있다. 그것에 의하여, 제1과 제2 금속 전극층에 각각 전기적으로 접속되는 직류 전원 장치를, 제1과 제2 금속 전극층간에 설치하는 것이 가능해진다. 그것에 의하여, 통전시의 온 전압을 저감가능한 반도체 장치가 얻어진다.
본 발명에 관한 반도체 장치의 제조 방법에 의하면, 다른 국면에서는, 제2 불순물 영역의 표면에 전압 강하 영역을 형성한다. 그리고, 이 전압 강하 영역과 제3불순물 영역 상으로 연장하도록 제1 금속층을 형성한다. 그것에 의하여, 통전시에, 상기한 전압 강하 영역에 의해서 전압 강하를 일으킬 수 있고, 제2와 제3 불순물 영역의 사이의 pn 접합에 순바이어스를 인가하는 것이 가능해진다. 그 결과, 온 전압이 저감 가능한 반도체 장치가 얻어진다. 또한, 본 국면의 경우에는, 상기한 1개의 국면의 경우와 다르고, 제1 주면 상에 2개의 금속층을 형성할 필요가 없어진다. 그것에 의하여, 상기한 1개의 국면의 경우보다도 제조 공정을 간략화하는 것이 가능해진다.

Claims (4)

  1. 대향하는 제1과 제2 주면(14a, 14b)을 갖고, 상기 제1과 제2 주면 사이에 흐르는 전류의 도통/차단을 제어하는 반도체 장치에 있어서, 상기 제1과 제2 주면을 갖는 반도체 기판(14)과, 상기 제1 주면(14a)으로부터 상기 반도체 기판 내로 연장하도록 형성된 제1 도전형의 제1 불순물 영역(1)과, 상기 제1 불순물 영역(1) 내에 선택적으로 형성된 제2 도전형의 제2 불순물 영역(2)과, 상기 제2 불순물 영역(2) 내에 선택적으로 형성된 제1 도전형의 제3 불순물 영역(3)과, 상기 제2와 제3 불순물 영역(2,3)의 양쪽과 접촉하도록 상기 제1 주면(14a)으로부터 상기 반도체 기판(14) 내로 연장하고, 상기 제1 불순물 영역(1) 내에 저면을 갖는 트렌치(4)와, 상기 트렌치(4) 내에 게이트 절연층(5)을 개재하여 형성된 게이트 전극(6)과, 통전시에 상기 제2와 제3 불순물 영역(2,3) 사이의 pn 접합에 순바이어스를 제공하기 위한 순바이어스 수단(12, 24, 25)과, 상기 제2 주면(14b)으로부터 상기 반도체 기판(14) 내로 연장하도록 형성된 제2 도전형의 제4 불순물 영역(10)을 구비하는 반도체 장치.
  2. 대향하는 제1과 제2 주면(14a, 14b)을 갖고, 상기 제1과 제2 주면 사이에 흐르는 전류의 도통/차단을 제어하는 반도체 장치에 있어서, 상기 제1과 제2 주면을 갖는 반도체 기판(14)과, 상기 제1 주면(14a)으로부터 상기 반도체 기판 내로 연장하도록 형성된 제1도전형의 제1 불순물 영역(1)과, 상기 제1 주면(14a)으로부터 상기 제1 불순물 영역(1) 내에 선택적으로 형성된 제2 도전형의 제2 불순물 영역(2)과, 상기 제1 주면(14a)으로부터 상기 제2 불순물 영역(2) 내에 선택적으로 형성된 제1 도전형의 제3 불순물 영역(3)과, 상기 제2와 제3 불순물 영역(2, 3)의 양쪽과 접촉하도록 상기 제1 주면(14a)으로부터 상기 반도체 기판 내로 연장하고, 상기 제1 불순물 영역(1) 내에 저면을 갖고, 또한 상기 제3 불순물 영역(3)의 양측에 형성된 제1과 제2의 트렌치(4a, 4b)와, 상기 제2의 트렌치(4b)에 대해서 상기 제1 트렌치(4a)와 반대측에 상기 제2 트렌치와 간격을 두고 형성되며, 상기 제1 주면(14a)으로부터 상기 반도체 기판 내로 연장하고, 상기 제1 불순물 영역(1) 내에 저면을 갖는 제3 트렌치(4c)와, 상기 제1 트렌치(4a) 내에 제1 게이트 절연층(5a)을 개재하여 형성된 제1 게이트 전극(6a)과, 상기 제2 트렌치 (4b) 내로부터 상기 제1 주면(14a) 위를 경유하여 상기 제3 트렌치(4c) 내로 연장하도록 제2 게이트 절연층(5b)을 개재하여 형성된 제2 게이트 전극(6b)과, 통전시에 상기 제2와 제3 불순물 영역(2, 3) 사이의 pn 접합에 순바이어스를 제공하기 위한 순바이어스 수단(12, 24, 25)과, 상기 제2 주면(14b)으로부터 상기 반도체 기판 내로 연장하도록 형성된 제2도전형의 제4 불순물 영역(10) 을 구비하는 반도체 장치.
  3. 대향하는 제1과 제2 주면(14a, 14b)을 갖고, 상기 제1과 제2 주면 사이에 흐르는 전류의 도통/차단올 제어하는 반도체 장치의 제조 방법에 있어서, 상기 제1과 제2 주면을 갖는 반도체 기판(14)을 준비하는 공정과, 상기 제1 주면(14a)으로부터 상기 반도체 기판 내로 연장하도록 제1 도전형의 제1 불순물 영역(1)을 형성하는 공정과, 상기 제1 주면(14a)에 도달하도록 상기 제1 불순물 영역(1) 내에 선택적으로제2 도전형의 제2 불순물 영역(2)을 형성하는 공정과, 상기 제1 주면(14a)에 도달하도록 상기 제2 불순물 영역(2) 내에 선택적으로 제1 도전형의 제3 불순물 영역(3)을 형성하는 공정과, 상기 제2와 제3 불순물 영역(2,3)의 양쪽에 접촉하도록 상기 제1 주면(14a)으로부터 상기 반도체 기판 내로 연장하고, 상기 제1 불순물 영역(1) 내에 저면을 갖는 트렌치(4)를 형성하는 공정과, 상기 트렌치(4) 내에 게이트 절연층(5)을 개재하여 게이트 전극(6)을 형성하는 공정과, 상기 제3 불순물 영역(3)의 표면 상에 제1 금속층(8a)를 형성하는 공정과, 상기 제1 금속층(8a)을 패터닝함으로써 상기 제2 불순물 영역(2)의 표면을 노출시키는 공정과, 패터닝된 상기 제1 금속층(8a)을 덮도록 절연층(13)을 형성하는 공정과, 상기 절연층(13) 위와 상기 제2 불순물 영역(2)의 표면 위에 제2 금속층(8b)을 형성하는 공정과, 상기 제2 주면(14b)으로부터 상기 반도체 기판 내로 연장하도록 제2 도전형의 제4 불순물 영역(10)을 형성하는 공정과, 상기 제4 불순물 영역(10) 표면 상에 제3 금속층(11a)을 형성하는 공정과, 상기 제1과 제2 금속층(8a, 8b)과 전기적으로 접속되도록 직류 전원 장치(12)를 설치하는 공정을 구비한 반도체 장치의 제조 방법.
  4. 대향하는 제1과 제2 주면(14a, 14b)을 갖고, 상기 제1과 제2 주면 사이에 흐르는 전류의 도통/차단을 제어하는 반도체 장치의 제조 방법에 있어서, 상기 제1과 제2 주면을 갖는 반도체 기판(14)을 준비하는 공정과, 상기 제1 주면(14a)으로부터 상기 반도체 기판 내로 연장하도록 제1 도전형의 제1 불순물 영역(1)을 형성하는 공정과, 상기 제1 주면(14a)에 도달하도록 상기 제1 불순물 영역 내에 선택적으로 제2 도전형의 제2 불순물 영역(2)을 형성하는 공정과, 상기 제1 주면(14a)에 도달하도록 상기 제2 불순물 영역(2) 내에 선택적으로제1 도전형의 제3 불순물 영역(3)을 형성하는 공정과, 상기 제2와 제3 불순물 영역(2, 3)의 양쪽과 접촉하도록 상기 제1 주면(14a)으로부터 상기 반도체 기판 내로 연장하고, 상기 제1 불순물 영역(1) 내에 저면을 갖는 트렌치(4)를 형성하는 공정과, 상기 트렌치(4) 내에 게이트 절연층(5)을 개재하여 게이트 전극(6)을 형성하는 공정과, 상기 제2 불순물 영역(2)의 표면에, 전압 강하를 발생시키게 하기 위한 전압 강하 영역(24,25)을 형성하는 공정과, 상기 제3 불순물 영역(3)의 표면 위로부터 상기 전압 강하 영역(24, 25) 표면위로 연장하도록 제1 금속층(8)을 형성하는 공정과, 상기 제2 주면(14b)으로부터 상기 반도체 기판 내로 연장하도록 제2 도전형의 제4 불순물 영역(10)을 형성하는 공정과, 상기 제4 불순물 영역(10)의 표면 위에 제2 금속층(11)을 형성하는 공정을 구비한 반도체 장치의 제조 방법.
KR1019970023851A 1996-06-11 1997-06-10 반도체 장치 및 그 제조 방법 KR100227177B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP8149261A JPH09331062A (ja) 1996-06-11 1996-06-11 半導体装置およびその製造方法
JP96-149261 1996-06-11

Publications (2)

Publication Number Publication Date
KR980006243A KR980006243A (ko) 1998-03-30
KR100227177B1 true KR100227177B1 (ko) 1999-10-15

Family

ID=15471387

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970023851A KR100227177B1 (ko) 1996-06-11 1997-06-10 반도체 장치 및 그 제조 방법

Country Status (5)

Country Link
US (1) US5773851A (ko)
JP (1) JPH09331062A (ko)
KR (1) KR100227177B1 (ko)
DE (1) DE19722441C2 (ko)
FR (1) FR2750799B1 (ko)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10335649A (ja) * 1997-05-27 1998-12-18 Mitsubishi Electric Corp 半導体装置およびその製造方法
DE19727676A1 (de) * 1997-06-30 1999-01-07 Asea Brown Boveri MOS gesteuertes Leistungshalbleiterbauelement
DE19808154A1 (de) * 1998-02-27 1999-09-02 Asea Brown Boveri Bipolartransistor mit isolierter Gateelektrode
CN1183603C (zh) 1998-02-27 2005-01-05 Abb瑞士控股有限公司 隔离栅双极型晶体管
JP3924975B2 (ja) * 1999-02-05 2007-06-06 富士電機デバイステクノロジー株式会社 トレンチ型絶縁ゲートバイポーラトランジスタ
US6238981B1 (en) * 1999-05-10 2001-05-29 Intersil Corporation Process for forming MOS-gated devices having self-aligned trenches
US6417554B1 (en) * 2000-04-27 2002-07-09 International Rectifier Corporation Latch free IGBT with schottky gate
JP4932088B2 (ja) * 2001-02-19 2012-05-16 ルネサスエレクトロニクス株式会社 絶縁ゲート型半導体装置の製造方法
US7652326B2 (en) 2003-05-20 2010-01-26 Fairchild Semiconductor Corporation Power semiconductor devices and methods of manufacture
JP4799829B2 (ja) * 2003-08-27 2011-10-26 三菱電機株式会社 絶縁ゲート型トランジスタ及びインバータ回路
CN103199017B (zh) * 2003-12-30 2016-08-03 飞兆半导体公司 形成掩埋导电层方法、材料厚度控制法、形成晶体管方法
JP5145665B2 (ja) * 2006-07-26 2013-02-20 富士電機株式会社 絶縁ゲート型バイポーラトランジスタ
JP2009135224A (ja) * 2007-11-29 2009-06-18 Sanyo Electric Co Ltd 絶縁ゲートバイポーラトランジスタ
US8174067B2 (en) 2008-12-08 2012-05-08 Fairchild Semiconductor Corporation Trench-based power semiconductor devices with increased breakdown voltage characteristics
US8432000B2 (en) 2010-06-18 2013-04-30 Fairchild Semiconductor Corporation Trench MOS barrier schottky rectifier with a planar surface using CMP techniques
US8872278B2 (en) 2011-10-25 2014-10-28 Fairchild Semiconductor Corporation Integrated gate runner and field implant termination for trench devices
EP4016638A1 (en) * 2020-12-21 2022-06-22 Hitachi Energy Switzerland AG Power semiconductor device with an insulated trench gate electrode
US11776955B2 (en) * 2021-04-15 2023-10-03 Renesas Electronics Corporation Semiconductor device

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3820677A1 (de) * 1987-07-13 1989-01-26 Bbc Brown Boveri & Cie Feldeffektgesteuertes, bipolares leistungshalbleiter-bauelement und verfahren zu dessen herstellung
US4961100A (en) * 1988-06-20 1990-10-02 General Electric Company Bidirectional field effect semiconductor device and circuit
US5554862A (en) * 1992-03-31 1996-09-10 Kabushiki Kaisha Toshiba Power semiconductor device
GB9313843D0 (en) * 1993-07-05 1993-08-18 Philips Electronics Uk Ltd A semiconductor device comprising an insulated gate field effect transistor
JPH0793434A (ja) * 1993-09-24 1995-04-07 Toshiba Kansai Syst Kaihatsu Kk 公金処理システム
JP3334290B2 (ja) * 1993-11-12 2002-10-15 株式会社デンソー 半導体装置
JP3481287B2 (ja) * 1994-02-24 2003-12-22 三菱電機株式会社 半導体装置の製造方法

Also Published As

Publication number Publication date
DE19722441C2 (de) 2001-11-15
DE19722441A1 (de) 1997-12-18
KR980006243A (ko) 1998-03-30
JPH09331062A (ja) 1997-12-22
US5773851A (en) 1998-06-30
FR2750799A1 (fr) 1998-01-09
FR2750799B1 (fr) 1999-08-13

Similar Documents

Publication Publication Date Title
KR100227177B1 (ko) 반도체 장치 및 그 제조 방법
US5304821A (en) MOS-gate-turnoff thyristor
JP3850054B2 (ja) 半導体装置
KR100485855B1 (ko) 반도체 장치 및 그 제조 방법
US4717940A (en) MIS controlled gate turn-off thyristor
US7932538B2 (en) Insulated gate bipolar transistor and method of fabricating the same
US5910664A (en) Emitter-switched transistor structures
JP6743955B2 (ja) 半導体集積回路の製造方法
KR100906555B1 (ko) 절연게이트 양극성 트랜지스터 및 그 제조방법
EP0616369B1 (en) MIS-type semiconductor device
JPH0758320A (ja) 絶縁ゲートバイポーラトランジスタ
KR100278526B1 (ko) 반도체 소자
EP0651442B1 (en) Intelligent power device
US5728593A (en) Power insulated-gate transistor having three terminals and a manufacturing method thereof
EP0761016B1 (en) Semiconductor device provided with an ligbt element
JPH07302897A (ja) 絶縁ゲート付きサイリスタ
JP2002261281A (ja) 絶縁ゲートバイポーラトランジスタの製造方法
JP4761011B2 (ja) サイリスタを有する半導体装置及びその製造方法
KR100266388B1 (ko) 반도체 장치 및 그 제조 방법
JP3692684B2 (ja) 絶縁ゲート型電界効果トランジスタ及びその製造方法
US6064080A (en) Semiconductor device
JP4471922B2 (ja) 半導体装置
KR100241055B1 (ko) 트렌치-게이트 수평형 절연게이트 바이폴라 트랜지스터
KR0133556B1 (ko) 수평형 절연게이트 바이폴라 트랜지스터
KR100218261B1 (ko) 모스 제어형 사이리스터 및 그 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20040723

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee