JPH10335649A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
- Publication number
- JPH10335649A JPH10335649A JP9136955A JP13695597A JPH10335649A JP H10335649 A JPH10335649 A JP H10335649A JP 9136955 A JP9136955 A JP 9136955A JP 13695597 A JP13695597 A JP 13695597A JP H10335649 A JPH10335649 A JP H10335649A
- Authority
- JP
- Japan
- Prior art keywords
- impurity region
- region
- forming
- main surface
- electrode layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 71
- 238000004519 manufacturing process Methods 0.000 title claims description 29
- 239000002184 metal Substances 0.000 claims abstract description 68
- 239000012535 impurity Substances 0.000 claims description 120
- 238000000034 method Methods 0.000 claims description 40
- 239000000758 substrate Substances 0.000 claims description 36
- 230000015572 biosynthetic process Effects 0.000 claims description 17
- 238000005520 cutting process Methods 0.000 claims description 6
- 238000000059 patterning Methods 0.000 claims description 4
- 239000010410 layer Substances 0.000 description 155
- 238000002347 injection Methods 0.000 description 8
- 239000007924 injection Substances 0.000 description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 8
- 229920005591 polysilicon Polymers 0.000 description 8
- 239000011229 interlayer Substances 0.000 description 7
- 230000004888 barrier function Effects 0.000 description 6
- 239000000969 carrier Substances 0.000 description 5
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 238000003860 storage Methods 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 238000009434 installation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000007935 neutral effect Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
- H01L29/66333—Vertical insulated gate bipolar transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】
【課題】 ＩＧＢＴのオン電圧を低減する。
【解決手段】 ｎドリフト領域１内に形成されたｐベー
ス領域２と電気的に接続される第１の金属電極層８ａが
形成される。ｐベース領域２内に形成されるｎエミッタ
領域３と電気的に接続される第２の金属電極層８ｂが形
成される。第１と第２の金属電極層８ａ，８ｂと電気的
に接続されるように直流電源装置１２が設置される。こ
の直流電源装置１２が、ｎエミッタ領域３とｐベース領
域２との間のｐｎ接合に順バイアスを与える手段として
機能する。
ス領域２と電気的に接続される第１の金属電極層８ａが
形成される。ｐベース領域２内に形成されるｎエミッタ
領域３と電気的に接続される第２の金属電極層８ｂが形
成される。第１と第２の金属電極層８ａ，８ｂと電気的
に接続されるように直流電源装置１２が設置される。こ
の直流電源装置１２が、ｎエミッタ領域３とｐベース領
域２との間のｐｎ接合に順バイアスを与える手段として
機能する。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置およ
びその製造方法に関し、特に、平面ゲート構造を持つ縦
型の絶縁ゲート型バイポーラトランジスタ（Insulated
Gate Bipolar Transistor ）（以下単に「ＩＧＢＴ」と
略記する）に関するものである。
びその製造方法に関し、特に、平面ゲート構造を持つ縦
型の絶縁ゲート型バイポーラトランジスタ（Insulated
Gate Bipolar Transistor ）（以下単に「ＩＧＢＴ」と
略記する）に関するものである。
【０００２】
【従来の技術】一般に、ＩＧＢＴは、モータの制御ある
いはインバータ等のスイッチング用素子として広く用い
られている。ＩＧＢＴは、バイポーラトランジスタの低
飽和電圧特性とＭＯＳＦＥＴの高速スイッチング性とを
兼ね備えた電圧駆動素子であり、駆動電力および電力変
換時の損失が少ない特徴を持っている。チップ表面に形
成されるＭＯＳＦＥＴの微細化とその集積度の向上によ
る低オン電圧化が可能なデバイス構造であることから、
近年、その用途が拡大している。
いはインバータ等のスイッチング用素子として広く用い
られている。ＩＧＢＴは、バイポーラトランジスタの低
飽和電圧特性とＭＯＳＦＥＴの高速スイッチング性とを
兼ね備えた電圧駆動素子であり、駆動電力および電力変
換時の損失が少ない特徴を持っている。チップ表面に形
成されるＭＯＳＦＥＴの微細化とその集積度の向上によ
る低オン電圧化が可能なデバイス構造であることから、
近年、その用途が拡大している。
【０００３】ここで、従来のＩＧＢＴの一例として平面
ゲート構造を持つ縦型ＩＧＢＴを挙げ、その構造につい
て以下に説明する。図１５は、従来の平面ゲート構造の
ｎチャネルＩＧＢＴの断面図である。
ゲート構造を持つ縦型ＩＧＢＴを挙げ、その構造につい
て以下に説明する。図１５は、従来の平面ゲート構造の
ｎチャネルＩＧＢＴの断面図である。
【０００４】図１５を参照して、半導体基板１４の第１
の主面１４ａ側にｎドリフト領域１が形成され、このｎ
ドリフト領域１内に選択的にｐベース領域２が形成され
ている。ｐベース領域２内には選択的にｎエミッタ領域
３が形成される。ｎドリフト領域１とｎエミッタ領域３
とに挟まれ、かつｐベース領域２内に位置し第１の主面
１４ａに達する領域４をチャネル形成領域と称する。こ
のチャネル形成領域４を覆うように第１の主面１４ａ上
にゲート絶縁層５が形成される。このゲート絶縁層５
は、ｎエミッタ領域３上からｎドリフト領域１上へと延
在している。
の主面１４ａ側にｎドリフト領域１が形成され、このｎ
ドリフト領域１内に選択的にｐベース領域２が形成され
ている。ｐベース領域２内には選択的にｎエミッタ領域
３が形成される。ｎドリフト領域１とｎエミッタ領域３
とに挟まれ、かつｐベース領域２内に位置し第１の主面
１４ａに達する領域４をチャネル形成領域と称する。こ
のチャネル形成領域４を覆うように第１の主面１４ａ上
にゲート絶縁層５が形成される。このゲート絶縁層５
は、ｎエミッタ領域３上からｎドリフト領域１上へと延
在している。
【０００５】ｐベース領域２とｎエミッタ領域３とは、
金属電極層（エミッタ電極）８によって短絡した状態と
なっている。ｐベース領域２と金属電極層８およびｎエ
ミッタ領域３と金属電極層８は、オーミック接触してい
る。また、半導体基板１４の第２の主面１４ｂ側にはｐ
コレクタ領域１０が形成される。このｐコレクタ領域１
０とオーミック接触するように第２の主面１４ｂ上には
金属電極層（コレクタ電極）１１が形成される。
金属電極層（エミッタ電極）８によって短絡した状態と
なっている。ｐベース領域２と金属電極層８およびｎエ
ミッタ領域３と金属電極層８は、オーミック接触してい
る。また、半導体基板１４の第２の主面１４ｂ側にはｐ
コレクタ領域１０が形成される。このｐコレクタ領域１
０とオーミック接触するように第２の主面１４ｂ上には
金属電極層（コレクタ電極）１１が形成される。
【０００６】次に、上記の構造を有するｎチャネルＩＧ
ＢＴの動作原理について説明する。なお、以下の説明で
は、遮断（オフ）状態から導通（オン）状態に至る過
程、定常状態、オン状態からオフ状態に至る過程、オフ
状態の４つの過程に分けて説明する。
ＢＴの動作原理について説明する。なお、以下の説明で
は、遮断（オフ）状態から導通（オン）状態に至る過
程、定常状態、オン状態からオフ状態に至る過程、オフ
状態の４つの過程に分けて説明する。
【０００７】〈１〉オフ状態からオン状態に至る過程 エミッタ電極８に対してコレクタ電極１１に相対的に正
の電圧を印加した状態でゲート電極６に正（＋）電圧を
印加する。それにより、ｐベース領域２内に位置するチ
ャネル形成領域４に、ｎ型に反転したｎチャネルが形成
される。このｎチャネルを通じて、キャリアの１つであ
る電子が、ｎエミッタ領域３からｎドリフト領域１内に
注入され、ｐコレクタ領域１０へ向かって流れる。電子
がｐコレクタ領域１０に達すると、ｐコレクタ領域１０
からｎドリフト領域１へ、キャリアの１つである正孔が
注入される。正孔は、相対的に負の電圧が印加されてい
るｎエミッタ領域３に向かって流れ、上記のｎチャネル
がｎドリフト領域１と接している所へ到達する。この過
程を蓄積（ストレージ）過程と称し、この過程に要する
時間をターンオン遅れ時間（ｔｄ（ｏｎ））という。こ
の過程での電力損失は極めて小さくほとんど無視でき
る。
の電圧を印加した状態でゲート電極６に正（＋）電圧を
印加する。それにより、ｐベース領域２内に位置するチ
ャネル形成領域４に、ｎ型に反転したｎチャネルが形成
される。このｎチャネルを通じて、キャリアの１つであ
る電子が、ｎエミッタ領域３からｎドリフト領域１内に
注入され、ｐコレクタ領域１０へ向かって流れる。電子
がｐコレクタ領域１０に達すると、ｐコレクタ領域１０
からｎドリフト領域１へ、キャリアの１つである正孔が
注入される。正孔は、相対的に負の電圧が印加されてい
るｎエミッタ領域３に向かって流れ、上記のｎチャネル
がｎドリフト領域１と接している所へ到達する。この過
程を蓄積（ストレージ）過程と称し、この過程に要する
時間をターンオン遅れ時間（ｔｄ（ｏｎ））という。こ
の過程での電力損失は極めて小さくほとんど無視でき
る。
【０００８】その後、エミッタ電極８とコレクタ電極１
１間に印加されている電位差に応じて十分なキャリアが
蓄積され、電子−正孔対による導電率変調（conductivi
ty modulation ）と呼ばれる低抵抗状態が出現する。そ
れにより、ターンオン動作が完了する。この過程をライ
ズ（ｒｉｓｅ）過程と言い、この過程に要する時間をラ
イズ時間（ｔ（ｒｉｓｅ））という。この過程での電力
損失は比較的大きい。
１間に印加されている電位差に応じて十分なキャリアが
蓄積され、電子−正孔対による導電率変調（conductivi
ty modulation ）と呼ばれる低抵抗状態が出現する。そ
れにより、ターンオン動作が完了する。この過程をライ
ズ（ｒｉｓｅ）過程と言い、この過程に要する時間をラ
イズ時間（ｔ（ｒｉｓｅ））という。この過程での電力
損失は比較的大きい。
【０００９】〈２〉定常状態 ターンオン完了後の定常状態をオン状態と言い、電流が
１００Ａ／ｃｍ2 流れたときの電圧をオン電圧と呼ぶこ
ととする。この状態での電力損失をオン損失または定常
損失と言い、抵抗成分によって発生する順方向の電圧降
下と通電電流の積で表わされる。オン状態での電力損失
は一般に極めて大きい。オン状態での抵抗成分は、素子
の電流経路すなわちエミッタ電極８とコレクタ電極１１
間に存在する各抵抗成分の和で決定される。図１６は、
図１５に示されるＩＧＢＴの断面図に素子の電流経路を
併わせて記入した図である。
１００Ａ／ｃｍ2 流れたときの電圧をオン電圧と呼ぶこ
ととする。この状態での電力損失をオン損失または定常
損失と言い、抵抗成分によって発生する順方向の電圧降
下と通電電流の積で表わされる。オン状態での電力損失
は一般に極めて大きい。オン状態での抵抗成分は、素子
の電流経路すなわちエミッタ電極８とコレクタ電極１１
間に存在する各抵抗成分の和で決定される。図１６は、
図１５に示されるＩＧＢＴの断面図に素子の電流経路を
併わせて記入した図である。
【００１０】図１６を参照して、この図においてＣ，Ｅ
およびＧは、それぞれコレクタ，エミッタおよびゲート
の各電極の端子である。また、Ｉｃは、ＩＧＢＴのコレ
クタ電流、Ｉｈは、ｎドリフト領域１からｐベース領域
２に流入するホール電流、Ｉｅは、ｎドリフト領域１か
らチャネル形成領域４を通じてｎエミッタ領域３に流入
するエレクトロン電流を示している。この図１６に示さ
れるように、オン電圧に影響を及ぼす全抵抗成分Ｒは、
下記の式で表わされる。
およびＧは、それぞれコレクタ，エミッタおよびゲート
の各電極の端子である。また、Ｉｃは、ＩＧＢＴのコレ
クタ電流、Ｉｈは、ｎドリフト領域１からｐベース領域
２に流入するホール電流、Ｉｅは、ｎドリフト領域１か
らチャネル形成領域４を通じてｎエミッタ領域３に流入
するエレクトロン電流を示している。この図１６に示さ
れるように、オン電圧に影響を及ぼす全抵抗成分Ｒは、
下記の式で表わされる。
【００１１】Ｒ＝Ｒｃｎ＋Ｒｎ＋Ｒｃｈ＋Ｒａ＋ＲJFET
＋Ｒｄ＋Ｒｄｉｏｄｅ＋Ｒｓ＋Ｒｃｐ ここで、Ｒｃｎはｎエミッタ領域３と金属電極層８との
コンタクト抵抗、Ｒｎはｎエミッタ領域３の抵抗、Ｒｃ
ｈはチャネルの抵抗、Ｒａは蓄積層の抵抗、Ｒ JFETはＪ
ＦＥＴ（Ｊｕｎｃｔｉｏｎ−ＦＥＴ）効果による抵抗成
分、Ｒｄはｎドリフト領域１の抵抗、Ｒｄｉｏｄｅはｐ
コレクタ領域１０とｎドリフト領域１間のダイオードの
順方向の電圧降下、Ｒｓはｐコレクタ領域１０の抵抗、
Ｒｃｐはｐコレクタ領域１０と金属電極層１１とのコン
タクト抵抗である。
＋Ｒｄ＋Ｒｄｉｏｄｅ＋Ｒｓ＋Ｒｃｐ ここで、Ｒｃｎはｎエミッタ領域３と金属電極層８との
コンタクト抵抗、Ｒｎはｎエミッタ領域３の抵抗、Ｒｃ
ｈはチャネルの抵抗、Ｒａは蓄積層の抵抗、Ｒ JFETはＪ
ＦＥＴ（Ｊｕｎｃｔｉｏｎ−ＦＥＴ）効果による抵抗成
分、Ｒｄはｎドリフト領域１の抵抗、Ｒｄｉｏｄｅはｐ
コレクタ領域１０とｎドリフト領域１間のダイオードの
順方向の電圧降下、Ｒｓはｐコレクタ領域１０の抵抗、
Ｒｃｐはｐコレクタ領域１０と金属電極層１１とのコン
タクト抵抗である。
【００１２】〈３〉オン状態からオフ状態に至る過程 オフ状態は、ゲート電極６にたとえば負（−）電圧等の
しきい値電圧以下の電圧を印加することによって実現さ
れる。ゲート電極６の電位をしきい値電圧以下とする
と、オン状態で形成されていたｎチャネルが消滅する。
そのため、ｎエミッタ領域３からｎドリフト領域１への
電子の供給が停止される。この過程を蓄積（ストレー
ジ）過程と言い、これに要する時間をストレージ時間ま
たはターンオフ遅れ時間（ｔｄ（ｏｆｆ））という。こ
の間の電力損失は極めて小さく無視できる。電子の供給
が停止されることにより、電子密度がｎエミッタ領域３
近傍から徐々に減少し始める。それに伴い、電気的中性
条件を保つためにｎドリフト領域１に注入されていた正
孔も減少し始める。
しきい値電圧以下の電圧を印加することによって実現さ
れる。ゲート電極６の電位をしきい値電圧以下とする
と、オン状態で形成されていたｎチャネルが消滅する。
そのため、ｎエミッタ領域３からｎドリフト領域１への
電子の供給が停止される。この過程を蓄積（ストレー
ジ）過程と言い、これに要する時間をストレージ時間ま
たはターンオフ遅れ時間（ｔｄ（ｏｆｆ））という。こ
の間の電力損失は極めて小さく無視できる。電子の供給
が停止されることにより、電子密度がｎエミッタ領域３
近傍から徐々に減少し始める。それに伴い、電気的中性
条件を保つためにｎドリフト領域１に注入されていた正
孔も減少し始める。
【００１３】一方、ｐベース領域２とｎドリフト領域１
とは逆バイアスされているため、ｐベース領域２とｎド
リフト領域１の界面では空乏層が広がり始める。この空
乏層は、コレクタ電極１１とエミッタ電極８との間に印
加される電圧に応じた厚みを有する。この過程をフォー
ル過程、これに要する時間をフォール時間、この過程で
の電力損失をフォール損失という。この期間の電力損失
は、ターンオン損失および定常損失と同等以上に大き
い。その後、前述の空乏化領域の外のキャリアのうち正
孔は空乏化領域を通過し、ｎエミッタ領域３と電気的に
短絡しているｐベース領域２の高濃度部分であるｐ+ コ
ンタクト領域を通って金属電極層８に到達する。このよ
うにしてキャリアがすべて消失することによりターンオ
フが完了する。この過程をテール過程、これに要する時
間をテール時間（ｔ（ｔａｉｌ））と言い、この過程で
の電力損失をテール損失という。この間の電力損失は極
めて大きい。
とは逆バイアスされているため、ｐベース領域２とｎド
リフト領域１の界面では空乏層が広がり始める。この空
乏層は、コレクタ電極１１とエミッタ電極８との間に印
加される電圧に応じた厚みを有する。この過程をフォー
ル過程、これに要する時間をフォール時間、この過程で
の電力損失をフォール損失という。この期間の電力損失
は、ターンオン損失および定常損失と同等以上に大き
い。その後、前述の空乏化領域の外のキャリアのうち正
孔は空乏化領域を通過し、ｎエミッタ領域３と電気的に
短絡しているｐベース領域２の高濃度部分であるｐ+ コ
ンタクト領域を通って金属電極層８に到達する。このよ
うにしてキャリアがすべて消失することによりターンオ
フが完了する。この過程をテール過程、これに要する時
間をテール時間（ｔ（ｔａｉｌ））と言い、この過程で
の電力損失をテール損失という。この間の電力損失は極
めて大きい。
【００１４】〈４〉オフ状態 ターンオフ完了後の定常状態をオフ状態という。この状
態でのリーク電流と、コレクタ電極１１とエミッタ電極
８間の電圧の積によって発生する電力損失は、通常他の
電力損失に比べて著しく小さく無視できる程度である。
態でのリーク電流と、コレクタ電極１１とエミッタ電極
８間の電圧の積によって発生する電力損失は、通常他の
電力損失に比べて著しく小さく無視できる程度である。
【００１５】
【発明が解決しようとする課題】以上述べたように、従
来のＩＧＢＴの通電／遮断の各工程においては、さまざ
まな電力損失が生じるが、ＩＧＢＴを高性能化するため
には、これらの損失のうちいずれか１つでも低減できる
ことが望ましい。そこで、本願の発明者らは、他の損失
と比べて極めて大きい値であるオン状態での電力損失に
着目した。このオン状態での電力損失を低減するには、
オン電圧を低減すればよい。
来のＩＧＢＴの通電／遮断の各工程においては、さまざ
まな電力損失が生じるが、ＩＧＢＴを高性能化するため
には、これらの損失のうちいずれか１つでも低減できる
ことが望ましい。そこで、本願の発明者らは、他の損失
と比べて極めて大きい値であるオン状態での電力損失に
着目した。このオン状態での電力損失を低減するには、
オン電圧を低減すればよい。
【００１６】図１５に示される従来の平面ゲート型ＩＧ
ＢＴでは、ＩＧＢＴを微細化することによりオン電圧を
幾分か低減することが可能となる。それは、微細化によ
りＩＧＢＴの各要素が図１６における横方向に主に縮小
され、その結果抵抗成分が低減されると考えられるから
である。しかしながら、微細化には限度があり、十分に
オン電圧を低減することは困難であった。
ＢＴでは、ＩＧＢＴを微細化することによりオン電圧を
幾分か低減することが可能となる。それは、微細化によ
りＩＧＢＴの各要素が図１６における横方向に主に縮小
され、その結果抵抗成分が低減されると考えられるから
である。しかしながら、微細化には限度があり、十分に
オン電圧を低減することは困難であった。
【００１７】一方、オン電圧を低減する他の手法として
ｐベース領域２の濃度を低くすることが考えられる。し
かしながら、ｐベース領域２の濃度を低くすることによ
りラッチアップ現象が起こることが懸念される。ラッチ
アップ現象とは、ｎドリフト領域１からｐベース領域２
へ正孔電流Ｉｈが流れた際の電圧降下がｎエミッタ領域
３とｐベース領域２とｎドリフト領域１とで構成される
ｎｐｎバイポーラトランジスタのビルトイン電圧よりも
大きくなった場合に、ｎエミッタ領域３からｐベース領
域２へ電子が直接注入される現象をいう。このラッチア
ップが一旦起こると、ゲート電極６に印加する電圧によ
ってＩＧＢＴに流れる電流を制御できなくなりＩＧＢＴ
が破壊されることがある。
ｐベース領域２の濃度を低くすることが考えられる。し
かしながら、ｐベース領域２の濃度を低くすることによ
りラッチアップ現象が起こることが懸念される。ラッチ
アップ現象とは、ｎドリフト領域１からｐベース領域２
へ正孔電流Ｉｈが流れた際の電圧降下がｎエミッタ領域
３とｐベース領域２とｎドリフト領域１とで構成される
ｎｐｎバイポーラトランジスタのビルトイン電圧よりも
大きくなった場合に、ｎエミッタ領域３からｐベース領
域２へ電子が直接注入される現象をいう。このラッチア
ップが一旦起こると、ゲート電極６に印加する電圧によ
ってＩＧＢＴに流れる電流を制御できなくなりＩＧＢＴ
が破壊されることがある。
【００１８】以上のように、従来の半導体装置では、ラ
ッチアップ現象を起こさせることなくオン電圧を低減す
ることは困難であった。この発明は、上記のような課題
を解決するためになされたものである。この発明の目的
は、ラッチアップを起こさせることなくオン電圧を効果
的に低減することが可能となる半導体装置およびその製
造方法を提供することにある。
ッチアップ現象を起こさせることなくオン電圧を低減す
ることは困難であった。この発明は、上記のような課題
を解決するためになされたものである。この発明の目的
は、ラッチアップを起こさせることなくオン電圧を効果
的に低減することが可能となる半導体装置およびその製
造方法を提供することにある。
【００１９】
【課題を解決するための手段】この発明に係る半導体装
置は、対向する第１と第２の主面を有し、この第１と第
２の主面間で流れる電流を導通／遮断する構造を持つも
のである。そして、この発明に係る半導体装置は、第１
と第２の主面を有する半導体基板と、第１導電型（たと
えばｎ型）の第１の不純物領域と、第２導電型（たとえ
ばｐ型）の第２の不純物領域と、第１導電型の第３の不
純物領域と、チャネル形成領域と、ゲート絶縁層と、ゲ
ート電極と、順バイアス手段と、第２導電型の第４の不
純物領域とを備える。第１の不純物領域は、第１の主面
から半導体基板内に延在するように形成される。第２の
不純物領域は、第１の主面から第１の不純物領域内に延
在するように形成される。第３の不純物領域は、第１の
主面から第２の不純物領域内に延在するように形成され
る。チャネル形成領域は、第２の不純物領域内に位置し
第１の主面に達する。ゲート絶縁層は、チャネル形成領
域を覆うように第１の主面上に形成される。ゲート電極
は、ゲート絶縁層を挟んでチャネル形成領域と対向する
部分を有する。順バイアス手段は、通電時に第２と第３
の不純物領域間のｐｎ接合に順バイアスを与えるための
ものである。第４の不純物領域は、第２の主面から半導
体基板内に延在するように形成される。
置は、対向する第１と第２の主面を有し、この第１と第
２の主面間で流れる電流を導通／遮断する構造を持つも
のである。そして、この発明に係る半導体装置は、第１
と第２の主面を有する半導体基板と、第１導電型（たと
えばｎ型）の第１の不純物領域と、第２導電型（たとえ
ばｐ型）の第２の不純物領域と、第１導電型の第３の不
純物領域と、チャネル形成領域と、ゲート絶縁層と、ゲ
ート電極と、順バイアス手段と、第２導電型の第４の不
純物領域とを備える。第１の不純物領域は、第１の主面
から半導体基板内に延在するように形成される。第２の
不純物領域は、第１の主面から第１の不純物領域内に延
在するように形成される。第３の不純物領域は、第１の
主面から第２の不純物領域内に延在するように形成され
る。チャネル形成領域は、第２の不純物領域内に位置し
第１の主面に達する。ゲート絶縁層は、チャネル形成領
域を覆うように第１の主面上に形成される。ゲート電極
は、ゲート絶縁層を挟んでチャネル形成領域と対向する
部分を有する。順バイアス手段は、通電時に第２と第３
の不純物領域間のｐｎ接合に順バイアスを与えるための
ものである。第４の不純物領域は、第２の主面から半導
体基板内に延在するように形成される。
【００２０】なお、上記の順バイアス手段により第２と
第３の不純物領域間のｐｎ接合に与えられる電圧は、好
ましくは、そのｐｎ接合のビルトイン電圧より小さい。
第３の不純物領域間のｐｎ接合に与えられる電圧は、好
ましくは、そのｐｎ接合のビルトイン電圧より小さい。
【００２１】また、この発明に係る半導体装置は、第１
の電極層と、第２の電極層と、直流電源と、第３の電極
層とをさらに備えてもよい。第１の電極層は、第２の不
純物領域と電気的に接続され、半導体基板の第１の主面
上に形成される。第２の電極層は、第３の不純物領域と
電気的に接続され、半導体基板の第１の主面上に形成さ
れる。直流電源は、第１と第２の電極層に電気的に接続
され、順バイアス手段として機能し、第２の不純物領域
の電位を第１の不純物領域の電位よりも相対的に高く保
持するためのものである。第３の電極層は、第４の不純
物領域と電気的に接続され、第２の主面上に形成され
る。
の電極層と、第２の電極層と、直流電源と、第３の電極
層とをさらに備えてもよい。第１の電極層は、第２の不
純物領域と電気的に接続され、半導体基板の第１の主面
上に形成される。第２の電極層は、第３の不純物領域と
電気的に接続され、半導体基板の第１の主面上に形成さ
れる。直流電源は、第１と第２の電極層に電気的に接続
され、順バイアス手段として機能し、第２の不純物領域
の電位を第１の不純物領域の電位よりも相対的に高く保
持するためのものである。第３の電極層は、第４の不純
物領域と電気的に接続され、第２の主面上に形成され
る。
【００２２】また、上記の第１の電極層は、好ましく
は、第２の不純物領域の表面とオーミック接触するよう
に形成された金属層によって構成され、第２の電極層
は、好ましくは、第３の不純物領域の表面とオーミック
接触するように形成された金属層によって構成され、第
１と第２の電極層の間には、好ましくは、第１の主面上
から延在するように絶縁層が形成される。
は、第２の不純物領域の表面とオーミック接触するよう
に形成された金属層によって構成され、第２の電極層
は、好ましくは、第３の不純物領域の表面とオーミック
接触するように形成された金属層によって構成され、第
１と第２の電極層の間には、好ましくは、第１の主面上
から延在するように絶縁層が形成される。
【００２３】また、本発明に係る半導体装置は、第１と
第２の電極層と、電圧降下手段とをさらに備えてもよ
い。第１の電極層は、第２の不純物領域と電気的に接続
され、第１の主面上に形成される。電圧降下手段は、上
記の順バイアス手段として機能し、第１の電極層と第２
の不純物領域の間に介在される。第２の電極層は、第４
の不純物領域と電気的に接続され、第２の主面上に形成
される。
第２の電極層と、電圧降下手段とをさらに備えてもよ
い。第１の電極層は、第２の不純物領域と電気的に接続
され、第１の主面上に形成される。電圧降下手段は、上
記の順バイアス手段として機能し、第１の電極層と第２
の不純物領域の間に介在される。第２の電極層は、第４
の不純物領域と電気的に接続され、第２の主面上に形成
される。
【００２４】また、上記の電圧降下手段として、第２の
不純物領域のシート抵抗値よりも大きい抵抗値を有する
抵抗層を用いてもよい。
不純物領域のシート抵抗値よりも大きい抵抗値を有する
抵抗層を用いてもよい。
【００２５】また、電圧降下手段として、第２の不純物
領域と第１の電極層との間にショットキー接合領域を形
成してもよい。
領域と第１の電極層との間にショットキー接合領域を形
成してもよい。
【００２６】この発明に係る半導体装置の製造方法は、
対向する第１と第２の主面を有し、この第１と第２の主
面間で電流を導通／遮断する構造を持つ半導体装置の製
造方法である。そして、この発明に係る半導体装置の製
造方法は、１つの局面では、下記の各工程を備える。第
１と第２の主面を有する半導体基板を準備する。第１の
主面から半導体基板内に延在するように第１導電型の第
１の不純物領域を形成する。第１の主面から第１の不純
物領域内に延在するように第２導電型の第２の不純物領
域を形成する。第１の主面から第２の不純物領域内に延
在するように第１導電型の第３の不純物領域を形成す
る。第２の主面から半導体基板内に延在するように第２
導電型の第４の不純物領域を形成する。第２の不純物領
域内に位置し第１の主面に達するチャネル形成領域を覆
うようにゲート絶縁層を形成する。ゲート絶縁層を挟ん
でチャネル形成領域と対向する部分を有するゲート電極
を形成する。第１の主面上に第２の不純物領域と電気的
に接続されるように第１の電極層を形成する。第１の電
極層をパターニングすることにより第３の不純物領域の
表面を露出させる。パターニングされた第１の電極層を
覆うように絶縁層を形成する。絶縁層上と第３の不純物
領域の表面上とに第２の電極層を形成する。第４の不純
物領域の表面上に第３の電極層を形成する。第１と第２
の電極層と電気的に接続されるように直流電源装置を設
置する。
対向する第１と第２の主面を有し、この第１と第２の主
面間で電流を導通／遮断する構造を持つ半導体装置の製
造方法である。そして、この発明に係る半導体装置の製
造方法は、１つの局面では、下記の各工程を備える。第
１と第２の主面を有する半導体基板を準備する。第１の
主面から半導体基板内に延在するように第１導電型の第
１の不純物領域を形成する。第１の主面から第１の不純
物領域内に延在するように第２導電型の第２の不純物領
域を形成する。第１の主面から第２の不純物領域内に延
在するように第１導電型の第３の不純物領域を形成す
る。第２の主面から半導体基板内に延在するように第２
導電型の第４の不純物領域を形成する。第２の不純物領
域内に位置し第１の主面に達するチャネル形成領域を覆
うようにゲート絶縁層を形成する。ゲート絶縁層を挟ん
でチャネル形成領域と対向する部分を有するゲート電極
を形成する。第１の主面上に第２の不純物領域と電気的
に接続されるように第１の電極層を形成する。第１の電
極層をパターニングすることにより第３の不純物領域の
表面を露出させる。パターニングされた第１の電極層を
覆うように絶縁層を形成する。絶縁層上と第３の不純物
領域の表面上とに第２の電極層を形成する。第４の不純
物領域の表面上に第３の電極層を形成する。第１と第２
の電極層と電気的に接続されるように直流電源装置を設
置する。
【００２７】この発明に係る半導体装置の製造方法は、
他の局面では、下記の各工程を備える。第１と第２の主
面を有する半導体基板を準備する。第１の主面から半導
体基板内に延在するように第１導電型の第１の不純物領
域を形成する。第１の主面から第１の不純物領域内に延
在するように第２導電型の第２の不純物領域を形成す
る。第１の主面から第２の不純物領域内に延在するよう
に第１導電型の第３の不純物領域を形成する。第２の主
面から半導体基板内に延在するように第２導電型の第４
の不純物領域を形成する。第２の不純物領域内に位置し
第１の主面に達するチャネル形成領域を覆うようにゲー
ト絶縁層を形成する。ゲート絶縁層を挟んでチャネル形
成領域と対向する部分を有するゲート電極を形成する。
第２の不純物領域の表面に、電圧降下を生じさせるため
の電圧降下部を形成する。第３の不純物領域の表面上か
ら電圧降下部上に延在するように第１の電極層を形成す
る。第４の不純物領域の表面上に第２の電極層を形成す
る。
他の局面では、下記の各工程を備える。第１と第２の主
面を有する半導体基板を準備する。第１の主面から半導
体基板内に延在するように第１導電型の第１の不純物領
域を形成する。第１の主面から第１の不純物領域内に延
在するように第２導電型の第２の不純物領域を形成す
る。第１の主面から第２の不純物領域内に延在するよう
に第１導電型の第３の不純物領域を形成する。第２の主
面から半導体基板内に延在するように第２導電型の第４
の不純物領域を形成する。第２の不純物領域内に位置し
第１の主面に達するチャネル形成領域を覆うようにゲー
ト絶縁層を形成する。ゲート絶縁層を挟んでチャネル形
成領域と対向する部分を有するゲート電極を形成する。
第２の不純物領域の表面に、電圧降下を生じさせるため
の電圧降下部を形成する。第３の不純物領域の表面上か
ら電圧降下部上に延在するように第１の電極層を形成す
る。第４の不純物領域の表面上に第２の電極層を形成す
る。
【００２８】
【発明の実施の形態】以下、図１〜図１４を用いて、本
発明の実施の形態について説明する。
発明の実施の形態について説明する。
【００２９】（実施の形態１）まず、図１〜図１０を用
いて、本発明の実施の形態１について説明する。図１
は、本発明の実施の形態１における平面ゲート構造のｎ
チャネルＩＧＢＴを示す断面図である。
いて、本発明の実施の形態１について説明する。図１
は、本発明の実施の形態１における平面ゲート構造のｎ
チャネルＩＧＢＴを示す断面図である。
【００３０】図１を参照して、半導体基板１４の第１の
主面１４ａ側にはｎドリフト領域１が形成されている。
なお、半導体基板１４は、真性半導体の基板でもよく、
複数層の半導体層によって構成されていてもよい。半導
体基板１４の第１の主面１４ａからｎドリフト領域１内
に延在するようにｐベース領域２が形成されている。こ
のｐベース領域２は、ｎドリフト領域１内に選択的に形
成されている。ｎドリフト領域１は、第１の主面１４ａ
に達する部分を有する。
主面１４ａ側にはｎドリフト領域１が形成されている。
なお、半導体基板１４は、真性半導体の基板でもよく、
複数層の半導体層によって構成されていてもよい。半導
体基板１４の第１の主面１４ａからｎドリフト領域１内
に延在するようにｐベース領域２が形成されている。こ
のｐベース領域２は、ｎドリフト領域１内に選択的に形
成されている。ｎドリフト領域１は、第１の主面１４ａ
に達する部分を有する。
【００３１】第１の主面１４ａからｐベース領域２内に
延在するようにｎエミッタ領域３が形成される。このｎ
エミッタ領域３は、ｐベース領域２内に選択的に形成さ
れる。ｎドリフト領域１とｎエミッタ領域３に挟まれ、
かつｐベース領域２内で第１の主面１４ａの一部を含む
領域を、本願明細書ではチャネル形成領域４と称するこ
ととする。ゲート絶縁層５は、このチャネル形成領域４
上の第１の主面１４ａを覆い、かつｎドリフト領域１と
ｎエミッタ領域３との双方に接触するように形成され
る。ゲート絶縁層５は、たとえばシリコン酸化膜などの
絶縁層により構成されている。一方、半導体基板１４の
第２の主面１４ｂから半導体基板１４内に延在するよう
にｐコレクタ領域１０が形成される。
延在するようにｎエミッタ領域３が形成される。このｎ
エミッタ領域３は、ｐベース領域２内に選択的に形成さ
れる。ｎドリフト領域１とｎエミッタ領域３に挟まれ、
かつｐベース領域２内で第１の主面１４ａの一部を含む
領域を、本願明細書ではチャネル形成領域４と称するこ
ととする。ゲート絶縁層５は、このチャネル形成領域４
上の第１の主面１４ａを覆い、かつｎドリフト領域１と
ｎエミッタ領域３との双方に接触するように形成され
る。ゲート絶縁層５は、たとえばシリコン酸化膜などの
絶縁層により構成されている。一方、半導体基板１４の
第２の主面１４ｂから半導体基板１４内に延在するよう
にｐコレクタ領域１０が形成される。
【００３２】ゲート絶縁層５を挟んでチャネル形成領域
４と対向する部分を有するようにゲート絶縁層５上にゲ
ート電極６が形成される。このゲート電極６は、たとえ
ばリンをドープしたポリシリコンなどにより構成され
る。
４と対向する部分を有するようにゲート絶縁層５上にゲ
ート電極６が形成される。このゲート電極６は、たとえ
ばリンをドープしたポリシリコンなどにより構成され
る。
【００３３】このゲート電極６を覆うように第１の主面
１４ａ上に絶縁層７が形成される。絶縁層７には、ｎエ
ミッタ領域３の表面の一部または全部を露出させるコン
タクトホール７ａと、ｐベース領域２の一部を露出させ
るコンタクトホール７ｂとが設けられる。コンタクトホ
ール７ｂ内から絶縁層７上に延在するように第１の金属
電極層８ａが形成される。この第１の金属電極層８ａを
覆うように層間絶縁層１３が形成される。
１４ａ上に絶縁層７が形成される。絶縁層７には、ｎエ
ミッタ領域３の表面の一部または全部を露出させるコン
タクトホール７ａと、ｐベース領域２の一部を露出させ
るコンタクトホール７ｂとが設けられる。コンタクトホ
ール７ｂ内から絶縁層７上に延在するように第１の金属
電極層８ａが形成される。この第１の金属電極層８ａを
覆うように層間絶縁層１３が形成される。
【００３４】コンタクトホール７ａ内から絶縁層７およ
び層間絶縁層１３上に延在するように第２の金属電極層
８ｂが形成される。第１の金属電極層８ａはｐベース領
域２とオーミック接触し、第２の金属電極層８ｂはｎエ
ミッタ領域３とオーミック接触している。一方、ｐコレ
クタ領域１０とオーミック接触するように第２の主面１
４ｂ上には第３の金属電極層１１ａが形成される。
び層間絶縁層１３上に延在するように第２の金属電極層
８ｂが形成される。第１の金属電極層８ａはｐベース領
域２とオーミック接触し、第２の金属電極層８ｂはｎエ
ミッタ領域３とオーミック接触している。一方、ｐコレ
クタ領域１０とオーミック接触するように第２の主面１
４ｂ上には第３の金属電極層１１ａが形成される。
【００３５】上記の構成において、第１と第２の金属電
極層８ａ，８ｂと電気的に接続されるように、順バイア
ス手段として機能する直流電源装置１２が設けられる。
この直流電源装置１２の正極側が第１の金属電極層８ａ
に接続され、負極側が第２の金属電極層８ｂに接続され
る。また、第１と第２の金属電極層８ａ，８ｂは、層間
絶縁層１３によって絶縁分離されている。それにより、
第２の金属電極層８ｂに接続されるｎエミッタ領域３と
第１の金属電極層８ａに接続されるｐベース領域２との
間に所望の大きさの電位差を発生させることが可能とな
る。この場合、ｎエミッタ領域３とｐベース領域２との
間のｐｎ接合には、ビルトイン電圧以下の電位差を発生
させるようにする。その結果、通電時にｎエミッタ領域
３とｐベース領域２との間のｐｎ接合に順バイアスを印
加することが可能となる。それにより、ｐベース領域２
のポテンシャルを高めることができ、ｎエミッタ領域３
からｐベース領域２への電子の注入を促進することが可
能となる。また、ｐベース領域２のポテンシャルを高め
ることにより、ｎドリフト領域１とｐベース領域２間の
ｐｎ接合のポテンシャルをも高めることが可能となる。
それにより、ｐコレクタ領域１０からｎドリフト領域１
を通ってｐベース領域２へのホールの注入を促進するこ
とが可能となる。その結果、ｎドリフト領域１とｐベー
ス領域２内のキャリア濃度を高めることが可能となる。
それにより、通電時のＩＧＢＴの抵抗を低減でき、ＩＧ
ＢＴのオン電圧を低減することが可能となる。また、ｐ
ベース領域２とｎエミッタ領域３間のｐｎ接合に与えら
れる電圧がそのｐｎ接合のビルトイン電圧よりも小さい
場合には、ラッチアップを効果的に抑制することが可能
となる。以上のことより、ラッチアップを生じさせるこ
となくＩＧＢＴのオン電圧を低減することが可能とな
る。
極層８ａ，８ｂと電気的に接続されるように、順バイア
ス手段として機能する直流電源装置１２が設けられる。
この直流電源装置１２の正極側が第１の金属電極層８ａ
に接続され、負極側が第２の金属電極層８ｂに接続され
る。また、第１と第２の金属電極層８ａ，８ｂは、層間
絶縁層１３によって絶縁分離されている。それにより、
第２の金属電極層８ｂに接続されるｎエミッタ領域３と
第１の金属電極層８ａに接続されるｐベース領域２との
間に所望の大きさの電位差を発生させることが可能とな
る。この場合、ｎエミッタ領域３とｐベース領域２との
間のｐｎ接合には、ビルトイン電圧以下の電位差を発生
させるようにする。その結果、通電時にｎエミッタ領域
３とｐベース領域２との間のｐｎ接合に順バイアスを印
加することが可能となる。それにより、ｐベース領域２
のポテンシャルを高めることができ、ｎエミッタ領域３
からｐベース領域２への電子の注入を促進することが可
能となる。また、ｐベース領域２のポテンシャルを高め
ることにより、ｎドリフト領域１とｐベース領域２間の
ｐｎ接合のポテンシャルをも高めることが可能となる。
それにより、ｐコレクタ領域１０からｎドリフト領域１
を通ってｐベース領域２へのホールの注入を促進するこ
とが可能となる。その結果、ｎドリフト領域１とｐベー
ス領域２内のキャリア濃度を高めることが可能となる。
それにより、通電時のＩＧＢＴの抵抗を低減でき、ＩＧ
ＢＴのオン電圧を低減することが可能となる。また、ｐ
ベース領域２とｎエミッタ領域３間のｐｎ接合に与えら
れる電圧がそのｐｎ接合のビルトイン電圧よりも小さい
場合には、ラッチアップを効果的に抑制することが可能
となる。以上のことより、ラッチアップを生じさせるこ
となくＩＧＢＴのオン電圧を低減することが可能とな
る。
【００３６】ここで、直流電源装置１２の具体的な設置
方法について図２を用いて説明する。図２は、直流電源
装置１２の設置方法の一例を示す斜視図である。
方法について図２を用いて説明する。図２は、直流電源
装置１２の設置方法の一例を示す斜視図である。
【００３７】図２を参照して、セラミックスなどからな
る絶縁基板１５上に金属電極板１６，１７，１８，１
９，２０がそれぞれ取付けられている。金属電極板２０
と金属電極板１６とは電気的に接続されており、金属電
極板２０には上記のＩＧＢＴ２１が第３の金属電極層１
１ａを下にして接合されている。したがって、金属電極
板１６がＩＧＢＴ２１のｐコレクタ領域１０と電気的に
接続されることとなる。金属電極板１７はＩＧＢＴ２１
のゲート電極６とボンディングワイヤ２２を介して電気
的に接続される。また、金属電極板１９は、第１の金属
電極層８ａとボンディングワイヤ２２を介在して電気的
に接続される。金属電極板１８は、ボディワイヤ２２を
介在して第２の金属電極層８ｂと接続される。そして、
金属電極板１８，１９とそれぞれ電気的に接続されるよ
うに絶縁基板１５上に直流電源装置１２が設置される。
る絶縁基板１５上に金属電極板１６，１７，１８，１
９，２０がそれぞれ取付けられている。金属電極板２０
と金属電極板１６とは電気的に接続されており、金属電
極板２０には上記のＩＧＢＴ２１が第３の金属電極層１
１ａを下にして接合されている。したがって、金属電極
板１６がＩＧＢＴ２１のｐコレクタ領域１０と電気的に
接続されることとなる。金属電極板１７はＩＧＢＴ２１
のゲート電極６とボンディングワイヤ２２を介して電気
的に接続される。また、金属電極板１９は、第１の金属
電極層８ａとボンディングワイヤ２２を介在して電気的
に接続される。金属電極板１８は、ボディワイヤ２２を
介在して第２の金属電極層８ｂと接続される。そして、
金属電極板１８，１９とそれぞれ電気的に接続されるよ
うに絶縁基板１５上に直流電源装置１２が設置される。
【００３８】次に、図３〜図１１を用いて、図１に示さ
れる平面ゲート構造のｎチャネルＩＧＢＴの製造方法に
ついて説明する。図３〜図１０は、平面ゲート構造のｎ
チャネルＩＧＢＴの製造工程の第１〜第８工程を示す断
面図である。
れる平面ゲート構造のｎチャネルＩＧＢＴの製造方法に
ついて説明する。図３〜図１０は、平面ゲート構造のｎ
チャネルＩＧＢＴの製造工程の第１〜第８工程を示す断
面図である。
【００３９】図３〜図５を参照して、イオン注入と熱拡
散法とを用いて、半導体基板１４の第１の主面１４ａ側
にｎドリフト領域１，ｐベース領域２，ｎエミッタ領域
３をそれぞれ形成し、半導体基板１４の第２の主面１４
ｂ側にｐコレクタ領域１０を形成する。
散法とを用いて、半導体基板１４の第１の主面１４ａ側
にｎドリフト領域１，ｐベース領域２，ｎエミッタ領域
３をそれぞれ形成し、半導体基板１４の第２の主面１４
ｂ側にｐコレクタ領域１０を形成する。
【００４０】次に、図６を参照して、熱酸化法等を用い
て、絶縁層を第１の主面１４ａ上に形成する。このと
き、この絶縁層は、ｎドリフト領域１とｎエミッタ領域
３との双方の上に延在するように形成される。この絶縁
層上に、ＣＶＤ（Chemical Vapor Deposition ）法等を
用いて、リンがドープされたポリシリコン層を堆積す
る。そして、このポリシリコン層と上記の絶縁層とをパ
ターニングすることにより、ゲート絶縁層５とゲート電
極６とが形成される。
て、絶縁層を第１の主面１４ａ上に形成する。このと
き、この絶縁層は、ｎドリフト領域１とｎエミッタ領域
３との双方の上に延在するように形成される。この絶縁
層上に、ＣＶＤ（Chemical Vapor Deposition ）法等を
用いて、リンがドープされたポリシリコン層を堆積す
る。そして、このポリシリコン層と上記の絶縁層とをパ
ターニングすることにより、ゲート絶縁層５とゲート電
極６とが形成される。
【００４１】次に、図７を参照して、ＣＶＤ法等を用い
て、ゲート電極６を覆うように第１の主面１４ａ上に絶
縁層７を形成する。この絶縁層７にエッチング処理を施
すことにより、ｎエミッタ領域３の少なくとも一部表面
を露出させるコンタクトホール７ａと、ｐベース領域２
の一部表面を露出させるコンタクトホール７ｂとをそれ
ぞれ形成する。このとき、絶縁層７にゲート電極６と電
気的に接続される導電層を形成するための開口部を形成
してもよい。
て、ゲート電極６を覆うように第１の主面１４ａ上に絶
縁層７を形成する。この絶縁層７にエッチング処理を施
すことにより、ｎエミッタ領域３の少なくとも一部表面
を露出させるコンタクトホール７ａと、ｐベース領域２
の一部表面を露出させるコンタクトホール７ｂとをそれ
ぞれ形成する。このとき、絶縁層７にゲート電極６と電
気的に接続される導電層を形成するための開口部を形成
してもよい。
【００４２】次に、図８を参照して、コンタクトホール
７ｂ内から絶縁層７上に延在するように第１の金属電極
層８ａを形成する。次に、図９を参照して、第１の金属
電極層８ａを選択的にエッチングすることによりパター
ニングした後、層間絶縁層１３を形成する。この層間絶
縁層１３を選択的にエッチングすることによってパター
ニングする。それにより、ｎエミッタ領域３の少なくと
も一部表面を露出させる。
７ｂ内から絶縁層７上に延在するように第１の金属電極
層８ａを形成する。次に、図９を参照して、第１の金属
電極層８ａを選択的にエッチングすることによりパター
ニングした後、層間絶縁層１３を形成する。この層間絶
縁層１３を選択的にエッチングすることによってパター
ニングする。それにより、ｎエミッタ領域３の少なくと
も一部表面を露出させる。
【００４３】次に、図１０を参照して、コンタクトホー
ル７ａ内から層間絶縁層１３上に延在するように第２の
金属電極層８ｂを形成する。なお、第２の金属電極層８
ｂは、紙面と垂直方向にパターニングされており、第１
と第２の金属電極層８ａ，８ｂはそれぞれ独立に形成さ
れている。
ル７ａ内から層間絶縁層１３上に延在するように第２の
金属電極層８ｂを形成する。なお、第２の金属電極層８
ｂは、紙面と垂直方向にパターニングされており、第１
と第２の金属電極層８ａ，８ｂはそれぞれ独立に形成さ
れている。
【００４４】次に、ｐコレクタ領域１０の表面とオーミ
ック接触するように第２の主面１４ｂ上に第３の金属電
極層１１ａを形成する。そして、第１と第２の金属電極
層８ａ，８ｂに電気的に接続される直流電源装置１２が
設置される。以上の工程を経て、図１に示される平面ゲ
ート構造のＩＧＢＴが形成されることとなる。
ック接触するように第２の主面１４ｂ上に第３の金属電
極層１１ａを形成する。そして、第１と第２の金属電極
層８ａ，８ｂに電気的に接続される直流電源装置１２が
設置される。以上の工程を経て、図１に示される平面ゲ
ート構造のＩＧＢＴが形成されることとなる。
【００４５】（実施の形態２）次に、図１１と図１２と
を用いて、本発明の実施の形態２について説明する。図
１１は、本発明の実施の形態２におけるＩＧＢＴを示す
断面図である。
を用いて、本発明の実施の形態２について説明する。図
１１は、本発明の実施の形態２におけるＩＧＢＴを示す
断面図である。
【００４６】図１１を参照して、本実施の形態２では、
ｐベース領域２の表面上に抵抗層２４が形成されてい
る。この抵抗層２４は、たとえばノンドープポリシリコ
ンあるいは低濃度のリンをドープしたポリシリコンなど
により構成される。この抵抗層２４の抵抗は、ｐベース
領域２のシート抵抗値よりも大きくなるように設定され
ることが好ましい。そして、この抵抗層２４を覆うよう
に第１の主面１４ａ上に金属電極層８が形成される。こ
の金属電極層８は、ｎエミッタ領域３とオーミック接触
し、かつｐベース領域２とは抵抗層２４を介在して電気
的に接続されることとなる。それ以外の構造に関しては
実施の形態１の場合とほぼ同様である。
ｐベース領域２の表面上に抵抗層２４が形成されてい
る。この抵抗層２４は、たとえばノンドープポリシリコ
ンあるいは低濃度のリンをドープしたポリシリコンなど
により構成される。この抵抗層２４の抵抗は、ｐベース
領域２のシート抵抗値よりも大きくなるように設定され
ることが好ましい。そして、この抵抗層２４を覆うよう
に第１の主面１４ａ上に金属電極層８が形成される。こ
の金属電極層８は、ｎエミッタ領域３とオーミック接触
し、かつｐベース領域２とは抵抗層２４を介在して電気
的に接続されることとなる。それ以外の構造に関しては
実施の形態１の場合とほぼ同様である。
【００４７】上記のように抵抗層２４を設けることによ
り、ＩＧＢＴの通電時に、抵抗層２４を電流が通過する
際に電圧降下が引起こされる。それにより、ｐベース領
域２のポテンシャルをｎエミッタ領域３のそれよりも高
めることができ、結果としてｐベース領域２とｎエミッ
タ領域３との間のｐｎ接合に順バイアスを印加すること
が可能となる。その結果、ｎエミッタ領域３からｐベー
ス領域２への電子の注入を促進することが可能となる。
また、それにより、ｐベース領域２への正孔の注入を促
進でき、ｎドリフト領域１とｐベース領域２内のキャリ
ア濃度を高めることが可能となる。その結果、通電時の
ＩＧＢＴの抵抗を低減でき、ＩＧＢＴのオン電圧を低減
することが可能となる。
り、ＩＧＢＴの通電時に、抵抗層２４を電流が通過する
際に電圧降下が引起こされる。それにより、ｐベース領
域２のポテンシャルをｎエミッタ領域３のそれよりも高
めることができ、結果としてｐベース領域２とｎエミッ
タ領域３との間のｐｎ接合に順バイアスを印加すること
が可能となる。その結果、ｎエミッタ領域３からｐベー
ス領域２への電子の注入を促進することが可能となる。
また、それにより、ｐベース領域２への正孔の注入を促
進でき、ｎドリフト領域１とｐベース領域２内のキャリ
ア濃度を高めることが可能となる。その結果、通電時の
ＩＧＢＴの抵抗を低減でき、ＩＧＢＴのオン電圧を低減
することが可能となる。
【００４８】具体的には、たとえば５μｍ×５μｍサイ
ズのセルにおいて電流密度１００Ａ／ｃｍ2 の電流を流
す場合、抵抗層２４の抵抗値を約２×１０3 （Ω）〜約
２×１０5 （Ω）とすることにより、最大で約０．１７
Ｖ程度のオン電圧の改善を行なうことが可能となる。
ズのセルにおいて電流密度１００Ａ／ｃｍ2 の電流を流
す場合、抵抗層２４の抵抗値を約２×１０3 （Ω）〜約
２×１０5 （Ω）とすることにより、最大で約０．１７
Ｖ程度のオン電圧の改善を行なうことが可能となる。
【００４９】以下、その理由について説明する。上記の
セルには、下記の数式（１）により得られる２．５×１
０-5Ａの電流が流れる。
セルには、下記の数式（１）により得られる２．５×１
０-5Ａの電流が流れる。
【００５０】
【数１】
【００５１】ここで最大電圧降下量を０．５Ｖとしたと
きの抵抗値Ｒは下記の数式（２）により得られる。
きの抵抗値Ｒは下記の数式（２）により得られる。
【００５２】
【数２】
【００５３】オン状態でのホール電流は電子電流の１／
３なので、オン電圧は、下記の数式（３）により得られ
る値だけ改善できる。
３なので、オン電圧は、下記の数式（３）により得られ
る値だけ改善できる。
【００５４】
【数３】
【００５５】以上の結果より、約０．１７Ｖのオン電圧
の低減が可能となる。なお、上記の抵抗層２４によって
生じる電圧降下量は、ｐベース領域２とｎエミッタ領域
３との間のｐｎ接合のビルトイン電圧よりも小さくなる
ように調整されることが好ましい。それにより、ラッチ
アップを回避できる。
の低減が可能となる。なお、上記の抵抗層２４によって
生じる電圧降下量は、ｐベース領域２とｎエミッタ領域
３との間のｐｎ接合のビルトイン電圧よりも小さくなる
ように調整されることが好ましい。それにより、ラッチ
アップを回避できる。
【００５６】次に、図１２を用いて、本実施の形態２に
おけるＩＧＢＴの製造方法について説明する。図１２
は、実施の形態２におけるＩＧＢＴの特徴的な製造工程
を示す断面図である。
おけるＩＧＢＴの製造方法について説明する。図１２
は、実施の形態２におけるＩＧＢＴの特徴的な製造工程
を示す断面図である。
【００５７】図１２を参照して、実施の形態１と同様の
工程を経てゲート電極６までを形成する。次に、実施の
形態１の場合と同様の方法で絶縁層７を形成し、この絶
縁層７を所定形状にパターニングする。このとき、ゲー
ト電極６によって覆われていないｐベース領域２の表面
全面を露出させる。
工程を経てゲート電極６までを形成する。次に、実施の
形態１の場合と同様の方法で絶縁層７を形成し、この絶
縁層７を所定形状にパターニングする。このとき、ゲー
ト電極６によって覆われていないｐベース領域２の表面
全面を露出させる。
【００５８】次に、ＣＶＤ法などを用いて、リンドープ
のポリシリコン層を第１の主面１４ａ上に堆積した後、
このポリシリコン層を所定形状にパターニングする。そ
れにより、ｐベース領域２上からｎエミッタ領域３の一
部表面上に延在するように抵抗層２４が形成される。そ
の後、抵抗層２４とｎエミッタ領域３とを覆うように金
属電極層８を形成する。その後は上記の実施の形態１の
場合と同様の工程を経て図１１に示されるＩＧＢＴが形
成されることとなる。
のポリシリコン層を第１の主面１４ａ上に堆積した後、
このポリシリコン層を所定形状にパターニングする。そ
れにより、ｐベース領域２上からｎエミッタ領域３の一
部表面上に延在するように抵抗層２４が形成される。そ
の後、抵抗層２４とｎエミッタ領域３とを覆うように金
属電極層８を形成する。その後は上記の実施の形態１の
場合と同様の工程を経て図１１に示されるＩＧＢＴが形
成されることとなる。
【００５９】（実施の形態３）次に、図１３と図１４と
を用いて、この発明の実施の形態３について説明する。
図１３は、この発明の実施の形態３におけるＩＧＢＴを
示す断面図である。
を用いて、この発明の実施の形態３について説明する。
図１３は、この発明の実施の形態３におけるＩＧＢＴを
示す断面図である。
【００６０】図１３を参照して、本実施の形態３では、
ｐベース領域２の表面にショットキー接合領域２５が形
成されている。このショットキー接合領域２５は、たと
えば、金属電極層８とｐベース領域２とのコンタクト部
におけるｐベース領域２の不純物濃度を低く設定するこ
とにより形成できる。ｎエミッタ領域３は高濃度のｎ型
の不純物（たとえば１０19ｃｍ-3以上）を含んでいるた
め、金属電極層８とはオーミック接触可能である。しか
しながら、ｐベース領域２と金属電極層８との接触部分
におけるｐ型の不純物濃度を低く設定することにより金
属電極層８とｐベース領域２との接触部にエネルギ障壁
を生じさせることができる。それにより、結果として、
ｐベース領域２と金属電極層８とをショットキー接合さ
せることが可能となる。
ｐベース領域２の表面にショットキー接合領域２５が形
成されている。このショットキー接合領域２５は、たと
えば、金属電極層８とｐベース領域２とのコンタクト部
におけるｐベース領域２の不純物濃度を低く設定するこ
とにより形成できる。ｎエミッタ領域３は高濃度のｎ型
の不純物（たとえば１０19ｃｍ-3以上）を含んでいるた
め、金属電極層８とはオーミック接触可能である。しか
しながら、ｐベース領域２と金属電極層８との接触部分
におけるｐ型の不純物濃度を低く設定することにより金
属電極層８とｐベース領域２との接触部にエネルギ障壁
を生じさせることができる。それにより、結果として、
ｐベース領域２と金属電極層８とをショットキー接合さ
せることが可能となる。
【００６１】また、金属電極層８の材質として、ｎ型の
不純物領域に対するエネルギ障壁の高さがｐ型の不純物
領域に対するエネルギ障壁の高さよりも十分に低いもの
を選択することも考えられる。それにより、ｐベース領
域２と金属電極層８との間のエネルギ障壁を、金属電極
層８とｎエミッタ領域８との間のエネルギ障壁よりも高
めることが可能となり、上記の場合と同様にショットキ
ー接合領域２５が形成できる。
不純物領域に対するエネルギ障壁の高さがｐ型の不純物
領域に対するエネルギ障壁の高さよりも十分に低いもの
を選択することも考えられる。それにより、ｐベース領
域２と金属電極層８との間のエネルギ障壁を、金属電極
層８とｎエミッタ領域８との間のエネルギ障壁よりも高
めることが可能となり、上記の場合と同様にショットキ
ー接合領域２５が形成できる。
【００６２】また、ｎエミッタ領域３とｐベース領域２
とに対し異なる電極材料を使用することも考えられる。
具体的には、図１に示されるように、第１の金属電極層
８ａと第２の金属電極層８ｂとを形成し、この第１の金
属電極層８ａと第２の金属電極層８ｂとの材質を異なら
せることが考えられる。この場合、第２の金属電極層８
ｂとしてはｎエミッタ領域３に対するエネルギ障壁がで
きるだけ低い材質を選択し、第１の金属電極層８ａとし
てはｐベース領域２に対するエネルギ障壁の高さが第２
の金属電極層８ｂの場合よりも高いものを用いる。それ
により、ショットキー接合領域２５が形成可能となる。
なお、上記の各思想を適宜組合せてもよい。
とに対し異なる電極材料を使用することも考えられる。
具体的には、図１に示されるように、第１の金属電極層
８ａと第２の金属電極層８ｂとを形成し、この第１の金
属電極層８ａと第２の金属電極層８ｂとの材質を異なら
せることが考えられる。この場合、第２の金属電極層８
ｂとしてはｎエミッタ領域３に対するエネルギ障壁がで
きるだけ低い材質を選択し、第１の金属電極層８ａとし
てはｐベース領域２に対するエネルギ障壁の高さが第２
の金属電極層８ｂの場合よりも高いものを用いる。それ
により、ショットキー接合領域２５が形成可能となる。
なお、上記の各思想を適宜組合せてもよい。
【００６３】上記のようなショットキー接合領域２５を
設けることにより、実施の形態２の場合と同様にショッ
トキー接合領域２５内で電圧降下を生じさせることがで
き、ＩＧＢＴのオン電圧を低減することが可能となる。
なお、本実施の形態３でも、実施の形態２の場合と同様
に、ショットキー接合領域２５の存在によって生じるｐ
ベース領域２とｎエミッタ領域３との間の電位差は、ｐ
ベース領域２とｎエミッタ領域３との間のｐｎ接合のビ
ルトイン電圧よりも小さいものであることが好ましい。
それにより、ラッチアップを防止することが可能とな
る。
設けることにより、実施の形態２の場合と同様にショッ
トキー接合領域２５内で電圧降下を生じさせることがで
き、ＩＧＢＴのオン電圧を低減することが可能となる。
なお、本実施の形態３でも、実施の形態２の場合と同様
に、ショットキー接合領域２５の存在によって生じるｐ
ベース領域２とｎエミッタ領域３との間の電位差は、ｐ
ベース領域２とｎエミッタ領域３との間のｐｎ接合のビ
ルトイン電圧よりも小さいものであることが好ましい。
それにより、ラッチアップを防止することが可能とな
る。
【００６４】次に、図１４を用いて、本実施の形態３に
おけるＩＧＢＴの製造方法について説明する。図１４
は、実施の形態３におけるＩＧＢＴの特徴的な製造工程
を示す断面図である。
おけるＩＧＢＴの製造方法について説明する。図１４
は、実施の形態３におけるＩＧＢＴの特徴的な製造工程
を示す断面図である。
【００６５】図１４を参照して、上記の実施の形態２の
場合と同様の工程を経て絶縁層７までを形成する。次
に、ｐベース領域２の表面にショットキー接合領域２５
を形成する。このショットキー接合領域２５の形成方法
としては、たとえば、ｐベース領域２の表面の濃度制御
を行なうことによってｐベース領域２の表面に含まれる
ｐ型の不純物濃度を低く設定する手法を挙げることがで
きる。具体的には、金属電極層８とのコンタクトのため
のｐ型の不純物ドープ量を制御するかあるいは省略する
ことにより行なえる。それ以降は上記の実施の形態２の
場合と同様の工程を経て図１３に示されるＩＧＢＴが形
成されることとなる。
場合と同様の工程を経て絶縁層７までを形成する。次
に、ｐベース領域２の表面にショットキー接合領域２５
を形成する。このショットキー接合領域２５の形成方法
としては、たとえば、ｐベース領域２の表面の濃度制御
を行なうことによってｐベース領域２の表面に含まれる
ｐ型の不純物濃度を低く設定する手法を挙げることがで
きる。具体的には、金属電極層８とのコンタクトのため
のｐ型の不純物ドープ量を制御するかあるいは省略する
ことにより行なえる。それ以降は上記の実施の形態２の
場合と同様の工程を経て図１３に示されるＩＧＢＴが形
成されることとなる。
【００６６】なお、上記の各実施の形態におけるｎ型の
ｐ型を入れ換えたデバイスにも本発明は適用可能であ
る。また、上記の実施の形態１〜３の各々を適宜組合せ
ることも可能である。
ｐ型を入れ換えたデバイスにも本発明は適用可能であ
る。また、上記の実施の形態１〜３の各々を適宜組合せ
ることも可能である。
【００６７】以上のように、この発明の実施の形態につ
いて説明を行なったが、今回開示された実施の形態はす
べての点で例示であって、制限的なものではないと考え
られるべきである。本発明の範囲は特許請求の範囲によ
って示され、特許請求の範囲と均等の意味および範囲内
でのすべての変更が含まれることが意図される。
いて説明を行なったが、今回開示された実施の形態はす
べての点で例示であって、制限的なものではないと考え
られるべきである。本発明の範囲は特許請求の範囲によ
って示され、特許請求の範囲と均等の意味および範囲内
でのすべての変更が含まれることが意図される。
【００６８】
【発明の効果】以上説明したように、本発明に係る半導
体装置では、順バイアス手段が設けられている。この順
バイアス手段により、通電時に、第２と第３の不純物領
域の間のｐｎ接合に順バイアスを印加することが可能と
なる。それにより、第２の不純物領域のポテンシャルを
高めることができ、第３の不純物領域から第２の不純物
領域への電子の注入を促進することが可能となる。ま
た、第２の不純物領域のポテンシャルを高めることによ
り、第１と第２の不純物領域間のｐｎ接合のポテンシャ
ルをも高めることが可能となる。それにより、第４の不
純物領域から第１の不純物領域を通って第２の不純物領
域へのホールの注入を促進することが可能となる。その
結果、第１と第２の不純物領域内のキャリア濃度を高め
ることが可能となる。それにより、通電時の半導体装置
の抵抗を低減でき、半導体装置のオン電圧を低減するこ
とが可能となる。
体装置では、順バイアス手段が設けられている。この順
バイアス手段により、通電時に、第２と第３の不純物領
域の間のｐｎ接合に順バイアスを印加することが可能と
なる。それにより、第２の不純物領域のポテンシャルを
高めることができ、第３の不純物領域から第２の不純物
領域への電子の注入を促進することが可能となる。ま
た、第２の不純物領域のポテンシャルを高めることによ
り、第１と第２の不純物領域間のｐｎ接合のポテンシャ
ルをも高めることが可能となる。それにより、第４の不
純物領域から第１の不純物領域を通って第２の不純物領
域へのホールの注入を促進することが可能となる。その
結果、第１と第２の不純物領域内のキャリア濃度を高め
ることが可能となる。それにより、通電時の半導体装置
の抵抗を低減でき、半導体装置のオン電圧を低減するこ
とが可能となる。
【００６９】なお、上記の順バイアス手段によって第２
と第３の不純物領域間のｐｎ接合に与えられる電圧がそ
のｐｎ接合のビルトイン電圧よりも小さい場合には、ラ
ッチアップを効果的に抑制することが可能となる。
と第３の不純物領域間のｐｎ接合に与えられる電圧がそ
のｐｎ接合のビルトイン電圧よりも小さい場合には、ラ
ッチアップを効果的に抑制することが可能となる。
【００７０】また、第２の不純物領域と電気的に接続さ
れた第１の電極層が形成され、第３の不純物領域と電気
的に接続された第２の電極層が形成され、第１と第２の
電極層と電気的に接続された直流電源装置が設置された
場合には、この直流電源装置を上記の順バイアス手段と
して用いることが可能となる。それにより、オン電圧を
低減することが可能となる。また、上記の第１と第２の
電極層間に絶縁層を介在させた場合には、第１と第２の
電極層を絶縁分離することが可能となる。それにより、
上記のような直流電源装置を用いて第２の不純物領域の
ポテンシャルを高めることが可能となり、半導体装置の
オン電圧を低減することが可能となる。
れた第１の電極層が形成され、第３の不純物領域と電気
的に接続された第２の電極層が形成され、第１と第２の
電極層と電気的に接続された直流電源装置が設置された
場合には、この直流電源装置を上記の順バイアス手段と
して用いることが可能となる。それにより、オン電圧を
低減することが可能となる。また、上記の第１と第２の
電極層間に絶縁層を介在させた場合には、第１と第２の
電極層を絶縁分離することが可能となる。それにより、
上記のような直流電源装置を用いて第２の不純物領域の
ポテンシャルを高めることが可能となり、半導体装置の
オン電圧を低減することが可能となる。
【００７１】また、第１の電極層と第２の不純物領域と
の間に電圧降下手段を介在させた場合には、半導体装置
の通電時に、この電圧降下手段を含む部分を電流が通過
する際に電圧降下が引起こされる。それにより、第２の
不純物領域のポテンシャルを第３の不純物領域のそれよ
りも高めることができ、第３の不純物領域から第２の不
純物領域への電子の注入を促進することが可能となる。
また、それにより、第２の不純物領域への正孔の注入を
促進でき、第１と第２の不純物領域内のキャリア濃度を
高めることが可能となる。その結果、通電時の半導体装
置の抵抗を低減でき、半導体装置のオン電圧を低減する
ことが可能となる。
の間に電圧降下手段を介在させた場合には、半導体装置
の通電時に、この電圧降下手段を含む部分を電流が通過
する際に電圧降下が引起こされる。それにより、第２の
不純物領域のポテンシャルを第３の不純物領域のそれよ
りも高めることができ、第３の不純物領域から第２の不
純物領域への電子の注入を促進することが可能となる。
また、それにより、第２の不純物領域への正孔の注入を
促進でき、第１と第２の不純物領域内のキャリア濃度を
高めることが可能となる。その結果、通電時の半導体装
置の抵抗を低減でき、半導体装置のオン電圧を低減する
ことが可能となる。
【００７２】また、上記の電圧降下手段としては、第２
の不純物領域のシート抵抗値よも大きい抵抗値を有する
抵抗層やショットキー接合領域を挙げることができ、こ
の抵抗層やショットキー接合領域を設けることにより、
ラッチアップを制御しつつ半導体装置のオン電圧を低減
することが可能となる。
の不純物領域のシート抵抗値よも大きい抵抗値を有する
抵抗層やショットキー接合領域を挙げることができ、こ
の抵抗層やショットキー接合領域を設けることにより、
ラッチアップを制御しつつ半導体装置のオン電圧を低減
することが可能となる。
【００７３】この発明に係る半導体装置の製造方法によ
れば、１つの局面では、第１と第２の電極層を別工程で
形成し、その間に絶縁層を介在させている。それによ
り、第１と第２の電極層と電気的に接続されるように直
流電源装置を設置することが可能となる。それにより、
ラッチアップを抑制し、かつオン電圧を低減することが
可能となる半導体装置が得られる。
れば、１つの局面では、第１と第２の電極層を別工程で
形成し、その間に絶縁層を介在させている。それによ
り、第１と第２の電極層と電気的に接続されるように直
流電源装置を設置することが可能となる。それにより、
ラッチアップを抑制し、かつオン電圧を低減することが
可能となる半導体装置が得られる。
【００７４】この発明に係る半導体装置の製造方法の他
の局面では、第２の不純物領域の表面に電圧降下部を形
成している。電圧降下部としては、たとえば、低濃度の
不純物を含むポリシリコン層やショットキー接合領域な
ど挙げることができる。このような電圧降下部を形成す
ることにより、オン電圧を低減可能な半導体装置が得ら
れる。また、上記の１つの局面の場合のように、第１の
主面上に第１と第２の電極層を別工程で形成する必要が
ないので、上記の１つの局面の場合と比べてプロセスを
簡略化することも可能となる。
の局面では、第２の不純物領域の表面に電圧降下部を形
成している。電圧降下部としては、たとえば、低濃度の
不純物を含むポリシリコン層やショットキー接合領域な
ど挙げることができる。このような電圧降下部を形成す
ることにより、オン電圧を低減可能な半導体装置が得ら
れる。また、上記の１つの局面の場合のように、第１の
主面上に第１と第２の電極層を別工程で形成する必要が
ないので、上記の１つの局面の場合と比べてプロセスを
簡略化することも可能となる。
【図１】 この発明の実施の形態１における平面ゲート
構造を持つｎチャネルＩＧＢＴを示す断面図である。
構造を持つｎチャネルＩＧＢＴを示す断面図である。
【図２】 実施の形態１における直流電源装置の設置方
法の一例を示す斜視図である。
法の一例を示す斜視図である。
【図３】 図１に示されるＩＧＢＴの製造工程の第１工
程を示す断面図である。
程を示す断面図である。
【図４】 図１に示されるＩＧＢＴの製造工程の第２工
程を示す断面図である。
程を示す断面図である。
【図５】 図１に示されるＩＧＢＴの製造工程の第３工
程を示す断面図である。
程を示す断面図である。
【図６】 図１に示されるＩＧＢＴの製造工程の第４工
程を示す断面図である。
程を示す断面図である。
【図７】 図１に示されるＩＧＢＴの製造工程の第５工
程を示す断面図である。
程を示す断面図である。
【図８】 図１に示されるＩＧＢＴの製造工程の第６工
程を示す断面図である。
程を示す断面図である。
【図９】 図１に示されるＩＧＢＴの製造工程の第７工
程を示す断面図である。
程を示す断面図である。
【図１０】 図１に示されるＩＧＢＴの製造工程の第８
工程を示す断面図である。
工程を示す断面図である。
【図１１】 この発明の実施の形態２における平面ゲー
ト構造を有するｎチャネルＩＧＢＴを示す断面図であ
る。
ト構造を有するｎチャネルＩＧＢＴを示す断面図であ
る。
【図１２】 図１１に示されるＩＧＢＴの特徴的な製造
工程を示す断面図である。
工程を示す断面図である。
【図１３】 この発明の実施の形態３における平面ゲー
ト構造を持つｎチャネルＩＧＢＴを示す断面図である。
ト構造を持つｎチャネルＩＧＢＴを示す断面図である。
【図１４】 図１３に示されるＩＧＢＴの特徴的な製造
工程を示す断面図である。
工程を示す断面図である。
【図１５】 従来の平面ゲート構造を持つｎチャネルＩ
ＧＢＴの一例を示す断面図である。
ＧＢＴの一例を示す断面図である。
【図１６】 図１５に示されるＩＧＢＴの電流経路図で
ある。
ある。
１ ｎドリフト領域、２ ｐベース領域、３ ｎエミッ
タ領域、４ チャネル形成領域、５ ゲート絶縁層、６
ゲート電極、７ 絶縁層、７ａ，７ｂ コンタクトホ
ール、８，１１ 金属電極層、８ａ 第１の金属電極
層、８ｂ 第２の金属電極層、１０ ｐコレクタ領域、
１１ａ 第３の金属電極層、１２ 直流電源装置、１３
層間絶縁層、１４ 半導体基板、１４ａ 第１の主
面、１４ｂ第２の主面、２４ 抵抗層、２５ ショット
キー接合領域。
タ領域、４ チャネル形成領域、５ ゲート絶縁層、６
ゲート電極、７ 絶縁層、７ａ，７ｂ コンタクトホ
ール、８，１１ 金属電極層、８ａ 第１の金属電極
層、８ｂ 第２の金属電極層、１０ ｐコレクタ領域、
１１ａ 第３の金属電極層、１２ 直流電源装置、１３
層間絶縁層、１４ 半導体基板、１４ａ 第１の主
面、１４ｂ第２の主面、２４ 抵抗層、２５ ショット
キー接合領域。
Claims (9)
- 【請求項１】 対向する第１と第２の主面を有し、前記
第１と第２の主面間で流れる電流を導通／遮断する構造
を持つ半導体装置であって、 前記第１と第２の主面を有する半導体基板と、 前記第１の主面から前記半導体基板内に延在するように
形成された第１導電型の第１の不純物領域と、 前記第１の主面から前記第１の不純物領域内に延在する
ように形成された第２導電型の第２の不純物領域と、 前記第１の主面から前記第２の不純物領域内に延在する
ように形成された第１導電型の第３の不純物領域と、 前記第２の不純物領域内に位置し、前記第１の主面に達
するチャネル形成領域と、 前記チャネル形成領域を覆うように前記第１の主面上に
形成されたゲート絶縁層と、 前記ゲート絶縁層を挟んで前記チャネル形成領域と対向
する部分を有するゲート電極と、 通電時に前記第２と第３の不純物領域間のｐｎ接合に順
バイアスを与えるための順バイアス手段と、 前記第２の主面から前記半導体基板内に延在するように
形成された第２導電型の第４の不純物領域と、 を備えた半導体装置。 - 【請求項２】 前記順バイアス手段により前記第２と第
３の不純物領域間のｐｎ接合に与えられる電圧は、前記
ｐｎ接合のビルトイン電圧より小さい、請求項１に記載
の半導体装置。 - 【請求項３】 前記第２の不純物領域と電気的に接続さ
れ、前記半導体基板の第１の主面上に形成された第１の
電極層と、 前記第３の不純物領域と電気的に接続され、前記半導体
基板の第１の主面上に形成された第２の電極層と、 前記順バイアス手段として前記第２の不純物領域の電位
を前記第１の不純物領域の電位よりも相対的に高く保持
するために、前記第１と第２の電極層とに電気的に接続
された直流電源と、 前記第２の主面上に前記第４の不純物領域と電気的に接
続されるように形成された第３の電極層と、 をさらに備えた、請求項１に記載の半導体装置。 - 【請求項４】 前記第１の電極層は前記第２の不純物領
域の表面とオーミック接触するように形成された金属層
により構成され、 前記第２の電極層は、前記第３の不純物領域の表面とオ
ーミック接触するように形成された金属層により構成さ
れ、 前記第１と第２の電極層間には前記第１の主面上から延
在するように絶縁層が形成された、請求項３に記載の半
導体装置。 - 【請求項５】 前記第２の不純物領域と電気的に接続さ
れ、前記第１の主面上に形成された第１の電極層と、 前記順バイアス手段として前記第１の電極層と前記第２
の不純物領域の間に介在された電圧降下手段と、 前記第４の不純物領域と電気的に接続され、前記第２の
主面上に形成された第２の電極層と、 をさらに備えた、請求項１に記載の半導体装置。 - 【請求項６】 前記電圧降下手段として、前記第２の不
純物領域のシート抵抗値よりも大きい抵抗値を有する抵
抗層を含む、請求項５に記載の半導体装置。 - 【請求項７】 前記電圧降下手段として、前記第２の不
純物領域と前記第１の電極層との間に形成されたショッ
トキー接合領域を含む、請求項５に記載の半導体装置。 - 【請求項８】 対向する第１と第２の主面を有し、前記
第１と第２の主面間で電流を導通／遮断する構造を持つ
半導体装置の製造方法であって、 前記第１と第２の主面を有する半導体基板を準備する工
程と、 前記第１の主面から前記半導体基板内に延在するように
第１導電型の第１の不純物領域を形成する工程と、 前記第１の主面から前記第１の不純物領域内に延在する
ように第２導電型の第２の不純物領域を形成する工程
と、 前記第１の主面から前記第２の不純物領域内に延在する
ように第１導電型の第３の不純物領域を形成する工程
と、 前記第２の主面から前記半導体基板内に延在するように
第２導電型の第４の不純物領域を形成する工程と、 前記第２の不純物領域内に位置し前記第１の主面に達す
るチャネル形成領域を覆うようにゲート絶縁層を形成す
る工程と、 前記ゲート絶縁層を挟んで前記チャネル形成領域と対向
する部分を有するゲート電極を形成する工程と、 前記第１の主面上に前記第２の不純物領域と電気的に接
続されるように第１の電極層を形成する工程と、 前記第１の電極層をパターニングすることにより前記第
３の不純物領域の表面を露出させる工程と、 パターニングされた前記第１の電極層を覆うように絶縁
層を形成する工程と、 前記絶縁層上と前記第３の不純物領域の表面上とに第２
の電極層を形成する工程と、 前記第４の不純物領域の表面上に第３の電極層を形成す
る工程と、 前記第１と第２の電極層と電気的に接続されるように直
流電源装置を設置する工程と、 を備えた、半導体装置の製造方法。 - 【請求項９】 対向する第１と第２の主面を有し、前記
第１と第２の主面間で電流を導通／遮断する構造を持つ
半導体装置の製造方法であって、 前記第１と第２の主面を有する半導体基板を準備する工
程と、 前記第１の主面から前記半導体基板内に延在するように
第１導電型の第１の不純物領域を形成する工程と、 前記第１の主面から前記第１の不純物領域内に延在する
ように第２導電型の第２の不純物領域を形成する工程
と、 前記第１の主面から前記第２の不純物領域内に延在する
ように第１導電型の第３の不純物領域を形成する工程
と、 前記第２の主面から前記半導体基板内に延在するように
第２導電型の第４の不純物領域を形成する工程と、 前記第２の不純物領域内に位置し前記第１の主面に達す
るチャネル形成領域を覆うようにゲート絶縁層を形成す
る工程と、 前記ゲート絶縁層を挟んで前記チャネル形成領域と対向
する部分を有するゲート電極を形成する工程と、 前記第２の不純物領域の表面に電圧降下を生じさせるた
めの電圧降下部を形成する工程と、 前記第３の不純物領域の表面上から前記電圧降下部上に
延在するように第１の電極層を形成する工程と、 前記第４の不純物領域の表面上に第２の電極層を形成す
る工程と、 を備えた、半導体装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9136955A JPH10335649A (ja) | 1997-05-27 | 1997-05-27 | 半導体装置およびその製造方法 |
| DE19750897A DE19750897C2 (de) | 1997-05-27 | 1997-11-17 | Bipolartransistor mit isolierter Gate mit einer planaren Gatestruktur und dessen Herstellungsverfahren |
| US08/977,667 US5925899A (en) | 1997-05-27 | 1997-11-24 | Vertical type insulated gate bipolar transistor having a planar gate structure |
| KR1019970067703A KR100266388B1 (ko) | 1997-05-27 | 1997-12-11 | 반도체 장치 및 그 제조 방법 |
| FR9800433A FR2764119B1 (fr) | 1997-05-27 | 1998-01-16 | Transistor bipolaire a grille isolee et procede pour sa fabrication |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9136955A JPH10335649A (ja) | 1997-05-27 | 1997-05-27 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10335649A true JPH10335649A (ja) | 1998-12-18 |
Family
ID=15187422
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9136955A Pending JPH10335649A (ja) | 1997-05-27 | 1997-05-27 | 半導体装置およびその製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5925899A (ja) |
| JP (1) | JPH10335649A (ja) |
| KR (1) | KR100266388B1 (ja) |
| DE (1) | DE19750897C2 (ja) |
| FR (1) | FR2764119B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2020026401A1 (ja) * | 2018-08-02 | 2020-02-06 | 三菱電機株式会社 | ワイドバンドギャップ半導体装置、および、電力変換装置 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4750933B2 (ja) * | 2000-09-28 | 2011-08-17 | 株式会社東芝 | 薄型パンチスルー型パワーデバイス |
| US8168466B2 (en) * | 2007-06-01 | 2012-05-01 | Semiconductor Components Industries, Llc | Schottky diode and method therefor |
| JP5742712B2 (ja) * | 2011-12-29 | 2015-07-01 | 住友電気工業株式会社 | 炭化珪素半導体装置の製造方法 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2786196B2 (ja) * | 1987-07-21 | 1998-08-13 | 株式会社デンソー | 絶縁ゲート型半導体装置 |
| JPH01198076A (ja) * | 1988-02-02 | 1989-08-09 | Mitsubishi Electric Corp | 半導体装置 |
| JPH0793434B2 (ja) * | 1989-05-23 | 1995-10-09 | 株式会社東芝 | 半導体装置 |
| JP2606404B2 (ja) * | 1990-04-06 | 1997-05-07 | 日産自動車株式会社 | 半導体装置 |
| JP2918399B2 (ja) * | 1992-08-05 | 1999-07-12 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| JP3111725B2 (ja) * | 1993-02-04 | 2000-11-27 | 富士電機株式会社 | デュアルゲート半導体装置 |
| GB9313843D0 (en) * | 1993-07-05 | 1993-08-18 | Philips Electronics Uk Ltd | A semiconductor device comprising an insulated gate field effect transistor |
| JP3334290B2 (ja) * | 1993-11-12 | 2002-10-15 | 株式会社デンソー | 半導体装置 |
| JPH09331062A (ja) * | 1996-06-11 | 1997-12-22 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
-
1997
- 1997-05-27 JP JP9136955A patent/JPH10335649A/ja active Pending
- 1997-11-17 DE DE19750897A patent/DE19750897C2/de not_active Expired - Fee Related
- 1997-11-24 US US08/977,667 patent/US5925899A/en not_active Expired - Fee Related
- 1997-12-11 KR KR1019970067703A patent/KR100266388B1/ko not_active IP Right Cessation
-
1998
- 1998-01-16 FR FR9800433A patent/FR2764119B1/fr not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2020026401A1 (ja) * | 2018-08-02 | 2020-02-06 | 三菱電機株式会社 | ワイドバンドギャップ半導体装置、および、電力変換装置 |
| JPWO2020026401A1 (ja) * | 2018-08-02 | 2021-02-15 | 三菱電機株式会社 | ワイドバンドギャップ半導体装置、および、電力変換装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5925899A (en) | 1999-07-20 |
| FR2764119A1 (fr) | 1998-12-04 |
| KR100266388B1 (ko) | 2000-09-15 |
| KR19980086452A (ko) | 1998-12-05 |
| DE19750897C2 (de) | 2001-11-15 |
| DE19750897A1 (de) | 1998-12-03 |
| FR2764119B1 (fr) | 1999-08-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2504862B2 (ja) | 半導体装置及びその製造方法 | |
| US7157785B2 (en) | Semiconductor device, the method of manufacturing the same, and two-way switching device using the semiconductor devices | |
| JP5357370B2 (ja) | 半導体デバイス | |
| JP2858404B2 (ja) | 絶縁ゲート型バイポーラトランジスタおよびその製造方法 | |
| WO2011078346A1 (ja) | ＳｉＣ電界効果トランジスタ | |
| JPH0671079B2 (ja) | 双方向導通可能なモノリシック集積半導体デバイスとその製造方法 | |
| JP3209091B2 (ja) | 絶縁ゲートバイポーラトランジスタを備えた半導体装置 | |
| JPH05102487A (ja) | 縦型半導体装置 | |
| JP4294117B2 (ja) | Ｍｏｓコントロールダイオード及びその製造方法 | |
| US5773851A (en) | Semiconductor device and manufacturing method thereof | |
| JP6168370B2 (ja) | ＳｉＣ電界効果トランジスタ | |
| WO2005122274A1 (ja) | 絶縁ゲート型半導体素子及びその製造方法 | |
| JP2002261281A (ja) | 絶縁ゲートバイポーラトランジスタの製造方法 | |
| JP3424579B2 (ja) | 半導体装置 | |
| CN111668212B (zh) | 半导体装置 | |
| JP2000164859A (ja) | 半導体装置及びその製造方法 | |
| JP4177229B2 (ja) | 半導体装置とその製造方法 | |
| KR100336200B1 (ko) | 트렌치 게이트 구조를 갖는 반도체 장치 | |
| JP4761011B2 (ja) | サイリスタを有する半導体装置及びその製造方法 | |
| KR100266388B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| CN113644133A (zh) | 一种半导体器件及其制备方法 | |
| JPH11195784A (ja) | 絶縁ゲート形半導体素子 | |
| JP3371836B2 (ja) | 半導体装置 | |
| US6064080A (en) | Semiconductor device | |
| JPH08213618A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040203 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040402 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040803 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20041214 |