JPH07302897A - 絶縁ゲート付きサイリスタ - Google Patents
絶縁ゲート付きサイリスタInfo
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Abstract
(57)【要約】
【目的】 オン電流とタ−ンオフ能力が改善されて大電
流化ができる絶縁ゲ−ト付きサイリスタを提供すること
を目的とする。 【構成】 ｎ型ベ−ス層１の一方の表面にｐ型ベ−ス層
２が形成され、ｐ型ベ−ス層２内にｎ型エミッタ層３が
形成されている。またｐ型ベ−ス層２と対抗する位置に
はｐ型エミッタ層８が形成されている。ｐ型ベ−ス層２
の表面には第１ゲ−ト電極５が、ｐ型エミッタ層８の表
面にはアノ−ド電極１０が設けられている。ｐ型ベ−ス
層２はダイオ−ド１９のｐ型領域２１に接続し、ダイオ
−ド１９のｎ型２２はカソ−ド電極２４に接続してい
る。またｎ型エミッタ層３はＭＯＳＦＥＴ２０のドレイ
ン領域２６に接続し、ＭＯＳＦＥＴ２０のソ−ス領域２
５はカソ−ド電極２４に接続している。
流化ができる絶縁ゲ−ト付きサイリスタを提供すること
を目的とする。 【構成】 ｎ型ベ−ス層１の一方の表面にｐ型ベ−ス層
２が形成され、ｐ型ベ−ス層２内にｎ型エミッタ層３が
形成されている。またｐ型ベ−ス層２と対抗する位置に
はｐ型エミッタ層８が形成されている。ｐ型ベ−ス層２
の表面には第１ゲ−ト電極５が、ｐ型エミッタ層８の表
面にはアノ−ド電極１０が設けられている。ｐ型ベ−ス
層２はダイオ−ド１９のｐ型領域２１に接続し、ダイオ
−ド１９のｎ型２２はカソ−ド電極２４に接続してい
る。またｎ型エミッタ層３はＭＯＳＦＥＴ２０のドレイ
ン領域２６に接続し、ＭＯＳＦＥＴ２０のソ−ス領域２
５はカソ−ド電極２４に接続している。
Description
【０００１】
【産業上の利用分野】本発明は絶縁ゲ−ト付きサイリス
タに係り、特にオン特性とタ−ンオフ能力が改善されて
大電流化ができる絶縁ゲ−ト付きサイリスタに関する。
タに係り、特にオン特性とタ−ンオフ能力が改善されて
大電流化ができる絶縁ゲ−ト付きサイリスタに関する。
【０００２】
【従来の技術】高耐圧、大電流の電力素子とこれを駆動
する駆動回路や保護回路とを一体的に集積化した電力用
ＩＣは、装置の小形化、低コスト化を図ることが可能で
今後その需要が拡大すると予想される。このような電力
用ＩＣに使われる電力素子のゲ−ト駆動は、小電力で駆
動可能な絶縁ゲ−ト電極（ＭＯＳゲ−ト）を用いた電圧
制御が望ましい。
する駆動回路や保護回路とを一体的に集積化した電力用
ＩＣは、装置の小形化、低コスト化を図ることが可能で
今後その需要が拡大すると予想される。このような電力
用ＩＣに使われる電力素子のゲ−ト駆動は、小電力で駆
動可能な絶縁ゲ−ト電極（ＭＯＳゲ−ト）を用いた電圧
制御が望ましい。
【０００３】図５６に一般的に知られている従来の横型
の絶縁ゲ−ト付きサイリスタの構造を示す。
の絶縁ゲ−ト付きサイリスタの構造を示す。
【０００４】この絶縁ゲ−ト付きサイリスタは高抵抗の
ｎ型ベ−ス層１の一方の表面に選択的にｐ型ベ−ス層２
が形成され、このｐ型ベ−ス層２内に第１ｎ型エミッタ
層３と第２ｎ型エミッタ層４とが形成されている。
ｎ型ベ−ス層１の一方の表面に選択的にｐ型ベ−ス層２
が形成され、このｐ型ベ−ス層２内に第１ｎ型エミッタ
層３と第２ｎ型エミッタ層４とが形成されている。
【０００５】ｎ型ベ−ス層１と第１ｎ型エミッタ層３と
に挟まれるｐ型ベ−ス層２の表面には絶縁膜を介して第
１ゲ−ト電極５が、第１ｎ型エミッタ層３と第２ｎ型エ
ミッタ層４とに挟まれるｐ型ベ−ス層２の表面には絶縁
膜を介して第２ゲ−ト電極６が設けられている。
に挟まれるｐ型ベ−ス層２の表面には絶縁膜を介して第
１ゲ−ト電極５が、第１ｎ型エミッタ層３と第２ｎ型エ
ミッタ層４とに挟まれるｐ型ベ−ス層２の表面には絶縁
膜を介して第２ゲ−ト電極６が設けられている。
【０００６】さらに高抵抗のｎ型ベ−ス層１の表面のｐ
型ベ−ス層２と対向する位置に選択的に、ｎ型ベ−ス層
１よりも不純物濃度の高いｎ型バッファ層７が形成さ
れ、このｎ型バッファ層７内にｐ型エミッタ層８が形成
されている。
型ベ−ス層２と対向する位置に選択的に、ｎ型ベ−ス層
１よりも不純物濃度の高いｎ型バッファ層７が形成さ
れ、このｎ型バッファ層７内にｐ型エミッタ層８が形成
されている。
【０００７】そして第２ｎ型エミッタ層４とｐ型ベ−ス
層２の表面には、双方にオ−ミックコンタクトするカソ
−ド電極９が、ｐ型エミッタ層８の表面にはオ−ミック
コンタクトするアノ−ド電極１０が設けられている。
層２の表面には、双方にオ−ミックコンタクトするカソ
−ド電極９が、ｐ型エミッタ層８の表面にはオ−ミック
コンタクトするアノ−ド電極１０が設けられている。
【０００８】また場合によってはｎ型ベ−ス層１の下方
に高抵抗のｐ型ベ−ス層１１が設けられる場合もある。
に高抵抗のｐ型ベ−ス層１１が設けられる場合もある。
【０００９】このように構成された絶縁ゲ−ト付きサイ
リスタの動作は以下のようになる。
リスタの動作は以下のようになる。
【００１０】まず絶縁ゲ−ト付きサイリスタの第１ゲ−
ト電極５及び第２ゲ−ト電極６にｐ型ベ−ス層２に対し
て正の電圧を加えると、第１ゲ−ト電極５及び第２ゲ−
ト電極６の下のｐ型ベ−ス層２の表面にｎ型チャネルが
形成され、ｎ型チャネルを通して第１ｎ型エミッタ層３
からｎ型ベ−ス層１に電子が注入される。この注入され
た電子はｎ型バッファ層７を通りｐ型エミッタ層８に抜
ける。
ト電極５及び第２ゲ−ト電極６にｐ型ベ−ス層２に対し
て正の電圧を加えると、第１ゲ−ト電極５及び第２ゲ−
ト電極６の下のｐ型ベ−ス層２の表面にｎ型チャネルが
形成され、ｎ型チャネルを通して第１ｎ型エミッタ層３
からｎ型ベ−ス層１に電子が注入される。この注入され
た電子はｎ型バッファ層７を通りｐ型エミッタ層８に抜
ける。
【００１１】この時ｐ型エミッタ層８から正孔がｎ型バ
ッファ層７、ｎ型ベ−ス層１に注入され、この正孔はｐ
型ベ−ス層２を通りカソ−ド電極９に流れる。
ッファ層７、ｎ型ベ−ス層１に注入され、この正孔はｐ
型ベ−ス層２を通りカソ−ド電極９に流れる。
【００１２】この正孔電流がｐ型ベ−ス層２を通る時、
第１ｎ型エミッタ層３と第２ｎ型エミッタ層４の下のｐ
型ベ−ス層２の横方向抵抗に電位差を発生させ、この電
位差が第１ｎ型エミッタ層３とｐ型ベ−ス層２からなる
ｐｎ接合を順バイアスして、順バイアス値がこのｐｎ接
合のビルトイン電圧を越えると第１ｎ型エミッタ層３か
らｐ型ベ−ス層２のｎチャネル以外のところに電子が注
入して、絶縁ゲ−ト付きサイリスタはサイリスタ動作を
してオン電圧の低いオン状態となる。
第１ｎ型エミッタ層３と第２ｎ型エミッタ層４の下のｐ
型ベ−ス層２の横方向抵抗に電位差を発生させ、この電
位差が第１ｎ型エミッタ層３とｐ型ベ−ス層２からなる
ｐｎ接合を順バイアスして、順バイアス値がこのｐｎ接
合のビルトイン電圧を越えると第１ｎ型エミッタ層３か
らｐ型ベ−ス層２のｎチャネル以外のところに電子が注
入して、絶縁ゲ−ト付きサイリスタはサイリスタ動作を
してオン電圧の低いオン状態となる。
【００１３】従ってサイリスタ動作を容易にするために
は第１ｎ型エミッタ層３と第２ｎ型エミッタ層４の下の
ｐ型ベ−ス層２の横方向抵抗を大きく設定することが望
ましい。
は第１ｎ型エミッタ層３と第２ｎ型エミッタ層４の下の
ｐ型ベ−ス層２の横方向抵抗を大きく設定することが望
ましい。
【００１４】次にこのオン状態から第１ゲ−ト電極５お
よび第２ゲ−ト電極６に加えた電圧をｐ型ベ−ス層２に
対して零または負にすると、第１ゲ−ト電極５および第
２ゲ−ト電極６の下のｐ型ベ−ス層２の表面に形成され
たｎ型チャネルが消失する。すると第１ｎ型エミッタ層
３はカソ−ド電極９から解放された状態となり、第１ｎ
型エミッタ層３からの電子の注入は停止しサイリスタ動
作が停止する。
よび第２ゲ−ト電極６に加えた電圧をｐ型ベ−ス層２に
対して零または負にすると、第１ゲ−ト電極５および第
２ゲ−ト電極６の下のｐ型ベ−ス層２の表面に形成され
たｎ型チャネルが消失する。すると第１ｎ型エミッタ層
３はカソ−ド電極９から解放された状態となり、第１ｎ
型エミッタ層３からの電子の注入は停止しサイリスタ動
作が停止する。
【００１５】この後ｎ型ベ−ス層１に蓄積した正孔はｐ
型ベ−ス層２を通してカソ−ド電極９に排除されて絶縁
ゲ−ト付きサイリスタはタ−ンオフする。
型ベ−ス層２を通してカソ−ド電極９に排除されて絶縁
ゲ−ト付きサイリスタはタ−ンオフする。
【００１６】しかしタ−ンオフ時のｐ型ベ−ス層２を流
れる正孔電流は第２ｎ型エミッタ層４とｐ型ベ−ス層２
からなるｐｎ接合を順バイアスし、大電流をタ−ンオフ
すると第２ｎ型エミッタ層４から電子の注入が起こり再
びサイリスタ動作をしてタ−ンオフができなくなる。
れる正孔電流は第２ｎ型エミッタ層４とｐ型ベ−ス層２
からなるｐｎ接合を順バイアスし、大電流をタ−ンオフ
すると第２ｎ型エミッタ層４から電子の注入が起こり再
びサイリスタ動作をしてタ−ンオフができなくなる。
【００１７】従って大電流をタ−ンオフするためには第
２ｎ型エミッタ層４の下のｐ型べ−ス層２の横方向抵抗
を小さく設定することが望ましい。
２ｎ型エミッタ層４の下のｐ型べ−ス層２の横方向抵抗
を小さく設定することが望ましい。
【００１８】以上に述べたように、オン特性の向上のた
めには第１ｎ型エミッタ層３と第２ｎ型エミッタ層４の
下のｐ型ベ−ス層２の横方向抵抗を大きく設定すること
が望ましく、大電流をタ−ンオフできるようにする、つ
まりオフ特性の向上のためには第２ｎ型エミッタ層の下
のｐ型ベ−ス層２の横方向抵抗を小さく設定することが
望ましい。これはオン特性の向上を図るとオフ特性が低
下し、オフ特性の向上を図るとオン特性が低下してしま
うことを意味する。
めには第１ｎ型エミッタ層３と第２ｎ型エミッタ層４の
下のｐ型ベ−ス層２の横方向抵抗を大きく設定すること
が望ましく、大電流をタ−ンオフできるようにする、つ
まりオフ特性の向上のためには第２ｎ型エミッタ層の下
のｐ型ベ−ス層２の横方向抵抗を小さく設定することが
望ましい。これはオン特性の向上を図るとオフ特性が低
下し、オフ特性の向上を図るとオン特性が低下してしま
うことを意味する。
【００１９】
【発明が解決しようとする課題】上述のように従来の絶
縁ゲ−ト付きサイリスタではオン特性の向上を図るとオ
フ特性が低下し、オフ特性の向上を図るとオン特性が低
下するという問題があり、大電流化が困難であった。
縁ゲ−ト付きサイリスタではオン特性の向上を図るとオ
フ特性が低下し、オフ特性の向上を図るとオン特性が低
下するという問題があり、大電流化が困難であった。
【００２０】本発明は以上のような問題を解決し、オン
特性とタ−ンオフ能力が改善されて大電流化ができる絶
縁ゲ−ト付きサイリスタを提供することを目的とする。
特性とタ−ンオフ能力が改善されて大電流化ができる絶
縁ゲ−ト付きサイリスタを提供することを目的とする。
【００２１】
【課題を解決するための手段】上記の問題を解決するた
めに本発明は第１の発明として、第１導電型ベ−ス層
と、前記第１導電型ベ−ス層の表面に形成された第２導
電型ベ−ス層と、前記第２導電型ベ−ス層内に形成され
た第１導電型エミッタ層と、前記第１導電型ベ−ス層内
の前記第２導電型ベ−ス層と異なる位置に形成された第
２導電型エミッタ層と、前記第１導電型ベ−ス層と前記
第１導電型エミッタ層とに挟まれた前記第２導電型ベ−
ス層の表面に絶縁膜を介して設けられたゲ−ト電極と、
前記第２導電型エミッタ層の表面に設けられた第１の電
極とを備えた絶縁ゲ−ト付きサイリスタにおいて、前記
第１導電型ベース層と誘電体分離され前記第１導電型エ
ミッタ層に接続された半導体スイッチング素子と、前記
半導体スイッチング素子に接続された第２の電極と、前
記第１導電型ベース層と誘電体分離され前記第２導電型
ベ−ス層と前記第２の電極との間に設けられた半導体整
流素子とを備えた絶縁ゲ−ト付きサイリスタを提供す
る。
めに本発明は第１の発明として、第１導電型ベ−ス層
と、前記第１導電型ベ−ス層の表面に形成された第２導
電型ベ−ス層と、前記第２導電型ベ−ス層内に形成され
た第１導電型エミッタ層と、前記第１導電型ベ−ス層内
の前記第２導電型ベ−ス層と異なる位置に形成された第
２導電型エミッタ層と、前記第１導電型ベ−ス層と前記
第１導電型エミッタ層とに挟まれた前記第２導電型ベ−
ス層の表面に絶縁膜を介して設けられたゲ−ト電極と、
前記第２導電型エミッタ層の表面に設けられた第１の電
極とを備えた絶縁ゲ−ト付きサイリスタにおいて、前記
第１導電型ベース層と誘電体分離され前記第１導電型エ
ミッタ層に接続された半導体スイッチング素子と、前記
半導体スイッチング素子に接続された第２の電極と、前
記第１導電型ベース層と誘電体分離され前記第２導電型
ベ−ス層と前記第２の電極との間に設けられた半導体整
流素子とを備えた絶縁ゲ−ト付きサイリスタを提供す
る。
【００２２】また本発明は第２の発明として、第１導電
型ベ−ス層と、前記第１導電型ベ−ス層の表面に形成さ
れた第２導電型ベ−ス層と、前記第２導電型ベ−ス層内
に形成された第１導電型エミッタ層と、前記第１導電型
ベ−ス層内の前記第２導電型ベ−ス層と異なる位置に形
成された第２導電型エミッタ層と、前記第１導電型ベ−
ス層と前記第１導電型エミッタ層とに挟まれた前記第２
導電型ベ−ス層の表面に絶縁膜を介して設けられたゲ−
ト電極と、前記第２導電型エミッタ層の表面に設けられ
た第１の電極とを備えた絶縁ゲ−ト付きサイリスタにお
いて、前記第１導電型ベース層と誘電体分離され前記第
２導電型ベ−ス層に接続された半導体スイッチング素子
と、前記半導体スイッチング素子に接続された第２の電
極と、前記第１導電型ベース層と誘電体分離され前記第
１導電型エミッタ層と前記第２の電極との間に設けられ
半導体整流素子とを備えた絶縁ゲ−ト付きサイリスタを
提供する。
型ベ−ス層と、前記第１導電型ベ−ス層の表面に形成さ
れた第２導電型ベ−ス層と、前記第２導電型ベ−ス層内
に形成された第１導電型エミッタ層と、前記第１導電型
ベ−ス層内の前記第２導電型ベ−ス層と異なる位置に形
成された第２導電型エミッタ層と、前記第１導電型ベ−
ス層と前記第１導電型エミッタ層とに挟まれた前記第２
導電型ベ−ス層の表面に絶縁膜を介して設けられたゲ−
ト電極と、前記第２導電型エミッタ層の表面に設けられ
た第１の電極とを備えた絶縁ゲ−ト付きサイリスタにお
いて、前記第１導電型ベース層と誘電体分離され前記第
２導電型ベ−ス層に接続された半導体スイッチング素子
と、前記半導体スイッチング素子に接続された第２の電
極と、前記第１導電型ベース層と誘電体分離され前記第
１導電型エミッタ層と前記第２の電極との間に設けられ
半導体整流素子とを備えた絶縁ゲ−ト付きサイリスタを
提供する。
【００２３】また本発明は第３の発明として、第１導電
型ベ−ス層と、前記第１導電型ベ−ス層の表面に形成さ
れた第２導電型の第１のベ−ス層と、前記第２導電型の
第１のベ−ス層内に形成された第１導電型エミッタ層
と、前記第１導電型ベ−ス層内の前記第２導電型の第１
のベ−ス層と異なる位置に形成された第２導電型エミッ
タ層と、前記第１導電型ベ−ス層と前記第１導電型エミ
ッタ層とに挟まれた前記第２導電型の第１のベ−ス層の
表面に絶縁膜を介して設けられたゲ−ト電極と、前記第
２導電型エミッタ層の表面に設けられた第１の電極とを
備えた絶縁ゲ−ト付きサイリスタにおいて、前記第１導
電型ベース層と誘電体分離され前記第１導電型エミッタ
層に接続された半導体スイッチング素子と、前記半導体
スイッチング素子に接続された第２の電極と、前記第１
導電型ベース層内の前記第２導電型の第１のベース層と
前記半導体スイッチング素子とに挟まれた位置に形成さ
れ前記第２の電極に接続された第２導電型の第２のベー
ス層とを備えた絶縁ゲート付きサイリスタを提供する。
型ベ−ス層と、前記第１導電型ベ−ス層の表面に形成さ
れた第２導電型の第１のベ−ス層と、前記第２導電型の
第１のベ−ス層内に形成された第１導電型エミッタ層
と、前記第１導電型ベ−ス層内の前記第２導電型の第１
のベ−ス層と異なる位置に形成された第２導電型エミッ
タ層と、前記第１導電型ベ−ス層と前記第１導電型エミ
ッタ層とに挟まれた前記第２導電型の第１のベ−ス層の
表面に絶縁膜を介して設けられたゲ−ト電極と、前記第
２導電型エミッタ層の表面に設けられた第１の電極とを
備えた絶縁ゲ−ト付きサイリスタにおいて、前記第１導
電型ベース層と誘電体分離され前記第１導電型エミッタ
層に接続された半導体スイッチング素子と、前記半導体
スイッチング素子に接続された第２の電極と、前記第１
導電型ベース層内の前記第２導電型の第１のベース層と
前記半導体スイッチング素子とに挟まれた位置に形成さ
れ前記第２の電極に接続された第２導電型の第２のベー
ス層とを備えた絶縁ゲート付きサイリスタを提供する。
【００２４】さらに本発明は第４の発明として、第１導
電型ベ−ス層と、前記第１導電型ベ−ス層の表面に形成
された第２導電型のベ−ス層と、前記第２導電型の第１
のベ−ス層内に形成された第１導電型エミッタ層と、前
記第１導電型ベ−ス層内の前記第２導電型の第１のベ−
ス層と異なる位置に形成された第２導電型エミッタ層
と、前記第１導電型ベ−ス層と前記第１導電型エミッタ
層とに挟まれた前記第２導電型のベ−ス層の表面に絶縁
膜を介して設けられたゲ−ト電極と、前記第２導電型エ
ミッタ層の表面に設けられた第１の電極とを備えた絶縁
ゲ−ト付きサイリスタにおいて、前記第１導電型ベース
層と誘電体分離され前記第２導電型ベース層に接続され
た半導体スイッチング素子と、前記半導体スイッチング
素子および前記第１導電型エミッタ層に接続された第２
の電極と、前記第１導電型ベース層内の前記第２導電型
ベース層と前記第２導電型エミッタ層とに挟まれた位置
に形成された第２導電型の層と、前記第２導電型層の表
面に形成され前記第２の電極に接続されたショットキー
電極とを備えた絶縁ゲート付きサイリスタを提供する。
電型ベ−ス層と、前記第１導電型ベ−ス層の表面に形成
された第２導電型のベ−ス層と、前記第２導電型の第１
のベ−ス層内に形成された第１導電型エミッタ層と、前
記第１導電型ベ−ス層内の前記第２導電型の第１のベ−
ス層と異なる位置に形成された第２導電型エミッタ層
と、前記第１導電型ベ−ス層と前記第１導電型エミッタ
層とに挟まれた前記第２導電型のベ−ス層の表面に絶縁
膜を介して設けられたゲ−ト電極と、前記第２導電型エ
ミッタ層の表面に設けられた第１の電極とを備えた絶縁
ゲ−ト付きサイリスタにおいて、前記第１導電型ベース
層と誘電体分離され前記第２導電型ベース層に接続され
た半導体スイッチング素子と、前記半導体スイッチング
素子および前記第１導電型エミッタ層に接続された第２
の電極と、前記第１導電型ベース層内の前記第２導電型
ベース層と前記第２導電型エミッタ層とに挟まれた位置
に形成された第２導電型の層と、前記第２導電型層の表
面に形成され前記第２の電極に接続されたショットキー
電極とを備えた絶縁ゲート付きサイリスタを提供する。
【００２５】
【作用】第１の発明においては第２の電極と第２導電型
ベ−ス層との間に半導体整流素子が接続されていること
から、ゲ−ト電極および半導体スイッチング素子をオン
にしてタ−ンオンさせると、電流が流れ始める初期の段
階では正孔電流は第２導電型ベ−ス層から半導体整流素
子へ流入する。半導体整流素子の両端にかかる電圧が第
２導電型ベ−ス層と第２の電極との間に生じるので、第
２導電型ベ−ス層と第１導電型エミッタ層との間のｐｎ
接合が順バイアスされ第１導電型エミッタ層から第２導
電型ベ−ス層への電子の注入を引き起こす。従って小電
流でサイリスタ動作に移行する。
ベ−ス層との間に半導体整流素子が接続されていること
から、ゲ−ト電極および半導体スイッチング素子をオン
にしてタ−ンオンさせると、電流が流れ始める初期の段
階では正孔電流は第２導電型ベ−ス層から半導体整流素
子へ流入する。半導体整流素子の両端にかかる電圧が第
２導電型ベ−ス層と第２の電極との間に生じるので、第
２導電型ベ−ス層と第１導電型エミッタ層との間のｐｎ
接合が順バイアスされ第１導電型エミッタ層から第２導
電型ベ−ス層への電子の注入を引き起こす。従って小電
流でサイリスタ動作に移行する。
【００２６】またタ−ンオフ時は半導体スイッチング素
子をオフにしてタ−ンオフを行う。すると蓄積した正孔
が第２導電型ベ−ス層から半導体整流素子へ排出され
る。半導体整流素子の電流−電圧特性は非線形であり半
導体整流素子を流れる電流が大きくなっても電圧の増加
は小さいので、タ−ンオフ時に第２導電型ベ−ス層の電
位は十分低く保たれ確実にタ−ンオフできる。
子をオフにしてタ−ンオフを行う。すると蓄積した正孔
が第２導電型ベ−ス層から半導体整流素子へ排出され
る。半導体整流素子の電流−電圧特性は非線形であり半
導体整流素子を流れる電流が大きくなっても電圧の増加
は小さいので、タ−ンオフ時に第２導電型ベ−ス層の電
位は十分低く保たれ確実にタ−ンオフできる。
【００２７】第２導電型ベ−ス層と第２の電極との間に
半導体整流素子を設けているのは、ｐｎ接合を持つこと
による非線形な電流−電圧特性を利用することが目的で
ある。すなわち半導体整流素子を流れる電流が小さい場
合でも、その両端にビルトイン電圧以上の電圧降下を生
じ、また大きな電流が流れる場合でも電圧降下があまり
大きくならないことを利用している。以下に述べる第２
の発明でも同様の目的で半導体整流素子を用いている。
半導体整流素子を設けているのは、ｐｎ接合を持つこと
による非線形な電流−電圧特性を利用することが目的で
ある。すなわち半導体整流素子を流れる電流が小さい場
合でも、その両端にビルトイン電圧以上の電圧降下を生
じ、また大きな電流が流れる場合でも電圧降下があまり
大きくならないことを利用している。以下に述べる第２
の発明でも同様の目的で半導体整流素子を用いている。
【００２８】以上のようにこの構造では第２導電型ベ−
ス層の等価抵抗をオン時は高くオフ時は低くできる。従
ってオン特性とタ−ンオフ能力が改善されて大電流化が
できる。
ス層の等価抵抗をオン時は高くオフ時は低くできる。従
ってオン特性とタ−ンオフ能力が改善されて大電流化が
できる。
【００２９】第２の発明においては第２導電型ベ−ス層
に接続して設けられた半導体スイッチング素子をオフに
した状態でゲ−ト電極をオンにしてタ−ンオンさせる。
正孔電流は第１導電型エミッタ層に直接流入し第１導電
型エミッタ層から第２導電型ベ−ス層への電子の注入を
引き起こす。従って小電流でサイリスタ動作に移行す
る。
に接続して設けられた半導体スイッチング素子をオフに
した状態でゲ−ト電極をオンにしてタ−ンオンさせる。
正孔電流は第１導電型エミッタ層に直接流入し第１導電
型エミッタ層から第２導電型ベ−ス層への電子の注入を
引き起こす。従って小電流でサイリスタ動作に移行す
る。
【００３０】タ−ンオフ時は半導体スイッチング素子を
オンさせてゲ−ト電極をオフにする。すると蓄積してい
た正孔は第２導電型ベ−ス層と第２の電極とを短絡した
半導体スイッチング素子によって排出され第１導電型エ
ミッタ層からの電子の注入は停止してタ−ンオフする。
オンさせてゲ−ト電極をオフにする。すると蓄積してい
た正孔は第２導電型ベ−ス層と第２の電極とを短絡した
半導体スイッチング素子によって排出され第１導電型エ
ミッタ層からの電子の注入は停止してタ−ンオフする。
【００３１】正孔を排出する際の電圧降下によって第２
導電型ベ−ス層の電位が上がっても、第２導電型ベ−ス
層と第１導電型エミッタ層との間のｐｎ接合と半導体整
流素子の両方が順バイアスされないと第１導電型エミッ
タ層はラッチアップしないので、半導体整流素子を設け
たことによってタ−ンオフ能力が改善されている。
導電型ベ−ス層の電位が上がっても、第２導電型ベ−ス
層と第１導電型エミッタ層との間のｐｎ接合と半導体整
流素子の両方が順バイアスされないと第１導電型エミッ
タ層はラッチアップしないので、半導体整流素子を設け
たことによってタ−ンオフ能力が改善されている。
【００３２】第３の発明においては第２導電型の第１の
ベース層と分離された第２導電型の第２のベース層に第
２の電極が接続されていることから、電流が流れ始める
初期の段階では、正孔電流は第２導電型の第１のベース
層と第２導電型の第２のベース層との間の抵抗の高い第
１導電型ベース層を通って第２導電型の第２のベース層
に流入する。ここで生じる電圧降下により第２導電型の
第１のベース層の電位が上がるので、第２導電型の第１
のベース層と第１導電型エミッタ層との間のｐｎ接合が
順バイアスされ、第１導電型エミッタ層から電子の注入
を引き起こす。したがって小電流でサイリスタ動作に移
行するので、低いオン抵抗が得られる。
ベース層と分離された第２導電型の第２のベース層に第
２の電極が接続されていることから、電流が流れ始める
初期の段階では、正孔電流は第２導電型の第１のベース
層と第２導電型の第２のベース層との間の抵抗の高い第
１導電型ベース層を通って第２導電型の第２のベース層
に流入する。ここで生じる電圧降下により第２導電型の
第１のベース層の電位が上がるので、第２導電型の第１
のベース層と第１導電型エミッタ層との間のｐｎ接合が
順バイアスされ、第１導電型エミッタ層から電子の注入
を引き起こす。したがって小電流でサイリスタ動作に移
行するので、低いオン抵抗が得られる。
【００３３】第４の発明においては、第２導電型ベース
層と第２導電型エミッタ層とに挟まれた第２導電型の層
にショットキー電極が接続されていることから、ターン
オフ時に正孔が半導体スイッチング素子ではなくショッ
トキー電極を通って流れるものがあり、このためターン
オフの速度が速くなる。
層と第２導電型エミッタ層とに挟まれた第２導電型の層
にショットキー電極が接続されていることから、ターン
オフ時に正孔が半導体スイッチング素子ではなくショッ
トキー電極を通って流れるものがあり、このためターン
オフの速度が速くなる。
【００３４】
【実施例】以下図面を参照しつつ本発明の実施例を説明
する。 （実施例１）図１に本実施例に係る絶縁ゲ−ト付きサイ
リスタの模式的な断面図を示す。
する。 （実施例１）図１に本実施例に係る絶縁ゲ−ト付きサイ
リスタの模式的な断面図を示す。
【００３５】図に示すように、絶縁膜１２によって支持
基板１３から誘電体分離されたｎ型ベ−ス層１の一方の
表面に選択的にｐ型ベ−ス層２が形成され、このｐ型ベ
−ス層２内にｎ型エミッタ層３が形成されている。
基板１３から誘電体分離されたｎ型ベ−ス層１の一方の
表面に選択的にｐ型ベ−ス層２が形成され、このｐ型ベ
−ス層２内にｎ型エミッタ層３が形成されている。
【００３６】ｎ型ベ−ス層１とｎ型エミッタ層３に挟ま
れるｐ型ベ−ス層２の表面には絶縁膜を介して第１ゲ−
ト電極５が設けられている。
れるｐ型ベ−ス層２の表面には絶縁膜を介して第１ゲ−
ト電極５が設けられている。
【００３７】またｎ型ベ−ス層１のｐ型ベ−ス層と対向
する位置に選択的にｎ型ベ−ス層１よりも不純物濃度の
高いｎ型バッファ層７が形成され、このｎ型バッファ層
７内にｐ型エミッタ層８が形成されている。
する位置に選択的にｎ型ベ−ス層１よりも不純物濃度の
高いｎ型バッファ層７が形成され、このｎ型バッファ層
７内にｐ型エミッタ層８が形成されている。
【００３８】ｐ型エミッタ層８の表面にはオ−ミックコ
ンタクトするアノ−ド電極１０が設けられている。
ンタクトするアノ−ド電極１０が設けられている。
【００３９】ｐ型ベ−ス層２にはベ−ス電極１４がオ−
ミック接続し、ｎ型エミッタ層３にはエミッタ電極１５
がオ−ミック接続している。
ミック接続し、ｎ型エミッタ層３にはエミッタ電極１５
がオ−ミック接続している。
【００４０】また分離領域１６によってｎ型ベ−ス層１
と誘電体分離された半導体領域１７に半導体整流素子と
してとしてダイオ−ド１９が、分離領域１６によってダ
イオ−ド１９と誘電体分離された半導体領域１８に半導
体スイッチング素子としてＭＯＳＦＥＴ２０が形成され
ている。ただしダイオ−ド１９とＭＯＳＦＥＴ２０は必
ずしも互いに誘電体分離されていなくても良い。
と誘電体分離された半導体領域１７に半導体整流素子と
してとしてダイオ−ド１９が、分離領域１６によってダ
イオ−ド１９と誘電体分離された半導体領域１８に半導
体スイッチング素子としてＭＯＳＦＥＴ２０が形成され
ている。ただしダイオ−ド１９とＭＯＳＦＥＴ２０は必
ずしも互いに誘電体分離されていなくても良い。
【００４１】ダイオ−ド１９のｐ型領域２１には電極２
３が設けられ、電極２３はベ−ス電極１４に接続してい
る。またｎ型領域２２にはカソ−ド電極２４が接続して
いる。
３が設けられ、電極２３はベ−ス電極１４に接続してい
る。またｎ型領域２２にはカソ−ド電極２４が接続して
いる。
【００４２】ＭＯＳＦＥＴ２０のｎ型ソ−ス領域２５に
はソ−ス電極２８が設けられ、ソ−ス電極２８はカソ−
ド電極２４に接続している。またｎ型ドレイン領域２６
にはドレイン電極２９が設けられ、ドレイン電極２９は
エミッタ電極１５に接続している。さらにｐ型ベ−ス領
域２７のｎ型ソ−ス領域２５とｎ型ドレイン領域２６と
に挟まれた表面には第２ゲ−ト電極３０が設けられてい
る。ここで第２ゲ−ト電極３０は第１ゲ−ト電極５と共
通にしておいても良い。
はソ−ス電極２８が設けられ、ソ−ス電極２８はカソ−
ド電極２４に接続している。またｎ型ドレイン領域２６
にはドレイン電極２９が設けられ、ドレイン電極２９は
エミッタ電極１５に接続している。さらにｐ型ベ−ス領
域２７のｎ型ソ−ス領域２５とｎ型ドレイン領域２６と
に挟まれた表面には第２ゲ−ト電極３０が設けられてい
る。ここで第２ゲ−ト電極３０は第１ゲ−ト電極５と共
通にしておいても良い。
【００４３】この絶縁ゲ−ト付きサイリスタのタ−ンオ
ンは次のようになる。
ンは次のようになる。
【００４４】第１ゲ−ト電極５および第２ゲ−ト電極３
０にカソ−ド電極２４に対して正の電圧を印加するとそ
れぞれのゲ−ト電極の下にｎ型チャネルが形成され、こ
のｎ型チャネルを通して電子が流れる。ｎ型エミッタ層
３からｎ型ベ−ス層１に注入された電子はｎ型バッファ
層７を通りｐ型エミッタ層８に抜ける。
０にカソ−ド電極２４に対して正の電圧を印加するとそ
れぞれのゲ−ト電極の下にｎ型チャネルが形成され、こ
のｎ型チャネルを通して電子が流れる。ｎ型エミッタ層
３からｎ型ベ−ス層１に注入された電子はｎ型バッファ
層７を通りｐ型エミッタ層８に抜ける。
【００４５】このときｐ型エミッタ層８から正孔がｎ型
バッファ層７、ｎ型ベ−ス層１に注入される。この正孔
電流はｐ型ベ−ス層２に流れてベ−ス電極１４からカソ
−ド側へ排出される。
バッファ層７、ｎ型ベ−ス層１に注入される。この正孔
電流はｐ型ベ−ス層２に流れてベ−ス電極１４からカソ
−ド側へ排出される。
【００４６】そしてこの実施例ではｐ型ベ−ス層２を流
れる正孔電流およびダイオ−ド１９を流れる電流による
電圧降下のためにｎ型エミッタ層３の下のｐ型ベ−ス層
２の電位が上がり、ｎ型エミッタ層３とｐ型ベ−ス層２
との間のｐｎ接合が順バイアスされてｎ型エミッタ層３
からの電子の注入を引き起こし、サイリスタ動作をさせ
る。
れる正孔電流およびダイオ−ド１９を流れる電流による
電圧降下のためにｎ型エミッタ層３の下のｐ型ベ−ス層
２の電位が上がり、ｎ型エミッタ層３とｐ型ベ−ス層２
との間のｐｎ接合が順バイアスされてｎ型エミッタ層３
からの電子の注入を引き起こし、サイリスタ動作をさせ
る。
【００４７】したがってこの実施例の絶縁ゲ−ト付きサ
イリスタは小さい正孔電流でサイリスタ動作をさせるこ
とができ、オン電圧の低いオン状態が得られる。
イリスタは小さい正孔電流でサイリスタ動作をさせるこ
とができ、オン電圧の低いオン状態が得られる。
【００４８】次にタ−ンオフについて説明する。
【００４９】第２ゲ−ト電極３０をオフにしてｎ型チャ
ネルを切ると、カソ−ド側からｎ型エミッタ層３への電
流が止まる。
ネルを切ると、カソ−ド側からｎ型エミッタ層３への電
流が止まる。
【００５０】するとオン状態で蓄積していた正孔はベ−
ス電極１４からカソ−ド側へ排出される。
ス電極１４からカソ−ド側へ排出される。
【００５１】このときｎ型エミッタ層３とカソ−ド電極
２４との電位差に等しい電圧がＭＯＳＦＥＴ２０のソ−
ス領域２５とドレイン領域２６との間に印加されるの
で、もしもｐ型ベ−ス層２の電位上昇が大きいとＭＯＳ
ＦＥＴ２０がブレ−クダウンしてタ−ンオフが失敗す
る。
２４との電位差に等しい電圧がＭＯＳＦＥＴ２０のソ−
ス領域２５とドレイン領域２６との間に印加されるの
で、もしもｐ型ベ−ス層２の電位上昇が大きいとＭＯＳ
ＦＥＴ２０がブレ−クダウンしてタ−ンオフが失敗す
る。
【００５２】しかしダイオ−ド１９は小さな電圧で大電
流を流せるのでｐ型ベ−ス層２の電位上昇は小さく、こ
の絶縁ゲ−ト付きサイリスタは大電流のタ−ンオフが可
能となる。
流を流せるのでｐ型ベ−ス層２の電位上昇は小さく、こ
の絶縁ゲ−ト付きサイリスタは大電流のタ−ンオフが可
能となる。
【００５３】このような絶縁ゲ−ト付きサイリスタの具
体的な電極配置の一例を図２に示す。図２は平面図にお
ける一部分を示したものである。破線はゲ−ト電極、斜
線部分は素子分離領域を示している。
体的な電極配置の一例を図２に示す。図２は平面図にお
ける一部分を示したものである。破線はゲ−ト電極、斜
線部分は素子分離領域を示している。
【００５４】図に示すように素子全体にわたって電流が
均一に流れるようにカソ−ド電極２４とエミッタ電極１
５を入り組んだ形にしている。
均一に流れるようにカソ−ド電極２４とエミッタ電極１
５を入り組んだ形にしている。
【００５５】またＭＯＳＦＥＴ２０のチャネル抵抗はそ
のままオン抵抗に含まれるので、チャネル抵抗を小さく
するために第２ゲ−ト電極３０をジグザグに形成してチ
ャネル幅を稼いでいる。ジグザグの長さｘを長くするこ
とにより、またジグザグのピッチｙを小さくして繰り返
し数を多くすることによってチャネル幅は長くなる。
のままオン抵抗に含まれるので、チャネル抵抗を小さく
するために第２ゲ−ト電極３０をジグザグに形成してチ
ャネル幅を稼いでいる。ジグザグの長さｘを長くするこ
とにより、またジグザグのピッチｙを小さくして繰り返
し数を多くすることによってチャネル幅は長くなる。
【００５６】図３に図２中のＡ−Ａ´で切った断面とＢ
−Ｂ´で切った断面とを示す。図３（ａ）がＡ−Ａ´断
面、図３（ｂ）がＢ−Ｂ´断面である。ただし支持基板
１３は省略してある。図に示すようにＭＯＳＦＥＴ２０
のドレイン領域２６はベ−ス領域２７の外側に形成され
ているが、ベ−ス領域２７の中に形成しても良い。
−Ｂ´で切った断面とを示す。図３（ａ）がＡ−Ａ´断
面、図３（ｂ）がＢ−Ｂ´断面である。ただし支持基板
１３は省略してある。図に示すようにＭＯＳＦＥＴ２０
のドレイン領域２６はベ−ス領域２７の外側に形成され
ているが、ベ−ス領域２７の中に形成しても良い。
【００５７】また別の電極配置の例を図４の平面図、図
５の断面図に示す。図５は図４中のＢ−Ｂ´断面で切っ
た図である。図４ではゲート電極３０に沿って例えば多
結晶シリコンで形成した電極３１を設け、随所でブリッ
ジ３２を介してゲート電極３０と接続している。
５の断面図に示す。図５は図４中のＢ−Ｂ´断面で切っ
た図である。図４ではゲート電極３０に沿って例えば多
結晶シリコンで形成した電極３１を設け、随所でブリッ
ジ３２を介してゲート電極３０と接続している。
【００５８】電極３１を設ける理由は以下の通りであ
る。ゲート電極３０が長くなると、それ自体の抵抗と容
量により、チャネルの生成・消滅に場所によって時間差
が生じるため、スイッチング時の電流の均一性が保てな
くなる。そこで電極３１を設けてこれをゲート回路と接
続し、ゲート回路からの信号をゲート電極３０全体にほ
ぼ同時に伝えるようにする。このとき電極３１の上に金
属電極３３を設けておくことによりその効果を高めるこ
とができる。電極３１と電極３３の部分はシリサイドや
ポリサイドで形成しても良い。
る。ゲート電極３０が長くなると、それ自体の抵抗と容
量により、チャネルの生成・消滅に場所によって時間差
が生じるため、スイッチング時の電流の均一性が保てな
くなる。そこで電極３１を設けてこれをゲート回路と接
続し、ゲート回路からの信号をゲート電極３０全体にほ
ぼ同時に伝えるようにする。このとき電極３１の上に金
属電極３３を設けておくことによりその効果を高めるこ
とができる。電極３１と電極３３の部分はシリサイドや
ポリサイドで形成しても良い。
【００５９】このような絶縁ゲート付きサイリスタを２
層の金属電極を用いて形成した例を図６・図７および図
８〜図１６に示す。図６は平面図、図７（ａ）・（ｂ）
はそれぞれ図６中のＣ−Ｃ′・Ｄ−Ｄ′断面で切った断
面図である。また図８〜図１６はＤ−Ｄ′断面の製造工
程の断面図である。
層の金属電極を用いて形成した例を図６・図７および図
８〜図１６に示す。図６は平面図、図７（ａ）・（ｂ）
はそれぞれ図６中のＣ−Ｃ′・Ｄ−Ｄ′断面で切った断
面図である。また図８〜図１６はＤ−Ｄ′断面の製造工
程の断面図である。
【００６０】電極２４・２８・２９を細かくパターニン
グするために１層目の電極１０・１４・１５・２３・２
４・２８・２９は薄い金属で作られている。また３４・
３５・３６は酸化膜であり、これらの酸化膜の上に１層
目の金属を形成する前に酸化膜３７・３８・３９・４０
・４１・４２を形成する。また１層目の金属を形成した
後に酸化膜４７・４８・４９を形成し、スルーホール４
５によって２層目の電極５０がアノード電極１０に、ス
ルーホール４３・４４によって２層目の電極５１がエミ
ッタ電極１５とドレイン電極２９に、スルーホール４６
によって２層目の電極５２がカソード電極２８にそれぞ
れ接続されている。またこの例ではｐ+層５３〜５７を
形成してある。また分離領域１６の両側には酸化膜５８
が形成してある。
グするために１層目の電極１０・１４・１５・２３・２
４・２８・２９は薄い金属で作られている。また３４・
３５・３６は酸化膜であり、これらの酸化膜の上に１層
目の金属を形成する前に酸化膜３７・３８・３９・４０
・４１・４２を形成する。また１層目の金属を形成した
後に酸化膜４７・４８・４９を形成し、スルーホール４
５によって２層目の電極５０がアノード電極１０に、ス
ルーホール４３・４４によって２層目の電極５１がエミ
ッタ電極１５とドレイン電極２９に、スルーホール４６
によって２層目の電極５２がカソード電極２８にそれぞ
れ接続されている。またこの例ではｐ+層５３〜５７を
形成してある。また分離領域１６の両側には酸化膜５８
が形成してある。
【００６１】ｐ+ 層５３〜５７を形成する理由を以下に
述べる。
述べる。
【００６２】まず５３・５４に関してであるが、これら
のｐ+ 層は、ターンオフ時に正孔がより流れやすくなる
ように設けるものである。これらを設けることによって
ｐ型ベース層２の電位上昇はより小さくなる。
のｐ+ 層は、ターンオフ時に正孔がより流れやすくなる
ように設けるものである。これらを設けることによって
ｐ型ベース層２の電位上昇はより小さくなる。
【００６３】また５５〜５７のｐ+ 層は電極とコンタク
トがしやすいように設けるものである。
トがしやすいように設けるものである。
【００６４】次に図８〜図１６を用いてこの絶縁ゲート
付きサイリスタの製造方法を示す。
付きサイリスタの製造方法を示す。
【００６５】まず図８に示すように２枚のシリコンウエ
ハ−の一方または両方を酸化し、これらを接着すること
によりＳｉＯ2 の絶縁膜１２が埋め込まれた基板１３・
１３′を得る。次に活性層側の基板１３を所定の厚さに
なるように研磨する。活性層側のシリコンウエハ−とし
ては、単位面積当たりの最終的な不純物量が１×１０１
２ｃｍ-2程度になるように、最終的な活性層の厚さに応
じた不純物濃度を持つｎ型基板を用いることが好まし
い。またはそれより高抵抗のｎ型基板やｐ型基板を用い
て接着基板を作り、後にイオン注入などで適当な量のｎ
型不純物をド−ピングしても良い。この基板１３´の表
面にＳｉＯ2 の絶縁膜１２′を形成する。
ハ−の一方または両方を酸化し、これらを接着すること
によりＳｉＯ2 の絶縁膜１２が埋め込まれた基板１３・
１３′を得る。次に活性層側の基板１３を所定の厚さに
なるように研磨する。活性層側のシリコンウエハ−とし
ては、単位面積当たりの最終的な不純物量が１×１０１
２ｃｍ-2程度になるように、最終的な活性層の厚さに応
じた不純物濃度を持つｎ型基板を用いることが好まし
い。またはそれより高抵抗のｎ型基板やｐ型基板を用い
て接着基板を作り、後にイオン注入などで適当な量のｎ
型不純物をド−ピングしても良い。この基板１３´の表
面にＳｉＯ2 の絶縁膜１２′を形成する。
【００６６】次に図９に示すようにレジスト（図示せ
ず）を形成してパターニングし、Ｂ+イオンを注入して
熱拡散し１０μｍ程度の深さのｐ+ 層５３を形成する。
レジストを除去してからＬＰＣＶＤ法によってＳｉＮ膜
５９を形成、トレンチを形成するためのＣＶＤ酸化膜な
どのマスク材（図示せず）を形成してパターニングし、
ＲＩＥ法によってトレンチ６０を形成する。
ず）を形成してパターニングし、Ｂ+イオンを注入して
熱拡散し１０μｍ程度の深さのｐ+ 層５３を形成する。
レジストを除去してからＬＰＣＶＤ法によってＳｉＮ膜
５９を形成、トレンチを形成するためのＣＶＤ酸化膜な
どのマスク材（図示せず）を形成してパターニングし、
ＲＩＥ法によってトレンチ６０を形成する。
【００６７】次に図１０の部分拡大図に示すようにＳｉ
Ｎ膜５９をマスクとして選択酸化によって厚さ１μｍ程
度の酸化膜３４・３５・３６・５８（３６は図示せず）
を形成する。
Ｎ膜５９をマスクとして選択酸化によって厚さ１μｍ程
度の酸化膜３４・３５・３６・５８（３６は図示せず）
を形成する。
【００６８】次に図１１の部分拡大図に示すようにＳｉ
Ｎ膜５９を除去した後、トレンチ６０にＬＰＣＶＤ法に
よってポリシリコンを埋め込み、ＣＤＥ法によって余分
なポリシリコンをエッチバック、さらにポリシリコンの
上を酸化して素子分離領域１６を完成させる。
Ｎ膜５９を除去した後、トレンチ６０にＬＰＣＶＤ法に
よってポリシリコンを埋め込み、ＣＤＥ法によって余分
なポリシリコンをエッチバック、さらにポリシリコンの
上を酸化して素子分離領域１６を完成させる。
【００６９】なおポリシリコンの代わりに、ＣＶＤ法に
よってシリコンの酸化膜を埋め込んでも良い。
よってシリコンの酸化膜を埋め込んでも良い。
【００７０】次に図１２に示すようにポリシリコンをＬ
ＰＣＶＤ法によって形成してからＲＩＥ法を用いてパタ
ーニングしゲート電極５・３０を形成する。ＲＩＥ法の
代わりにＣＤＥ法を用いても良い。
ＰＣＶＤ法によって形成してからＲＩＥ法を用いてパタ
ーニングしゲート電極５・３０を形成する。ＲＩＥ法の
代わりにＣＤＥ法を用いても良い。
【００７１】次に図１３に示すようにＢ+ イオン・Ｐ+
イオンを所定の場所に注入・熱拡散してｐ層２・２１・
２７およびｐ+ 層８・５４・５５・５６・５７、ｎ層７
およびｎ+ 層３・２２・２５・２６をそれぞれ形成す
る。ｐ+ 層５４の深さは約５μｍ程度である。
イオンを所定の場所に注入・熱拡散してｐ層２・２１・
２７およびｐ+ 層８・５４・５５・５６・５７、ｎ層７
およびｎ+ 層３・２２・２５・２６をそれぞれ形成す
る。ｐ+ 層５４の深さは約５μｍ程度である。
【００７２】次に図１４に示すように、ＳｉＯ2 膜・Ｂ
ＰＳＧ・ＰＳＧをＣＶＤ法によって順に積層しメルトし
て段差を滑らかにした後、ＲＩＥ法によってエッチング
してコンタクトホール８１〜８６を形成する。この結
果、酸化膜が３７〜４２に分かれる。
ＰＳＧ・ＰＳＧをＣＶＤ法によって順に積層しメルトし
て段差を滑らかにした後、ＲＩＥ法によってエッチング
してコンタクトホール８１〜８６を形成する。この結
果、酸化膜が３７〜４２に分かれる。
【００７３】次に図１５に示すようにＡｌをスパッタリ
ング法によって堆積した後に、ＲＩＥ法によってパター
ニングして１層目の電極１０・１４・１５・２３・２４
・２８・２９を形成する。
ング法によって堆積した後に、ＲＩＥ法によってパター
ニングして１層目の電極１０・１４・１５・２３・２４
・２８・２９を形成する。
【００７４】次に図１６に示すように酸化膜をプラズマ
ＣＶＤ法によって形成し、ＲＩＥ法によってパターニン
グしてスルーホール４３〜４６（４４は図示せず）を形
成する。この結果、酸化膜が４７〜４９に分かれる。プ
ラズマＣＶＤ法の代わりにバイアススパッタリング法を
用いても良い。
ＣＶＤ法によって形成し、ＲＩＥ法によってパターニン
グしてスルーホール４３〜４６（４４は図示せず）を形
成する。この結果、酸化膜が４７〜４９に分かれる。プ
ラズマＣＶＤ法の代わりにバイアススパッタリング法を
用いても良い。
【００７５】次に図７（ｂ）に示すようにＡｌをスパッ
タリング法によって堆積した後に、ＲＩＥ法によってパ
ターニングして２層目の電極５０〜５２を形成する。こ
の後、プラズマＣＶＤ法によってパッシベーションのた
めの酸化膜（図示せず）を素子の上に形成して絶縁ゲー
ト付きサイリスタが完成する。
タリング法によって堆積した後に、ＲＩＥ法によってパ
ターニングして２層目の電極５０〜５２を形成する。こ
の後、プラズマＣＶＤ法によってパッシベーションのた
めの酸化膜（図示せず）を素子の上に形成して絶縁ゲー
ト付きサイリスタが完成する。
【００７６】以上に説明した工程とは逆に、素子分離領
域１６を形成する前にゲ−ト電極と拡散層を作り、その
後でトレンチを掘って素子分離領域１６を形成し、最後
に電極、配線を作ることも可能である。
域１６を形成する前にゲ−ト電極と拡散層を作り、その
後でトレンチを掘って素子分離領域１６を形成し、最後
に電極、配線を作ることも可能である。
【００７７】なおｐ+ 層５３〜５７を形成せずに、Ｄ−
Ｄ′断面が図１７のようになるよう形成しても良い。
Ｄ′断面が図１７のようになるよう形成しても良い。
【００７８】ここで図１８・図１９に２層の金属電極を
用いた絶縁ゲート付きサイリスタにおいて、ＭＯＳＦＥ
Ｔ２０のゲートを図４と同様にジグザグに形成した例を
示す。図１８は平面図、図１９（ａ）（ｂ）はそれぞれ
図１８のＡ−Ａ´断面図、Ｂ−Ｂ´断面図である。スル
ーホールが一点鎖線で示してある。ＭＯＳＦＥＴ２０の
ｐ型ベース領域２７の電位を安定させるためにコンタク
トのためのｐ+ 層５７をソース電極２８の下に数箇所に
分けて形成してある。なおｐ型ベース領域２７は通常の
ＣＭＯＳにおけるｐウェルのようにｎ型ソース領域２５
とｎ型ドレイン領域２６の両方を取り囲むように形成し
ても良い。
用いた絶縁ゲート付きサイリスタにおいて、ＭＯＳＦＥ
Ｔ２０のゲートを図４と同様にジグザグに形成した例を
示す。図１８は平面図、図１９（ａ）（ｂ）はそれぞれ
図１８のＡ−Ａ´断面図、Ｂ−Ｂ´断面図である。スル
ーホールが一点鎖線で示してある。ＭＯＳＦＥＴ２０の
ｐ型ベース領域２７の電位を安定させるためにコンタク
トのためのｐ+ 層５７をソース電極２８の下に数箇所に
分けて形成してある。なおｐ型ベース領域２７は通常の
ＣＭＯＳにおけるｐウェルのようにｎ型ソース領域２５
とｎ型ドレイン領域２６の両方を取り囲むように形成し
ても良い。
【００７９】ここでＭＯＳＦＥＴの１層配線の場合の電
極配置の平面図を図２０に示す。チャネルの密度を上げ
るためにソース電極２８・ドレイン電極２９・ゲート電
極３０が櫛歯状の細長い形状となっている。櫛歯状で厚
さが薄いアルミニウムなどを用いて１層の配線をする
と、配線の抵抗が高くなってしまう。
極配置の平面図を図２０に示す。チャネルの密度を上げ
るためにソース電極２８・ドレイン電極２９・ゲート電
極３０が櫛歯状の細長い形状となっている。櫛歯状で厚
さが薄いアルミニウムなどを用いて１層の配線をする
と、配線の抵抗が高くなってしまう。
【００８０】また櫛歯状で２層の配線をすると、ウェッ
トエッチングをする場合やマスクのずれを考慮したりし
た場合、櫛歯形状の繰り返しのピッチを大きくする必要
がある。ピッチが大きくなってしまうとチャネルの密度
が下がってしまうので、ピッチを小さくする工夫が必要
となる。
トエッチングをする場合やマスクのずれを考慮したりし
た場合、櫛歯形状の繰り返しのピッチを大きくする必要
がある。ピッチが大きくなってしまうとチャネルの密度
が下がってしまうので、ピッチを小さくする工夫が必要
となる。
【００８１】図２１に２層配線の場合の平面図を示す。
１層目の配線は図２０と同様である。２層目はソース側
とドレイン側に大きな四角状に形成する。ソース側の電
極５２はソース電極２８と重なる部分にだけコンタクト
するようにする。ドレイン側の電極５１に関しても同様
にする。なお図の斜線で囲った部分がコンタクトする部
分である。これは後述する図２２・図２５でも同様であ
る。２層目の電極を櫛歯状ではなく四角状にすることに
より電極の接触面積を大きくすることができるので、配
線による抵抗を下げることができる。ただしこの配線で
は図２０の場合と同様に、１層目と２層目との細長い形
状でのコンタクトを形成する必要があるので、繰り返し
のピッチは図２０の場合と同じであり、これ以上に小さ
くすることはできない。
１層目の配線は図２０と同様である。２層目はソース側
とドレイン側に大きな四角状に形成する。ソース側の電
極５２はソース電極２８と重なる部分にだけコンタクト
するようにする。ドレイン側の電極５１に関しても同様
にする。なお図の斜線で囲った部分がコンタクトする部
分である。これは後述する図２２・図２５でも同様であ
る。２層目の電極を櫛歯状ではなく四角状にすることに
より電極の接触面積を大きくすることができるので、配
線による抵抗を下げることができる。ただしこの配線で
は図２０の場合と同様に、１層目と２層目との細長い形
状でのコンタクトを形成する必要があるので、繰り返し
のピッチは図２０の場合と同じであり、これ以上に小さ
くすることはできない。
【００８２】そこで図２２に示すような電極配置をとれ
ば、ピッチを小さくすることが可能となる。図２２では
ソース電極２８・ドレイン電極２９のコンタクトしない
部分を細くしてある。これによって繰り返しのピッチを
小さくできる。
ば、ピッチを小さくすることが可能となる。図２２では
ソース電極２８・ドレイン電極２９のコンタクトしない
部分を細くしてある。これによって繰り返しのピッチを
小さくできる。
【００８３】次に図２２のＸで囲った部分の１層目の拡
大図を図２３に示す。このような形状だとゲート電極３
０が細くなったときに角の部分で切れてしまう恐れがあ
る。
大図を図２３に示す。このような形状だとゲート電極３
０が細くなったときに角の部分で切れてしまう恐れがあ
る。
【００８４】これを避けるために図２４に示すような形
状にする。角の部分を鈍角にすることにより角の部分が
切れてしまうという問題を避けることが可能となる。あ
るいはこの部分を曲線にしても良い。
状にする。角の部分を鈍角にすることにより角の部分が
切れてしまうという問題を避けることが可能となる。あ
るいはこの部分を曲線にしても良い。
【００８５】図２５はピッチを小さくするための別の電
極配置図である。１層目の電極は2層目の電極が形成さ
れない部分にのみ形成する。さらに２層目の電極のコン
タクトを１層目の電極の形成されていない部分にとるこ
とにより、２層目の電極がソース領域・ドレイン領域に
直接コンタクトすることになる。このとき１層目の電極
と２層目の電極とを接続させるために双方が重なる部分
を形成しておく。
極配置図である。１層目の電極は2層目の電極が形成さ
れない部分にのみ形成する。さらに２層目の電極のコン
タクトを１層目の電極の形成されていない部分にとるこ
とにより、２層目の電極がソース領域・ドレイン領域に
直接コンタクトすることになる。このとき１層目の電極
と２層目の電極とを接続させるために双方が重なる部分
を形成しておく。
【００８６】図２６は図２５のＺ−Ｚ´断面で切った断
面図である。電極５２は省略してある。ソース電極２８
と電極５１とが互いの端部でコンタクトしている。
面図である。電極５２は省略してある。ソース電極２８
と電極５１とが互いの端部でコンタクトしている。
【００８７】図２５のような形状ではコンタクトする部
分がほとんど重なっていないので、ピッチを小さくする
ことが可能となる。
分がほとんど重なっていないので、ピッチを小さくする
ことが可能となる。
【００８８】以上に述べたような絶縁ゲート付きサイリ
スタの特性図を図２７・図２８に示す。図２７はターン
オン特性を、図２８はターンオフ特性を示した図であ
る。図２７ではＩＧＢＴと比較して約６倍の電流が得ら
れることが分かる。また図２８はサイリスタのオン電圧
２．５Ｖ・初期電流約７Ａ・電源電圧１００Ｖの場合に
対するもので、電流密度がＩＧＢＴと比較して大きいの
でライフタイムが１μｓｅｃ程度であっても０．１μｓ
ｅｃ程度で電流が切れることが分かる。
スタの特性図を図２７・図２８に示す。図２７はターン
オン特性を、図２８はターンオフ特性を示した図であ
る。図２７ではＩＧＢＴと比較して約６倍の電流が得ら
れることが分かる。また図２８はサイリスタのオン電圧
２．５Ｖ・初期電流約７Ａ・電源電圧１００Ｖの場合に
対するもので、電流密度がＩＧＢＴと比較して大きいの
でライフタイムが１μｓｅｃ程度であっても０．１μｓ
ｅｃ程度で電流が切れることが分かる。
【００８９】また以上に述べたような絶縁ゲート付きサ
イリスタは半導体基板の上に酸化膜が形成され、その上
に１０μｍ程度の厚さで素子を形成してあるので、素子
の高速化、微細化が可能となる。
イリスタは半導体基板の上に酸化膜が形成され、その上
に１０μｍ程度の厚さで素子を形成してあるので、素子
の高速化、微細化が可能となる。
【００９０】さらにＭＯＳＦＴＥＴが素子の他の部分と
誘電体分離されているので、ＭＯＳＦＥＴの最適な設計
がしやすくなる。 （実施例２）この実施例は実施例１の導電型を全て逆に
し、アノ−ド電極とカソ−ド電極を入れ替えたものであ
る。つまりｎ型ベ−ス層とアノ−ド電極との間にダイオ
−ドを設け、ｐ型エミッタ層とアノ−ド電極との間にＭ
ＯＳＦＥＴを設けてある。この実施例は、電子と正孔の
動きが実施例１と逆になる。 （実施例３）図２９に本実施例に係る絶縁ゲート付きサ
イリスタの模式的な断面図を示す。
誘電体分離されているので、ＭＯＳＦＥＴの最適な設計
がしやすくなる。 （実施例２）この実施例は実施例１の導電型を全て逆に
し、アノ−ド電極とカソ−ド電極を入れ替えたものであ
る。つまりｎ型ベ−ス層とアノ−ド電極との間にダイオ
−ドを設け、ｐ型エミッタ層とアノ−ド電極との間にＭ
ＯＳＦＥＴを設けてある。この実施例は、電子と正孔の
動きが実施例１と逆になる。 （実施例３）図２９に本実施例に係る絶縁ゲート付きサ
イリスタの模式的な断面図を示す。
【００９１】この実施例が実施例１と異なる点は、ＭＯ
ＳＦＥＴ２０のｐ型ベース領域２７がｎ型ドレイン領域
２６の下には形成されていない点である。ゲート電極３
０をマスクとしてＢ+ イオンを注入してｐ型ベース領域
２７を形成する際に、ドレイン側もマスク材でマスクを
してドレイン側にはイオンが注入しないようにすれば、
このような形状が実現する。これはゲート電極３０の下
の部分のイオン濃度を下げ抵抗を低くして、ＭＯＳＦＥ
Ｔ２０の耐圧を高くするためである。 （実施例４）図３０に本実施例に係る絶縁ゲート付きサ
イリスタの模式的な断面図を示す。
ＳＦＥＴ２０のｐ型ベース領域２７がｎ型ドレイン領域
２６の下には形成されていない点である。ゲート電極３
０をマスクとしてＢ+ イオンを注入してｐ型ベース領域
２７を形成する際に、ドレイン側もマスク材でマスクを
してドレイン側にはイオンが注入しないようにすれば、
このような形状が実現する。これはゲート電極３０の下
の部分のイオン濃度を下げ抵抗を低くして、ＭＯＳＦＥ
Ｔ２０の耐圧を高くするためである。 （実施例４）図３０に本実施例に係る絶縁ゲート付きサ
イリスタの模式的な断面図を示す。
【００９２】この実施例はダイオード１９とＭＯＳＦＥ
Ｔ２０の配置が逆になっている点が実施例１とは異な
る。 （実施例５）図３１に本実施例に係る絶縁ゲート付きサ
イリスタの模式的な断面図を示す。
Ｔ２０の配置が逆になっている点が実施例１とは異な
る。 （実施例５）図３１に本実施例に係る絶縁ゲート付きサ
イリスタの模式的な断面図を示す。
【００９３】この実施例が実施例１と異なる点は、ダイ
オード１９とＭＯＳＦＥＴ２０との間の素子分離領域１
６がない点である。 （実施例６）図３２に本実施例に係る絶縁ゲート付きサ
イリスタの模式的な断面図を示す。
オード１９とＭＯＳＦＥＴ２０との間の素子分離領域１
６がない点である。 （実施例６）図３２に本実施例に係る絶縁ゲート付きサ
イリスタの模式的な断面図を示す。
【００９４】この実施例が実施例６と異なる点は、ダイ
オード１９のｎ型領域２２がｐ型領域２１の中に形成さ
れている点である。 （実施例７）図３３に本実施例に係る絶縁ゲート付きサ
イリスタの模式的な断面図を示す。
オード１９のｎ型領域２２がｐ型領域２１の中に形成さ
れている点である。 （実施例７）図３３に本実施例に係る絶縁ゲート付きサ
イリスタの模式的な断面図を示す。
【００９５】この実施例が実施例１と異なる点は、ソー
ス電極２８がｎ型ソース領域２５とのみコンタクトし、
ｐ型ベース領域２７とはコンタクトしていない点であ
る。 （実施例８）図３４に本実施例に係る絶縁ゲート付きサ
イリスタの模式的な断面図を示す。
ス電極２８がｎ型ソース領域２５とのみコンタクトし、
ｐ型ベース領域２７とはコンタクトしていない点であ
る。 （実施例８）図３４に本実施例に係る絶縁ゲート付きサ
イリスタの模式的な断面図を示す。
【００９６】この実施例が実施例１と異なる点は、第２
ゲート電極３０とゲート回路８７の間に遅延のための抵
抗８８が設けられている点である。
ゲート電極３０とゲート回路８７の間に遅延のための抵
抗８８が設けられている点である。
【００９７】ターンオフの際に第１ゲート電極５の下の
ｎチャネルを切るのが遅れると、ｎ型エミッタ層３の電
位が第１ベース層に引きづられて上昇し、このためＭＯ
ＳＦＥＴ２０のソース・ドレイン間に高い電圧がかかっ
てＭＯＳＦＥＴ２０がブレークダウンする可能性があ
る。
ｎチャネルを切るのが遅れると、ｎ型エミッタ層３の電
位が第１ベース層に引きづられて上昇し、このためＭＯ
ＳＦＥＴ２０のソース・ドレイン間に高い電圧がかかっ
てＭＯＳＦＥＴ２０がブレークダウンする可能性があ
る。
【００９８】この実施例では抵抗８８によって第２ゲー
ト電極３０の下のｎチャネルが切れるのが遅れるので、
第１ゲート電極５の下のｎチャネルの方が先に切れてタ
ーンオフの失敗を防ぐ。 （実施例９）図３５に本実施例に係る絶縁ゲ−ト付きサ
イリスタの模式的な断面図を示す。
ト電極３０の下のｎチャネルが切れるのが遅れるので、
第１ゲート電極５の下のｎチャネルの方が先に切れてタ
ーンオフの失敗を防ぐ。 （実施例９）図３５に本実施例に係る絶縁ゲ−ト付きサ
イリスタの模式的な断面図を示す。
【００９９】図に示すようにこの実施例は実施例１の絶
縁ゲ−ト付きサイリスタのベ−ス電極１４と第１ゲ−ト
電極５との配置を逆にしたものである。このようにする
ことによってタ−ンオフ時の正孔電流による電圧降下が
ｎ型エミッタ層３の下に生じないようにして、タ−ンオ
フ能力を増大させている。 （実施例１０）図３６に本実施例に係る絶縁ゲ−ト付き
サイリスタの模式的な断面図を示す。
縁ゲ−ト付きサイリスタのベ−ス電極１４と第１ゲ−ト
電極５との配置を逆にしたものである。このようにする
ことによってタ−ンオフ時の正孔電流による電圧降下が
ｎ型エミッタ層３の下に生じないようにして、タ−ンオ
フ能力を増大させている。 （実施例１０）図３６に本実施例に係る絶縁ゲ−ト付き
サイリスタの模式的な断面図を示す。
【０１００】図に示すようにこの実施例は実施例１の変
形である。ｎ型ベ−ス層１内のｐ型ベ−ス層２よりもア
ノ−ドに近い位置にｐ型領域６１を形成してある。ｐ型
領域６１上には電極６２が設けられ、電極６２はベ−ス
電極１４と電極２３とに接続されている。
形である。ｎ型ベ−ス層１内のｐ型ベ−ス層２よりもア
ノ−ドに近い位置にｐ型領域６１を形成してある。ｐ型
領域６１上には電極６２が設けられ、電極６２はベ−ス
電極１４と電極２３とに接続されている。
【０１０１】このようにすることによってｐ型領域６１
から正孔電流が引き抜かれ、タ−ンオフ能力が増大す
る。 （実施例１１）図３７に本実施例に係る絶縁ゲ−ト付き
サイリスタの模式的な断面図を示す。
から正孔電流が引き抜かれ、タ−ンオフ能力が増大す
る。 （実施例１１）図３７に本実施例に係る絶縁ゲ−ト付き
サイリスタの模式的な断面図を示す。
【０１０２】図に示すようにこの実施例は実施例１のダ
イオ−ド１９とカソ−ド電極２４との間にもう１つのダ
イオ−ド６３が形成されている。ダイオ−ド１９のｐ型
領域２１上の電極２３はベ−ス電極１４に接続されてい
る。またダイオ−ド１９のｎ型領域２２上に設けられた
電極６４はダイオ−ド６３のｐ型領域２１上に設けられ
た電極６５に接続されている。そしてダイオ−ド６３の
ｎ型領域２２上にカソ−ド電極２４が設けられている。
イオ−ド１９とカソ−ド電極２４との間にもう１つのダ
イオ−ド６３が形成されている。ダイオ−ド１９のｐ型
領域２１上の電極２３はベ−ス電極１４に接続されてい
る。またダイオ−ド１９のｎ型領域２２上に設けられた
電極６４はダイオ−ド６３のｐ型領域２１上に設けられ
た電極６５に接続されている。そしてダイオ−ド６３の
ｎ型領域２２上にカソ−ド電極２４が設けられている。
【０１０３】このようにすることによってタ−ンオン初
期の、ｐ型ベ−ス層２からカソ−ド電極２４までの電圧
降下が大きくなり、サイリスタ動作に移行しやすくな
る。
期の、ｐ型ベ−ス層２からカソ−ド電極２４までの電圧
降下が大きくなり、サイリスタ動作に移行しやすくな
る。
【０１０４】またダイオ−ドの数を３個以上に増やすこ
とも可能である。 （実施例１２）図３８に本実施例に係る絶縁ゲ−ト付き
サイリスタの模式的な断面図を示す。
とも可能である。 （実施例１２）図３８に本実施例に係る絶縁ゲ−ト付き
サイリスタの模式的な断面図を示す。
【０１０５】図に示すようにこの実施例は実施例１のダ
イオ−ド１９の代わりに低耐圧のＩＧＢＴ６６を用いて
いる。ＩＧＢＴ６６の低抵抗のｐ型領域６７に電極２３
が接続されている。またｐ型領域６８内にｎ型領域６９
が形成されていて、このｎ型領域６９と半導体領域１７
とに挟まれたｐ型領域の表面にゲ−ト電極７０が設けら
れている。またカソ−ド電極２４はｐ型領域６８とｎ型
領域６９の両方に接続されている。
イオ−ド１９の代わりに低耐圧のＩＧＢＴ６６を用いて
いる。ＩＧＢＴ６６の低抵抗のｐ型領域６７に電極２３
が接続されている。またｐ型領域６８内にｎ型領域６９
が形成されていて、このｎ型領域６９と半導体領域１７
とに挟まれたｐ型領域の表面にゲ−ト電極７０が設けら
れている。またカソ−ド電極２４はｐ型領域６８とｎ型
領域６９の両方に接続されている。
【０１０６】この実施例ではオンするときはゲ−ト電極
７０をオフにして阻止状態にしておくことによって、確
実にサイリスタ動作をさせることができる。タ−ンオフ
させるときにはゲ−ト電極７０をオンにする。
７０をオフにして阻止状態にしておくことによって、確
実にサイリスタ動作をさせることができる。タ−ンオフ
させるときにはゲ−ト電極７０をオンにする。
【０１０７】ＩＧＢＴ６６に大電流が流れてもその電圧
降下は小さいので、Ｐ型ベ−ス層２の電位上昇は小さ
く、実施例１と同様に大電流のタ−ンオフが可能であ
る。 （実施例１３）図３９に本実施例に係る絶縁ゲ−ト付き
サイリスタの模式的な断面図を示す。
降下は小さいので、Ｐ型ベ−ス層２の電位上昇は小さ
く、実施例１と同様に大電流のタ−ンオフが可能であ
る。 （実施例１３）図３９に本実施例に係る絶縁ゲ−ト付き
サイリスタの模式的な断面図を示す。
【０１０８】図に示すようにこの実施例は実施例１１の
ＭＯＳＦＥＴ２０を低耐圧のＩＧＢＴ６６に変えたもの
である。ＩＧＢＴ６６のｐ型領域６７上に設けられた電
極７１がエミッタ電極１５に接続されている。またＩＧ
ＢＴ６６内の、ｎ型領域６９と半導体領域１８とに挟ま
れたｐ型領域６８の表面に第２ゲ−ト電極３０が設けら
れている。さらにｐ型領域６８とｎ型領域６９の両方に
電極７２が接続されている。
ＭＯＳＦＥＴ２０を低耐圧のＩＧＢＴ６６に変えたもの
である。ＩＧＢＴ６６のｐ型領域６７上に設けられた電
極７１がエミッタ電極１５に接続されている。またＩＧ
ＢＴ６６内の、ｎ型領域６９と半導体領域１８とに挟ま
れたｐ型領域６８の表面に第２ゲ−ト電極３０が設けら
れている。さらにｐ型領域６８とｎ型領域６９の両方に
電極７２が接続されている。
【０１０９】このような構成にする理由はＭＯＳＦＥＴ
の抵抗が素子全体のオン抵抗に含まれるので、その抵抗
を小さくするためである。 （実施例１４）図４０に本実施例に係る絶縁ゲート付き
サイリスタの模式的な断面図を示す。
の抵抗が素子全体のオン抵抗に含まれるので、その抵抗
を小さくするためである。 （実施例１４）図４０に本実施例に係る絶縁ゲート付き
サイリスタの模式的な断面図を示す。
【０１１０】この実施例はｐ型の基板から素子を形成し
た実施例である。絶縁膜１２および素子分離領域１６に
よって他の領域から誘電体分離されたｐ型半導体領域７
３にサイリスタが形成され、他のｐ型半導体領域７４・
７５にそれぞれダイオード１９・ＭＯＳＦＥＴ２０が形
成されている。サイリスタにはＰ+ イオンの注入・熱拡
散によって、選択的にｎ型層７６が形成されており、第
１ゲート電極５の下に生じるｎ型チャネルとｎ型バッフ
ァ層７とをつなぐ。ＭＯＳＦＥＴ２０のｐ型ベース領域
２７はｐ型ベース層２と同時に形成しても、別の拡散に
よるｐウェルで形成しても良い。 （実施例１５）図４１に本実施例に係る絶縁ゲート付き
サイリスタの模式的な断面図を示す。
た実施例である。絶縁膜１２および素子分離領域１６に
よって他の領域から誘電体分離されたｐ型半導体領域７
３にサイリスタが形成され、他のｐ型半導体領域７４・
７５にそれぞれダイオード１９・ＭＯＳＦＥＴ２０が形
成されている。サイリスタにはＰ+ イオンの注入・熱拡
散によって、選択的にｎ型層７６が形成されており、第
１ゲート電極５の下に生じるｎ型チャネルとｎ型バッフ
ァ層７とをつなぐ。ＭＯＳＦＥＴ２０のｐ型ベース領域
２７はｐ型ベース層２と同時に形成しても、別の拡散に
よるｐウェルで形成しても良い。 （実施例１５）図４１に本実施例に係る絶縁ゲート付き
サイリスタの模式的な断面図を示す。
【０１１１】この実施例はｐ型の基板から素子を形成し
た別の実施例である。Ｐ+ イオンの注入・熱拡散によっ
てサイリスタの全面にｎ型層７７が形成されている。ｎ
型層の拡散は素子分離領域１６を形成する前でも後でも
良い。 （実施例１６）図４２に本実施例に係る絶縁ゲ−ト付き
サイリスタの模式的な断面図を示す。
た別の実施例である。Ｐ+ イオンの注入・熱拡散によっ
てサイリスタの全面にｎ型層７７が形成されている。ｎ
型層の拡散は素子分離領域１６を形成する前でも後でも
良い。 （実施例１６）図４２に本実施例に係る絶縁ゲ−ト付き
サイリスタの模式的な断面図を示す。
【０１１２】図に示すようにこの実施例は実施例１のサ
イリスタを縦型に変形したものである。ｐ型エミッタ層
８とアノ−ド電極１０とがｎ型エミッタ層３と反対側の
面に形成されている。 （実施例１７）図４３に本実施例に係る絶縁ゲ−ト付き
サイリスタの模式的な断面図を示す。
イリスタを縦型に変形したものである。ｐ型エミッタ層
８とアノ−ド電極１０とがｎ型エミッタ層３と反対側の
面に形成されている。 （実施例１７）図４３に本実施例に係る絶縁ゲ−ト付き
サイリスタの模式的な断面図を示す。
【０１１３】図に示すようにこの実施例はダイオード１
００がショットキーダイオードである点が実施例１とは
異なる。半導体領域１７に接続される、障壁高さ０．８
ＶのＡｕ電極１０１がショットキー電極である。Ａｕの
他にもショットキー接合をする金属であれば何でも用い
ることができる。
００がショットキーダイオードである点が実施例１とは
異なる。半導体領域１７に接続される、障壁高さ０．８
ＶのＡｕ電極１０１がショットキー電極である。Ａｕの
他にもショットキー接合をする金属であれば何でも用い
ることができる。
【０１１４】この実施例の場合、実施例１と同様な効果
が得られるが、それに加えてショットキー電極に用いる
金属の種類を選択することでダイオードでの電圧降下を
調整することができる。 （実施例１８）図４４に本実施例に係る絶縁ゲ−ト付き
サイリスタの模式的な断面図を示す。
が得られるが、それに加えてショットキー電極に用いる
金属の種類を選択することでダイオードでの電圧降下を
調整することができる。 （実施例１８）図４４に本実施例に係る絶縁ゲ−ト付き
サイリスタの模式的な断面図を示す。
【０１１５】この実施例も実施例１の変形である。ｐ型
ベース層２に接続される電極が、障壁高さ０．５８Ｖの
Ａｌ電極１０２、すなわちショットキー電極である。シ
ョットキー電極１０２を設けることによってダイオード
を設けたのと同じ効果を持つ。この実施例の場合はダイ
オードを別に設ける必要がなくなるので、素子全体の面
積を小さくすることができる。
ベース層２に接続される電極が、障壁高さ０．５８Ｖの
Ａｌ電極１０２、すなわちショットキー電極である。シ
ョットキー電極１０２を設けることによってダイオード
を設けたのと同じ効果を持つ。この実施例の場合はダイ
オードを別に設ける必要がなくなるので、素子全体の面
積を小さくすることができる。
【０１１６】この絶縁ゲート付きサイリスタの具体的な
電極配置を図４５・図４６に示す。図４４は平面図、図
４６は図４５のＳ−Ｓ´断面図、Ｔ−Ｔ´断面図であ
る。ゲートはジグザグに形成してある。 （実施例１９）図４７に本実施例に係る絶縁ゲ−ト付き
サイリスタの模式的な断面図を示す。
電極配置を図４５・図４６に示す。図４４は平面図、図
４６は図４５のＳ−Ｓ´断面図、Ｔ−Ｔ´断面図であ
る。ゲートはジグザグに形成してある。 （実施例１９）図４７に本実施例に係る絶縁ゲ−ト付き
サイリスタの模式的な断面図を示す。
【０１１７】この実施例が実施例１８と異なる点は、ｐ
型ベース層２に隣接して不純物濃度の低いｐー層１０３
が形成してあり、ｐー層１０３にショットキー電極１０
２が接続してある点である。 （実施例２０）図４８に本実施例に係る絶縁ゲ−ト付き
サイリスタの模式的な断面図を示す。
型ベース層２に隣接して不純物濃度の低いｐー層１０３
が形成してあり、ｐー層１０３にショットキー電極１０
２が接続してある点である。 （実施例２０）図４８に本実施例に係る絶縁ゲ−ト付き
サイリスタの模式的な断面図を示す。
【０１１８】この実施例が実施例１と異なる点は、ダイ
オ−ド１９のｐ型領域２１がエミッタ電極１５に接続
し、ＭＯＳＦＥＴ２０のドレイン領域２６がベ−ス電極
１５に接続している点である。
オ−ド１９のｐ型領域２１がエミッタ電極１５に接続
し、ＭＯＳＦＥＴ２０のドレイン領域２６がベ−ス電極
１５に接続している点である。
【０１１９】この実施例の絶縁ゲ−ト付きサイリスタの
タ−ンオンは第１ゲ−ト電極５に、カソ−ド電極２４に
対して正の電圧を印加することによって行う。ｎ型エミ
ッタ層３とｎ型ベ−ス層１とがｎ型チャネルによってつ
ながるので、カソ−ド電極２４とアノ−ド電極１０との
間に２つのダイオ−ドが直列接続された形になる。そし
てこの２つのダイオ−ドが順バイアスされた形になって
タ−ンオンが起こる。
タ−ンオンは第１ゲ−ト電極５に、カソ−ド電極２４に
対して正の電圧を印加することによって行う。ｎ型エミ
ッタ層３とｎ型ベ−ス層１とがｎ型チャネルによってつ
ながるので、カソ−ド電極２４とアノ−ド電極１０との
間に２つのダイオ−ドが直列接続された形になる。そし
てこの２つのダイオ−ドが順バイアスされた形になって
タ−ンオンが起こる。
【０１２０】ベ−ス電極１４とカソ−ド電極２４とをつ
なぐＭＯＳＦＥＴ２０が阻止状態になっているので、ｎ
型ベ−ス層１からｐ型ベ−ス層２に流れてきた正孔はｎ
型エミッタ層３に直接流入してｎ型エミッタ層３からの
電子の注入を引き起こし、サイリスタ動作をさせる。
なぐＭＯＳＦＥＴ２０が阻止状態になっているので、ｎ
型ベ−ス層１からｐ型ベ−ス層２に流れてきた正孔はｎ
型エミッタ層３に直接流入してｎ型エミッタ層３からの
電子の注入を引き起こし、サイリスタ動作をさせる。
【０１２１】したがってこの実施例の絶縁ゲ−ト付きサ
イリスタも小さい正孔電流でサイリスタ動作をさせるこ
とができ、オン電圧の低いオン状態が得られる。
イリスタも小さい正孔電流でサイリスタ動作をさせるこ
とができ、オン電圧の低いオン状態が得られる。
【０１２２】次にタ−ンオフについて説明する。
【０１２３】第１ゲ−ト電極５をオフにしてｎ型エミッ
タ層３とｎ型ベ−ス層１とをつないでいたｎ型チャネル
を消滅させ、第２ゲ−ト電極３０をオンにして同通状態
になったＭＯＳＦＥＴ２０によりｐ型ベ−ス層２とカソ
−ド電極２４とを短絡させることによってタ−ンオフさ
せる。
タ層３とｎ型ベ−ス層１とをつないでいたｎ型チャネル
を消滅させ、第２ゲ−ト電極３０をオンにして同通状態
になったＭＯＳＦＥＴ２０によりｐ型ベ−ス層２とカソ
−ド電極２４とを短絡させることによってタ−ンオフさ
せる。
【０１２４】仮にダイオ−ド１９がないとすると、ｐ型
ベ−ス層２とＭＯＳＦＥＴ２０とを流れる電流による電
圧降下のために、ｎ型エミッタ層３がラッチアップする
とタ−ンオフが失敗する。
ベ−ス層２とＭＯＳＦＥＴ２０とを流れる電流による電
圧降下のために、ｎ型エミッタ層３がラッチアップする
とタ−ンオフが失敗する。
【０１２５】この実施例の場合にはｎ型エミッタ層３と
カソ−ド電極２４との間にダイオ−ド１９が設けられて
いるので、さらに大きな電圧降下がないとｎ型エミッタ
層３はラッチアップせず、大電流のタ−ンオフが可能と
なる。
カソ−ド電極２４との間にダイオ−ド１９が設けられて
いるので、さらに大きな電圧降下がないとｎ型エミッタ
層３はラッチアップせず、大電流のタ−ンオフが可能と
なる。
【０１２６】なお第１ゲ−ト電極５はサイリスタ動作が
始まった後にあらかじめオフしておいてもよいが、第２
ゲ−ト電極３０をオンさせた後にオフすれば電流集中を
防いでタ−ンオフ能力を高めることができる。
始まった後にあらかじめオフしておいてもよいが、第２
ゲ−ト電極３０をオンさせた後にオフすれば電流集中を
防いでタ−ンオフ能力を高めることができる。
【０１２７】またサイリスタ動作が始まった後に一度第
１ゲ−ト電極５をオフし、タ−ンオフの前に再びオンし
て第２ゲ−ト電極３０をオンにしてから第１ゲ−ト電極
５をオフにしても良い。
１ゲ−ト電極５をオフし、タ−ンオフの前に再びオンし
て第２ゲ−ト電極３０をオンにしてから第１ゲ−ト電極
５をオフにしても良い。
【０１２８】この絶縁ゲート付きサイリスタのターンオ
ンの特性図を図４９に示す。ＩＧＢＴと比較して約３倍
の電流が得られることが分かる。 （実施例２１）この実施例は実施例２０の導電型を全て
逆にし、アノ−ド電極とカソ−ド電極を入れ替えたもの
である。つまりｐ型エミッタ層とアノ−ド電極との間に
ダイオ−ドを設け、ｎ型ベ−ス層とアノ−ド電極との間
にＭＯＳＦＥＴを設けてある。この実施例は、電子と正
孔の動きが実施例２０と逆になる。 （実施例２２）図５０に本実施例に係る絶縁ゲ−ト付き
サイリスタの模式的な断面図を示す。
ンの特性図を図４９に示す。ＩＧＢＴと比較して約３倍
の電流が得られることが分かる。 （実施例２１）この実施例は実施例２０の導電型を全て
逆にし、アノ−ド電極とカソ−ド電極を入れ替えたもの
である。つまりｐ型エミッタ層とアノ−ド電極との間に
ダイオ−ドを設け、ｎ型ベ−ス層とアノ−ド電極との間
にＭＯＳＦＥＴを設けてある。この実施例は、電子と正
孔の動きが実施例２０と逆になる。 （実施例２２）図５０に本実施例に係る絶縁ゲ−ト付き
サイリスタの模式的な断面図を示す。
【０１２９】図に示すようにこの実施例は実施例２０の
ＭＯＳＦＥＴ２０を低耐圧のＩＧＢＴ６６に変えたもの
である。
ＭＯＳＦＥＴ２０を低耐圧のＩＧＢＴ６６に変えたもの
である。
【０１３０】実施例２０においてタ−ンオフ時のｐ型ベ
−ス層２の電位はＭＯＳＦＥＴ２０における電圧降下の
分、カソ−ド電極２４よりも高い値になる。それによっ
てｐ型ベ−ス層２とｎ型エミッタ層３との間のｐｎ接合
がビルトイン電圧程度以上順バイアスされると、ｎ型エ
ミッタ層３がラッチアップしてタ−ンオフできなくな
る。したがってＭＯＳＦＥＴ２０の抵抗が低いほどタ−
ンオフ能力が大きい。
−ス層２の電位はＭＯＳＦＥＴ２０における電圧降下の
分、カソ−ド電極２４よりも高い値になる。それによっ
てｐ型ベ−ス層２とｎ型エミッタ層３との間のｐｎ接合
がビルトイン電圧程度以上順バイアスされると、ｎ型エ
ミッタ層３がラッチアップしてタ−ンオフできなくな
る。したがってＭＯＳＦＥＴ２０の抵抗が低いほどタ−
ンオフ能力が大きい。
【０１３１】この実施例はＭＯＳＦＥＴ２０の低抵抗化
のためにＭＯＳＦＥＴ２０の代わりにＩＧＢＴ６６を用
いたものである。 （実施例２３）図５１に本実施例に係る絶縁ゲ−ト付き
サイリスタの模式的な断面図を示す。
のためにＭＯＳＦＥＴ２０の代わりにＩＧＢＴ６６を用
いたものである。 （実施例２３）図５１に本実施例に係る絶縁ゲ−ト付き
サイリスタの模式的な断面図を示す。
【０１３２】この実施例はショットキー電極１０１が接
続されたショットキーダイオード１００を用いている点
が実施例２０とは異なる。 （実施例２４）図５２に本実施例に係る絶縁ゲート付き
サイリスタの模式的な断面図を示す。
続されたショットキーダイオード１００を用いている点
が実施例２０とは異なる。 （実施例２４）図５２に本実施例に係る絶縁ゲート付き
サイリスタの模式的な断面図を示す。
【０１３３】この実施例が実施例１と異なる点は、ダイ
オード１９がなく、ｎ型ベース層内にｐ型ベース層７８
が形成されている点である。
オード１９がなく、ｎ型ベース層内にｐ型ベース層７８
が形成されている点である。
【０１３４】この絶縁ゲート付きサイリスタのターンオ
ンは次のようになる。
ンは次のようになる。
【０１３５】第１ゲート電極５および第２ゲート電極３
０に、カソード電極に対して正の電圧を印加すると、そ
れぞれのゲート電極の下にｎ型チャネルが形成され、こ
のｎ型チャネルを通って電子が流れる。ｎ型エミッタ層
３からｎ型ベース層１に注入された電子は、ｎ型バッフ
ァ層７を通りｐ型エミッタ層８に抜ける。このとき、ｐ
型エミッタ層８から正孔がｎ型バッファ層７・ｎ型ベー
ス層１に注入される。この正孔電流はｐ型ベース層２を
通り越してｐ型ベース層７８に流れ、ベース電極１４か
らカソードへ排出される。そしてこの実施例ではｐ型ベ
ース層２とｐ型ベース層７８の間で正孔に対する抵抗が
高いので、この部分を流れる正孔電流による電圧降下の
ためにｐ型ベース層２の電位が上がり、ｎ型エミッタ層
とｐ型ベース層２の間のｐｎ接合が順バイアスされてｎ
型エミッタ層３からの電子の注入を引き起こしサイリス
タ動作をさせる。したがってこの実施例の絶縁ゲート付
きサイリスタは小さい正孔電流でサイリスタ動作をさせ
ることができ、オン電圧の低いオン状態が得られる。カ
ソード電極とｐ型ベース層２との間にダイオードを設け
る必要がないので素子の面積を小さく保つことができ
る。
０に、カソード電極に対して正の電圧を印加すると、そ
れぞれのゲート電極の下にｎ型チャネルが形成され、こ
のｎ型チャネルを通って電子が流れる。ｎ型エミッタ層
３からｎ型ベース層１に注入された電子は、ｎ型バッフ
ァ層７を通りｐ型エミッタ層８に抜ける。このとき、ｐ
型エミッタ層８から正孔がｎ型バッファ層７・ｎ型ベー
ス層１に注入される。この正孔電流はｐ型ベース層２を
通り越してｐ型ベース層７８に流れ、ベース電極１４か
らカソードへ排出される。そしてこの実施例ではｐ型ベ
ース層２とｐ型ベース層７８の間で正孔に対する抵抗が
高いので、この部分を流れる正孔電流による電圧降下の
ためにｐ型ベース層２の電位が上がり、ｎ型エミッタ層
とｐ型ベース層２の間のｐｎ接合が順バイアスされてｎ
型エミッタ層３からの電子の注入を引き起こしサイリス
タ動作をさせる。したがってこの実施例の絶縁ゲート付
きサイリスタは小さい正孔電流でサイリスタ動作をさせ
ることができ、オン電圧の低いオン状態が得られる。カ
ソード電極とｐ型ベース層２との間にダイオードを設け
る必要がないので素子の面積を小さく保つことができ
る。
【０１３６】ターンオフさせるためには第２ゲート電極
３０をオフにしてｎ型チャネルを切る。するとカソード
からｎ型エミッタ層３への電流が止まる。オン状態で蓄
積していた正孔はベース電極１４からカソードへ排出さ
れる。
３０をオフにしてｎ型チャネルを切る。するとカソード
からｎ型エミッタ層３への電流が止まる。オン状態で蓄
積していた正孔はベース電極１４からカソードへ排出さ
れる。
【０１３７】図５３および図５４に図５２の絶縁ゲート
付きサイリスタを変形した一例を示す。図５３は平面図
における一部分、図５４（ａ）・（ｂ）はそれぞれ図５
３のＥ−Ｅ′・Ｆ−Ｆ′断面に対応する断面図である。
付きサイリスタを変形した一例を示す。図５３は平面図
における一部分、図５４（ａ）・（ｂ）はそれぞれ図５
３のＥ−Ｅ′・Ｆ−Ｆ′断面に対応する断面図である。
【０１３８】ｐ型ベース層２とｐ型ベース層７８とを飛
び飛びの島状にし、第１ゲート電極５に沿って交互に並
べている。このため図５２の場合と比べて素子の面積を
更に縮小することができる。
び飛びの島状にし、第１ゲート電極５に沿って交互に並
べている。このため図５２の場合と比べて素子の面積を
更に縮小することができる。
【０１３９】ターンオンは図５２の場合と同様にｐ型ベ
ース層２とｐ型ベース層７８との間の抵抗の高い部分を
流れる正孔電流による電圧降下のためにｐ型ベース層２
の電位が上がり、小さい正孔電流でサイリスタ動作をさ
せることができるので、オン電圧の低いオン状態が得ら
れる。 （実施例２５）図５５に本実施例に係る絶縁ゲート付き
サイリスタの模式的な断面図を示す。
ース層２とｐ型ベース層７８との間の抵抗の高い部分を
流れる正孔電流による電圧降下のためにｐ型ベース層２
の電位が上がり、小さい正孔電流でサイリスタ動作をさ
せることができるので、オン電圧の低いオン状態が得ら
れる。 （実施例２５）図５５に本実施例に係る絶縁ゲート付き
サイリスタの模式的な断面図を示す。
【０１４０】この実施例はｎ型ベース層内にｐ- 層１１
０を設け、これにカソード電極に接続されるショットキ
ー電極１１１を接続してあり、ダイオード１９がなく、
電極１４に接続する部分にｐ+ 層１１２が形成してある
点が実施例２０とは異なる。
０を設け、これにカソード電極に接続されるショットキ
ー電極１１１を接続してあり、ダイオード１９がなく、
電極１４に接続する部分にｐ+ 層１１２が形成してある
点が実施例２０とは異なる。
【０１４１】このような構造をとると、ターンオフの際
に電流がＭＯＳＦＥＴ２０だけではなくｐ- 層１１０・
ショットキー電極１１１も通るので、ターンオフの速度
が速くなる。
に電流がＭＯＳＦＥＴ２０だけではなくｐ- 層１１０・
ショットキー電極１１１も通るので、ターンオフの速度
が速くなる。
【０１４２】以上の実施例では主として横型のサイリス
タについて説明したが、縦型のサイリスタでも実施でき
る。
タについて説明したが、縦型のサイリスタでも実施でき
る。
【０１４３】また以上の実施例ではサイリスタと同一基
板上にダイオ−ドやＭＯＳＦＥＴなどを形成したが、異
なる基板上に形成しても良い。
板上にダイオ−ドやＭＯＳＦＥＴなどを形成したが、異
なる基板上に形成しても良い。
【０１４４】また半導体整流素子としてはサイリスタや
ＭＯＳＦＥＴなどを用いることもできる。さらに半導体
スイッチング素子としてはサイリスタなどを用いること
もできる。
ＭＯＳＦＥＴなどを用いることもできる。さらに半導体
スイッチング素子としてはサイリスタなどを用いること
もできる。
【０１４５】以上の実施例は全て独立のものであるの
で、これらを組み合わせて用いることも可能である。
で、これらを組み合わせて用いることも可能である。
【０１４６】
【発明の効果】以上説明したように本発明によれば、オ
ン特性とタ−ンオフ能力が改善されて大電流化ができる
絶縁ゲ−ト付きサイリスタを提供することができる。
ン特性とタ−ンオフ能力が改善されて大電流化ができる
絶縁ゲ−ト付きサイリスタを提供することができる。
【図１】 本発明の実施例１に係る絶縁ゲ−ト付きサイ
リスタの断面図。
リスタの断面図。
【図２】 本発明の実施例１に係る絶縁ゲ−ト付きサイ
リスタの上面図。
リスタの上面図。
【図３】 本発明の実施例１に係る絶縁ゲ−ト付きサイ
リスタの断面図。
リスタの断面図。
【図４】 本発明の実施例１に係る絶縁ゲ−ト付きサイ
リスタの上面図。
リスタの上面図。
【図５】 本発明の実施例１に係る絶縁ゲ−ト付きサイ
リスタの断面図。
リスタの断面図。
【図６】 本発明の実施例１に係る絶縁ゲ−ト付きサイ
リスタの上面図。
リスタの上面図。
【図７】 本発明の実施例１に係る絶縁ゲ−ト付きサイ
リスタの断面図。
リスタの断面図。
【図８】 本発明の実施例１に係る絶縁ゲ−ト付きサイ
リスタの製造工程断面図。
リスタの製造工程断面図。
【図９】 本発明の実施例１に係る絶縁ゲ−ト付きサイ
リスタの製造工程断面図。
リスタの製造工程断面図。
【図１０】 本発明の実施例１に係る絶縁ゲ−ト付きサ
イリスタの製造工程断面図。
イリスタの製造工程断面図。
【図１１】 本発明の実施例１に係る絶縁ゲ−ト付きサ
イリスタの製造工程断面図。
イリスタの製造工程断面図。
【図１２】 本発明の実施例１に係る絶縁ゲ−ト付きサ
イリスタの製造工程断面図。
イリスタの製造工程断面図。
【図１３】 本発明の実施例１に係る絶縁ゲ−ト付きサ
イリスタの製造工程断面図。
イリスタの製造工程断面図。
【図１４】 本発明の実施例１に係る絶縁ゲ−ト付きサ
イリスタの製造工程断面図。
イリスタの製造工程断面図。
【図１５】 本発明の実施例１に係る絶縁ゲ−ト付きサ
イリスタの製造工程断面図。
イリスタの製造工程断面図。
【図１６】 本発明の実施例１に係る絶縁ゲ−ト付きサ
イリスタの製造工程断面図。
イリスタの製造工程断面図。
【図１７】 本発明の実施例１に係る絶縁ゲート付きサ
イリスタの断面図。
イリスタの断面図。
【図１８】 本発明の実施例１に係る絶縁ゲ−ト付きサ
イリスタの上面図。
イリスタの上面図。
【図１９】 本発明の実施例１に係る絶縁ゲート付きサ
イリスタの断面図。
イリスタの断面図。
【図２０】 本発明の実施例１に係るＭＯＳＦＥＴの電
極配置を示す上面図。
極配置を示す上面図。
【図２１】 本発明の実施例１に係るＭＯＳＦＥＴの電
極配置を示す上面図。
極配置を示す上面図。
【図２２】 本発明の実施例１に係るＭＯＳＦＥＴの電
極配置を示す上面図。
極配置を示す上面図。
【図２３】 本発明の実施例１に係るＭＯＳＦＥＴの電
極配置を示す上面図。
極配置を示す上面図。
【図２４】 本発明の実施例１に係るＭＯＳＦＥＴの電
極配置を示す上面図。
極配置を示す上面図。
【図２５】 本発明の実施例１に係るＭＯＳＦＥＴの電
極配置を示す上面図。
極配置を示す上面図。
【図２６】 本発明の実施例１に係るＭＯＳＦＥＴの電
極配置を示す断面図。
極配置を示す断面図。
【図２７】 本発明の実施例１に係る絶縁ゲート付きサ
イリスタのターンオン特性図。
イリスタのターンオン特性図。
【図２８】 本発明の実施例１に係る絶縁ゲート付きサ
イリスタのターンオフ特性図。
イリスタのターンオフ特性図。
【図２９】 本発明の実施例３に係る絶縁ゲート付きサ
イリスタの断面図。
イリスタの断面図。
【図３０】 本発明の実施例４に係る絶縁ゲート付きサ
イリスタの断面図。
イリスタの断面図。
【図３１】 本発明の実施例５に係る絶縁ゲート付きサ
イリスタの断面図。
イリスタの断面図。
【図３２】 本発明の実施例６に係る絶縁ゲート付きサ
イリスタの断面図。
イリスタの断面図。
【図３３】 本発明の実施例７に係る絶縁ゲート付きサ
イリスタの断面図。
イリスタの断面図。
【図３４】 本発明の実施例８に係る絶縁ゲート付きサ
イリスタの断面図。
イリスタの断面図。
【図３５】 本発明の実施例９に係る絶縁ゲート付きサ
イリスタの断面図。
イリスタの断面図。
【図３６】 本発明の実施例１０に係る絶縁ゲート付き
サイリスタの断面図。
サイリスタの断面図。
【図３７】 本発明の実施例１１に係る絶縁ゲート付き
サイリスタの断面図。
サイリスタの断面図。
【図３８】 本発明の実施例１２に係る絶縁ゲート付き
サイリスタの断面図。
サイリスタの断面図。
【図３９】 本発明の実施例１３に係る絶縁ゲート付き
サイリスタの断面図。
サイリスタの断面図。
【図４０】 本発明の実施例１４に係る絶縁ゲート付き
サイリスタの断面図。
サイリスタの断面図。
【図４１】 本発明の実施例１５に係る絶縁ゲート付き
サイリスタの断面図。
サイリスタの断面図。
【図４２】 本発明の実施例１６に係る絶縁ゲート付き
サイリスタの断面図。
サイリスタの断面図。
【図４３】 本発明の実施例１７に係る絶縁ゲート付き
サイリスタの断面図。
サイリスタの断面図。
【図４４】 本発明の実施例１８に係る絶縁ゲート付き
サイリスタの断面図。
サイリスタの断面図。
【図４５】 本発明の実施例１８に係る絶縁ゲート付き
サイリスタの上面図。
サイリスタの上面図。
【図４６】 本発明の実施例１８に係る絶縁ゲート付き
サイリスタの断面図。
サイリスタの断面図。
【図４７】 本発明の実施例１９に係る絶縁ゲート付き
サイリスタの断面図。
サイリスタの断面図。
【図４８】 本発明の実施例２０に係る絶縁ゲート付き
サイリスタの断面図。
サイリスタの断面図。
【図４９】 本発明の実施例２０に係る絶縁ゲート付き
サイリスタのターンオン特性図。
サイリスタのターンオン特性図。
【図５０】 本発明の実施例２２に係る絶縁ゲート付き
サイリスタの断面図。
サイリスタの断面図。
【図５１】 本発明の実施例２３に係る絶縁ゲート付き
サイリスタの断面図。
サイリスタの断面図。
【図５２】 本発明の実施例２４に係る絶縁ゲート付き
サイリスタの断面図。
サイリスタの断面図。
【図５３】 本発明の実施例２４に係る絶縁ゲート付き
サイリスタの上面図。
サイリスタの上面図。
【図５４】 本発明の実施例２４に係る絶縁ゲート付き
サイリスタの断面図。
サイリスタの断面図。
【図５５】 本発明の実施例２５に係る絶縁ゲート付き
サイリスタの断面図。
サイリスタの断面図。
【図５６】 従来の絶縁ゲート付きサイリスタの断面
図。
図。
１…ｎ型ベ−ス層 ２…ｐ型ベ−ス層 ３…ｎ型エミッタ層 ５…第１ゲ−ト電極 ８…ｐ型エミッタ層 １０…アノ−ド電極 １９、６３…ダイオ−ド ２０…ＭＯＳＦＥＴ ２４…カソ−ド電極 ３０…第２ゲ−ト電極 ６６…ＩＧＢＴ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 末代 知子 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内
Claims (9)
- 【請求項１】 第１導電型ベ−ス層と、 前記第１導電型ベ−ス層の表面に形成された第２導電型
ベ−ス層と、 前記第２導電型ベ−ス層内に形成された第１導電型エミ
ッタ層と、 前記第１導電型ベ−ス層内の前記第２導電型ベ−ス層と
異なる位置に形成された第２導電型エミッタ層と、 前記第１導電型ベ−ス層と前記第１導電型エミッタ層と
に挟まれた前記第２導電型ベ−ス層の表面に絶縁膜を介
して設けられたゲ−ト電極と、 前記第２導電型エミッタ層の表面に設けられた第１の電
極とを備えた絶縁ゲ−ト付きサイリスタにおいて、 前記第１導電型ベース層と誘電体分離され前記第１導電
型エミッタ層に接続された半導体スイッチング素子と、 前記半導体スイッチング素子に接続された第２の電極
と、 前記第１導電型ベース層と誘電体分離され前記第２導電
型ベ−ス層と前記第２の電極との間に設けられた半導体
整流素子とを備えた絶縁ゲ−ト付きサイリスタ。 - 【請求項２】 第１導電型ベ−ス層と、 前記第１導電型ベ−ス層の表面に形成された第２導電型
ベ−ス層と、 前記第２導電型ベ−ス層内に形成された第１導電型エミ
ッタ層と、 前記第１導電型ベ−ス層内の前記第２導電型ベ−ス層と
異なる位置に形成された第２導電型エミッタ層と、 前記第１導電型ベ−ス層と前記第１導電型エミッタ層と
に挟まれた前記第２導電型ベ−ス層の表面に絶縁膜を介
して設けられたゲ−ト電極と、 前記第２導電型エミッタ層の表面に設けられた第１の電
極とを備えた絶縁ゲ−ト付きサイリスタにおいて、 前記第１導電型ベース層と誘電体分離され前記第２導電
型ベ−ス層に接続された半導体スイッチング素子と、 前記半導体スイッチング素子に接続された第２の電極
と、 前記第１導電型ベース層と誘電体分離され前記第１導電
型エミッタ層と前記第２の電極との間に設けられ半導体
整流素子とを備えた絶縁ゲ−ト付きサイリスタ。 - 【請求項３】 第１導電型ベ−ス層と、 前記第１導電型ベ−ス層の表面に形成された第２導電型
の第１のベ−ス層と、 前記第２導電型の第１のベ−ス層内に形成された第１導
電型エミッタ層と、 前記第１導電型ベ−ス層内の前記第２導電型の第１のベ
−ス層と異なる位置に形成された第２導電型エミッタ層
と、 前記第１導電型ベ−ス層と前記第１導電型エミッタ層と
に挟まれた前記第２導電型の第１のベ−ス層の表面に絶
縁膜を介して設けられたゲ−ト電極と、 前記第２導電型エミッタ層の表面に設けられた第１の電
極とを備えた絶縁ゲ−ト付きサイリスタにおいて、 前記第１導電型ベース層と誘電体分離され前記第１導電
型エミッタ層に接続された半導体スイッチング素子と、 前記半導体スイッチング素子に接続された第２の電極
と、 前記第１導電型ベース層内の前記第２導電型の第１のベ
ース層と前記半導体スイッチング素子とに挟まれた位置
に形成され前記第２の電極に接続された第２導電型の第
２のベース層とを備えた絶縁ゲート付きサイリスタ。 - 【請求項４】 第１導電型ベ−ス層と、 前記第１導電型ベ−ス層の表面に形成された第２導電型
のベ−ス層と、 前記第２導電型の第１のベ−ス層内に形成された第１導
電型エミッタ層と、 前記第１導電型ベ−ス層内の前記第２導電型の第１のベ
−ス層と異なる位置に形成された第２導電型エミッタ層
と、 前記第１導電型ベ−ス層と前記第１導電型エミッタ層と
に挟まれた前記第２導電型のベ−ス層の表面に絶縁膜を
介して設けられたゲ−ト電極と、 前記第２導電型エミッタ層の表面に設けられた第１の電
極とを備えた絶縁ゲ−ト付きサイリスタにおいて、 前記第１導電型ベース層と誘電体分離され前記第２導電
型ベース層に接続された半導体スイッチング素子と、 前記半導体スイッチング素子および前記第１導電型エミ
ッタ層に接続された第２の電極と、 前記第１導電型ベース層内の前記第２導電型ベース層と
前記第２導電型エミッタ層とに挟まれた位置に形成され
た第２導電型の層と、 前記第２導電型層の表面に形成され前記第２の電極に接
続されたショットキー電極とを備えた絶縁ゲート付きサ
イリスタ。 - 【請求項５】 半導体基板と前記半導体基板上に形成さ
れた絶縁膜とを備え、前記絶縁膜上に前記第１導電型ベ
ース層と前記半導体スイッチング素子と前記半導体整流
素子とが形成されている請求項１または２記載の絶縁ゲ
ート付きサイリスタ。 - 【請求項６】 半導体基板と前記半導体基板上に形成さ
れた絶縁膜とを備え、前記絶縁膜上に前記第１導電型ベ
ース層と前記半導体スイッチング素子とが形成されてい
る請求項３または４記載の絶縁ゲート付きサイリスタ。 - 【請求項７】 前記半導体スイッチング素子と前記半導
体整流素子とが誘電体分離されている請求項１または２
記載の絶縁ゲート付きサイリスタ。 - 【請求項８】 前記半導体スイッチング素子がＭＯＳＦ
ＥＴである請求項１、２、３または４記載の絶縁ゲート
付きサイリスタ。 - 【請求項９】 前記半導体整流素子がダイオードである
請求項１または２記載の絶縁ゲート付きサイリスタ。
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