JP3415581B2 - 半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】本発明は、導電性支持基板上
に絶縁層を介して所望の素子が形成される半導体層を積
層した構造を有するＳＯＩ（Silicon On Insulator）基
板を用いた半導体装置に関し、特にプラズマディスプレ
イ装置（以下、ＰＤＰ装置とする）或いはエレクトロル
ミネッセンスディスプレイ装置（以下、ＥＬ装置とす
る）等の平面型表示装置に適用して効果的な、薄型高耐
圧の半導体装置に関する。
に絶縁層を介して所望の素子が形成される半導体層を積
層した構造を有するＳＯＩ（Silicon On Insulator）基
板を用いた半導体装置に関し、特にプラズマディスプレ
イ装置（以下、ＰＤＰ装置とする）或いはエレクトロル
ミネッセンスディスプレイ装置（以下、ＥＬ装置とす
る）等の平面型表示装置に適用して効果的な、薄型高耐
圧の半導体装置に関する。
【０００２】
【従来の技術】ＰＤＰ装置やＥＬ装置等の平面型表示装
置においては、小型化、薄型化或いは低消費電力化等を
実現するため、高耐圧半導体装置が多用されている。特
に、低消費電力化のためには、使用する半導体装置を初
めとする部品の低消費電力化と共に、その構造上必然的
に生じる大きな浮遊容量の充放電による無効電力の消費
を抑制するため、電力回収回路を付加して、表示装置の
消費電力を低減することが行われている。
置においては、小型化、薄型化或いは低消費電力化等を
実現するため、高耐圧半導体装置が多用されている。特
に、低消費電力化のためには、使用する半導体装置を初
めとする部品の低消費電力化と共に、その構造上必然的
に生じる大きな浮遊容量の充放電による無効電力の消費
を抑制するため、電力回収回路を付加して、表示装置の
消費電力を低減することが行われている。
【０００３】図１２は、特許第２７７０６５７号公報
（以下、公知例１とする）に従来技術として記載された
プラズマディスプレイの低電力駆動装置を説明するため
の図で、（ａ）は回路図、（ｂ）はその動作波形図であ
る。図１２を参照すると、公知例１に開示された低電力
駆動装置（電力回収回路）６００は、負荷容量ＣL に比
べ十分大きい容量をもつコンデンサＣR と、ＣR からＣ
L を充電するためのスイッチの役割をするｐチャネル型
電界効果トランジスタ（以下、ｐＭＯＳとする）６１１
とダイオードＤ１と、ＣL を放電するためのスイッチの
役割をするｎチャネル型電界効果トランジスタ（以下、
ｎＭＯＳとする）６２１とダイオードＤ２と、充放電時
にＣL と共振回路を形成して無効電力を回収するための
インダクタＬ１と、出力をＶO に固定するｐＭＯＳ６１
２と、接地電位に固定するｎＭＯＳ６２２とを有してい
る。負荷容量ＣL はプラズマディスプレイパネルに存在
する対向容量や線間容量等の寄生容量であり、駆動周波
数をｆO とすると、通常ならｆ0 ×ＣL ×Ｖ0 2 の電力
が無駄に消費されてしまう。
（以下、公知例１とする）に従来技術として記載された
プラズマディスプレイの低電力駆動装置を説明するため
の図で、（ａ）は回路図、（ｂ）はその動作波形図であ
る。図１２を参照すると、公知例１に開示された低電力
駆動装置（電力回収回路）６００は、負荷容量ＣL に比
べ十分大きい容量をもつコンデンサＣR と、ＣR からＣ
L を充電するためのスイッチの役割をするｐチャネル型
電界効果トランジスタ（以下、ｐＭＯＳとする）６１１
とダイオードＤ１と、ＣL を放電するためのスイッチの
役割をするｎチャネル型電界効果トランジスタ（以下、
ｎＭＯＳとする）６２１とダイオードＤ２と、充放電時
にＣL と共振回路を形成して無効電力を回収するための
インダクタＬ１と、出力をＶO に固定するｐＭＯＳ６１
２と、接地電位に固定するｎＭＯＳ６２２とを有してい
る。負荷容量ＣL はプラズマディスプレイパネルに存在
する対向容量や線間容量等の寄生容量であり、駆動周波
数をｆO とすると、通常ならｆ0 ×ＣL ×Ｖ0 2 の電力
が無駄に消費されてしまう。
【０００４】低電力駆動装置６００は、この無駄に消費
される無効電力を回収するものであり、次のような動作
をする。図１２（ｂ）のように、出力を立上げる場合、
ｐＭＯＳ６１１をオンにして図１３のような等価回路を
形成する。Ｌ１，ＣL によって構成される共振回路によ
って出力はＶo まで立上り、その瞬間にｐＭＯＳ６１２
をオンにして出力をＶO に固定する。逆に出力を立下げ
る場合、ｎＭＯＳ６２１をオンにして図１３のような共
振回路を構成して出力を０Ｖまで立下げ、ｎＭＯＳ６２
２をオンにして０Ｖに固定する。これら一連の動作は、
共振回路の動作であり、ＣL を充電したエネルギーは再
びＣR に回収される。又、この動作によってＣR の電位
は、自動的にＶ0 ／２に固定される。
される無効電力を回収するものであり、次のような動作
をする。図１２（ｂ）のように、出力を立上げる場合、
ｐＭＯＳ６１１をオンにして図１３のような等価回路を
形成する。Ｌ１，ＣL によって構成される共振回路によ
って出力はＶo まで立上り、その瞬間にｐＭＯＳ６１２
をオンにして出力をＶO に固定する。逆に出力を立下げ
る場合、ｎＭＯＳ６２１をオンにして図１３のような共
振回路を構成して出力を０Ｖまで立下げ、ｎＭＯＳ６２
２をオンにして０Ｖに固定する。これら一連の動作は、
共振回路の動作であり、ＣL を充電したエネルギーは再
びＣR に回収される。又、この動作によってＣR の電位
は、自動的にＶ0 ／２に固定される。
【０００５】この低電力駆動装置６００をＰＤＰ装置に
適用する場合、例えば図１４のように出力端６０１をプ
ラズマディスプレイパネルのスキャン駆動回路等の駆動
ＩＣ５００の高圧部共通電源端子５０１に接続して用い
られる。駆動ＩＣ５００は、高圧部共通電源端子５０１
から入力される高電圧Ｖ0 を選択部５１０を介して出力
端５０６ａ〜５０６ｘからプラズマディスプレイパネル
の所定の電極に供給しており、ＣL はこの出力端５０６
ａ〜５０６ｘからみた容量である。選択部５１０は、複
数のＣＭＯＳスイッチ部５１１〜５１ｘで構成され、例
えばＣＭＯＳスイッチ部５１１は、ｐＭＯＳ５１１Ｐの
ソースドレイン路とｎＭＯＳ５１１Ｎのソースドレイン
路との直列接続体により高圧部共通電源端子５０１に接
続された高電圧共通配線と接地の間を接続すると共に、
共通接続点Ｎ２１を出力端５０６ａに接続している。他
のＣＭＯＳスイッチ部５０２〜５０ｘも、説明は省略す
るが、同じ構成である。以下、ＣＭＯＳスイッチ部５１
１を例として説明する。このような構成で、負荷容量Ｃ
L から放電される電荷を回収する電力回収動作時、駆動
ＩＣ５００の出力端５０６ａ，共通接続点Ｎ２１，ｐＭ
ＯＳ５１１Ｐを介して、容量ＣR に回収される。このた
め、駆動ＩＣ５００を、通常のシリコン基板上に自己分
離構造で形成した場合、図１５（ａ）のような素子断面
構造となり（等価回路は図１６（ａ））、Ｐ型基板５３
０とＮウェル寄生バイポーラトランジスタ５９１を経由
して洩れ電流Ｉｒが発生し、電力回収効率低下の一因と
なっていた。これに対し、ＳＯＩ基板上に溝分離構造で
形成した場合は、図１５（ｂ）のような素子断面構造と
なり（等価回路は図１６（ｂ））、負荷容量ＣL から放
電される電荷は、全て容量ＣR に回収することができる
という利点があり、表示装置用駆動ＩＣを含む高耐圧半
導体装置では、チップ基板としてＳＯＩ基板が多く用い
られている。
適用する場合、例えば図１４のように出力端６０１をプ
ラズマディスプレイパネルのスキャン駆動回路等の駆動
ＩＣ５００の高圧部共通電源端子５０１に接続して用い
られる。駆動ＩＣ５００は、高圧部共通電源端子５０１
から入力される高電圧Ｖ0 を選択部５１０を介して出力
端５０６ａ〜５０６ｘからプラズマディスプレイパネル
の所定の電極に供給しており、ＣL はこの出力端５０６
ａ〜５０６ｘからみた容量である。選択部５１０は、複
数のＣＭＯＳスイッチ部５１１〜５１ｘで構成され、例
えばＣＭＯＳスイッチ部５１１は、ｐＭＯＳ５１１Ｐの
ソースドレイン路とｎＭＯＳ５１１Ｎのソースドレイン
路との直列接続体により高圧部共通電源端子５０１に接
続された高電圧共通配線と接地の間を接続すると共に、
共通接続点Ｎ２１を出力端５０６ａに接続している。他
のＣＭＯＳスイッチ部５０２〜５０ｘも、説明は省略す
るが、同じ構成である。以下、ＣＭＯＳスイッチ部５１
１を例として説明する。このような構成で、負荷容量Ｃ
L から放電される電荷を回収する電力回収動作時、駆動
ＩＣ５００の出力端５０６ａ，共通接続点Ｎ２１，ｐＭ
ＯＳ５１１Ｐを介して、容量ＣR に回収される。このた
め、駆動ＩＣ５００を、通常のシリコン基板上に自己分
離構造で形成した場合、図１５（ａ）のような素子断面
構造となり（等価回路は図１６（ａ））、Ｐ型基板５３
０とＮウェル寄生バイポーラトランジスタ５９１を経由
して洩れ電流Ｉｒが発生し、電力回収効率低下の一因と
なっていた。これに対し、ＳＯＩ基板上に溝分離構造で
形成した場合は、図１５（ｂ）のような素子断面構造と
なり（等価回路は図１６（ｂ））、負荷容量ＣL から放
電される電荷は、全て容量ＣR に回収することができる
という利点があり、表示装置用駆動ＩＣを含む高耐圧半
導体装置では、チップ基板としてＳＯＩ基板が多く用い
られている。
【０００６】
【発明が解決しようとする課題】表示装置の低電力化に
加えて小型化、薄型化を進めるためには、駆動回路とし
て大量に使用される、半導体装置の小型化、薄型化が必
須であり、駆動回路についてもＴＣＰ（Tape Carrier P
ackage）等の薄型パッケージへの搭載や、フリップチッ
プ実装等のベアチップ実装への対応が求められている。
このような薄型パッケージへの搭載や、フリップチップ
実装等に際しては、例えば図１０に示すように、半導体
チップ８００の裏面８０６（素子が形成されていない側
の面）は、アイランド等の他の導電体と接続されずフロ
ーティング状態となるのが、通常である。このため、チ
ップ基板としてＳＯＩ基板を用いた場合、通常は導電性
支持基板がフロ−ティング状態となる。従って、チップ
基板にＳＯＩ基板を用いたチップ８００で、導電性支持
基板８０１がフロ−ティング状態になると、導電支持基
板８０１の電位が不安定になる。また、ＳＯＩ基板の半
導体層８０３に形成されたｐ−ｎ接合の逆耐圧は、例え
ば特許第２６５４２６８号公報或いは特許第３０６１０
２０号公報に開示されているように、導電性支持基板８
０１の電位に依存して変化するので、導電支持基板８０
１がフローティング状態となってその電位を適切な値に
固定できないと、逆耐圧が大きく低下するという問題が
生じる。このため、ＳＯＩ基板を用いたチップは、通常
のリードフレームのようにアイランドを有するパッケー
ジへは従来から搭載されていたが、素子が形成されてい
ないチップ裏面がフローティング状態となって裏面電位
を固定できない、ＴＣＰを含むパッケージへの搭載或い
はフリップチップ実装等への適用は出来なかった。
加えて小型化、薄型化を進めるためには、駆動回路とし
て大量に使用される、半導体装置の小型化、薄型化が必
須であり、駆動回路についてもＴＣＰ（Tape Carrier P
ackage）等の薄型パッケージへの搭載や、フリップチッ
プ実装等のベアチップ実装への対応が求められている。
このような薄型パッケージへの搭載や、フリップチップ
実装等に際しては、例えば図１０に示すように、半導体
チップ８００の裏面８０６（素子が形成されていない側
の面）は、アイランド等の他の導電体と接続されずフロ
ーティング状態となるのが、通常である。このため、チ
ップ基板としてＳＯＩ基板を用いた場合、通常は導電性
支持基板がフロ−ティング状態となる。従って、チップ
基板にＳＯＩ基板を用いたチップ８００で、導電性支持
基板８０１がフロ−ティング状態になると、導電支持基
板８０１の電位が不安定になる。また、ＳＯＩ基板の半
導体層８０３に形成されたｐ−ｎ接合の逆耐圧は、例え
ば特許第２６５４２６８号公報或いは特許第３０６１０
２０号公報に開示されているように、導電性支持基板８
０１の電位に依存して変化するので、導電支持基板８０
１がフローティング状態となってその電位を適切な値に
固定できないと、逆耐圧が大きく低下するという問題が
生じる。このため、ＳＯＩ基板を用いたチップは、通常
のリードフレームのようにアイランドを有するパッケー
ジへは従来から搭載されていたが、素子が形成されてい
ないチップ裏面がフローティング状態となって裏面電位
を固定できない、ＴＣＰを含むパッケージへの搭載或い
はフリップチップ実装等への適用は出来なかった。
【０００７】この問題を解決する一つの方法として、特
開平６−２４４２３９号公報（以下、公知例２とす
る）、特開平１１−３５４６３１号公報（以下、公知例
３とする）或いは特開２０００−１５６４０８号公報
（以下、公知例４とする）には、チップ基板としてＳＯ
Ｉ基板を用いた場合でも、所望の電位を素子が形成され
た半導体層側から導電性支持基板に付与できる構造を備
えた半導体装置が開示されている。
開平６−２４４２３９号公報（以下、公知例２とす
る）、特開平１１−３５４６３１号公報（以下、公知例
３とする）或いは特開２０００−１５６４０８号公報
（以下、公知例４とする）には、チップ基板としてＳＯ
Ｉ基板を用いた場合でも、所望の電位を素子が形成され
た半導体層側から導電性支持基板に付与できる構造を備
えた半導体装置が開示されている。
【０００８】図１７は、公知例２に開示された半導体装
置をフリップチップ実装したときの主要部（スクライブ
端面近傍）を拡大した部分断面図である。図１７を参照
すると、この半導体装置の半導体層１６０３は中間絶縁
膜１６０２により半導体基板１６０１から絶縁される
が、半導体基板１６０１に達する凹部１６０９の側面に
敷設された短絡導体１６１０は半導体基板１６０１と周
辺領域部１６０３ｂとを短絡しており、これにより半導
体基板１６０１には周辺領域部１６０３ｂと同じ電位が
付与される。周辺領域部１６０３ｂは素子形成領域部と
同様に例えばバンプ１６０７を通じて配線基板１６０８
から電位を付与される。すなわち、素子が形成された半
導体層１６０３の表面側から半導体基板１６０１に電位
を付与できる。
置をフリップチップ実装したときの主要部（スクライブ
端面近傍）を拡大した部分断面図である。図１７を参照
すると、この半導体装置の半導体層１６０３は中間絶縁
膜１６０２により半導体基板１６０１から絶縁される
が、半導体基板１６０１に達する凹部１６０９の側面に
敷設された短絡導体１６１０は半導体基板１６０１と周
辺領域部１６０３ｂとを短絡しており、これにより半導
体基板１６０１には周辺領域部１６０３ｂと同じ電位が
付与される。周辺領域部１６０３ｂは素子形成領域部と
同様に例えばバンプ１６０７を通じて配線基板１６０８
から電位を付与される。すなわち、素子が形成された半
導体層１６０３の表面側から半導体基板１６０１に電位
を付与できる。
【０００９】図１８は、公知例３に開示された半導体装
置の主要部断面図である。図１８を参照すると、この半
導体装置は、シリコン基板１７４１ａの表面層にＮ+ 型
半導体層１７４１ｂを含んだＮ型Ｓｉ半導体支持基板１
７４１の上にシリコン酸化膜１７４３を介してＮ- 型半
導体層１７４２を設けてＳＯＩ基板を構成している。半
導体層１７４２の高耐圧ＭＯＳＦＥＴ素子が形成される
素子形成領域１７３０には、表面層にＮ+ 型半導体領域
１７４４を設け、このＮ+ 型半導体領域１７４４を所定
距離離間して環状に取囲むようにシリコン酸化膜１７４
３までの深さでＰ型半導体領域１７４５を設けている。
Ｐ型半導体領域１７４５の表面層には半導体層１７４２
とＰ型半導体領域１７４５間のＰＮ接合からチャネル長
として所定距離離間した位置にＮ+ 型半導体領域１７５
３を設け、Ｎ+ 型半導体領域１７５３と隣接してＰ+ 型
半導体領域１７５４を設けている。Ｎ+ 型半導体領域１
７４４にはドレイン電極１７４６を、Ｎ+ 型半導体領域
１７５３とＰ+ 型半導体領域１７５４にはソース電極１
７４７をオーム接触して設けている。半導体層１７４２
にはシリコン酸化膜１７４３に達し半導体層１７４２を
複数の部分に絶縁分離する絶縁分離層１７４９を設けて
おり、素子形成領域１７３０はこの絶縁分離層１７４９
により取囲まれている。この素子形成領域１７３０から
絶縁分離された半導体層１７４２の基板電位取出し領域
１７４０にはシリコン酸化膜１７４３を貫通し半導体支
持基板１７４１に達するＮ+ 型ポリシリコンからなる導
電層１７５２を設けている。尚、半導体支持基板１７４
１の表面層がＰ+ 型のときはＰ + 型ポリシリコンからな
る導電層を設ける。導電層１７５２上には基板電位固定
電極１７４８を接続している。図示されていないが、基
板電位固定電極１７４８は、ソース電極１７４７と同電
位で接続している。半導体層１７４２の表面にはドレイ
ン電極１７４６、ソース電極１７４７及び基板電位固定
電極１７４８が接続される位置を除いて絶縁膜１７５１
を設けている。絶縁膜１７５１中にあって、Ｐ型半導体
領域１７４５上の半導体層１７４２とＮ+ 型半導体領域
１７５３間位置に絶縁膜１７５１に含まれるゲート酸化
膜１７５５を介してゲート電極１７５６を設けている。
置の主要部断面図である。図１８を参照すると、この半
導体装置は、シリコン基板１７４１ａの表面層にＮ+ 型
半導体層１７４１ｂを含んだＮ型Ｓｉ半導体支持基板１
７４１の上にシリコン酸化膜１７４３を介してＮ- 型半
導体層１７４２を設けてＳＯＩ基板を構成している。半
導体層１７４２の高耐圧ＭＯＳＦＥＴ素子が形成される
素子形成領域１７３０には、表面層にＮ+ 型半導体領域
１７４４を設け、このＮ+ 型半導体領域１７４４を所定
距離離間して環状に取囲むようにシリコン酸化膜１７４
３までの深さでＰ型半導体領域１７４５を設けている。
Ｐ型半導体領域１７４５の表面層には半導体層１７４２
とＰ型半導体領域１７４５間のＰＮ接合からチャネル長
として所定距離離間した位置にＮ+ 型半導体領域１７５
３を設け、Ｎ+ 型半導体領域１７５３と隣接してＰ+ 型
半導体領域１７５４を設けている。Ｎ+ 型半導体領域１
７４４にはドレイン電極１７４６を、Ｎ+ 型半導体領域
１７５３とＰ+ 型半導体領域１７５４にはソース電極１
７４７をオーム接触して設けている。半導体層１７４２
にはシリコン酸化膜１７４３に達し半導体層１７４２を
複数の部分に絶縁分離する絶縁分離層１７４９を設けて
おり、素子形成領域１７３０はこの絶縁分離層１７４９
により取囲まれている。この素子形成領域１７３０から
絶縁分離された半導体層１７４２の基板電位取出し領域
１７４０にはシリコン酸化膜１７４３を貫通し半導体支
持基板１７４１に達するＮ+ 型ポリシリコンからなる導
電層１７５２を設けている。尚、半導体支持基板１７４
１の表面層がＰ+ 型のときはＰ + 型ポリシリコンからな
る導電層を設ける。導電層１７５２上には基板電位固定
電極１７４８を接続している。図示されていないが、基
板電位固定電極１７４８は、ソース電極１７４７と同電
位で接続している。半導体層１７４２の表面にはドレイ
ン電極１７４６、ソース電極１７４７及び基板電位固定
電極１７４８が接続される位置を除いて絶縁膜１７５１
を設けている。絶縁膜１７５１中にあって、Ｐ型半導体
領域１７４５上の半導体層１７４２とＮ+ 型半導体領域
１７５３間位置に絶縁膜１７５１に含まれるゲート酸化
膜１７５５を介してゲート電極１７５６を設けている。
【００１０】上記構成の半導体装置のＮチャネル高耐圧
ＭＯＳＦＥＴの動作は、ソース電極１７４７と基板電位
固定電極１７４８を０Ｖとして、ゲート電極１７５６を
オフ制御状態でドレイン電極１７４６に正電圧を印加し
ていくと、半導体層１７４２とＰ型半導体領域１７４５
間のＰＮ接合から半導体層１７４２側に空乏層が伸び
る。このとき、半導体支持基板１７４１は、基板電位固
定電極１７４８から導電層１７５２を介して全体が０Ｖ
になっており、シリコン酸化膜１７４３を介してフィー
ルドプレートとして働くので上記の空乏層に加えて半導
体層１７４２とシリコン酸化膜１７４３間の界面から半
導体層１７４２の表面に向かう方向に空乏層が伸びるた
め、この影響により先の空乏層が伸びやすくなり、半導
体層１７４２とＰ型半導体領域１７４５間のＰＮ接合の
電界は緩和される。
ＭＯＳＦＥＴの動作は、ソース電極１７４７と基板電位
固定電極１７４８を０Ｖとして、ゲート電極１７５６を
オフ制御状態でドレイン電極１７４６に正電圧を印加し
ていくと、半導体層１７４２とＰ型半導体領域１７４５
間のＰＮ接合から半導体層１７４２側に空乏層が伸び
る。このとき、半導体支持基板１７４１は、基板電位固
定電極１７４８から導電層１７５２を介して全体が０Ｖ
になっており、シリコン酸化膜１７４３を介してフィー
ルドプレートとして働くので上記の空乏層に加えて半導
体層１７４２とシリコン酸化膜１７４３間の界面から半
導体層１７４２の表面に向かう方向に空乏層が伸びるた
め、この影響により先の空乏層が伸びやすくなり、半導
体層１７４２とＰ型半導体領域１７４５間のＰＮ接合の
電界は緩和される。
【００１１】このようにＳＯＩ基板の半導体支持基板１
７４１の電位を、表面に設けた基板電位固定電極１７４
８を介してソース電極１７４７の電位に固定することに
より、チップ基板にＳＯＩ基板を用いたチップに、ＳＯ
Ｉ基板の裏面に電極を設けることなくＭＯＳＦＥＴ素子
が形成される素子形成領域１７３０内での表面電界緩和
効果を利用して高耐圧ＭＯＳＦＥＴ素子の搭載が可能
で、且つこの高耐圧ＭＯＳＦＥＴを有する半導体装置の
チップを、（１）面実装型のＩＣパッケージとしてのＢ
ＧＡ（Ball Grid Array）、ＣＳＰ（Chip Size Packag
e）に搭載できるようにし、（２）チップをワイヤボン
ディング及びダイボンディングにより接続する方式の場
合において、ダイボンディングコストを安くするための
絶縁ペーストの使用を可能にしている。
７４１の電位を、表面に設けた基板電位固定電極１７４
８を介してソース電極１７４７の電位に固定することに
より、チップ基板にＳＯＩ基板を用いたチップに、ＳＯ
Ｉ基板の裏面に電極を設けることなくＭＯＳＦＥＴ素子
が形成される素子形成領域１７３０内での表面電界緩和
効果を利用して高耐圧ＭＯＳＦＥＴ素子の搭載が可能
で、且つこの高耐圧ＭＯＳＦＥＴを有する半導体装置の
チップを、（１）面実装型のＩＣパッケージとしてのＢ
ＧＡ（Ball Grid Array）、ＣＳＰ（Chip Size Packag
e）に搭載できるようにし、（２）チップをワイヤボン
ディング及びダイボンディングにより接続する方式の場
合において、ダイボンディングコストを安くするための
絶縁ペーストの使用を可能にしている。
【００１２】図１９は、公知例４に開示された半導体装
置の断面構成図である。図１９を参照すると、この半導
体装置はＰ型シリコンの半導体支持基板１８０１上に第
１絶縁酸化膜１８０２が形成され、更に第１絶縁酸化膜
１８０２上にＰ型シリコンのＳＯＩ層１８０３が設けら
れ、このＳＯＩ層１８０３に図示されていない半導体素
子が形成されている。
置の断面構成図である。図１９を参照すると、この半導
体装置はＰ型シリコンの半導体支持基板１８０１上に第
１絶縁酸化膜１８０２が形成され、更に第１絶縁酸化膜
１８０２上にＰ型シリコンのＳＯＩ層１８０３が設けら
れ、このＳＯＩ層１８０３に図示されていない半導体素
子が形成されている。
【００１３】又、ＳＯＩ層１８０３及び第１絶縁酸化膜
１８０２を貫通して半導体支持基板１８０１の表面に達
する開孔１８０４が所定の位置に形成され、開孔１８０
４の側面及び底面を第２絶縁酸化膜１８０６で充填して
素子分離領域が形成されており、ＳＯＩ層１８０３に形
成された半導体素子が電気的に分離される。更に、ＳＯ
Ｉ層１８０３及び第１絶縁酸化膜１８０２を貫通して半
導体支持基板１８０１の表面に達する開孔１８０５が所
定の位置に形成され、開孔１８０５の側面及び底面をＰ
型ポリシリコンで充填して、半導体支持基板１８０１に
電位を与えるための導電体層１８０７を形成している。
１８０２を貫通して半導体支持基板１８０１の表面に達
する開孔１８０４が所定の位置に形成され、開孔１８０
４の側面及び底面を第２絶縁酸化膜１８０６で充填して
素子分離領域が形成されており、ＳＯＩ層１８０３に形
成された半導体素子が電気的に分離される。更に、ＳＯ
Ｉ層１８０３及び第１絶縁酸化膜１８０２を貫通して半
導体支持基板１８０１の表面に達する開孔１８０５が所
定の位置に形成され、開孔１８０５の側面及び底面をＰ
型ポリシリコンで充填して、半導体支持基板１８０１に
電位を与えるための導電体層１８０７を形成している。
【００１４】又、ＳＯＩ層１８０３上には、導電体層１
８０７に達する開口１８０９が形成された第３絶縁酸化
膜１８０８が堆積され、更にこの第３絶縁酸化膜１８０
８上に配線用のアルミニウム電極１８１０が形成されて
いる。電極１８１０は、同時に開孔１８０９を充填して
導電体層１８０７と電気的に接続している。このような
構成により、表面に形成された電極１８１０から所望の
電位を半導体支持基板１８０１に付与することを可能に
している。
８０７に達する開口１８０９が形成された第３絶縁酸化
膜１８０８が堆積され、更にこの第３絶縁酸化膜１８０
８上に配線用のアルミニウム電極１８１０が形成されて
いる。電極１８１０は、同時に開孔１８０９を充填して
導電体層１８０７と電気的に接続している。このような
構成により、表面に形成された電極１８１０から所望の
電位を半導体支持基板１８０１に付与することを可能に
している。
【００１５】上述した公知例２〜３は、いずれもＳＯＩ
基板の素子を形成する半導体層表面から導電性支持基板
への電位付与を可能にし、チップ裏面に電極を設けるこ
となく導電性支持基板の電位を固定できているが、構造
が複雑で、且つ工程追加が必要となるという問題があ
る。例えば、公知例２では、半導体層表面から導電性支
持基板への電位付与のために、少なくともスクライブ領
域の半導体層及び半導体層と導電性支持基板を絶縁する
中間絶縁層を除去して凹溝を形成する工程と、アルミニ
ウムを堆積して凹溝側壁に短絡導体を形成する工程とを
追加する必要があり、公知例３，４は、いずれもＳＯＩ
基板の素子を形成する半導体層表面から絶縁層を貫通し
て導電性支持基板に達する接続用開口を設ける工程と、
この接続用開口内を多結晶シリコンで充填する工程と、
を追加する必要がある。尚、接続用開口を素子分離溝と
同時に形成することもできるが、その場合接続用開口と
素子分離溝とでは充填材が異なるため、詳細な説明は省
略するが、他の工程を追加する必要があり、工程追加の
程度に大きな差は無い。
基板の素子を形成する半導体層表面から導電性支持基板
への電位付与を可能にし、チップ裏面に電極を設けるこ
となく導電性支持基板の電位を固定できているが、構造
が複雑で、且つ工程追加が必要となるという問題があ
る。例えば、公知例２では、半導体層表面から導電性支
持基板への電位付与のために、少なくともスクライブ領
域の半導体層及び半導体層と導電性支持基板を絶縁する
中間絶縁層を除去して凹溝を形成する工程と、アルミニ
ウムを堆積して凹溝側壁に短絡導体を形成する工程とを
追加する必要があり、公知例３，４は、いずれもＳＯＩ
基板の素子を形成する半導体層表面から絶縁層を貫通し
て導電性支持基板に達する接続用開口を設ける工程と、
この接続用開口内を多結晶シリコンで充填する工程と、
を追加する必要がある。尚、接続用開口を素子分離溝と
同時に形成することもできるが、その場合接続用開口と
素子分離溝とでは充填材が異なるため、詳細な説明は省
略するが、他の工程を追加する必要があり、工程追加の
程度に大きな差は無い。
【００１６】従って、本発明の目的は、チップ基板にＳ
ＯＩ基板を用いながら、新たな工程追加なしで、裏面電
極を設けることなく導電性支持基板の電位を所望の電位
に固定できる半導体装置を提供することにある。これに
より、高耐圧半導体装置の薄型化や、フリップチップ実
装対応が可能となり、平面型表示装置の電力回収効率の
向上と表示装置の小型化、薄型化を両立させることがで
きるようになる。
ＯＩ基板を用いながら、新たな工程追加なしで、裏面電
極を設けることなく導電性支持基板の電位を所望の電位
に固定できる半導体装置を提供することにある。これに
より、高耐圧半導体装置の薄型化や、フリップチップ実
装対応が可能となり、平面型表示装置の電力回収効率の
向上と表示装置の小型化、薄型化を両立させることがで
きるようになる。
【００１７】
【課題を解決するための手段】本発明者等は、上記薄型
の高耐圧半導体装置の開発過程において、種々の実験の
結果次のような知見を得た。すなわち、チップ基板にＳ
ＯＩ基板を用いた場合でも、チップをダイシングにより
個片化すると、チップの測端面の絶縁層に電気的導通路
が生じ、半導体層の周縁部と導電性支持基板との間で電
流径路が形成される。そして、半導体層の少なくとも周
縁部と導電性支持基板の導電型を同一にしておけば、導
電性支持基板の裏面が他の導電材料と接続されない状態
であっても、導電性支持基板の電位は半導体層周縁部の
電位と同じにできることが分かった。本発明は、この知
見に基づいて上記課題を解決するものである。
の高耐圧半導体装置の開発過程において、種々の実験の
結果次のような知見を得た。すなわち、チップ基板にＳ
ＯＩ基板を用いた場合でも、チップをダイシングにより
個片化すると、チップの測端面の絶縁層に電気的導通路
が生じ、半導体層の周縁部と導電性支持基板との間で電
流径路が形成される。そして、半導体層の少なくとも周
縁部と導電性支持基板の導電型を同一にしておけば、導
電性支持基板の裏面が他の導電材料と接続されない状態
であっても、導電性支持基板の電位は半導体層周縁部の
電位と同じにできることが分かった。本発明は、この知
見に基づいて上記課題を解決するものである。
【００１８】そのため、本発明による半導体装置は、導
電性支持基板の上に絶縁層を介して半導体層を積層した
構造を有するＳＯＩ基板の前記半導体層中に所望の素子
を形成したチップを有し、このチップは、前記半導体層
中に、絶縁材料を充填した前記絶縁層に達する分離溝
と、この分離溝で周囲を囲み内部に前記所望の素子を形
成した素子形成領域とを、それぞれ複数備えると共に、
更にいずれの前記分離溝にも囲まれない周辺領域の所定
の位置に設けられたコンタクト領域とこのコンタクト領
域に接続された周辺領域接続配線を備え、複数の前記素
子形成領域の中の少なくとも一つの素子形成領域は、当
該素子形成領域内の所定の電位の電極と前記コンタクト
領域とが、前記周辺領域接続配線により接続されている
ことを特徴としている。
電性支持基板の上に絶縁層を介して半導体層を積層した
構造を有するＳＯＩ基板の前記半導体層中に所望の素子
を形成したチップを有し、このチップは、前記半導体層
中に、絶縁材料を充填した前記絶縁層に達する分離溝
と、この分離溝で周囲を囲み内部に前記所望の素子を形
成した素子形成領域とを、それぞれ複数備えると共に、
更にいずれの前記分離溝にも囲まれない周辺領域の所定
の位置に設けられたコンタクト領域とこのコンタクト領
域に接続された周辺領域接続配線を備え、複数の前記素
子形成領域の中の少なくとも一つの素子形成領域は、当
該素子形成領域内の所定の電位の電極と前記コンタクト
領域とが、前記周辺領域接続配線により接続されている
ことを特徴としている。
【００１９】このとき、前記分離溝の中の一つが、全て
の前記素子形成領域を囲む最外周分離溝であってよい。
又、２重以上の前記分離溝で周囲が囲まれ、内部に前記
所望の素子が形成された第２素子形成領域を更に備える
こともできる。
の前記素子形成領域を囲む最外周分離溝であってよい。
又、２重以上の前記分離溝で周囲が囲まれ、内部に前記
所望の素子が形成された第２素子形成領域を更に備える
こともできる。
【００２０】又、前記チップが、例えば電源電圧が１０
Ｖ以下で動作する低電圧動作回路と、２０Ｖ以上で動作
する高電圧動作回路とを含むとき、前記高電圧動作回路
を構成する素子は前記第２素子形成領域内に形成するの
が望ましい。
Ｖ以下で動作する低電圧動作回路と、２０Ｖ以上で動作
する高電圧動作回路とを含むとき、前記高電圧動作回路
を構成する素子は前記第２素子形成領域内に形成するの
が望ましい。
【００２１】又、前記チップは、表示装置の駆動回路部
を含むこともでき、更に少なくとも前記駆動回路部とは
前記チップ内部で接続すると共に、電力回収回路にも接
続する回収用電極を更に備えることもできる。又、前記
表示装置は、プラズマディスプレイ装置及びエレクトロ
ルミネッセンスディスプレイ装置を含む平面型表示装置
の中から選択できる。
を含むこともでき、更に少なくとも前記駆動回路部とは
前記チップ内部で接続すると共に、電力回収回路にも接
続する回収用電極を更に備えることもできる。又、前記
表示装置は、プラズマディスプレイ装置及びエレクトロ
ルミネッセンスディスプレイ装置を含む平面型表示装置
の中から選択できる。
【００２２】又、前記導電性支持基板が一導電型半導体
基板のとき、前記チップの前記周辺領域となる前記半導
体層も、一導電型であるのが望ましい。
基板のとき、前記チップの前記周辺領域となる前記半導
体層も、一導電型であるのが望ましい。
【００２３】又、前記チップを、パッケージに搭載して
組み立てる際には、前記導電性支持基板が露出した前記
チップの裏面がチップを搭載するアイランドを含む他の
導電性材料と接触しない状態であってもよい。
組み立てる際には、前記導電性支持基板が露出した前記
チップの裏面がチップを搭載するアイランドを含む他の
導電性材料と接触しない状態であってもよい。
【００２４】又、前記半導体装置の製造方法は、一導電
型半導体基板上に絶縁層を介して一導電型半導体層が形
成されたＳＯＩウェハを準備する第１工程と、前記一導
電型半導体層に前記絶縁層に達する分離溝を開口して所
定の絶縁材料を充填し、複数の素子形成領域を区画する
と共に同一チップ内の全ての前記素子形成領域を囲む最
外周分離溝を形成する第２工程と、前記分離溝で区画さ
れた複数の前記素子形成領域に所望の素子を形成する第
３工程と、前記ウェハ上に互いにスクライブ領域を介し
て整列状態で配列された複数の前記チップの各々につい
て、前記最外周分離溝の外側の周辺領域の所定の位置に
設けられたコンタクト孔を介して、前記素子形成領域内
の所定の電位の電極と接続する周辺領域接続配線を含む
チップ内接続配線を形成する第４工程と、前記スクライ
ブ領域をダイシングすることにより複数の前記チップを
個片化する第５工程と、を少なくとも含み構成される。
型半導体基板上に絶縁層を介して一導電型半導体層が形
成されたＳＯＩウェハを準備する第１工程と、前記一導
電型半導体層に前記絶縁層に達する分離溝を開口して所
定の絶縁材料を充填し、複数の素子形成領域を区画する
と共に同一チップ内の全ての前記素子形成領域を囲む最
外周分離溝を形成する第２工程と、前記分離溝で区画さ
れた複数の前記素子形成領域に所望の素子を形成する第
３工程と、前記ウェハ上に互いにスクライブ領域を介し
て整列状態で配列された複数の前記チップの各々につい
て、前記最外周分離溝の外側の周辺領域の所定の位置に
設けられたコンタクト孔を介して、前記素子形成領域内
の所定の電位の電極と接続する周辺領域接続配線を含む
チップ内接続配線を形成する第４工程と、前記スクライ
ブ領域をダイシングすることにより複数の前記チップを
個片化する第５工程と、を少なくとも含み構成される。
【００２５】
【発明の実施の形態】次に、本発明について図面を参照
して説明する。
して説明する。
【００２６】図１，２は、本発明の半導体装置の一実施
形態を説明するための図で，図１は半導体装置のチップ
全体の模式的な平面図、図２（ａ），（ｂ）は、それぞ
れ図１のＡ１−Ａ１’部及びＡ２−Ａ２’部の模式的な
断面図である。図１，２を参照すると、本実施形態のチ
ップ１１０は、導電性支持基板である例えば比抵抗１０
Ω・ｃｍで厚さが６５０μｍ程度のＰ型第１シリコン
（Ｓｉ）基板１０１の一主表面上に絶縁層である膜厚が
略１μｍのシリコン酸化膜（以下、ＳｉＯ2 膜とする）
１０２と半導体層である比抵抗が１０Ω・ｃｍで厚さが
５μｍ程度のＰ型第２Ｓｉ基板１０３がこの順序で積層
され、第２Ｓｉ基板１０３の中に分離溝１１１及び１１
２と、最外周分離溝１１５と、これらにより絶縁分離さ
れた複数の素子形成領域１２０と、第２素子形成領域１
２１，１２３と、周辺領域１３０と、この周辺領域１３
０のコンタクト領域１３５と例えば分離溝１１２で囲ま
れた第２素子形成領域１２３内の所望の電位、例えば接
地電位に接続するコンタクト領域１２５とを接続するフ
ィールド絶縁膜１４０上に形成された配線１５０と、を
少なくとも備えている。尚、図示は省略するが、この半
導体装置で必要とされる全ての素子は、少なくとも最外
周分離溝１１５で囲まれた素子形成領域１２０及び第２
素子形成領域１２１，１２３に形成してあり、且つ公知
の配線技術を用いてこれらの素子間を接続しているこの
とき高電圧が印加される素子は、できるだけ第２素子形
成領域に設けるようにしている。又、素子形成領域１２
１及び第２素子形成領域１２１，１２３の導電型は、所
望の素子に応じてイオン注入等により種々変更される
が、少なくとも周辺領域１３０は、Ｐ型となっている。
又、このチップ１１０は、図３に模式的に示すように、
ウェハ１００上に整列状態で配列して製造され、ウェハ
処理工程が終了した後、ダイシングによりスクライブラ
イン１０９に沿って切断し、個片化する。
形態を説明するための図で，図１は半導体装置のチップ
全体の模式的な平面図、図２（ａ），（ｂ）は、それぞ
れ図１のＡ１−Ａ１’部及びＡ２−Ａ２’部の模式的な
断面図である。図１，２を参照すると、本実施形態のチ
ップ１１０は、導電性支持基板である例えば比抵抗１０
Ω・ｃｍで厚さが６５０μｍ程度のＰ型第１シリコン
（Ｓｉ）基板１０１の一主表面上に絶縁層である膜厚が
略１μｍのシリコン酸化膜（以下、ＳｉＯ2 膜とする）
１０２と半導体層である比抵抗が１０Ω・ｃｍで厚さが
５μｍ程度のＰ型第２Ｓｉ基板１０３がこの順序で積層
され、第２Ｓｉ基板１０３の中に分離溝１１１及び１１
２と、最外周分離溝１１５と、これらにより絶縁分離さ
れた複数の素子形成領域１２０と、第２素子形成領域１
２１，１２３と、周辺領域１３０と、この周辺領域１３
０のコンタクト領域１３５と例えば分離溝１１２で囲ま
れた第２素子形成領域１２３内の所望の電位、例えば接
地電位に接続するコンタクト領域１２５とを接続するフ
ィールド絶縁膜１４０上に形成された配線１５０と、を
少なくとも備えている。尚、図示は省略するが、この半
導体装置で必要とされる全ての素子は、少なくとも最外
周分離溝１１５で囲まれた素子形成領域１２０及び第２
素子形成領域１２１，１２３に形成してあり、且つ公知
の配線技術を用いてこれらの素子間を接続しているこの
とき高電圧が印加される素子は、できるだけ第２素子形
成領域に設けるようにしている。又、素子形成領域１２
１及び第２素子形成領域１２１，１２３の導電型は、所
望の素子に応じてイオン注入等により種々変更される
が、少なくとも周辺領域１３０は、Ｐ型となっている。
又、このチップ１１０は、図３に模式的に示すように、
ウェハ１００上に整列状態で配列して製造され、ウェハ
処理工程が終了した後、ダイシングによりスクライブラ
イン１０９に沿って切断し、個片化する。
【００２７】チップ１１０をダイシングにより個片化す
ると、チップ１１０の測端面１０７のＳｉＯ2 膜部１０
５に図示されていない電気的導通路が生じ、第２Ｓｉ基
板１０３の周辺領域１３０と第１Ｓｉ基板１０１との間
で電流径路が形成される。従って、周辺領域１３０と第
１Ｓｉ基板１０１の導電型を同一にしておけば、第１Ｓ
ｉ基板１０１の裏面１０６が他の導電体と接続されない
状態であっても、第１Ｓｉ基板１０１の電位は周辺領域
１３０の電位と同じになる。又、本実施形態のチップ１
１０の周辺領域１３０は、上述の通り最外周分離溝１１
５により素子形成領域１２０及び第２素子形成領域１２
１，１２３を含む全ての素子形成領域から電気的に絶縁
分離されており、いずれの素子及び素子形成領域へも影
響を及ぼすことなくチップ１１０上の任意の電位の電極
と配線１５０により接続することができる。これによ
り、図１０のようにチップ裏面が他の導電材料に接続さ
れない状態で組み立てられる例えばＴＣＰに搭載する、
或いはバンプ電極２０１によりフェイスダウンで実装基
板７０にフリップチップ実装する場合でも、従来のチッ
プ８００の代わりに本実施形態のチップ１１０を用いれ
ば、チップ１１０上の電位から選択した任意の所望の電
位を周辺領域１３０を介して第１Ｓｉ基板１０１に供給
することができ、第２Ｓｉ基板１０３中に形成された素
子の耐圧低下を防止できる。
ると、チップ１１０の測端面１０７のＳｉＯ2 膜部１０
５に図示されていない電気的導通路が生じ、第２Ｓｉ基
板１０３の周辺領域１３０と第１Ｓｉ基板１０１との間
で電流径路が形成される。従って、周辺領域１３０と第
１Ｓｉ基板１０１の導電型を同一にしておけば、第１Ｓ
ｉ基板１０１の裏面１０６が他の導電体と接続されない
状態であっても、第１Ｓｉ基板１０１の電位は周辺領域
１３０の電位と同じになる。又、本実施形態のチップ１
１０の周辺領域１３０は、上述の通り最外周分離溝１１
５により素子形成領域１２０及び第２素子形成領域１２
１，１２３を含む全ての素子形成領域から電気的に絶縁
分離されており、いずれの素子及び素子形成領域へも影
響を及ぼすことなくチップ１１０上の任意の電位の電極
と配線１５０により接続することができる。これによ
り、図１０のようにチップ裏面が他の導電材料に接続さ
れない状態で組み立てられる例えばＴＣＰに搭載する、
或いはバンプ電極２０１によりフェイスダウンで実装基
板７０にフリップチップ実装する場合でも、従来のチッ
プ８００の代わりに本実施形態のチップ１１０を用いれ
ば、チップ１１０上の電位から選択した任意の所望の電
位を周辺領域１３０を介して第１Ｓｉ基板１０１に供給
することができ、第２Ｓｉ基板１０３中に形成された素
子の耐圧低下を防止できる。
【００２８】次に、本発明の半導体装置の製造方法の概
要を、上述の構成を有するチップ１１０の製造方法も含
めて説明する。
要を、上述の構成を有するチップ１１０の製造方法も含
めて説明する。
【００２９】本発明の半導体装置の製造方法は、少なく
とも、一導電型半導体支持基板上に絶縁層を介して一導
電型半導体層が形成されたＳＯＩウェハを準備する第１
工程と、前記絶縁層に達する分離溝を開口し所定の絶縁
材料を充填して複数の素子形成領域を区画する第２工程
と、前記分離溝で区画された複数の前記素子形成領域に
所望の素子を形成する第３工程と、前記ウェハ上に互い
にスクライブ領域を介して整列状態で配列された複数の
チップの各々について、一つのチップに含まれる複数の
素子形成領域の全てを囲む最外周分離溝の外側の周辺領
域の所定の位置に設けられたコンタクト孔を介して、前
記素子形成領域内の所定の電位の電極と接続する周辺領
域接続配線を含むチップ内接続配線を形成する第４工程
と、を含むウェハ処理工程、前記スクライブ領域をダイ
シングすることにより複数の前記チップを個片化する第
５工程と、を含み構成される。
とも、一導電型半導体支持基板上に絶縁層を介して一導
電型半導体層が形成されたＳＯＩウェハを準備する第１
工程と、前記絶縁層に達する分離溝を開口し所定の絶縁
材料を充填して複数の素子形成領域を区画する第２工程
と、前記分離溝で区画された複数の前記素子形成領域に
所望の素子を形成する第３工程と、前記ウェハ上に互い
にスクライブ領域を介して整列状態で配列された複数の
チップの各々について、一つのチップに含まれる複数の
素子形成領域の全てを囲む最外周分離溝の外側の周辺領
域の所定の位置に設けられたコンタクト孔を介して、前
記素子形成領域内の所定の電位の電極と接続する周辺領
域接続配線を含むチップ内接続配線を形成する第４工程
と、を含むウェハ処理工程、前記スクライブ領域をダイ
シングすることにより複数の前記チップを個片化する第
５工程と、を含み構成される。
【００３０】まず、チップ１１０の製造方法について説
明する。図４，５は、チップ１１０の製造方法の一例を
示すフローチャートであり、図６乃至９は、図４，５の
フローチャートに沿ったチップの製造方法を説明するた
めの図で、主な工程での要部断面（図１のＡ１−Ａ１’
部断面に相当）を模式的に示す工程毎断面図である。
明する。図４，５は、チップ１１０の製造方法の一例を
示すフローチャートであり、図６乃至９は、図４，５の
フローチャートに沿ったチップの製造方法を説明するた
めの図で、主な工程での要部断面（図１のＡ１−Ａ１’
部断面に相当）を模式的に示す工程毎断面図である。
【００３１】図６乃至９を参照すると、まず第１工程
で、比抵抗がほぼ１０Ω・ｃｍ、厚さが６５０μｍ程度
でＰ型の第１Ｓｉ基板１０１の一主表面上に膜厚が略１
μｍのＳｉＯ2 膜１０２と、比抵抗がほぼ１０Ω・ｃ
ｍ、厚さが５μｍ程度でＰ型の第２Ｓｉ基板１０３をこ
の順序で積層した、直径が６インチのウェハ１００を準
備し、このウェハ１００の表面全面に、化学気相成長
（以下、ＣＶＤとする）法によりＳｉＯ2 膜５を略０．
５μｍの厚さ堆積するマスク層形成処理を行う（図６
（ａ））。
で、比抵抗がほぼ１０Ω・ｃｍ、厚さが６５０μｍ程度
でＰ型の第１Ｓｉ基板１０１の一主表面上に膜厚が略１
μｍのＳｉＯ2 膜１０２と、比抵抗がほぼ１０Ω・ｃ
ｍ、厚さが５μｍ程度でＰ型の第２Ｓｉ基板１０３をこ
の順序で積層した、直径が６インチのウェハ１００を準
備し、このウェハ１００の表面全面に、化学気相成長
（以下、ＣＶＤとする）法によりＳｉＯ2 膜５を略０．
５μｍの厚さ堆積するマスク層形成処理を行う（図６
（ａ））。
【００３２】次に、第２工程で、ウェハ１００の表面全
面にフォトレジスト（以下、ＰＲとする）１８１を塗布
し、所定のレティクル（図示せず）を用いて露光，現像
して、素子形成領域１２０，第２素子形成領域１２１，
１２３及び周辺領域１３０を互いに分離する例えば幅ｈ
の分離溝形成用開口部７パターンを形成し、更にこれら
の開口部７のＳｉＯ2 膜５を公知のエッチング技術を用
いて除去し、第２Ｓｉ基板２を露出させる分離溝形成領
域開口処理を行う（図６（ｂ））。次に、ＰＲ１８１を
除去した後、ＳｉＯ2 膜５をエッチングマスクとして、
第２Ｓｉ基板１０３の露出した部分を異方性エッチング
技術を用いて除去し、ＳｉＯ2 膜１０２を露出させて最
外周分離溝１１５及び分離溝１１２を形成するトレンチ
形成処理を行い、素子形成領域１２０，第２素子形成領
域１２３を含む全ての素子形成領域及び周辺領域１３０
を互いに分離する。このとき、分離溝１１２，１１５の
側壁部に若干の傾斜をもたせて、ＳｉＯ2 膜１０２が露
出した底部よりも表面側の開口上端部の方が大きくなる
ようにする（図６（ｃ））。次に、ウェハ１００の表面
全面にテトラエトキシシラン（以下、ＴＥＯＳとする）
ガスを用いた低圧気相成長（ＬＰＣＶＤ）法により絶縁
材料となるＴＥＯＳ酸化膜１１を堆積して、分離溝１１
２，１１５を完全に充填するトレンチ充填処理を行う
（図６（ｄ））。次に、ウェハ１００の表面に堆積して
いるＴＥＯＳ酸化膜１１及びＳｉＯ2 膜５を全面エッチ
バックして、素子形成領域１２０，第２素子形成領域１
２３を含む全ての素子形成領域及び周辺領域１３０の第
２Ｓｉ基板１０３を露出させるマスク層除去処理を施す
（図７（ｅ））。
面にフォトレジスト（以下、ＰＲとする）１８１を塗布
し、所定のレティクル（図示せず）を用いて露光，現像
して、素子形成領域１２０，第２素子形成領域１２１，
１２３及び周辺領域１３０を互いに分離する例えば幅ｈ
の分離溝形成用開口部７パターンを形成し、更にこれら
の開口部７のＳｉＯ2 膜５を公知のエッチング技術を用
いて除去し、第２Ｓｉ基板２を露出させる分離溝形成領
域開口処理を行う（図６（ｂ））。次に、ＰＲ１８１を
除去した後、ＳｉＯ2 膜５をエッチングマスクとして、
第２Ｓｉ基板１０３の露出した部分を異方性エッチング
技術を用いて除去し、ＳｉＯ2 膜１０２を露出させて最
外周分離溝１１５及び分離溝１１２を形成するトレンチ
形成処理を行い、素子形成領域１２０，第２素子形成領
域１２３を含む全ての素子形成領域及び周辺領域１３０
を互いに分離する。このとき、分離溝１１２，１１５の
側壁部に若干の傾斜をもたせて、ＳｉＯ2 膜１０２が露
出した底部よりも表面側の開口上端部の方が大きくなる
ようにする（図６（ｃ））。次に、ウェハ１００の表面
全面にテトラエトキシシラン（以下、ＴＥＯＳとする）
ガスを用いた低圧気相成長（ＬＰＣＶＤ）法により絶縁
材料となるＴＥＯＳ酸化膜１１を堆積して、分離溝１１
２，１１５を完全に充填するトレンチ充填処理を行う
（図６（ｄ））。次に、ウェハ１００の表面に堆積して
いるＴＥＯＳ酸化膜１１及びＳｉＯ2 膜５を全面エッチ
バックして、素子形成領域１２０，第２素子形成領域１
２３を含む全ての素子形成領域及び周辺領域１３０の第
２Ｓｉ基板１０３を露出させるマスク層除去処理を施す
（図７（ｅ））。
【００３３】次に、第３工程で、公知の方法によりフィ
ールド絶縁膜１４０及び所望の素子を形成する（図７
（ｆ））。ここでは、ソース及びドレインとなる拡散領
域４３，４４と側壁酸化膜４２とゲート酸化膜４１ａと
ゲート電極４１を有する電界効果トランジスタ４０のみ
を一例として示してある。次に、ウェハ１００の表面に
ＣＶＤ法により例えばＳｉＯ2 膜５２を厚さ１．５μｍ
程度堆積した後（図７（ｇ））、このＳｉＯ2 膜５２を
全面エッチバックして、例えば第２素子形成領域１２３
で生じている段差３１を低減する平坦化処理を施す（図
８（ｈ））。
ールド絶縁膜１４０及び所望の素子を形成する（図７
（ｆ））。ここでは、ソース及びドレインとなる拡散領
域４３，４４と側壁酸化膜４２とゲート酸化膜４１ａと
ゲート電極４１を有する電界効果トランジスタ４０のみ
を一例として示してある。次に、ウェハ１００の表面に
ＣＶＤ法により例えばＳｉＯ2 膜５２を厚さ１．５μｍ
程度堆積した後（図７（ｇ））、このＳｉＯ2 膜５２を
全面エッチバックして、例えば第２素子形成領域１２３
で生じている段差３１を低減する平坦化処理を施す（図
８（ｈ））。
【００３４】次に、コンタクト工程を行う。具体的に
は、例えば図５（ａ）に詳細フローの一例を示すよう
に、ＰＲ塗布ステップでウェハ１００の表面全面にＰＲ
１８３を塗布し、露光ステップでコンタクト孔１２ｓ，
１２ｄ，１２ｇ（以下、１２で代表するものとする），
１２４及び周辺領域接続用コンタクト孔１３４を含む所
定のコンタクト孔パターンを備えたレティクル（図示せ
ず）を用いて露光し、現像ステップでコンタクト孔１
２，１２４，１３４のパターンを現像して素子形成領域
１２０及び第２素子形成領域１２３を含む各素子形成領
域に形成された共通領域を含む各素子のコンタクト領域
に接続するコンタクト孔１２，１２４及び周辺領域１３
０に接続するコンタクト孔１３４のパターンを形成し、
コンタクト孔開口ステップでＳｉＯ2 膜５２及びＳｉＯ
2 膜５をエッチング除去してコンタクト孔１２，１２
４，１３４を開口（図８（ｉ））した後、ＰＲ１８３を
除去する。
は、例えば図５（ａ）に詳細フローの一例を示すよう
に、ＰＲ塗布ステップでウェハ１００の表面全面にＰＲ
１８３を塗布し、露光ステップでコンタクト孔１２ｓ，
１２ｄ，１２ｇ（以下、１２で代表するものとする），
１２４及び周辺領域接続用コンタクト孔１３４を含む所
定のコンタクト孔パターンを備えたレティクル（図示せ
ず）を用いて露光し、現像ステップでコンタクト孔１
２，１２４，１３４のパターンを現像して素子形成領域
１２０及び第２素子形成領域１２３を含む各素子形成領
域に形成された共通領域を含む各素子のコンタクト領域
に接続するコンタクト孔１２，１２４及び周辺領域１３
０に接続するコンタクト孔１３４のパターンを形成し、
コンタクト孔開口ステップでＳｉＯ2 膜５２及びＳｉＯ
2 膜５をエッチング除去してコンタクト孔１２，１２
４，１３４を開口（図８（ｉ））した後、ＰＲ１８３を
除去する。
【００３５】次に、開口した各コンタクト孔１２，１２
４，１３４から、各コンタクト領域１４、１２５，１３
５に必要に応じて所定の不純物を所定量だけ注入する。
例えばボロン注入してＰ型コンタクト領域を形成する場
合、注入量Ｎは、１０14atms・ｃｍ-2≦Ｎ≦１０15atms
・ｃｍ-2程度が好ましい。
４，１３４から、各コンタクト領域１４、１２５，１３
５に必要に応じて所定の不純物を所定量だけ注入する。
例えばボロン注入してＰ型コンタクト領域を形成する場
合、注入量Ｎは、１０14atms・ｃｍ-2≦Ｎ≦１０15atms
・ｃｍ-2程度が好ましい。
【００３６】次に、プラグ形成工程で、ウェハ１００の
表面全面にタングステンをＣＶＤ法により堆積してコン
タクト孔１２，１２４，１３４をタングステンで充填し
た後、タングステンを全面エッチバックして平坦部のＳ
ｉＯ2 膜５２上のタングステンを除去する。これによ
り、コンタクト孔１２，１２４，１３４には、タングス
テン１５ｓ，１５ｄ，１５ｇ，１２６，１３６が充填金
属として残り、コンタクト孔１２，１２４，１３４の部
分が平坦化される。（図８（ｊ））。
表面全面にタングステンをＣＶＤ法により堆積してコン
タクト孔１２，１２４，１３４をタングステンで充填し
た後、タングステンを全面エッチバックして平坦部のＳ
ｉＯ2 膜５２上のタングステンを除去する。これによ
り、コンタクト孔１２，１２４，１３４には、タングス
テン１５ｓ，１５ｄ，１５ｇ，１２６，１３６が充填金
属として残り、コンタクト孔１２，１２４，１３４の部
分が平坦化される。（図８（ｊ））。
【００３７】次に、第４工程で、ウェハ１００の表面全
面に配線用導電材料としてアルミニウム（以下、Ａｌと
する）を所定の厚さだけスパッタ法により堆積してＡｌ
膜１６を形成する配線膜堆積処理を行い（図８
（ｋ））、更に、ウェハ１００の表面全面にＰＲ１８４
を塗布して所定の周辺領域接続配線を含む配線パターン
を備えたレティクル（図示せず）で露光，現像し、公知
の例えばドライエッチング技術により配線部以外のＡｌ
を除去して、例えば第２素子形成領域１２３内の所定の
電位の電極なっているコンタクト領域１２５と周辺領域
１３０のコンタクト領域１３５とを接続する周辺領域接
続配線１５０、及び所望の素子間を接続する内部接続配
線１６０を形成する配線形成処理を施す（図９
（ｌ））。
面に配線用導電材料としてアルミニウム（以下、Ａｌと
する）を所定の厚さだけスパッタ法により堆積してＡｌ
膜１６を形成する配線膜堆積処理を行い（図８
（ｋ））、更に、ウェハ１００の表面全面にＰＲ１８４
を塗布して所定の周辺領域接続配線を含む配線パターン
を備えたレティクル（図示せず）で露光，現像し、公知
の例えばドライエッチング技術により配線部以外のＡｌ
を除去して、例えば第２素子形成領域１２３内の所定の
電位の電極なっているコンタクト領域１２５と周辺領域
１３０のコンタクト領域１３５とを接続する周辺領域接
続配線１５０、及び所望の素子間を接続する内部接続配
線１６０を形成する配線形成処理を施す（図９
（ｌ））。
【００３８】次に、保護膜形成工程で、ウェハ１００の
表面全面に、周辺領域接続配線１５０及び内部接続配線
１６０を保護するＳｉＯ2 膜を厚さｔ１（但し、０．３
μｍ≦ｔ１≦１μｍが望ましい）だけ堆積して保護酸化
膜１７を形成し（図９（ｍ））、続いてその上にＳＯＧ
（Spin On Glass ）１８を塗布し、加熱硬化させた後平
坦部の保護酸化膜１７が露出するまでＳＯＧ１８を全面
エッチバックして表面の凹凸を緩和（図９（ｎ））し、
更にその上にシリコン窒化膜（Ｓｉ3Ｎ4膜）を厚さｔ２
（但し、０．１μｍ≦ｔ２≦０．５μｍが望ましい）だ
け堆積して保護窒化膜１９を形成する（図９（ｏ））。
尚、この保護窒化膜１９は、シリコン酸窒化膜（ＳｉＯ
Ｎ膜）を用いることもできる。続いて、外部接続電極部
開口工程で、公知のフォトリソグラフィ技術とエッチン
グ技術を用いて外部接続電極部１６１を開口し、必要に
応じて更に例えばチタン１６４を下敷き金属としてバン
プ２０１を形成（いずれも図示せず）してウェハ処理工
程を終了する。
表面全面に、周辺領域接続配線１５０及び内部接続配線
１６０を保護するＳｉＯ2 膜を厚さｔ１（但し、０．３
μｍ≦ｔ１≦１μｍが望ましい）だけ堆積して保護酸化
膜１７を形成し（図９（ｍ））、続いてその上にＳＯＧ
（Spin On Glass ）１８を塗布し、加熱硬化させた後平
坦部の保護酸化膜１７が露出するまでＳＯＧ１８を全面
エッチバックして表面の凹凸を緩和（図９（ｎ））し、
更にその上にシリコン窒化膜（Ｓｉ3Ｎ4膜）を厚さｔ２
（但し、０．１μｍ≦ｔ２≦０．５μｍが望ましい）だ
け堆積して保護窒化膜１９を形成する（図９（ｏ））。
尚、この保護窒化膜１９は、シリコン酸窒化膜（ＳｉＯ
Ｎ膜）を用いることもできる。続いて、外部接続電極部
開口工程で、公知のフォトリソグラフィ技術とエッチン
グ技術を用いて外部接続電極部１６１を開口し、必要に
応じて更に例えばチタン１６４を下敷き金属としてバン
プ２０１を形成（いずれも図示せず）してウェハ処理工
程を終了する。
【００３９】又、当該チップ１１０が多層配線構造の場
合は、配線形成処理の後、改めて図示はしないが、公知
の多層配線製造方法による多層配線形成工程を施した
後、保護膜形成工程と外部接続電極部開口工程を施し、
最上層配線を保護する所定の厚さの保護絶縁膜を形成し
た後、外部接続電極部１６１を開口し、必要に応じて更
にバンプ２０１を形成してウェハプロセスを終了する。
尚、多層配線形成工程は、例えば図５（ｂ）に示すよう
に、層間絶縁膜形成ステップ、層間ヴィアホール形成ス
テップ、ヴィアホールを金属で充填するプラグ形成ステ
ップ、上層配線膜堆積ステップ及び上層配線形成ステッ
プを含む工程を必要回数（ｋ層の場合はｋ−１回）繰り
返すことにより構成することができる。
合は、配線形成処理の後、改めて図示はしないが、公知
の多層配線製造方法による多層配線形成工程を施した
後、保護膜形成工程と外部接続電極部開口工程を施し、
最上層配線を保護する所定の厚さの保護絶縁膜を形成し
た後、外部接続電極部１６１を開口し、必要に応じて更
にバンプ２０１を形成してウェハプロセスを終了する。
尚、多層配線形成工程は、例えば図５（ｂ）に示すよう
に、層間絶縁膜形成ステップ、層間ヴィアホール形成ス
テップ、ヴィアホールを金属で充填するプラグ形成ステ
ップ、上層配線膜堆積ステップ及び上層配線形成ステッ
プを含む工程を必要回数（ｋ層の場合はｋ−１回）繰り
返すことにより構成することができる。
【００４０】１層配線構造、多層配線構造に関わらず上
記ウェハプロセスを終了した後、第５工程で、ウェハ１
００のスクライブ線１０９をダイシングにより切断して
チップ１１０を個片化し、所望のパッケージに搭載して
半導体装置が完成する。或いは、パッケージに搭載する
ことなく、ベアチップのまま実装基板に搭載することも
できる。
記ウェハプロセスを終了した後、第５工程で、ウェハ１
００のスクライブ線１０９をダイシングにより切断して
チップ１１０を個片化し、所望のパッケージに搭載して
半導体装置が完成する。或いは、パッケージに搭載する
ことなく、ベアチップのまま実装基板に搭載することも
できる。
【００４１】例えば、図１０（ａ），（ｂ）のチップ８
００の代わりに、それぞれ上述の工程により製造したチ
ップ１１０を用いたものとする。ＴＣＰに搭載した場合
は、例えば予めポリイミドフィルム８２に設けられた窓
内の銅箔等からなるインナリード８０をチップ１１０の
素子形成面側に設けた外部接続用バンプ２０１と接続
し、チップ１１０の外部接続用バンプ２０１を含む素子
形成面及びチップ１１０の側端面１０７を封止樹脂８５
で封止する。このとき、チップ１１０の導電性支持基板
である第１Ｓｉ基板１０１の裏面１０６は他の導電材料
と全く接触していない。又、図１０（ｂ）のベアチップ
実装の場合も、チップ１１０は、実装基板７０上の電極
７１とバンプ２０１を介してフェイスダウンで接続して
おり、やはり第１Ｓｉ基板１０１の裏面１０６は他の導
電材料と全く接触していない。しかし、本実施形態のチ
ップ１１０の周辺領域１３０は、上述の通り最外周分離
溝１１５により素子形成領域１２０及び第２素子形成領
域１２１，１２３を含む全ての素子形成領域から電気的
に絶縁分離されており、いずれの素子及び素子形成領域
へも影響を及ぼすことなくチップ１１０上の任意の電位
の電極と配線１５０により接続することができる。しか
も、チップ１１０をダイシングにより個片化すると、チ
ップ１１０の測端面１０７のＳｉＯ2 膜部１０５に図示
されていない電気的導通路が生じ、第２Ｓｉ基板１０３
の周辺領域１３０と第１Ｓｉ基板１０１との間で電流径
路が形成される。又、第１Ｓｉ基板１０１の導電型も、
周辺領域１３０の導電型もＰ型で同一であるので、第１
Ｓｉ基板１０１の電位は、周辺領域１３０の電位と同じ
になる。これにより、第１Ｓｉ基板１０１の裏面１０６
が他の導電体に接続されない状態でも、チップ１１０上
の電位から選択した任意の所望の電位を周辺領域１３０
を介して供給することができ、第２Ｓｉ基板１０３中に
形成された素子の耐圧低下を防止できる。
００の代わりに、それぞれ上述の工程により製造したチ
ップ１１０を用いたものとする。ＴＣＰに搭載した場合
は、例えば予めポリイミドフィルム８２に設けられた窓
内の銅箔等からなるインナリード８０をチップ１１０の
素子形成面側に設けた外部接続用バンプ２０１と接続
し、チップ１１０の外部接続用バンプ２０１を含む素子
形成面及びチップ１１０の側端面１０７を封止樹脂８５
で封止する。このとき、チップ１１０の導電性支持基板
である第１Ｓｉ基板１０１の裏面１０６は他の導電材料
と全く接触していない。又、図１０（ｂ）のベアチップ
実装の場合も、チップ１１０は、実装基板７０上の電極
７１とバンプ２０１を介してフェイスダウンで接続して
おり、やはり第１Ｓｉ基板１０１の裏面１０６は他の導
電材料と全く接触していない。しかし、本実施形態のチ
ップ１１０の周辺領域１３０は、上述の通り最外周分離
溝１１５により素子形成領域１２０及び第２素子形成領
域１２１，１２３を含む全ての素子形成領域から電気的
に絶縁分離されており、いずれの素子及び素子形成領域
へも影響を及ぼすことなくチップ１１０上の任意の電位
の電極と配線１５０により接続することができる。しか
も、チップ１１０をダイシングにより個片化すると、チ
ップ１１０の測端面１０７のＳｉＯ2 膜部１０５に図示
されていない電気的導通路が生じ、第２Ｓｉ基板１０３
の周辺領域１３０と第１Ｓｉ基板１０１との間で電流径
路が形成される。又、第１Ｓｉ基板１０１の導電型も、
周辺領域１３０の導電型もＰ型で同一であるので、第１
Ｓｉ基板１０１の電位は、周辺領域１３０の電位と同じ
になる。これにより、第１Ｓｉ基板１０１の裏面１０６
が他の導電体に接続されない状態でも、チップ１１０上
の電位から選択した任意の所望の電位を周辺領域１３０
を介して供給することができ、第２Ｓｉ基板１０３中に
形成された素子の耐圧低下を防止できる。
【００４２】以上説明した通り、本実施形態の半導体装
置は、ＰＤＰ装置やＥＬ装置等の平面型表示装置の高電
圧を伴う駆動回路部を搭載するのに好適なＳＯＩ基板を
チップ基板として用い、且つその支持基板が他の導電体
と全く接触しない状態となっても、チップの周辺領域を
チップ内部の所望の電位の電極と接続することにより、
周辺領域及び測端面を介して所望の電位が支持基板に供
給されているので、素子の耐圧低下等の特性劣化を抑制
しながら、ＴＣＰ等の薄型パッケージへの搭載、或いは
フリップチップ実装等のベアチップ実装を可能にしてい
る。
置は、ＰＤＰ装置やＥＬ装置等の平面型表示装置の高電
圧を伴う駆動回路部を搭載するのに好適なＳＯＩ基板を
チップ基板として用い、且つその支持基板が他の導電体
と全く接触しない状態となっても、チップの周辺領域を
チップ内部の所望の電位の電極と接続することにより、
周辺領域及び測端面を介して所望の電位が支持基板に供
給されているので、素子の耐圧低下等の特性劣化を抑制
しながら、ＴＣＰ等の薄型パッケージへの搭載、或いは
フリップチップ実装等のベアチップ実装を可能にしてい
る。
【００４３】尚、上記実施形態は、最外周分離溝１１５
を有するチップ１１０を例として説明したが、全ての素
子形成領域が分離溝で囲まれていれば、最外周分離溝１
１５は無くてもよい。図１１は、最外周分離溝を配置し
ない場合を説明するための図で、（ａ），（ｂ）はそれ
ぞれ最外周分離溝をもたないチップの模式的な平面図と
（ａ）のＢ−Ｂ’部の模式的な断面図である。尚、この
最外周分離溝をもたないチップ２１０もチップ基板の厚
さ方向の構成は、チップ１１０と同様であるので、チッ
プ１１０と同じ構成要素は図１と同じ参照符号を用い、
説明は省略する。このチップ２１０は、最外周分離溝は
もたないが、全ての素子形成領域２３１は、分離溝２２
１で囲まれており、更に必要に応じて分離溝２２１と分
離溝２２３で２重に囲まれた第２素子形成領域２３３を
設けている。又、いずれの分離溝２２１にも囲まれない
周辺領域２３０の所定の位置に設けたコンタクト領域２
３５と、所望の電位の電極である例えばコンタクト領域
２２５とを周辺領域接続配線２５０で接続している。
尚、いずれの素子形成領域も、チップ辺端部を含むチッ
プ周縁部が必ず周辺領域２３０となるように配置され
る。又、チップの個片化は、やはりダイシングにより行
われるので、所望の電位が周辺領域２３０及びチップ測
端部１０７を介して第１Ｓｉ基板１０１に供給されるの
は、チップ１１０の場合と同様であり、詳細な説明は省
略する。更に、チップの製造方法も、チップ１１０の製
造方法と全く同様であり、やはり説明は省略する。
を有するチップ１１０を例として説明したが、全ての素
子形成領域が分離溝で囲まれていれば、最外周分離溝１
１５は無くてもよい。図１１は、最外周分離溝を配置し
ない場合を説明するための図で、（ａ），（ｂ）はそれ
ぞれ最外周分離溝をもたないチップの模式的な平面図と
（ａ）のＢ−Ｂ’部の模式的な断面図である。尚、この
最外周分離溝をもたないチップ２１０もチップ基板の厚
さ方向の構成は、チップ１１０と同様であるので、チッ
プ１１０と同じ構成要素は図１と同じ参照符号を用い、
説明は省略する。このチップ２１０は、最外周分離溝は
もたないが、全ての素子形成領域２３１は、分離溝２２
１で囲まれており、更に必要に応じて分離溝２２１と分
離溝２２３で２重に囲まれた第２素子形成領域２３３を
設けている。又、いずれの分離溝２２１にも囲まれない
周辺領域２３０の所定の位置に設けたコンタクト領域２
３５と、所望の電位の電極である例えばコンタクト領域
２２５とを周辺領域接続配線２５０で接続している。
尚、いずれの素子形成領域も、チップ辺端部を含むチッ
プ周縁部が必ず周辺領域２３０となるように配置され
る。又、チップの個片化は、やはりダイシングにより行
われるので、所望の電位が周辺領域２３０及びチップ測
端部１０７を介して第１Ｓｉ基板１０１に供給されるの
は、チップ１１０の場合と同様であり、詳細な説明は省
略する。更に、チップの製造方法も、チップ１１０の製
造方法と全く同様であり、やはり説明は省略する。
【００４４】又、本発明の半導体装置及びその製造方法
は上記実施形態の説明に限定されるものでなく、その要
旨の範囲で種々変更が可能である。例えば、導電性支持
基板としては、Ｓｉ基板を用いる場合、比抵抗が１〜５
０Ω・ｃｍ、厚さが６００〜７００μｍであれば、導電
型はＰ，Ｎいずれでもよい。又、Ｓｉ基板でなくても、
導電性を有し、製造工程上問題の無いものであれば、適
切な材料を選択して用いることができる。半導体層とし
ては、比抵抗が１０〜２０Ω・ｃｍで厚さが２〜１０μ
ｍの単結晶層を備えたシリコンが望ましいが、これに限
定されるものではない。第１の絶縁膜としては、少なく
とも導電性支持基板としてＳｉ基板を用いる場合は、膜
厚が０．５μｍ〜２μｍのＳｉＯ2 膜が好ましい。又、
プラグ形成工程では、充填金属の例としてタングステン
を示したが、基板温度を５００℃程度にした高温スパッ
タ法を用いればＡｌを充填金属として用いることも可能
である。更に、各コンタクト孔のサイズが十分大きい場
合は、プラグ形成工程を省略することも可能である。
又、配線を形成する金属として上記のＡｌに限らず、シ
リコン入りアルミニウム（ＡｌＳｉ）、銅入りアルミニ
ウム（ＡｌＣｕ）、銅，シリコン入りアルミニウム（Ａ
ｌＳｉＣｕ）などを用いることができる。
は上記実施形態の説明に限定されるものでなく、その要
旨の範囲で種々変更が可能である。例えば、導電性支持
基板としては、Ｓｉ基板を用いる場合、比抵抗が１〜５
０Ω・ｃｍ、厚さが６００〜７００μｍであれば、導電
型はＰ，Ｎいずれでもよい。又、Ｓｉ基板でなくても、
導電性を有し、製造工程上問題の無いものであれば、適
切な材料を選択して用いることができる。半導体層とし
ては、比抵抗が１０〜２０Ω・ｃｍで厚さが２〜１０μ
ｍの単結晶層を備えたシリコンが望ましいが、これに限
定されるものではない。第１の絶縁膜としては、少なく
とも導電性支持基板としてＳｉ基板を用いる場合は、膜
厚が０．５μｍ〜２μｍのＳｉＯ2 膜が好ましい。又、
プラグ形成工程では、充填金属の例としてタングステン
を示したが、基板温度を５００℃程度にした高温スパッ
タ法を用いればＡｌを充填金属として用いることも可能
である。更に、各コンタクト孔のサイズが十分大きい場
合は、プラグ形成工程を省略することも可能である。
又、配線を形成する金属として上記のＡｌに限らず、シ
リコン入りアルミニウム（ＡｌＳｉ）、銅入りアルミニ
ウム（ＡｌＣｕ）、銅，シリコン入りアルミニウム（Ａ
ｌＳｉＣｕ）などを用いることができる。
【００４５】又、上記実施形態では、先にトレンチ領域
開口処理及びトレンチ形成処理を含む第２工程を実施し
て分離溝１１２及び最外周分離溝１１５を形成した後、
第３工程を実施して所望の素子を形成した例を説明した
が、先に第３工程を実施して素子形成領域５０に所望の
素子を形成した後、第２工程を実施して、分離溝１１
２，１１５を形成することもできる。
開口処理及びトレンチ形成処理を含む第２工程を実施し
て分離溝１１２及び最外周分離溝１１５を形成した後、
第３工程を実施して所望の素子を形成した例を説明した
が、先に第３工程を実施して素子形成領域５０に所望の
素子を形成した後、第２工程を実施して、分離溝１１
２，１１５を形成することもできる。
【００４６】
【発明の効果】以上説明したように、本発明の半導体装
置及びその製造方法によれば、高耐圧、高電圧用途に好
適なＳＯＩ基板をチップ基板として用いてながら、チッ
プ裏面を他の導電体と接触させる必要が無く、ＴＣＰを
初めとする薄型パッケージへの搭載が可能となり、薄型
高耐圧半導体装置を実現できる、又、パッケージに搭載
することなく、ベアチップのままで、フリップチップ実
装等のフェイスダウン実装にも対応できる等の効果が得
られる。
置及びその製造方法によれば、高耐圧、高電圧用途に好
適なＳＯＩ基板をチップ基板として用いてながら、チッ
プ裏面を他の導電体と接触させる必要が無く、ＴＣＰを
初めとする薄型パッケージへの搭載が可能となり、薄型
高耐圧半導体装置を実現できる、又、パッケージに搭載
することなく、ベアチップのままで、フリップチップ実
装等のフェイスダウン実装にも対応できる等の効果が得
られる。
【００４７】更に、これによりＳＯＩ基板をチップ基板
として用いた半導体装置が使用されることの多い、高電
圧を伴う装置にもＴＣＰ或いはベアチップ実装を適用で
き、装置の小型化、薄型化を図ることが出来る。特に、
表示部の駆動回路として多数使用されるＰＤＰ装置、Ｅ
Ｌ装置等の表示装置の小型化、薄型化には、顕著な効果
が得られる。
として用いた半導体装置が使用されることの多い、高電
圧を伴う装置にもＴＣＰ或いはベアチップ実装を適用で
き、装置の小型化、薄型化を図ることが出来る。特に、
表示部の駆動回路として多数使用されるＰＤＰ装置、Ｅ
Ｌ装置等の表示装置の小型化、薄型化には、顕著な効果
が得られる。
【図１】本発明の半導体装置の一実施形態を説明するた
めの図で，半導体装置のチップ全体の模式的な平面図で
ある。
めの図で，半導体装置のチップ全体の模式的な平面図で
ある。
【図２】（ａ），（ｂ）は、それぞれ図１のＡ１−Ａ
１’部及びＡ２−Ａ２’部の模式的な断面図である。
１’部及びＡ２−Ａ２’部の模式的な断面図である。
【図３】本発明の半導体装置のチップが配列されたウェ
ハの模式的な平面図である。
ハの模式的な平面図である。
【図４】本発明の半導体装置のチップの製造方法の一例
を示すフローチャートである。
を示すフローチャートである。
【図５】図４のフローチャートの一部の詳細を示す図で
ある。
ある。
【図６】本発明の半導体装置のチップの製造方法を説明
するための図で、主な工程での要部断面（図１のＡ１−
Ａ１’部断面に相当）を模式的に示す工程毎断面図であ
る。
するための図で、主な工程での要部断面（図１のＡ１−
Ａ１’部断面に相当）を模式的に示す工程毎断面図であ
る。
【図７】本発明の半導体装置のチップの製造方法を説明
するための図で、主な工程での要部断面（図１のＡ１−
Ａ１’部断面に相当）を模式的に示す工程毎断面図であ
る。
するための図で、主な工程での要部断面（図１のＡ１−
Ａ１’部断面に相当）を模式的に示す工程毎断面図であ
る。
【図８】本発明の半導体装置のチップの製造方法を説明
するための図で、主な工程での要部断面（図１のＡ１−
Ａ１’部断面に相当）を模式的に示す工程毎断面図であ
る。
するための図で、主な工程での要部断面（図１のＡ１−
Ａ１’部断面に相当）を模式的に示す工程毎断面図であ
る。
【図９】本発明の半導体装置のチップの製造方法を説明
するための図で、主な工程での要部断面（図１のＡ１−
Ａ１’部断面に相当）を模式的に示す工程毎断面図であ
る。
するための図で、主な工程での要部断面（図１のＡ１−
Ａ１’部断面に相当）を模式的に示す工程毎断面図であ
る。
【図１０】ＳＯＩ基板を用いたチップの実装状態を説明
するための図で、（ａ），（ｂ）はそれぞれＴＣＰ搭載
した場合と実装基板にフリップチップ実装した場合の模
式的な断面図である。
するための図で、（ａ），（ｂ）はそれぞれＴＣＰ搭載
した場合と実装基板にフリップチップ実装した場合の模
式的な断面図である。
【図１１】本発明の半導体装置の一実施形態の他の例を
説明するための図で，（ａ）は半導体装置のチップ全体
の模式的な平面図、（ｂ）は（ａ）のＢ−Ｂ’部の模式
的な断面図である。
説明するための図で，（ａ）は半導体装置のチップ全体
の模式的な平面図、（ｂ）は（ａ）のＢ−Ｂ’部の模式
的な断面図である。
【図１２】特許第２７７０６５７号公報に従来技術とし
て記載されたプラズマディスプレイの低電力駆動装置を
説明するための図で、（ａ）は回路図、（ｂ）はその動
作波形図である。
て記載されたプラズマディスプレイの低電力駆動装置を
説明するための図で、（ａ）は回路図、（ｂ）はその動
作波形図である。
【図１３】図１２の低電力駆動装置が動作するときの等
価回路である。
価回路である。
【図１４】図１２の低電力駆動装置をＰＤＰ装置に適用
する例を説明する図である。
する例を説明する図である。
【図１５】電力回収動作時の駆動ＩＣの出力部の寄生素
子を説明する図で、（ａ），（ｂ）はそれぞれ、通常の
シリコン基板上に自己分離構造で形成した場合とＳＯＩ
基板上に溝分離構造で形成した場合の素子構造を模式的
に示す断面図である。
子を説明する図で、（ａ），（ｂ）はそれぞれ、通常の
シリコン基板上に自己分離構造で形成した場合とＳＯＩ
基板上に溝分離構造で形成した場合の素子構造を模式的
に示す断面図である。
【図１６】図１５に基づく等価回路図で、（ａ），
（ｂ）は、それぞれ図１５の（ａ），（ｂ）に対応す
る。
（ｂ）は、それぞれ図１５の（ａ），（ｂ）に対応す
る。
【図１７】特開平６−２４４２３９号公報に開示された
半導体装置をフリップチップ実装したときの主要部（ス
クライブ端面近傍）を拡大した部分断面図である。
半導体装置をフリップチップ実装したときの主要部（ス
クライブ端面近傍）を拡大した部分断面図である。
【図１８】特開平１１−３５４６３１号公報に開示され
た半導体装置の主要部断面図である。
た半導体装置の主要部断面図である。
【図１９】特開２０００−１５６４０８号公報に開示さ
れた半導体装置の断面構成図である。
れた半導体装置の断面構成図である。
５，５２，１０２ ＳｉＯ2 膜
７ 開口部
１１ ＴＥＯＳ酸化膜
１２，１２ｓ，１２ｄ，１２ｇ，１２４，１３４ コ
ンタクト孔 １４，１２５，１３５ コンタクト領域 １５ｓ，１５ｄ，１５ｇ，１２６，１３６ タングス
テン １６ Ａｌ膜 １７ 保護酸化膜 １８ ＳＯＧ １９ 保護窒化膜 ３１ 段差 ４０ 電界効果トランジスタ ４１ ゲート電極 ４１ａ ゲート酸化膜 ４２ 側壁酸化膜 ４３，４４ 拡散領域 ７０ 実装基板 ８０ インナリード ８２ ポリイミドフィルム ８５ 封止樹脂 １００ ウェハ １０１ 第１Ｓｉ基板 １０３ 第２Ｓｉ基板 １０５ ＳｉＯ2 膜部 １０７ 測端面 １０９ スクライブ線 １１０，２１０ チップ １１１，１１２，２２１，２２３ 分離溝 １１５ 最外周分離溝 １２５，１３５，２２５，２３５ コンタクト領域 １２０，２３１ 素子形成領域 １２１，１２３，２３３ 第２素子形成領域 １３０，２３０ 周辺領域 １４０ フィールド絶縁膜 １５０ 周辺領域接続配線 １６０ 内部接続配線 １６１ 外部接続電極部 １６４ チタン １８１，１８３，１８４ ＰＲ ２０１ バンプ
ンタクト孔 １４，１２５，１３５ コンタクト領域 １５ｓ，１５ｄ，１５ｇ，１２６，１３６ タングス
テン １６ Ａｌ膜 １７ 保護酸化膜 １８ ＳＯＧ １９ 保護窒化膜 ３１ 段差 ４０ 電界効果トランジスタ ４１ ゲート電極 ４１ａ ゲート酸化膜 ４２ 側壁酸化膜 ４３，４４ 拡散領域 ７０ 実装基板 ８０ インナリード ８２ ポリイミドフィルム ８５ 封止樹脂 １００ ウェハ １０１ 第１Ｓｉ基板 １０３ 第２Ｓｉ基板 １０５ ＳｉＯ2 膜部 １０７ 測端面 １０９ スクライブ線 １１０，２１０ チップ １１１，１１２，２２１，２２３ 分離溝 １１５ 最外周分離溝 １２５，１３５，２２５，２３５ コンタクト領域 １２０，２３１ 素子形成領域 １２１，１２３，２３３ 第２素子形成領域 １３０，２３０ 周辺領域 １４０ フィールド絶縁膜 １５０ 周辺領域接続配線 １６０ 内部接続配線 １６１ 外部接続電極部 １６４ チタン １８１，１８３，１８４ ＰＲ ２０１ バンプ
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ
Ｇ０９Ｇ 3/30 Ｈ０１Ｌ 27/12 Ｃ
Ｈ０１Ｌ 21/762 29/78 ６２６Ｃ
21/8238 ６２１
27/08 ３３１ 21/76 Ｄ
27/092 27/08 ３２１Ｆ
27/12 Ｇ０９Ｇ 3/28 Ｊ
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/336
H01L 21/762
H01L 21/8238
H01L 27/092
H01L 27/12
H01L 29/786
G09G 3/20
G09G 3/28
G09G 3/30
Claims (11)
- 【請求項１】 導電性支持基板の上に絶縁層を介して半
導体層を積層した構造を有するＳＯＩ（Silicon On Ins
ulator）基板の前記半導体層中に所望の素子を形成した
チップを有する半導体装置であって、前記チップは、前
記半導体層中に、絶縁材料を充填した前記絶縁層に達す
る分離溝と、この分離溝で周囲を囲み内部に前記所望の
素子を形成した素子形成領域とを、それぞれ複数備える
と共に、更にいずれの前記分離溝にも囲まれない周辺領
域の所定の位置に設けられたコンタクト領域とこのコン
タクト領域に接続された周辺領域接続配線を備え、複数の前記素子形成領域の中の 少なくとも一つの素子形
成領域は、当該素子形成領域内の所定の電位の電極と前
記コンタクト領域とが、前記周辺領域接続配線により接
続されていることを特徴とする半導体装置。 - 【請求項２】 前記分離溝の中の一つが、全ての前記素
子形成領域を囲む最外周分離溝である請求項１記載の半
導体装置。 - 【請求項３】 前記チップが、一つの前記素子形成領域
の周囲を２重以上の前記分離溝で囲まれた第２素子形成
領域を更に備える請求項１又は２記載の半導体装置。 - 【請求項４】 前記チップが、低電圧動作回路と、高電
圧動作回路とを含み、前記高電圧動作回路を構成する素
子は前記第２素子形成領域内に形成されている請求項３
記載の半導体装置。 - 【請求項５】 前記チップが、表示装置の駆動回路部を
含む請求項１乃至４いずれか１項に記載の半導体装置。 - 【請求項６】 前記チップが電力回収回路に接続する回
収用電極を更に備え、この回収用電極は前記チップ内で
前記駆動回路部と接続している請求項５記載の半導体装
置。 - 【請求項７】 前記表示装置が、プラズマディスプレイ
装置及びエレクトロルミネッセンスディスプレイ装置を
含む平面型表示装置の中から選択されたものである請求
項６記載の半導体装置。 - 【請求項８】 前記導電性支持基板が一導電型半導体基
板であり、前記チップの前記周辺領域となる前記半導体
層も一導電型である請求項１乃至７いずれか１項に記載
の半導体装置。 - 【請求項９】 前記チップを、前記導電性支持基板が露
出した前記チップの裏面がチップを搭載するアイランド
を含む他の導電性材料と接触しない状態で、パッケージ
に搭載した請求項１乃至８いずれか１項に記載の半導体
装置。 - 【請求項１０】 前記パッケージが、ＴＣＰ（Tape Car
rier Package）である請求項９記載の半導体装置。 - 【請求項１１】 一導電型半導体基板上に絶縁層を介し
て一導電型半導体層が形成されたＳＯＩ（Silicon On I
nsulator）ウェハを準備する第１工程と、前記一導電型
半導体層に前記絶縁層に達する分離溝を開口して所定の
絶縁材料を充填し、複数の素子形成領域を区画すると共
に同一チップ内の全ての前記素子形成領域を囲む最外周
分離溝を形成する第２工程と、前記分離溝で区画された
複数の前記素子形成領域に所望の素子を形成する第３工
程と、前記ウェハ上に互いにスクライブ領域を介して整
列状態で配列された複数の前記チップの各々について、
前記最外周分離溝の外側の周辺領域の所定の位置に設け
られたコンタクト孔を介して、前記素子形成領域内の所
定の電位の電極と接続する周辺領域接続配線を含むチッ
プ内接続配線を形成する第４工程と、前記スクライブ領
域をダイシングすることにより複数の前記チップを個片
化する第５工程と、を少なくとも含むことを特徴とする
半導体装置の製造方法。
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