CN113555343A - 集成电路芯片及其形成方法 - Google Patents

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Abstract

本发明的各种实施例涉及一种集成电路(IC)芯片，包括倒置并覆盖在凹入半导体衬底顶部的介电区上的半导体器件。互连结构覆盖在半导体衬底和介电区上，还包括金属间介电(IMD)层。IMD层接合到半导体衬底顶部并容纳焊盘。半导体层覆盖在互连结构上，并且半导体器件在半导体层中并位于半导体层与互连结构之间。半导体器件包括第一源极/漏极电极，第一源极/漏极电极覆盖在介电区上，并且进一步覆盖在焊盘上并电耦合到焊盘。介电区可减小衬底电容以降低衬底功率损耗，例如，介电区可以是腔或介电层。接触件穿过半导体层延伸至焊盘。本发明的各种实施例还涉及形成集成电路芯片的方法。

Description

集成电路芯片及其形成方法
技术领域
本发明的实施例涉及集成电路芯片及其形成方法。
背景技术
在过去的几十年中，基于硅的半导体器件一直作为行业标准。然而， 基于替代材料的半导体器件因具备优于硅基半导体器件的优点而受到越来 越多的关注。例如，与硅基半导体器件相比，基于III-V族半导体材料的半 导体器件因具有高电子迁移率和宽带间隙而受到越来越多的关注。此类高 电子迁移率和宽带间隙可以提高性能并改进高温应用。
发明内容
根据本发明的一个方面，提供了一种集成电路芯片，包括：半导体衬 底；第一介电区，凹入半导体衬底的顶部；金属间介电层，覆盖在半导体 衬底和第一介电区上，其中金属间介电层接合到半导体衬底的顶部；半导 体层，覆盖在金属间介电层上；以及半导体器件，倒置在半导体层中，并 位于半导体层与金属间介电层之间，其中半导体器件包括覆盖在第一介电 区上的第一源极/漏极电极。
根据本发明的另一个方面，提供了一种集成电路芯片，包括：半导体 衬底；半导体层，覆盖在半导体衬底上；半导体器件，在半导体层的下 侧上，位于半导体层与半导体衬底之间；以及互连结构，位于半导体器件 与半导体衬底之间，其中，互连结构电耦合到半导体器件；其中，半导体 衬底具有第一厚度和大于第二厚度的第二厚度，并且其中半导体器件覆盖 在半导体衬底的第一部分上，在第一部分处半导体衬底具有第一厚度。
根据本发明的又一个方面，提供了一种用于形成集成电路芯片的方法， 该方法包括：在第一半导体衬底上方沉积半导体层；在半导体层上方形成 半导体器件；形成在半导体器件上方并电耦合到半导体器件的互连结构； 图案化第二半导体衬底以在第二半导体衬底中形成第一腔；将第二半导体 衬底接合到互连结构，使得第一腔覆盖在半导体器件上；以及移除第一半 导体衬底。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各方面。 应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为 了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1示出了集成电路(IC)芯片的一些实施例的截面图，其中IC芯片 包括倒置并覆盖在凹入半导体衬底的腔上的半导体器件；
图2示出了图1的IC芯片的一些实施例的图顶部布局图；
图3A和图3B示出了图1的IC芯片的一些实施例的正交截面图，其 中半导体层包括多个单独的层；
图4A-图4C示出了图3A和图3B的IC芯片的一些不同的可选实施例 的截面图，其中腔的底部具有凹槽和/或腔填充有腔填充介电层；
图5A和图5B示出了图3A和图3B的IC芯片的一些可选实施例的正 交截面图，其中多个小腔代替腔；
图6示出了图5A和图5B的IC芯片的一些实施例的图顶部布局图；
图7A-图7C示出了图5A和图5B的IC芯片的一些不同的可选实施例 的截面图，其中腔的底部具有凹槽和/或腔填充有腔填充介电层；
图8A-图8D示出了图3A和图3B的IC芯片的一些实施例的图顶部布 局图；
图9、图10、图11A、图11B和图12-图18示出了一种用于形成IC 芯片的方法的一些实施例的一系列截面图，其中IC芯片包括半导体器件， 半导体器件倒置并覆盖在凹入半导体衬底的至少一个腔上；
图19示出了图9、图10、图11A、图11B和图12-图18的方法的一些 实施例的流程图；
图20A、图20B和图21-图28示出了图9、图10、图11A、图11B和 图12-图18的方法的一些可选实施例的一系列截面图，其中至少一个腔填 充有腔填充介电层；
图29示出了图20A、图20B和图21-图28的方法的一些实施例的框图；
图30、图31A、图31B和图32-图38示出了图9、图10、图11A、图 11B和图12-图18的方法的一些可选实施例的一系列截面图，其中凹槽位 于至少一个腔的底部；
图39示出了图30、图31A、图31B和图32-图38的方法的一些实施 例的框图；
图40A、图40B和图41-图48示出了图30、图31A、图31B和图32- 图38的方法的一些可选实施例的一系列截面图，其中至少一个腔填充有腔 填充介电层；
图49示出了图40A、图40B和图41-图48的方法的一些实施例的框图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施 例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些 仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上 方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施 例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从 而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在 各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并 且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为了便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下 部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或 部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外， 空间相对术语旨在包括器件在使用或操作中的不同方位。器件可以以其他 方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可 以同样地作出相应的解释。
一些集成电路(IC)芯片包括：III-V族半导体堆叠和高电子迁移率晶 体管(HEMT)，其中III-V族半导体堆叠覆盖并外延生长在第一硅衬底上， HEMT覆盖并形成在III-V族半导体堆叠上。然而，使用IC芯片的挑战在 于，由于衬底功率损耗高，HEMT的功率附加效率(PAE)可能低。由于 衬底电阻低，衬底功率损耗可能高。由于第一硅衬底的低硅电阻、第一硅 衬底与III-V族半导体堆叠之间的低界面电阻、以及从HEMT的源极/漏极 电极到第一硅衬底的高衬底电容，衬底电阻可能低。由于III-V族半导体堆 叠外延生长在第一硅衬底上，硅电阻可能低。如果硅电阻高，则III-V族半 导体堆叠可以以不适合HEMT的差的晶体质量外延生长。由于带弯曲，界 面电阻可能低，这可能会导致形成二维空穴气(2-DHG)。
为了提高所述HEMT的PAE，可以将HEMT转移到与第一硅衬底相比 具有高电阻的第二硅衬底。特别地，可以在HEMT上方形成互连结构并将 该互连结构电耦合到HEMT，并且可以将第二硅衬底布置在该互连结构上 方并将其接合到该互连结构。然后，可以移除第一硅衬底。通过转移HEMT， 由于第二硅衬底具有高电阻，可以实现高硅电阻。如此，可以增加衬底电 阻并降低衬底功率损耗。进而，可以提高HEMT的PAE。尽管如此，HEMT 的PAE的提高可能较小。例如，增加量可能仅5％或更低。提高可能较小， 因为界面电阻可能仍然低和/或衬底电容可能仍然高。
本发明的各种实施例涉及一种IC芯片和形成IC芯片的方法，其中IC 芯片包括具有低衬底损耗和高PAE的半导体器件。在IC芯片的一些实施 例中，半导体层覆盖在半导体衬底上。例如，半导体层可以是或包括一种 或多种III-V族半导体材料和/或一些其它合适的半导体材料。例如，半导 体衬底可以是或包括硅和/或一些其它合适的半导体材料。互连结构位于半 导体衬底与半导体堆叠之间，包括金属间介电(IMD)层和IMD层中的源 极/漏极焊盘。半导体器件在半导体层的下侧上，位于半导体层与互连结构 之间，并且包括分别电耦合到源极/漏极焊盘的源极/漏极电极。例如，半导 体器件可以是HEMT或一些其它适当类型的半导体器件。介电区位于所述 源极/漏极焊盘之下，位于半导体衬底与互连结构之间，并且凹入半导体衬 底的顶部。介电区独立于互连结构，例如，介电区可以是腔或介电层。
源极/漏极焊盘通过IMD层与半导体衬底电容耦合，以限定衬底电容。 由于介电层位于源极/漏极焊盘之下，因此电容耦合也可以通过介电区实 现。此外，由于IMD层独立于介电区，因此可以将衬底电容建模为两个不 同的电容器，电容器串联电耦合且分别在IMD层和介电区中。与单一电容 器相比，串联多个电容器产生的电容较小，因此，与没有介电区的情况相 比，介电区可以减小衬底电容。由于可以减小衬底电容，因此可以增加衬 底电阻，并且可以减小衬底功率损耗。进而，可以提高PAE。
由于介电区凹入半导体衬底，因此半导体衬底与IMD层之间以及半导 体衬底与介电区之间的界面可能不平坦，因此与平坦界面相比，界面长度 增加。由于长度增加，界面电阻可能增加。由于界面电阻增加，可以增加 衬底电阻并降低衬底功率损耗。进而，可以提高PAE。
参照图1，提供了一种集成电路(IC)芯片的一些实施例的截面图， 其中IC芯片包括垂直倒置并覆盖在凹入半导体衬底106的腔104上的半导 体器件102。此外，半导体器件102在半导体层108的下侧上，半导体层 108通过互连结构110在半导体衬底106上方隔开。半导体器件102是 HEMT，并且包括有源半导体区域112、一对源极/漏极电极114和栅电极116。
有源半导体区域112由半导体层108限定，源极/漏极电极114和栅电 极116位于有源半导体区域112之下。由于源极/漏极电极114和栅电极116 位于有源半导体区域112之下，而不是有源半导体区域112上，因此半导 体器件102被表述为“垂直倒置”。源极/漏极电极114分别在有源半导体区 域112的相对侧上并且电耦合到有源半导体区域112的相对侧，栅电极116 位于源极/漏极电极114之间。
互连结构110包括多个焊盘118和多个通孔120。焊盘118位于IMD 层122中，IMD层122与半导体衬底106相接并且进一步限定腔104的顶 面。通孔120位于层间介电(ILD)层124中，ILD层124围绕源极/漏极 电极114和栅电极116并且进一步分离IMD层122与半导体层108。焊盘 118分别独立于源极/漏极电极114和栅极116，并分别通过通孔120电耦 合到源极/漏极电极114和栅极116。
分别独立于源极/漏极电极114并电耦合到源极/漏极电极114的源极/ 漏极焊盘118s/d通过IMD层122和腔104与半导体衬底106电容耦合，以 界定单一的源极/漏极电容。此外，腔104是电绝缘的，使得源极/漏极电容 可以各自建模为串联电耦合且分别在IMD层122和腔104中的两个电容器。 为了清楚起见，分别将IMD层122和腔104处的电容器标记为CIMD和CCAV。
与单一电容器相比，串联多个电容器产生的电容较小，因此，与没有 腔104的情况相比，腔104可以减小源极/漏极电容。例如，源极/漏极电容 可以等于
Figure BDA0002963348630000061
因此，假设IMD电容器CIMD和腔电容器CCAV分别为1 微法和0.25微法，则源极/漏极电容可以实现减小80％(例如，
Figure BDA0002963348630000062
)。 注意，这些电容是非限制性示例，其它电容也适用。由于可以使用腔104 减小源极/漏极电容，因此可以减小衬底电容，由此可以增加衬底电阻。由 于可以增加衬底电阻，因此可以降低衬底功率损耗。进而，可以提高半导 体器件102的PAE。其中，PAE是用于5G移动通信和其它合适的射频(RF) 应用的重要参数。
如上所述，腔104是电绝缘的。因此，腔104可以被视为介电区。在 一些实施例中，腔104的介电常数小于IMD层122的介电常数。腔104的 介电常数越低，腔电容器CCAV的电容越低，并且源极/漏极电容减小越显 著。此外，在一些实施例中，腔104经气密密封和/或填充有空气或一些其 它合适的气体。
由于腔104凹入半导体衬底106，因此半导体衬底106在位于腔104 之下的部分处具有第一厚度T1，在从腔104横向偏移和/或腔104未覆盖的 部分处还具有大于第一厚度T1的第二厚度T2。此外，半导体衬底106与IMD 层122之间以及半导体衬底106与腔104之间的界面126的长度从半导体 器件102的漏极侧延长到半导体器件102的源极侧。通过增加长度，从漏 极侧到源极侧的界面电阻增加。由于界面电阻增加，可以增加衬底电阻并 降低衬底功率损耗。进而，可以提高半导体器件102的PAE。
在一些实施例中，半导体衬底106具有高电阻，以进一步提高半导体 器件102的PAE。例如，高电阻可以是大于约5、7.5或10千欧姆/厘米 (kΩ/cm)的电阻或一些其它合适的电阻。此外，例如，高电阻还可以是 约5-10kΩ/cm、约5-7.5kΩ/cm或约7.5-10kΩ/cm的电阻。然而，其它合适 的电阻也适用。由于高电阻，可以增加衬底电阻并降低衬底功率损耗。进 而，可以提高PAE。例如，半导体衬底106可以是或包括单晶硅的块状衬 底、碳化硅的块状衬底或一些其它合适类型的半导体衬底。
钝化层128覆盖在半导体层108上。例如，钝化层128可以是或包括 氮化硅、氧化铝、一些其它合适的介电质或前述任何组合。
多个接触件130分别穿过钝化层128、半导体层108和ILD层124延 伸到焊盘118。接触件130独立于焊盘118，并且提供从IC芯片外部到焊 盘118的电耦合，并由此电耦合到源极/漏极电极114和栅极116。此外， 接触件130通过单独的接触件衬垫层132与钝化层128、半导体层108和 ILD层124分开。例如，接触件130可以是或包括铝铜、铝、一些其它合 适的金属和/或导电材料或前述任何组合。例如，接触件衬垫层132可以是 或包括氧化硅和/或一些其它合适的介电质。
在一些实施例中，IMD层122是或包括介电质氧化物和/或一些其它合 适的介电质。在一些实施例中，IMD层122的介电常数约3-4.2，但其它合 适的值也适用。在一些实施例中，IMD层122的厚度为约1-2微米、约1-1.5 微米、约1.5-2微米或一些其它合适的值。在一些实施例中，ILD层124是 或包括介电质氧化物和/或一些其它合适的介电质。在一些实施例中，ILD 层124的厚度为约2-3微米、约2-2.5微米、约2.5-3微米或一些其它合适 的值。在一些实施例中，焊盘118和通孔120是金属和/或一些其它合适的 导电材料。
在一些实施例中，半导体层108是或包括多个单独的层。在一些实施 例中，半导体层108包括对应于多个单独层的多个不同半导体材料。在可 选的实施例中，半导体层108由单一材料组成或基本上由单一材料组成。 在一些实施例中，半导体层108是或包括III-V族半导体材料、II-VI族半 导体材料、IV-IV族半导体材料、一些其它合适的半导体材料或前述任何组 合。
在一些实施例中，半导体器件102是耗尽型HEMT、增强型HEMT、 耗尽型金属氧化物半导体(MOS)HEMT、增强型MOS HEMT或一些其它 合适类型的HEMT。在可选的实施例中，半导体器件102是MOS场效应晶 体管(MOSFET)或一些其它合适类型的半导体器件。
参照图2，提供了图1的IC芯片的一些实施例的图顶部布局图200。 例如，图1的截面图100可以沿线A截取，但其他合适的位置也适用。半 导体器件102与腔104(以虚线示出)完全重叠，以便促进如上的衬底电 容减小。腔104呈矩形，但也可以呈正方形、圆形、椭圆形或一些其它合 适的形状。源极/漏极电极114分别在腔104的相对侧上，栅电极116位于 源极/漏极电极114之间。此外，有源半导体区域112(以虚线示出)在源 极/漏极电极114之间延伸。
接触件130位于腔104外围，源极/漏极接触件130s/d与腔104部分重 叠，栅极接触件130g从腔104横向偏移。请注意，在图1的截面图100中， 栅极接触件130g是不可见的。在可选的实施例中，没有一个接触件130与 腔104重叠。在可选的实施例中，所有的接触件130与腔104重叠。在可 选的实施例中，栅极接触件130g与腔104部分重叠，但源极/漏极接触件130s/d从腔104横向偏移。栅极接触件130g电耦合到栅极116。源极/漏极 接触件130s/d分别独立于源极/漏极电极114中的相邻一个并电耦合到源极/ 漏极电极114中的相邻一个。
参照图3A和图3B，提供了图1的IC芯片的一些实施例的正交截面图 300A、300B，其中半导体层108包括多个单独的层。在一些实施例中，IC 芯片采用如图2所示的顶部布局。在此类实施例中，图3A的截面图300A 可以沿图2中的线A截取，而图3B的截面图300B可以沿图2中的线B 截取。在可选的实施例中，IC芯片采用一些其它合适的顶部布局。半导体 层108包括缓冲层302、沟道层304(位于缓冲层302之下)以及位于沟道 层304之下的阻隔层306。
缓冲层302补偿沟道层304与其上形成有半导体层108的半导体衬底 (未示出)之间的晶格常数、晶体结构、热膨胀系数或前述任何组合的差 异。在一些实施例中，缓冲层302由多个单独层(例如，晶种缓冲、分级 缓冲层等)组成。
阻隔层306被极化，使得正电荷向阻隔层306的顶面移动，负电荷向 阻隔层306的底面移动，反之亦然。例如，极化可以通过自发极化效应和/ 或压电极化效应实现。沟道层304具有与阻挡层306不相等的带间隙，并 且直接接触阻隔层306。如此，沟道层304在异质结处直接接触阻隔层306。
由于阻隔层306被极化，因此在沟道层304中沿异质结形成具有高浓 度移动载流子的二维载气308。在阻隔层306被极化使得正电荷位于阻隔 层306顶面的情况下，二维载气308可以是二维电子气(2-DEG)。在阻 隔层306被被极化使得负电荷位于阻隔层306顶面的情况下，二维载气308 可以是2-DHG。由于高浓度移动载流子，二维载气308是导电的，并且允 许半导体器件102在耗尽模式下工作。
在一些实施例中，半导体层108是III-V族半导体层。例如，缓冲层 302可以是或包括氮化铝、氮化铝镓、一些其它合适的III-V族材料或前述 任意组合。例如，沟道层304可以是或包括氮化镓和/或一些其它合适的 III-V族材料。例如，阻隔层306可以是或包括例如氮化铝镓和/或一些其它 合适的III-V族材料。在可选的实施例中，半导体层108是II-VI族半导体 层、IV-IV族半导体层或一些其它合适类型的半导体层。
参照图4A-图4C，提供图3A和图3B的IC芯片的一些不同的可选实 施例的截面图400A-400C。请注意，图4的截面图400A-400C对应于图3A 的截面图300A，因此示出了图3A的截面图300A的变型。
在图4A中，腔填充介电层402填充腔104，以增加半导体衬底106与 互连结构110之间的接合强度。此外，回想腔104引入与IMD层122的电 容串联的电容，以减小衬底电容并增加衬底电阻。腔填充介电层402的用 途与腔104相同，但允许更大限度地控制与IMD层122的电容串联的电容， 因为腔填充介电层402的介电常数可以比腔104的介电常数更容易调节。通常，腔填充介电层402的电容越低，衬底电容的减小越大，衬底电阻的 增加越大。
在一些实施例中，腔填充介电层402是或包括介电质氧化物和/或一些 其它合适的介电质。在一些实施例中，腔填充介电层402是低k介电材料 或极低k介电材料。例如，低k介电材料可以是介电常数为约2-3.9或一些 其它合适的值的介电材料。另一方面，例如，极低k介电材料可以是介电 常数小于约2或一些其它合适值的介电材料。在一些实施例中，腔填充介 电层402的介电常数低于IMD层122和/或ILD层124。
在图4B中，腔104从腔104的第一侧到与第一侧相对的腔104的第二 侧在第一深度D1与第二深度D2之间反复交替。在一些实施例中，腔104 从第一侧到第二侧在第一与第二深度D1、D2之间周期性交替。在可选的实 施例中，腔104从第一侧到第二侧在第一与第二深度D1、D2之间随机或伪 随机交替。在可选的实施例中，腔104从第一侧到第二侧在多个深度之间 交替。
由于腔104从腔104的第一侧到腔104的第二侧在第一与第二深度D1、 D2之间交替，因此半导体衬底106从第一侧到第二侧在第一厚度T1与小于 第一厚度T1的第三厚度T3之间交替。此外，腔104的底部轮廓不平坦，具 有多个向上突起或向下凹槽，具体取决于查看角度。如此，半导体衬底106 与IMD层122之间以及半导体衬底106与腔104之间的界面126的长度从 半导体器件102的漏极侧延长到半导体器件102的源极侧。通过增加长度， 从漏极侧到源极侧的界面电阻增加。由于界面电阻增加，可以增加衬底电 阻并降低衬底功率损耗。进而，可以提高PAE。
在图4C中，腔104如图4B，由图4A中的腔填充介电层402填充。 由于腔104如图4B，因此增加了界面126的长度，从而增加了衬底电阻。 由于腔104由图4A中的腔填充介电层402填充，因此半导体衬底106与互 连结构110之间的接合强度增加。此外，可以更好地控制腔104处的介电 区的电容。如上所述，这允许更好地控制衬底电容，从而更好地控制衬底电阻。
图4A-图4C的截面图300A示出了图3A的截面图300A的变型，变型 可以应用于图3B的截面图300B。例如，图3B的腔104可以填充有图4A 和4C中示出的腔填充介电层402。
参照图5A和图5B，提供图3A和图3B的IC芯片的一些可选实施例 的正交截面图500A和500B，其中腔104由多个小腔104s代替。小腔104s 分别独立于源极/漏极电极114且位于源极/漏极电极114之下。此外，小腔 104s分别独立于源极/漏极焊盘118s/d且位于源极/漏极焊盘118s/d之下。例 如，除较小的尺寸之外，每个小腔104s可以是如图3A和图3B的腔104 描述的。
小腔104s增加了半导体衬底106与互连结构110之间的接合区域。这 增加了接合强度并降低IC芯片沿接合界面机械失效的可能性。此外，小腔 104s以与腔104相同的方式减少从源极/漏极焊盘118s/d到半导体衬底106 的源极/漏极电容。如此，小腔减小了衬底电容，增加了衬底电阻，并减小 了衬底功率损耗。进而，提高了半导体器件102的PAE。在一些实施例中， 与图3A和图3B相比，小腔104s进一步减小第二半导体衬底106与源极/ 漏极焊盘118s/d之间的电容耦合。通过减小电容耦合，源极/漏极电容进一 步减小，并且PAE进一步提高。
参照图6，提供了图5A和图5B的IC芯片的一些实施例的图顶部布局 图600。例如，图5A的截面图500A可以沿线C截取，但其它合适的位置 也适用。此外，例如，图5B的截面图500B可以沿线D截取，但其它合适 的位置也适用。顶部布局图图600如图2所示，腔104已由多个小腔104s (以虚线示出)代替除外。
参照图7A-图7C，提供了图5A和图5B的IC芯片的一些不同的可选 实施例的截面图700A-700C。请注意，图7A-图7C的截面图的截面图 700A-700C对应于图5A的截面图500A，因此示出了图5A的截面图500A 的变型。图5B与图7A-图7C的IC芯片的实施例相同。
在图7A中，腔填充介电层402填充小腔104s，以增加半导体衬底106 与互连结构110之间的接合强度。此外，上述结合图4A所述的，腔填充介 电层402可更好地控制小腔104s处的介电常数，从而更好地控制衬底电容 以及衬底电阻。
在图7B中，每个小腔104s从小腔的第一侧到与第一侧相对的小腔的 第二侧在第一深度D1与第二深度D2之间反复交替，如上述结合图4B所述 的。此外，半导体衬底106的厚度在每个小腔104s处在第一厚度T1与第 三厚度T3之间交替。相应地，半导体衬底106与IMD层122之间以及半 导体衬底106与小腔104s之间的界面126的长度从半导体器件102的漏极侧延长到半导体器件102的源极侧。通过增加长度，可以增加衬底电阻并 降低衬底功率损耗。
在图7C中，小腔104s如图7B，由图7A中的腔填充介电层402填充。 由于小腔104s如图7B，因此增加了界面126的长度，从而增加了衬底电 阻。由于小腔104s由图7A中的腔填充介电层402填充，因此半导体衬底 106与互连结构110之间的接合强度增加。此外，可以更好地控制小腔104s 处的介电区的电容。
参照图8A-图8D，提供了图3A和图3B的半导体器件102的一些不同 的可选实施例的截面图800A-800D。
在图8A中，覆盖层802位于栅电极116与半导体层108之间。此外， 覆盖层802将覆盖在覆盖层802上的移动载流子分散在二维载气308中。 如此，在没有外部电场(例如，由栅电极116施加)的情况下，二维载气 308在覆盖层802处不连续，并且半导体器件102可以在增强模式下工作。 例如，分散可以通过保护帽层802极化、覆盖层802掺杂或覆盖层802的一些其它合适的特性实现。在一些实施例中，覆盖层802是或包括掺杂的 III-V族半导体材料。例如，覆盖层802可以是或包括掺杂的氮化镓。在可 选的实施例中，覆盖层802是或包括一些其它适合类型的半导体材料。
在图8B中，覆盖层802如图8A，覆盖层802覆盖阻隔层306的情况 除外。此外，接触件130和源极/漏极电极114延伸穿过覆盖层802。如此， 在没有外部电场的情况下，二维载气308位于源极/漏极电极114上方，并 且半导体器件102可以在增强模式下工作。
在图8C中，栅极介电层804将栅电极116与阻隔层306分开。如此， 半导体器件102可以是在耗尽模式下工作的MOS HEMT。例如，栅极介电 层804可以是或包括氧化铝、氧化硅、一些其它合适的介电质或前述任何 组合。
在图8D中，栅极介电层804将栅电极116与阻隔层306和沟道层304 分开。此外，栅极介电层804和栅电极116延伸穿过阻隔层306。如此， 在没有外部电场的情况下，二维载气308在栅电极116处不连续，并且半 导体器件102可以是在增强模式下工作的MOS HEMT。
虽然图8A-图8D示出了使用图3A和3B的IC芯片的实施例的半导体 器件102的不同实施例，半导体器件102的不同实施例也可应用于图4A- 图4C、图5A、图5B和图7A-图7C中任何一个的IC芯片的实施例。换言 之，图4A-图4C、图5A、图5B和图7A-图7C中任何一个的半导体器件 102可以由图8A-图8D中任何一个的半导体器件102代替。
参照图9、图10、图11A、图11B和图12-图18，提供了一种用于形 成IC芯片的方法的一些实施例的一系列截面图900、1000、1100A、1100B 和1200-1800，其中半导体器件倒置并覆盖在凹入半导体衬底的至少一个腔 上。例如，方法可用于形成图3A和图3B的IC芯片、图5A和图5B的IC 芯片或一些其它合适的IC芯片。
如图9的截面图900示出，半导体层108外延沉积在第一半导体衬底 902上方。半导体层108包括缓冲层302、覆盖在缓冲层302上的沟道层 304以及覆盖在沟道层304上的阻隔层306。在可选的实施例中，半导体层 108具有一些其它合适的组成。半导体层108根据此后在半导体层108上 形成的半导体器件而变化。
缓冲层302补偿沟道层304与第一半导体衬底902之间的晶格常数、 晶体结构、热膨胀系数或前述任何组合的差异。在一些实施例中，缓冲层 302由未单独示出的多个单独层组成。阻隔层306被极化，使得正电荷向 阻隔层306顶面移动，负电荷向阻隔层306底面移动，反之亦然。沟道层 304具有与阻挡层306不相等的带间隙，并且在异质结处直接接触阻隔层 306。由于阻隔层306被极化，因此在沟道层304中沿异质结形成具有高浓 度移动载流子的二维载气308(例如，2-DHG或2-DEG)。
例如，半导体层108可以是或包括一种或多种III-V族半导体材料、一 种或多种II-VI族半导体材料、一种或多种IV-IV族半导体材料或一些其它 合适类型的半导体材料。在半导体层108是或包括III-V族半导体材料的 一些实施例中，缓冲层302是或包括氮化铝、铝氮化镓、一些其它合适的 III-V族材料或前述任何组合。在半导体层108是或包括III-V族半导体材 料的一些实施例中，沟道层304是或包括氮化镓和/或一些其它合适的III-V 族材料或前述任何组合。在半导体层108是或包括III-V族半导体材料的一 些实施例中，阻隔层306是或包括铝氮化镓和/或一些其它合适的III-V族 材料或前述任何组合。
例如，第一半导体衬底902可以是或包括单晶硅的块状衬底、碳化硅 的块状衬底或一些其它合适类型的半导体衬底。在一些实施例中，第一半 导体衬底902具有低电阻。例如，低电阻可以是小于约1kΩ/cm、1.5kΩ/cm、 2kΩ/cm的电阻或一些其它合适的电阻。此外，例如，低电阻可以是约 1-1.5kΩ/cm或约1.5-2kΩ/cm的电阻。然而，其它合适的电阻也适用。如果 第一半导体衬底902具有高电阻，则半导体层108可以以不适合随后形成 的半导体器件102的差的晶体质量外延沉积，，。
同样，如图9的截面图900示出，半导体器件102在半导体层108上 形成。半导体器件102是耗尽型HEMT，但也可以是增强型HEMT、耗尽 型MOS HEMT、增强型MOS HEMT或一些其它合适类型的HEMT。图 8A-8D示出并描述了这些替代方案的非限制性实例。在可选的实施例中， 半导体器件102是MOSFET或除HEMT之外的其它合适类型的半导体器 件。
半导体器件102包括有源半导体区域112、一对源极/漏极电极114和 栅电极116。有源半导体区域112由半导体层108限定，源极/漏极电极114 和栅电极116覆盖在有源半导体区域112上。源极/漏极电极114分别在有 源半导体区域112的相对侧上并且电耦合到有源半导体区域112的相对侧， 栅电极116位于源极/漏极电极114之间。在一些实施例中，半导体器件102 采用如图2和/或图6所示的顶部布局。
如图10的截面图1000所示，互连结构110在半导体器件102上方形 成并电耦合到半导体器件102。互连结构110包括多个焊盘118和多个通 孔120。焊盘118位于IMD层122中，分别独立于源极/漏极电极114和栅 极116，并分别通过通孔120电耦合到源极/漏极电极114和栅极116。焊 盘118包括对应于源极/漏极电极114的源极/漏极焊盘118s/d，还包括对应 于栅电极116的栅极焊盘118g。在一些实施例中，焊盘118采用如图2和/ 或图6所示的顶部布局，但其它合适的顶部布局也适用。在可选的实施例 中，栅极焊盘118g在截面图1000中不可见。通孔120位于ILD层124中， ILD层124围绕源极/漏极电极114和栅电极116，进一步分离IMD层122 与半导体层108。
在一些实施例中，IMD层122是或包括介电质氧化物和/或一些其它合 适的介电质。在一些实施例中，IMD层122的介电常数约3-4.2，但其它合 适的值也适用。在一些实施例中，IMD层122的厚度TIMD为约1-2微米、 约1-1.5微米、约1.5-2微米或一些其它合适的值。在一些实施例中，ILD 层124是或包括介电质氧化物和/或一些其它合适的介电质。在一些实施例 中，ILD层124的厚度TILD为约2-3微米、约2-2.5微米、约2.5-3微米或 一些其它合适的值。
如图11A的截面图1100A所示，第二半导体衬底106被图案化以形成 腔104。如下，随后将第二半导体衬底106布置在图10的结构上方并将其 接合到图10的结构。确定腔104的尺寸和方向，使得在完成接合后，腔 104与半导体器件102重叠，更具体地，在俯视时，与源极/漏极焊盘118s/d重叠。这可有助于减小衬底电容，如下文详细描述。
由于腔104，第二半导体衬底106在位于腔104之下的部分处具有第 一厚度T1。此外，第二半导体衬底106在从腔104横向偏移的部分处具有 大于第一厚度T1的第二厚度T2。在一些实施例中，第二厚度T2为约 950-1050微米、约950-1000微米、约1000-1050微米或一些其它合适的值。
在一些实施例中，与第一半导体衬底902(例如，参见图10)相比， 第二半导体衬底106具有高电阻。如下，半导体器件102随后转移到第二 半导体衬底106。高电阻降低了衬底损耗并提高了半导体器件102的PAE。 例如，低电阻可以是大于约5kΩ/cm、7.5kΩ/cm、10kΩ/cm的电阻或一些其 它合适的电阻。此外，高电阻还可以是约5-10kΩ/cm、约5-7.5kΩ/cm或约 7.5-10kΩ/cm的电阻。然而，其它合适的电阻也适用。
例如，图案化可以包括：1)在第二半导体衬底106上方形成掩模1102； 2)用就位的掩模1102蚀刻第二半导体衬底106，以形成腔104；3)移除 掩模1102。然而，图案化的其它合适流程也适用。例如，掩模1102可以 是通过光刻形成的光刻掩模或一些其它合适类型的掩模。例如，蚀刻可以 通过干法蚀刻来执行，但其它合适类型的蚀刻也适用。
如图11B的截面图1100B所示，交替地图案化第二半导体衬底106， 以形成多个小腔104s。如上下文，随后将第二半导体衬底106布置在图10 的结构上方并将其接合到图10的结构。确定小腔104s的尺寸和方向，使 得在完成接合后，小腔104s在俯视时与半导体器件102重叠，更具体地， 在俯视时分别与源极/漏极焊盘118s/d重叠。这可有助于减小衬底电容，如 下文详细描述。此外，在接合过程中，小腔增加了第二半导体衬底106与 图10的结构之间的接合区域。如此，增加了接合强度并降低IC芯片沿接 合界面机械失效的可能性。例如，第二半导体衬底106和图案化如上述结 合图11A所述的。
如图12的截面图1200所示，第二半导体衬底106垂直翻转，并布置 在互连结构110上方并接合到互连结构110。在一些实施例中，腔104经 气密密封和/或填充空气或一些其它合适的气体。如上，图11A和图11B彼 此替代。图12示出了从图11A开始执行、同时跳过图11B的方法，并因 此使用图11A中的第二半导体衬底106的实施例。在可选的实施例中，方法从图11B开始执行，同时跳过图11A，并因此使用图11B中的第二半导 体衬底106的实施例。例如，接合可以通过熔融熔融接合合或一些其它合 适类型的接合执行。
如图13的截面图1300所示，图12的结构垂直翻转，第一半导体衬底 902减薄以减小第一半导体衬底902的厚度Tfs。在一些实施例中，厚度Tfs减小到约4微米、约3-5微米或一些其它合适的值。例如，可以通过机械 研磨、化学机械抛光(CMP)或一些其它合适的减薄流程来执行减薄。
如图14的截面图1400所示，移除第一半导体衬底902的剩余部分。 例如，可以通过蚀刻或一些其它合适类型的移除流程来执行移除。
如图15的截面图1500所示，在半导体层108上方沉积钝化层128。 例如，钝化层128可以是或包括氮化硅、氧化铝、一些其它合适的介电质 或前述任何组合。
如图16的截面图1600所示，钝化层128、半导体层108和ILD层124 被图案化，以形成接触开口1602。接触开口1602独立于焊盘118，并且分 别暴露焊盘118。在一些实施例中，接触开口1602采用与图2和/或图6中 的接触件130相同的顶部布局。例如，图案化可以包括：1)在钝化层128 上方形成掩模1604；2)用就位的掩模1604蚀刻钝化层128、半导体层108和ILD层124，形成接触开口1602；3)移除掩模1604。然而，图案化的 其它合适流程也适用。例如，掩模1604可以是通过光刻形成的光刻掩模或 一些其它合适类型的掩模。例如，蚀刻可以通过干法蚀刻来执行，但其它 合适类型的蚀刻也适用。
如图17的截面图1700所示，形成接触件衬垫层132，加衬接触开口 1602的侧壁。接触件衬垫层132独立于接触开口1602，并且分别放置在接 触开口1602的侧壁。接触件衬垫层132是介电的，并且可以是或包括例如 氧化硅和/或一些其它合适的介电质。一种用于形成接触件衬垫层132的流 程，例如，可以包括：1)沉积覆盖钝化层128并且加衬接触开口1602的 介电层；2)回蚀刻介电层，以从钝化层128的顶部移除介电层，并将介电 层分成接触件衬垫层132。然而，其它合适的流程也适用。
此外，如图17的截面图1700所示，导电层1702沉积在钝化层128和 接触件衬垫层132上方，进一步加衬接触开口1602。导电层1702直接接 触并电耦合到焊盘118，并且例如可以是或包括铜、铝铜、铝、一些其它 合适的导电材料或前述任何组合。
如图18的截面图1800所示，导电层1702被图案化，以形成分别独立 于焊盘118并分别电耦合到焊盘118的接触件130。例如，图案化可以包 括：1)在导电层1702上方形成掩模1802；2)用就位的掩模1802蚀刻导 电层1702，形成接触件130；3)移除掩模1802。然而，图案化的其它合 适流程也适用。例如，掩模1802可以是通过光刻形成的光刻掩模或一些其它合适类型的掩模。例如，蚀刻可以通过干法蚀刻来执行，但其它合适类 型的蚀刻也适用。
在半导体器件102工作期间，源极/漏极焊盘118s/d与第二半导体衬底 106之间的电容耦合可以减小衬底电阻，增加衬底功率损耗，并降低PAE。 然而，由于腔104，可以减轻这种电容耦合的负面影响。
腔104是电绝缘的，并因此用作介电区，将第二半导体衬底106与IMD 层122和源极/漏极焊盘118s/d分开。因此，每个源极/漏极焊盘118s/d处的 源极/漏极电容可以建模为串联电耦合且分别在IMD层122和腔104中和两 个电容器。为了清楚起见，分别将IMD层122和腔104处的电容器标记为CIMD和CCAV。与单一电容器相比，串联多个电容器产生的电容较小，因此， 与没有腔104的情况相比，腔104可以减小源极/漏极电容。例如，源极/ 漏极电容可以等于
Figure BDA0002963348630000181
因此，假设IMD电容器CIMD和腔电容器CCAV分别为1微法和0.25微法，则源极/漏极电容可以实现减小80％(例如，
Figure BDA0002963348630000182
)。注意，这些电容是非限制性示例，其它电容也适用。由于 可以使用腔104减小源极/漏极电容，因此可以减小衬底电容，由此可以增 加衬底电阻。由于可以增加衬底电阻，因此可以降低衬底功率损耗。进而， 可以提高半导体器件102的PAE。其中，PAE是用于5G移动通信和其它 合适的RF应用的重要参数。
如上，腔104可以被视为介电区。在一些实施例中，腔104的介电常 数小于IMD层122的介电常数。介电常数越低，腔电容器CCAV的电容越 低，并且源极/漏极电容减小越显著。
为了进一步改进半导体器件102的PAE，使腔104凹入第二半导体衬 底106，并且在一些实施例中，第二半导体衬底106具有高电阻。第二半 导体衬底106的高电阻增加了衬底电阻并因此降低了衬底功率损耗。进而， 提高了PAE。使腔104凹入第二半导体衬底106延长了半导体衬底106与 IMD层122之间以及半导体衬底106与腔104之间的界面126的长度。这增加了从半导体器件102的漏极侧到半导体器件102的源极侧的界面电阻， 从而增加了衬底电阻并因此降低了衬底功率损耗。进而，提高了PAE。
虽然图9、图10、图11A、图11B和图12-图18参照一方法进行描述， 但是应当理解的是，图9、图10、图11A、图11B和图12-图18中示出的 结构不限于该方法，而是可以独立于该方法。虽然图9、图10、图11A、 图11B和图12-图18被描述为一系列动作，但是应当理解的是，在其它实 施例中，这些动作的顺序可能有所不同。虽然图9、图10、图11A、图11B 和图12-图18被示出和描述为一组特定的动作，在其它实施例中，可以省 略示出和/或描述的一些动作。此外，未示出和/或描述的动作可以包括在其 它实施例中。
参照图19，提供了图9、图10、图11A、图11B和图12-图18的方法 的一些实施例的框图1900。
在1902，在第一半导体衬底上方沉积半导体层。例如，见图9。在一 些实施例中，半导体层是III-V族半导体层、II-VI族半导体层、IV-IV族半 导体层或一些其它合适类型的半导体层。在一些实施例中，半导体层由多 个不同的层组成。
在1904，在半导体层上形成半导体器件。例如，见图9。例如，半导 体器件可以是HEMT、MOSFET或一些其它适当类型的半导体器件。
在1906，在半导体器件和半导体层上形成互连结构，其中互连结构包 括电耦合到半导体器件的电极的焊盘。例如，见图10。
在1908，第二半导体衬底被图案化，以在第二半导体衬底中形成腔。 例如，见图11A和图11B。在一些实施例中，与第一半导体衬底相比，第 二半导体衬底的电阻较高。
在1910，第二半导体衬底接合到互连结构，使腔覆盖在互连结构与第 二半导体衬底之间的半导体器件上。例如，见图12。
在1912，移除第一半导体衬底。例如，见图13和图14。
在1914，在半导体层上沉积钝化层。例如，见图15。
在1916，钝化层和半导体层被图案化，以形成暴露焊盘的接触开口。 例如，见图16。
在1918，在接触开口中形成接触件。例如，见图17和图18。
虽然图19的框图1900在本文中被示出和描述为一系列动作或事件， 但是应当理解的是，此类动作或事件的所示顺序不应被解释为限制性的。 例如，一些动作可以以不同的顺序发生并且/或者与除了本文中所示和/或描 述的动作或事件之外的其他动作或事件同时发生。此外，可能不需要所有 示出的动作来实现本文中描述的一个或多个方面或实施例，并且本文中描 绘的动作中的一个或多个动作可以在一个或多个单独的动作和/或阶段中 执行。
参照图20A、图20B和图21-图28，提供了图9、图10、图11A、图 11B和图12-图18的方法的一些可选实施例的一系列截面图2000A、2000B 和2100-2800，其中至少一个腔填充有腔填充介电层。例如，该方法可用于 形成图4A的IC芯片、图7A的IC芯片或一些其它合适的IC芯片。
如图20A的截面图2000A所示，第二半导体衬底106被图案化以形成 如上述结合图11A所述的腔104。此外，沉积腔填充介电层402，覆盖第二 半导体衬底106并填充腔104。
在一些实施例中，腔填充介电层402是或包括介电质氧化物和/或一些 其它合适的介电质。在一些实施例中，腔填充介电层402是低k介电材料 或极低k介电材料。例如，低k介电材料可以是介电常数为约2-3.9或一些 其它合适的值的介电材料。例如，极低k介电材料可以是介电常数小于约 2或一些其它适当值的介电材料。在一些实施例中，与此后第二半导体衬 底106所接合的IMD层相比，腔填充介电层402的介电常数较低。
如图20B的截面图2000B所示，交替地图案化第二半导体衬底106， 以形成多个小腔104s，如上述结合图11B所述的。此外，沉积腔填充介电 层402，覆盖第二半导体衬底106并填充小腔104s。
如图21的截面图2100所示，在腔填充介电层402中进行平坦化，以 从第二半导体衬底106的顶面顶部移除腔填充介电层402。如上，图20A 和图20B彼此替代。图21示出了从图20A开始执行、同时跳过图20B的 方法，并因此图21-图28使用图20A中的第二半导体衬底106的实施例。 在可选的实施例中，该方法从图20B开始执行，同时跳过图20A，并因此 图21-图28使用图20B中的第二半导体衬底106的实施例。例如，平面化 可以通过CMP或一些其它合适的平面化流程来执行。
如图22的截面图2200所示，执行图9和图10中的动作。半导体层 108外延沉积在第一半导体衬底902上方，并且半导体器件102在半导体 层108上形成，如上述结合图9所述的。互连结构110在半导体器件102 上方形成并电耦合到半导体器件102，如上述结合图10所述的。
此外，如图22的截面图2200所示，图21的结构垂直翻转，并布置在 互连结构110上方并接合到互连结构110。由于存在腔填充介电层402，图 21的结构与互连结构110之间的接合区域较大。如果省略腔填充介电层 402，则接合区域将较小。由于接合区域大，接合强度强且沿接合界面机械 失效的可能性低。例如，接合可以通过熔融接合或一些其它合适类型的接 合执行。
如图23-图28的截面图2300-2800所示，执行图13-图18中的动作。 在图23中，垂直翻转图22的结构，并且减薄第一半导体衬底902，如上 述结合图13所述的。在图24中，移除第一半导体衬底902的剩余部分， 如上述结合图14所述的。在图25中，在半导体层108上方沉积钝化层128， 如上述结合图15所述的。在图26中，图案化钝化层128、半导体层108 和ILD层124，以形成接触开口1602，如上述结合图16所述的。在图27 中，形成接触件衬垫层132，以加衬接触开口1602的侧壁，并且在接触开 口1602上方沉积导电层1702，如上述结合图17所述的。在图28中，图 案化导电层1702以在接触开口1602中形成接触件130，如上述结合图18 所述的。
虽然图20A、图20B和图21-图28参照一方法进行描述，但是应当理 解的是，图20A、图20B和图21-图28中示出的结构不限于该方法，而是 可以独立于该方法。虽然图20A、图20B和图21-图28被描述为一系列动 作，但是应当理解的是，在其它实施例中，这些动作的顺序可能有所不同。 虽然图20A、图20B和图21-图28被示出和描述为一组特定的动作，在其它实施例中，可以省略示出和/或描述的一些动作。此外，未示出和/或描述 的动作可以包括在其它实施例中。
参照图29，提供了图20A、图20B和图21-图28的方法的一些实施例 的框图2900。
在1902，在第一半导体衬底上方沉积半导体层。例如，见图22。
在1904，在半导体层上形成半导体器件。例如，见图22。
在1906，在半导体器件和半导体层上形成互连结构，其中互连结构包 括电耦合到半导体器件的电极的焊盘。例如，见图22。
在1908，第二半导体衬底被图案化，以在第二半导体衬底中形成腔。 例如，见图20A和图20B。
在2902，沉积介电层以填充腔。例如，见图20A和图20B。
在2904，平坦化介电层，以从第二半导体衬底的顶面顶部移除介电层。 例如，见图21。
在1910，第二半导体衬底接合到互连结构，使腔覆盖在互连结构与第 二半导体衬底之间的半导体器件上。例如，见图22。
在1912，移除第一半导体衬底。例如，见图23和图24。
在1914，在半导体层上沉积钝化层。例如，见图25。
在1916，钝化层和半导体层被图案化，以形成暴露焊盘的接触开口。 例如，见图26。
在1918，在接触开口中形成接触件。例如，见图27和28。
虽然图29的框图2900在本文中被示出和描述为一系列动作或事件， 但是应当理解的是，此类动作或事件的所示顺序不应被解释为限制性的。 例如，一些动作可以以不同的顺序发生并且/或者与除了本文中所示和/或描 述的动作或事件之外的其他动作或事件同时发生。此外，可能不需要所有 示出的动作来实现本文中描述的一个或多个方面或实施例，并且本文中描 绘的动作中的一个或多个动作可以在一个或多个单独的动作和/或阶段中 执行。
参照图30、图31A、图31B和图32-图38，提供了图9、图10、图11A、 图11B和图12-图18的方法的一些可选实施例的一系列截面图3000、 3100A、3100B和3200-3800，其中至少一个腔填充有腔填充介电层。例如， 该方法可用于形成图4B的IC芯片、图7B的IC芯片或一些其它合适的IC 芯片。
如图30的截面图3000所示，第二半导体衬底106被图案化以形成在 第二半导体衬底106中延伸至第一深度D1的腔104。由于图案化，第二半 导体衬底106在位于腔104之下的部分处具有第一厚度T1，从腔104横向 偏移的部分处还具有大于第一厚度T1的第二厚度T2。例如，第二半导体衬 底106、腔104和图案化如上述结合图11A所述的。
如图31A的截面图3100A所示，第二半导体衬底106进一步被图案化， 以在腔104底部形成凹槽3102，并因此在凹槽3102处将腔104延伸至大 于第一深度D1的第二深度D2。在一些实施例中，凹槽3102从腔104的第 一侧到与腔104的第一侧相对的第二侧均匀分隔开。
通过形成凹槽3102，第二半导体衬底106从第一侧到第二侧在第一厚 度T1与小于第一厚度T1的第三厚度T3之间交替。此外，腔104从第一侧 到第二侧在第一深度D1与第二深度D2之间交替，并因此具有不平坦的底 部轮廓。这延长了衬底界面(例如，图38中的126)的长度，从而增加了 界面电阻和衬底电阻。这减少了衬底功率损耗并提高了PAE。
例如，图案化可以包括：1)在第二半导体衬底106上方形成掩模3104； 2)用就位的掩模3104蚀刻第二半导体衬底106，形成凹槽3102；3)移除 掩模3104。然而，图案化的其它合适流程也适用。例如，掩模3104可以 是通过光刻形成的光刻掩模或一些其它合适类型的掩模。例如，蚀刻可以 通过干法蚀刻来执行，但其它合适类型的蚀刻也适用。
如图31B的截面图3100B所示，第二半导体衬底106可选地具有在第 二半导体衬底106中延伸至第一深度D1的多个小腔104s。例如，小腔104s 如上述结合图11B所述的。此外，第二半导体衬底106经图案化处理，以 在每个小腔104s底部处形成凹槽3102，并因此将每个小腔104s延伸至大 于第一深度D1的第二深度D2。
如图32的截面图3200所示，执行图9和10中的动作。半导体层108 外延沉积在第一半导体衬底902上方，并且半导体器件102在半导体层108 上形成，如上述结合图9所述的。互连结构110在半导体器件102上方形 成并电耦合到半导体器件102，如上述结合图10所述的。
此外，如图32的截面图3200所示，图31A的结构垂直翻转，并布置 在互连结构110上方并接合到互连结构110。如上，图31A和图31B彼此 替代。图32示出了从图31A开始执行、同时跳过图31B的方法，并因此 图32-图38使用图31A中的第二半导体衬底106的实施例。在可选的实施 例中，该方法从图31B开始执行，同时跳过图31A，并因此图32-图38使 用图31B中的第二半导体衬底106的实施例。
如图33-图38的截面图3300-3800所示，执行图13-图18中的动作。 在图33中，垂直翻转图32的结构，并且减薄第一半导体衬底902，如上 述结合图13所述的。在图34中，移除第一半导体衬底902的剩余部分， 如上述结合图14所述的。在图35中，在半导体层108上方沉积钝化层128， 如上述结合图15所述的。在图36中，图案化钝化层128、半导体层108 和ILD层124，以形成接触开口1602，如上述结合图16所述的。在图37 中，形成接触件衬垫层132，加衬接触开口1602的侧壁，并且在接触开口 1602上方沉积导电层1702，如上述结合图17所述的。在图39中，图案化 导电层1702以在接触开口1602中形成接触件130，如上述结合图18所述 的。
虽然图30、图31A、图31B和图32-图38参照一方法进行描述，但是 应当理解的是，图30、图31A、图31B和图32-图38中示出的结构不限于 该方法，而是可以独立于该方法。虽然图30、图31A、图31B和图32-图 38被描述为一系列动作，但是应当理解的是，在其它实施例中，这些动作 的顺序可能有所不同。虽然图30、图31A、图31B和图32-图38被示出和 描述为一组特定的动作，在其它实施例中，可以省略示出和/或描述的一些 动作。此外，未示出和/或描述的动作可以包括在其它实施例中。
参照图39，提供了图30、图31A、图31B和图32-图38的方法的一些 实施例的框图3900。
在1902，在第一半导体衬底上方沉积半导体层。例如，见图32。
在1904，在半导体层上形成半导体器件。例如，见图32。
在1906，在半导体器件和半导体层上形成互连结构，其中互连结构包 括电耦合到半导体器件的电极的焊盘。例如，见图32。
在1908a，图案化第二半导体衬底以形成在所述第二半导体衬底中延伸 至第一深度的腔。例如，见图30。
在1908b，图案化所述第二衬底以在所述腔底部形成凹槽，并在所述 第二半导体衬底中延伸至大于所述第一深度的第二深度。例如，见图31A 和31B。
在1910，第二半导体衬底接合到互连结构，使腔覆盖在互连结构与第 二半导体衬底之间的半导体器件上。例如，见图32。
在1912，移除第一半导体衬底。例如，见图33和34。
在1914，在半导体层上沉积钝化层。例如，见图35。
在1916，钝化层和半导体层被图案化，以形成暴露焊盘的接触开口。 例如，见图36。
在1918，在接触开口中形成接触件。例如，见图37和图38。
虽然图39的框图3900在本文中被示出和描述为一系列动作或事件， 但是应当理解的是，此类动作或事件的所示顺序不应被解释为限制性的。 例如，一些动作可以以不同的顺序发生并且/或者与除了本文中所示和/或描 述的动作或事件之外的其他动作或事件同时发生。此外，可能不需要所有 示出的动作来实现本文中描述的一个或多个方面或实施例，并且本文中描 绘的动作中的一个或多个动作可以在一个或多个单独的动作和/或阶段中 执行。
参照图40A、图40B和图41-图48，提供了图30、图31A、图31B和 图32-图38的方法的一些可选实施例的一系列截面图4000A、4000B和 4100-4800，其中至少一个腔填充有腔填充介电层。例如，该方法可用于形 成图4C的IC芯片、图7C的IC芯片或一些其它合适的IC芯片。
如图40A的截面图4000A所示，第二半导体衬底106被图案化以形成 如上述结合图30和图31A所述的腔104。此外，沉积腔填充介电层402， 覆盖第二半导体衬底106并填充腔104。例如，腔填充介电层如上述结合 图20A和图20B所述的。
如图40B的截面图4000B所示，交替地图案化第二半导体衬底106， 以形成多个小腔104s，如上述结合图31B的。此外，沉积腔填充介电层402， 覆盖第二半导体衬底106并填充小腔104s。
如图41的截面图4100所示，在腔填充介电层402中进行平坦化，以 从第二半导体衬底106的顶面顶部移除腔填充介电层402。如上，图40A 和图40B彼此替代。图41示出了从图40A开始执行、同时跳过图40B的 方法，并因此图41-图48使用图40A中的第二半导体衬底106的实施例。 在可选的实施例中，该方法从图40B开始执行，同时跳过图40A，并因此 图41-图48使用图40B中的第二半导体衬底106的实施例。例如，平面化 可以通过CMP或一些其它合适的平面化流程来执行。
如图42的截面图4200所示，执行图9和图10中的动作。半导体层 108外延沉积在第一半导体衬底902上方，并且半导体器件102在半导体 层108上形成，如上述结合图9的。互连结构110在半导体器件102上方 形成并电耦合到半导体器件102，如上述结合图10的。
此外，如图42的截面图4200所示，图41的结构垂直翻转，并布置在 互连结构110上方并接合到互连结构110。由于存在腔填充介电层402，图 41的结构与互连结构110之间的接合区域大。如果省略腔填充介电层402， 则接合区将小。由于接合区域大，接合强度较强。例如，接合可以通过熔 融接合或一些其它合适类型的接合执行。
如图43-图48的截面图4300-4800所示，执行图13-图18所描述的操 作被执行。在图43中，垂直翻转图42的结构，并且减薄第一半导体衬底 902，如上述结合图13的。在图44中，移除第一半导体衬底902的剩余部 分，如上述结合图14的。在图45中，在半导体层108上方沉积钝化层128， 如上述结合图15的。在图46中，图案化钝化层128、半导体层108和ILD层124，以形成接触开口1602，如上述结合图16的。在图47中，形成接 触件衬垫层132，加衬接触开口1602的侧壁，并且在接触开口1602上方 沉积导电层1702，如上述结合图17的。在图48中，图案化导电层1702 以在接触开口1602中形成接触件130，如上述结合图18的。
虽然图40A、图40B和图41-图48参照一方法进行描述，但是应当理 解的是，图40A、图40B和图41-图48中示出的结构不限于该方法，而是 可以独立于该方法。虽然图40A、图40B和图41-图48被描述为一系列动 作，但是应当理解的是，在其它实施例中，这些动作的顺序可能有所不同。 虽然图40A、图40B和图41-图48被示出和描述为一组特定的动作，在其它实施例中，可以省略示出和/或描述的一些动作。此外，未示出和/或描述 的动作可以包括在其它实施例中。
参照图49，提供了图40A、图40B和图41-图48的方法的一些实施例 的框图4900。
在1902，在第一半导体衬底上方沉积半导体层。例如，见图42。
在1904，在半导体层上形成半导体器件。例如，见图42。
在1906，在半导体器件和半导体层上形成互连结构，其中互连结构包 括电耦合到半导体器件的电极的焊盘。例如，见图42。
在1908a，图案化第二半导体衬底以形成在第二半导体衬底中延伸至第 一深度的腔。例如，见图30、图40A和图40B。
在1908b，图案化第二衬底以在腔底部形成凹槽，并在第二衬底中延 伸至大于第一深度的第二深度。例如，见图31A、图31B、图40A和图40B。
在2902，沉积介电层以填充腔。例如，见图40A和图40B。
在2904，平坦化介电层，以从第二半导体衬底的顶部移除介电层。例 如，见图41。
在1910，第二半导体衬底接合到互连结构，使腔覆盖在互连结构与第 二半导体衬底之间的半导体器件上。例如，见图42。
在1912，移除第一半导体衬底。例如，见图43和图44。
在1914，在半导体层上沉积钝化层。例如，见图45。
在1916，钝化层和半导体层被图案化，以形成暴露焊盘的接触开口。 例如，见图46。
在1918，在接触开口中形成接触件。例如，见图47和图48。
虽然图49的框图4900在本文中被示出和描述为一系列动作或事件， 但是应当理解的是，此类动作或事件的所示顺序不应被解释为限制性的。 例如，一些动作可以以不同的顺序发生并且/或者与除了本文中所示和/或描 述的动作或事件之外的其他动作或事件同时发生。此外，可能不需要所有 示出的动作来实现本文中描述的一个或多个方面或实施例，并且本文中描 绘的动作中的一个或多个动作可以在一个或多个单独的动作和/或阶段中 执行。
在一些实施例中，本公开提供了一种IC芯片，包括：半导体衬底；第 一介电区，凹入半导体衬底顶部；IMD层，覆盖在半导体衬底和第一介电 区上，其中IMD层接合到半导体衬底顶部；半导体层，覆盖在IMD层上； 以及半导体器件，倒置在半导体层中，并位于半导体层与IMD层之间，其 中半导体器件包括覆盖在第一介电区上的第一源极/漏极电极。在一些实施 例中，第一介电区是腔。在一些实施例中，第一介电区是介电层。在一些 实施例中，与IMD层相比，第一介电区的介电常数较低。在一些实施例中， 第一介电区的底部轮廓不平坦。在一些实施例中，IC芯片还包括：第一焊 盘，位于IMD层中并覆盖在第一介电区上，其中，第一焊盘电耦合到第一 源极/漏极电极；以及通孔，从第一焊盘延伸到第一源极/漏极电极。在一些 实施例中，其中，半导体器件包括在半导体器件与第一源极/漏极电极相对的一侧上的第二源极/漏极电极，并且其中第一介电区是连续的，并位于第 一源极/漏极电极和第二源极/漏极电极之下。在一些实施例中，半导体器件 包括在半导体器件与第一源极/漏极电极相对的一侧上的第二源极/漏极电 极，其中IC芯片还包括：第二介电区，凹入半导体衬底的顶部，独立于第 一介电区，并位于第二源极/漏极电极之下。
在一些实施例中，本公开提供了另一IC芯片，包括：半导体衬底；半 导体层，覆盖在半导体衬底上；半导体器件，在半导体层的下侧上，位于 半导体层与半导体衬底之间；以及互连结构，位于半导体器件与半导体衬 底之间，其中，互连结构电耦合到半导体器件；其中，半导体衬底具有第 一厚度和大于第二厚度的第二厚度，并且其中半导体器件覆盖在半导体衬 底的第一部分上，在第一部分处半导体衬底具有第一厚度。在一些实施例 中，半导体衬底还具有小于第一厚度的第三厚度，其中第三厚度小于第一 厚度，并且其中半导体衬底在半导体器件正下方在第一厚度与第三厚度之 间交替。在一些实施例中，半导体器件具有第一源极/漏极电极和第二源极 /漏极电极，并且其中半导体衬底的第一部分从第一源极/漏极电极正下方连 续到第二源极/漏极电极正下方。在一些实施例中，半导体器件具有第一源 极/漏极电极和第二源极/漏极电极，其中半导体衬底的第一部分位于第一源 极/漏极电极之下，其中半导体衬底还具有第二部分，其中第二部分具有第 一厚度，与第一部分隔开并且位于第二源极/漏极电极之下。在一些实施例 中，半导体衬底和互连结构限定凹入半导体衬底的第一部分处的半导体衬 底顶部的腔的各个表面。在一些实施例中，互连结构包括多层级导电部件， 多层级导电部件包括最靠近半导体衬底的层级，其中最靠近半导体衬底的 层级包括电耦合到半导体器件的源极/漏极电极的焊盘，并且其中焊盘位于源极/漏极电极之下并且覆盖在半导体衬底的第一部分上。
在一些实施例中，本公开提供了一种用于形成IC芯片的方法，方法包 括：在第一半导体衬底上方沉积半导体层；在半导体层上方形成半导体器 件；形成在半导体器件上方并电耦合到半导体器件的互连结构；图案化第 二半导体衬底以在第二半导体衬底中形成第一腔；将第二半导体衬底接合 到互连结构，使得第一腔覆盖在半导体器件上；以及移除第一半导体衬底。 在一些实施例中，互连结构包括焊盘，其中焊盘位于互连结构的顶部并且 电耦合到半导体器件，并且其中方法还包括：形成分别穿过半导体层延伸 至焊盘的接触件。在一些实施例中，与第一半导体衬底相比，第二半导体 衬底的电阻较高。在一些实施例中，图案化还在第二半导体衬底中形成第 二腔，其中半导体器件具有一对源极/漏极电极，并且其中接合使得第一腔 和第二腔分别覆盖在源极/漏极电极之上。在一些实施例中，该方法还包括： 沉积覆盖第二半导体衬底的顶面并填充第一腔的腔填充介电层；以及平坦化腔填充介电层，以从第二半导体衬底的顶面移除腔填充介电层。在一些 实施例中，该方法还包括：在形成第一腔体的图案化之后且独立于形成第 一腔体的图案化，图案化第二半导体衬底以在第一腔的底部形成凹槽。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解 本发明的方面。本领域技术人员应该理解，它们可以容易地使用本发明作 为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现 相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构 造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情 况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种集成电路芯片，包括：
半导体衬底；
第一介电区，凹入所述半导体衬底的顶部；
金属间介电层，覆盖在所述半导体衬底和所述第一介电区上，其中所述金属间介电层接合到所述半导体衬底的所述顶部；
半导体层，覆盖在所述金属间介电层上；以及
半导体器件，倒置在所述半导体层中，并位于所述半导体层与所述金属间介电层之间，其中所述半导体器件包括覆盖在所述第一介电区上的第一源极/漏极电极。
2.根据权利要求1所述的集成电路芯片，其中，所述第一介电区是腔。
3.根据权利要求1所述的集成电路芯片，其中，所述第一介电区是介电层。
4.根据权利要求1所述的集成电路芯片，其中，所述第一介电区的介电常数低于所述金属间介电层。
5.根据权利要求1所述的集成电路芯片，其中，所述第一介电区的底部轮廓不平坦。
6.根据权利要求1所述的集成电路芯片，还包括：
第一焊盘，位于所述金属间介电层中并覆盖在所述第一介电区上，其中，所述第一焊盘电耦合到所述第一源极/漏极电极；以及
通孔，从所述第一焊盘延伸到所述第一源极/漏极电极。
7.根据权利要求1所述的集成电路芯片，其中，所述半导体器件包括在所述半导体器件与所述第一源极/漏极电极相对的一侧上的第二源极/漏极电极，并且其中所述第一介电区是连续的，并位于所述第一源极/漏极电极和所述第二源极/漏极电极之下。
8.根据权利要求1所述的集成电路芯片，其中，所述半导体器件包括在所述半导体器件与所述第一源极/漏极电极相对的一侧上的第二源极/漏极电极，并且其中所述集成电路芯片还包括：
第二介电区，凹入所述半导体衬底的顶部，独立于所述第一介电区，并位于所述第二源极/漏极电极之下。
9.一种集成电路芯片，包括：
半导体衬底；
半导体层，覆盖在所述半导体衬底上；
半导体器件，在所述半导体层的下侧上，位于所述半导体层与所述半导体衬底之间；以及
互连结构，位于所述半导体器件与所述半导体衬底之间，其中，所述互连结构电耦合到所述半导体器件；
其中，所述半导体衬底具有第一厚度和大于所述第一厚度的第二厚度，并且其中所述半导体器件覆盖在所述半导体衬底的第一部分上，在所述第一部分处所述半导体衬底具有所述第一厚度。
10.一种用于形成集成电路芯片的方法，其中，所述方法包括：
在第一半导体衬底上方沉积半导体层；
在所述半导体层上方形成半导体器件；
形成在所述半导体器件上方并电耦合到所述半导体器件的互连结构；
图案化第二半导体衬底以在所述第二半导体衬底中形成第一腔；
将所述第二半导体衬底接合到所述互连结构，使得所述第一腔覆盖在所述半导体器件上；以及
移除所述第一半导体衬底。
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