TWI839874B - 半導體裝置及製造方法 - Google Patents

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邱怡瑄
陳相甫
連剛逸
陳俊紘
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台灣積體電路製造股份有限公司
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Abstract

根據本發明的一些實施例，一種半導體裝置包含：一第一基板，其具有相對第一側及第二側；一第一導電層，其位於該第一基板之該第一側上；及一第二基板，其具有相對第一側及第二側。該第二基板之該第二側接合至該第一基板之該第一側。該第二基板包含一半導體材料，及電耦合至該第一導電層之至少一個電路元件。該至少一個電路元件包含以下各項中之至少一者：一肖特基二極體，其由該半導體材料及一第一接點結構組態；一電容器，其具有該半導體材料之一第一電極；或該半導體材料之一電阻器。

Description

半導體裝置及製造方法
本發明實施例係有關一種半導體裝置及製造方法。
半導體裝置(亦稱為積體電路裝置，或IC裝置)用於多種電子應用(諸如個人電腦、行動電話、數位相機及其他電子設備)中。藉由以下操作而製作半導體裝置：在一基板上方依序沉積絕緣或介電層、導電層及半導體材料層，且使用微影來圖案化各種材料層以在上面形成主動電路及元件。此等主動電路經組態以執行半導體裝置之各種功能。半導體裝置亦包含用以支援及/或增強主動電路之效能及/或功能性之被動電路。被動電路之組態及/或被動電路相對於相關聯主動電路之配置係半導體裝置設計及製作考量因素。
根據本發明的一實施例，一種半導體裝置包括：一第一基板，其具有相對第一側及第二側；一第一導電層，其位於該第一基板之該第一側上；以及一第二基板，其具有相對第一側及第二側，該第二基板之該第二側接合至該第一基板之該第一側，其中該第二基板包括：一半導體材料；及至少一個電路元件，其電耦合至該第一導電層，且該至少一個電路元件包括以下各項中之至少一者：一肖特基二極體，其由該半導體材料及一第一接點結構組態；一電容器，其具有該半導體材料之一第一電極；或該半導體材料之一電阻器。
根據本發明的另一實施例，一種製造一半導體裝置之方法包括：在一第一基板上方形成至少一個電晶體；在該第一基板上方形成一重佈結構，該重佈結構電耦合至該至少一個電晶體；蝕刻一第二基板之一半導體材料以形成該半導體材料之複數個第一指狀件及該半導體材料之複數個第二指狀件，其中該複數個第一指狀件與該複數個第二指狀件彼此指狀交錯以組態具有一梳狀結構之一電容器；將該第一基板接合至該第二基板；蝕刻延伸穿過該第二基板之至少一個貫穿通路以部分地暴露該重佈結構；以及沉積至少一種導電材料：在該貫穿通路中，以形成電耦合至該重佈結構之一導電貫穿通路，及在該第二基板上方，以形成將該導電貫穿通路電耦合至該電容器之該複數個第一指狀件之一第一接點結構。
根據本發明的又一實施例，一種半導體裝置包括：一基板，其包括一半導體材料；及一被動電路，其至少包括藉由該半導體材料之一區段而彼此電耦合之一第一電路元件及一第二電路元件，其中該第一電路元件係一肖特基二極體、一電容器及一電阻器中之一者，該第二電路元件係該肖特基二極體、該電容器及該電阻器中之一不同者，該肖特基二極體包括一接點結構以及該半導體材料之一經摻雜區域，該經摻雜區域與該接點結構進行肖特基接觸且圍繞該接點結構延伸，該電容器包括該半導體材料之複數個指狀交錯的指狀件，該複數個指狀交錯的指狀件組態該電容器之電極，且該電阻器包括該半導體材料之一條帶，該條帶具有一蜿蜒形狀。
以下揭露提供用於實施所提供標的物之不同構件之諸多不同實施例或實例。下文闡述組件、材料、值、步驟、操作、材料、配置或諸如此類之特定實例以簡化本揭露。當然，此等僅係實例且並非意欲係限制性的。考慮其他組件、值、操作、材料、配置或諸如此類。舉例而言，在以下說明中一第一構件在一第二構件上方或該第二構件上形成可包含其中第一構件與第二構件直接接觸地形成之實施例且亦可包含其中額外構件可形成於第一構件與第二構件之間使得第一構件與第二構件可不直接接觸之實施例。另外，本揭露可在各種實例中重複參考編號及/或字母。此重複係出於簡單及清晰目的且並非實質上指示所論述之各種實施例及/或組態之間的一關係。
此外，可在本文中為易於說明而使用空間相對術語(例如「下方」、「下面」、「下部」、「上面」、「上部」及諸如此類)來闡述一個元件或構件與另一元件或構件之關係，如各圖中所圖解說明。該等空間相對術語意欲囊括在使用或操作中之裝置之除圖中所繪示定向之外的不同定向。設備可以其他方式定向(旋轉90度或以其他定向)且可因此同樣地理解本文中所使用之空間相對描述語。
在某些實施例中，一半導體裝置包括一第一基板，及接合至第一基板之一第二基板。在至少一個實施例中，第一基板包括主動電路。舉例而言，第一基板係一互補金屬氧化物半導體(CMOS)晶片，例如，一CMOS高效能計算(HPC)晶片。第二基板包括藉由導電貫穿通路而電耦合至主動電路之一或多個被動電路。一或多個被動電路包括電路元件(諸如肖特基二極體、電容器及電阻器)，該等電路元件中之每一者包括第二基板中之一半導體材料之至少一部分。在某些實施例中，一被動電路包括具有由第二基板之半導體材料製成之電極之一深溝槽電容器(DTC)或一梳型電容器。在某些實施例中，一被動電路包括由介於第二基板之半導體材料與一金屬之間的一肖特基界面形成之一肖特基二極體。在某些實施例中，一被動電路包括由第二基板中之半導體材料之一條帶形成之一電阻器。在某些實施例中，一被動電路中之電路元件藉由半導體材料之一或多個區段而彼此電耦合。在某些實施例中，一被動電路藉由與用於製作微機電系統(MEMS)之製程類似之一或多個製程而形成及/或電耦合至一主動電路。
在至少一個實施例中，一DTC或一梳型電容器係不同於其他方法中之金屬-絕緣體-金屬(MIM)及金屬-氧化物-金屬(MOM)電容器之一整合式電容器。在至少一個實施例中，與其他方法中之MIM及MOM電容器相比，整合式電容器具有一較高電容(例如，高達500 pF位準)及一較高崩潰電壓(例如，大於100 V)。在至少一個實施例中，此整合式電容器之較高崩潰電壓及較高電容使得可在第二基板中提供一或多個被動電路以用於改良第一基板中之主動電路之效能及/或可靠性。被動電路之實例包含但不限於一DC電力緩衝器、一前置信號濾波器、一電壓箝位電路、一靜電放電(ESD)電路、一整流器或一電荷泵。在至少一個實施例中，一或多個肖特基二極體在第二基板中之形成避免了與在肖特基二極體於具有高製程溫度之CMOS製程中形成於第一基板中之情況下可能發生之金屬污染相關之問題。在至少一個實施例中，被動電路之電路元件在一低製程溫度(例如，低於400℃)下形成，藉此避免了對第一基板中之主動電路之負面影響。其他構件及/或優點在如本文中所闡述之各種實施例之範疇內。
圖1係根據某些實施例之一半導體裝置100之一示意性剖面圖。
半導體裝置100包括一第一基板110及一第二基板120。第一基板110及第二基板120中之每一者具有相對第一側及第二側，且第二基板120之第二側接合至第一基板110之第一側。舉例而言，沿著第一基板110及第二基板120之一厚度方向(Z軸)，第一側係第一基板110及第二基板120之上部側且第二側係該第一基板及該第二基板之下部側。第二基板120之下部側接合至第一基板110之上部側。
第一基板110包括一積體電路(IC)結構112，及位於IC結構112之上部側上方之一鈍化層114。在某些實施例中，IC結構112包括經組態以執行半導體裝置100之各種功能之一或多個主動電路。IC結構112進一步包括將主動電路電耦合至外部電路系統之一重佈結構。關於圖2闡述一IC結構之一實例，該IC結構包括形成一或多個主動電路之電路元件以及一重佈結構。在某些實施例中，IC結構112包括含有CMOS電晶體之主動電路，且被稱為CMOS基板。在至少一個實施例中，IC結構112包括一重佈結構，不具有主動電路。舉例而言，不具有主動電路之IC結構112係一中介層，該中介層經組態以將第二基板120中之被動電路耦合至接合至該中介層之另一晶片中之主動電路。
在圖1中，圖解說明IC結構112中之重佈結構之一金屬層115及一密封環117，而為簡單起見省略重佈結構之一其餘部分以及任何主動電路。金屬層115包括複數個導電圖案115-1至115-6，且係重佈結構之一頂部或最上部金屬層。此係一實例，且其他組態在各種實施例之範疇內。在至少一個實施例中，導電圖案115-1至115-6中之一或多者屬於除了重佈結構之頂部金屬層之外的一金屬層。金屬層115電耦合至第二基板120中之一或多個被動電路之一或多個電路元件，如本文中所闡述。圖1中之導電圖案115-1至115-6之數目及/或配置係實例。其他組態在各種實施例之範疇內。
在IC結構112之一平面圖(未展示)中，密封環117沿著IC結構112之一周邊配置且環繞IC結構112之配置有重佈結構之一其餘部分以及任何主動電路之一中間或中心區域。密封環117具有一塔式結構，其中重佈結構之多個金屬層及通路層中之導電圖案及通路結構彼此堆疊並實體且電耦合。在至少一個實施例中，密封環117電耦合至一參考電壓，諸如接地電壓。在至少一個實施例中，密封環117係電浮動的。密封環117之所闡述組態係一實例。其他密封環組態在各種實施例之範疇內。
鈍化層114配置於金屬層115上方。在至少一個實施例中，鈍化層114經組態以(例如)藉由熔合接合而將第一基板110接合至第二基板120。鈍化層114之實例材料包含但不限於SiN、一種氧化物(諸如氧化矽、SiON、Al 2O 3)或諸如此類。在某些實施例中，鈍化層114包括多個SiN/Al 2O 3堆疊。在至少一個實施例中，舉例而言，當第一基板110藉由不同於熔合接合之一接合技術而接合至第二基板120時，鈍化層114被省略或用一不同材料層來替換。
第二基板120包括一半導體層122、位於半導體層122下方之一下部介電層124，及位於半導體層122上方之一上部介電層126。半導體層122包括一半導體材料。半導體層122之實例半導體材料包含但不限於矽、N摻雜之矽、P摻雜之矽、GaN、矽鍺(SiGe)、鎵砷或其他適合半導體材料。半導體層122之半導體材料至少部分地形成第二基板120中之一或多個電路元件，如本文中所闡述。
下部介電層124配置於鈍化層114與半導體層122之間。在至少一個實施例中，下部介電層124與鈍化層114一起經組態以藉由熔合接合而將第一基板110接合至第二基板120。下部介電層124之實例材料包含但不限於SiN、一種氧化物(諸如氧化矽、SiON、Al 2O 3)或諸如此類。在至少一個實施例中，下部介電層124被省略或用一不同材料層來替換。
上部介電層126位於半導體層122上方。上部介電層126之一實例材料包括一種氧化物。舉例而言，上部介電層126包括在一絕緣體上矽(SOI)基板之製造期間形成之一熱氧化物。上部介電層126之其他材料在各種實施例之範疇內。在至少一個實施例中，上部介電層126被省略。
一密封溝槽127形成於第二基板120中。在圖1中之實例組態中，密封溝槽127被蝕刻至第二基板120中以沿著厚度方向向下穿過上部介電層126及半導體層122延伸至下部介電層124之至少一部分厚度中。在第二基板120之一平面圖(未展示)中，密封溝槽127沿著第二基板120之一周邊配置且環繞第二基板120之配置有一或多個被動電路之一中間或中心區域。在圖1中之實例組態中，第二基板120中之密封溝槽127沿著厚度方向與IC結構112中之密封環117對準。其他密封環組態在各種實施例之範疇內。
一或多個隔離溝槽128-1至128-5形成於第二基板120中以將第二基板120之毗鄰電路元件彼此隔離，及/或在第二基板120上定義佈線及/或墊。隔離溝槽128-1至128-5被蝕刻至第二基板120中以沿著厚度方向向下穿過上部介電層126及半導體層122延伸至下部介電層124之至少一部分厚度中。隔離溝槽128-1比密封溝槽127窄。圖1中之隔離溝槽128-1至128-5之數目及/或配置係實例。其他組態在各種實施例之範疇內。
一鈍化層129沉積於第二基板120上方，且給密封溝槽127及隔離溝槽128-1至128-5之側壁及底部加襯。在圖1中之實例組態中，鈍化層129給密封溝槽127之側壁及底部加襯，但留下密封溝槽127之一其餘部分未填充。在至少一個實施例中，密封溝槽127由鈍化層129及/或由又一介電層填充。在圖1中之實例組態中，鈍化層129給隔離溝槽128-1至128-5之側壁及底部加襯，且亦填充隔離溝槽128-1至128-5。在至少一個實施例中，隔離溝槽128-1至128-5中之一或多者未被填充，或者由又一介電層填充。鈍化層129之實例材料包含但不限於SiN、一種氧化物(諸如氧化矽、SiON)或諸如此類。
導電構件形成於第二基板120中或其上方。在圖1中之實例組態中，導電構件包括接墊131、132、接點結構133至137、連接器138至139，及導電貫穿通路141至148。接墊131、132、接點結構133至137及連接器138至139有時被共同地稱為金屬佈線。金屬佈線經組態以藉由導電貫穿通路141至148之方式將第一基板110中之電路與第二基板120中之電路電耦合，及/或提供用於第二基板120上之各種電路元件之佈線，及/或在第二基板120之頂部上形成輸入/輸出(IO)墊以用於外部連接及/或安裝。外部連接及/或安裝技術之實例包含但不限於線接合、凸塊、整合式扇出(InFO)、晶圓層級晶片級封裝(WLCSP)、基板上覆晶圓上覆晶片(chip-on-wafer-on-substrate) (CoWoS)或諸如此類。在至少一個實施例中，第二基板(例如，一Si基板)上之接墊131、132對凸塊提供一應力緩衝以用於外部連接及/或安裝。為簡單起見，並未在圖1中對所有導電構件進行編號。此外，圖1中之導電構件及/或向/自導電構件之電連接之數目及/或配置係實例。其他組態在各種實施例之範疇內。導電構件之實例材料包含但不限於Ti、TiN、AlCu、Ag、Au或諸如此類。在某些實施例中，某些導電構件包括不同導電材料。
接墊131、132及連接器138至139位於上部介電層126上方，且接點結構133至137嵌入於上部介電層126中。接點結構133至137中之每一者具有與半導體層122之一部分進行實體及電接觸之一下部部分，以及與一連接器或一接墊進行實體及電接觸之一上部部分。導電貫穿通路141至148延伸穿過上部介電層126、半導體層122及下部介電層124，以與IC結構112中之重佈結構之金屬層115中之對應導電圖案進行實體及電接觸。連接器138至139將接墊131、132、接點結構133至137與導電貫穿通路141至148彼此電耦合。因此，IC結構112中或另一晶片中之主動電路透過IC結構112之重佈結構、導電貫穿通路141至148、連接器138至139及接點結構133至137而電耦合至第二基板120中之一或多個被動電路中之電路元件。
鈍化層129位於連接器138至139上方並覆蓋該等連接器，同時使接墊131、132暴露以與半導體裝置100之其他電路系統及/或與外部電路系統進行電連接。在某些實施例中，半導體裝置100進一步包括位於接墊131、132上方之一或多個額外金屬層及介電層，以用於佈線至半導體裝置100之其他電路系統及/或半導體裝置100外部之外部電路系統。
在圖1中之實例組態中，導電貫穿通路141至148藉由一介電層149而與半導體層122電隔離，該介電層給導電貫穿通路141至148之側壁加襯。在至少一個實施例中，導電貫穿通路141至148中之一或多者並未與半導體層122電隔離，例如，在導電貫穿通路141至148中之一或多者之側壁上省略介電層149或另一介電襯裡。在至少一個實施例中，介電層149存在於上部介電層126與鈍化層129、接墊131、132當中的一接墊或者連接器138至139當中的一連接器中之至少一者之間。介電層149之一實例材料包括一種氧化物，諸如氧化矽。其他介電材料在各種實施例之範疇內。
第二基板120包括一或多個電路元件，該一或多個電路元件組態一或多個被動電路且電耦合至IC結構112中之重佈結構之金屬層115。在至少一個實施例中，第二基板120包括電耦合至金屬層115之至少一個電路元件，且該至少一個電路元件包括以下各項中之至少一者：由半導體材料及一接點結構組態之一肖特基二極體、具有半導體材料之至少一個電極之一電容器，或半導體材料之一電阻器。在圖1中之實例組態中，第二基板120之電路元件包括電容器150、151及肖特基二極體160、161。圖1中之電路元件及/或電路元件之電連接之數目及/或類型係實例。其他組態在各種實施例之範疇內。
電容器150係一梳型電容器(亦即，具有一梳狀結構之一電容器)，且包括半導體層122之半導體材料之複數個指狀件。複數個指狀件包括組態電容器150之一第一電極之第一指狀件152，及組態電容器150之一第二電極之第二指狀件153。第一指狀件152與第二指狀件153彼此指狀交錯。一介電材料之中介部分154配置於毗鄰第一指狀件152與第二指狀件153之間。中介部分154組態電容器150之第一電極與第二電極之間的介電質。在圖1中之實例組態中，中介部分154包括下部介電層124之介電材料，且自下部介電層124沿著厚度方向向上延伸穿過半導體層122並延伸至上部介電層126之至少一部分厚度中。中介部分154之其他組態在各種實施例之範疇內。
IC結構112之金屬層115之一導電圖案115-3沿著厚度方向與電容器150之第一指狀件152及第二指狀件153重疊。導電圖案115-3被組態為用於電容器150之針對來自IC結構112之干擾、雜訊及/或串擾之一屏蔽層。在至少一個實施例中，導電圖案115-3電耦合至一參考電壓，諸如一電力供應電壓或接地電壓。在至少一個實施例中，導電圖案115-3係電浮動的。在至少一個實施例中，導電圖案115-3被省略。
組態電容器150之第一電極之第一指狀件152與半導體層122之一部分155相連續。半導體層122之部分155包括與接點結構133進行歐姆接觸之一經摻雜區域156。連接器138將接點結構133電耦合至導電貫穿通路143，該導電貫穿通路電耦合至IC結構112之金屬層115中之導電圖案115-2。因此，電容器150之第一電極電耦合至IC結構112。可藉由適當地選擇接點結構133之導電材料(例如，一金屬)及/或控制經摻雜區域156之摻雜而達成歐姆接觸。舉例而言，經摻雜區域156含有以與半導體層122之部分155之一其餘部分不同之一濃度的硼(B)或磷(P)摻雜物。在某些實施例中，經摻雜區域156被省略。
組態電容器150之第二電極之第二指狀件153與半導體層122之一部分157相連續。半導體層122之部分157包括與接點結構134進行歐姆接觸之一經摻雜區域158。一連接器(未編號)將接點結構134電耦合至導電貫穿通路144，該導電貫穿通路電耦合至IC結構112之金屬層115中之導電圖案115-4。因此，電容器150之第二電極電耦合至IC結構112。可藉由適當地選擇接點結構134之導電材料(例如，一金屬)及/或控制經摻雜區域158之摻雜而達成歐姆接觸，舉例而言，如關於經摻雜區域156所闡述。在某些實施例中，經摻雜區域158被省略。在至少一個實施例中，自電容器150至IC結構112之所闡述連接中之至少一者被省略。在圖1中之實例組態中，電容器150藉由隔離溝槽128-2、128-3而與第二基板120中之毗鄰電路元件電隔離。在至少一個實施例中，隔離溝槽128-2、128-3中之至少一者被省略。關於圖3A至圖3C闡述一實例梳型電容器之其他細節。
在至少一個實施例中，第二基板120中之一電阻器具有與圖1中之電容器150之剖面類似之一剖面。一差異在於，在此電阻器中，第一指狀件(對應於圖1中之第一指狀件152)與第二指狀件(對應於圖1中之第二指狀件153)彼此相連續以形成半導體層122之半導體材料之一連續條帶。半導體材料之連續條帶組態電阻器。在至少一個實施例中，在第二基板120中之一電阻器下方省略與導電圖案115-3對應之一屏蔽導電圖案。關於圖3D闡述一實例電阻器之其他細節。
電容器151係一扁平型電容器。電容器151之一第一電極包括半導體層122之一部分159。電容器151之一第二電極包括IC結構112之導電圖案115-6。電容器151之一介電質包括在半導體層122之部分159與導電圖案115-6之間的鈍化層114及下部介電層124之部分。半導體層122之組態電容器151之第一電極之部分159透過與經摻雜區域156類似之一經摻雜區域(未編號)而電耦合至接點結構137。在至少一個實施例中，該經摻雜區域被省略。接點結構137藉由導電貫穿通路147而電耦合至IC結構112之導電圖案115-5。組態電容器151之第二電極之導電圖案115-6藉由導電貫穿通路148而電耦合至接墊132。在圖1中之實例組態中，電容器151藉由隔離溝槽128-5而與第二基板120中之毗鄰電路元件電隔離。在至少一個實施例中，隔離溝槽128-5被省略。
肖特基二極體160由接點結構136以及半導體層122之與接點結構136接觸之一部分162組態。半導體層122之部分162藉由包含一介電材料之一隔離溝槽164而與半導體層122之一毗鄰部分163電隔離。在圖1中之實例組態中，隔離溝槽164包括下部介電層124之介電材料，且自下部介電層124沿著厚度方向向上延伸穿過半導體層122並延伸至上部介電層126之至少一部分厚度中。隔離溝槽164之其他組態在各種實施例之範疇內。
半導體層122之部分162包括與接點結構136進行肖特基接觸之一經摻雜區域166。接點結構136藉由連接器139而電耦合至導電貫穿通路146，該連接器跨越隔離溝槽164延伸。導電貫穿通路146電耦合至IC結構112之導電圖案115-5。因此，肖特基二極體160之一第一端子(例如，一陽極或一陰極)電耦合至IC結構112。可藉由適當地選擇接點結構136之導電材料(例如，一金屬)及/或控制經摻雜區域166之摻雜而達成經摻雜區域166與接點結構136之間的肖特基接觸。舉例而言，經摻雜區域166含有以與半導體層122之部分162之一其餘部分不同之一濃度的硼(B)或磷(P)摻雜物。在某些實施例中，經摻雜區域166被省略。
半導體層122之部分162進一步包括與接點結構135進行歐姆接觸之一經摻雜區域168。一連接器(未編號)將接點結構135電耦合至導電貫穿通路145，該導電貫穿通路電耦合至IC結構112之金屬層115中之導電圖案115-4。因此，肖特基二極體160之一第二端子(例如，一陰極或一陽極)電耦合至IC結構112。可以如關於經摻雜區域156與接點結構133之間的歐姆接觸所闡述之一方式達成經摻雜區域168與接點結構135之間的歐姆接觸。在某些實施例中，經摻雜區域168被省略。在至少一個實施例中，經摻雜區域166及經摻雜區域168中之摻雜物及/或摻雜濃度彼此不同。在至少一個實施例中，自肖特基二極體160至IC結構112之所闡述連接中之至少一者被省略。在圖1中之實例組態中，肖特基二極體160藉由隔離溝槽128-3、128-4而與第二基板120中之毗鄰電路元件電隔離。在至少一個實施例中，隔離溝槽128-3、128-4中之至少一者被省略。
一埋入式腔169形成於下部介電層124中，且沿著厚度方向至少與經摻雜區域166與接點結構136之間的肖特基接觸重疊。在圖1中之實例組態中，埋入式腔169沿著厚度方向與經摻雜區域166及經摻雜區域168兩者重疊。在某些實施例中，埋入式腔169含有真空、空氣或一氣體。在某些實施例中，一或多個埋入式腔169形成於半導體層122、下部介電層124及鈍化層114中之一或多者中。在某些實施例中，鈍化層114及/或下部介電層124被完全或部分蝕刻以形成一或多個埋入式腔169。每一埋入式腔169之實例形狀包含但不限於圓形、正方形或任何其他形狀。埋入式腔169經組態以熱屏蔽或耗散在操作期間由IC結構112產生之熱。因此，在一或多個實施例中，消除或至少減少了在操作期間由IC結構112產生之熱可能對肖特基二極體160 (其係一熱敏電路元件)產生之負面影響。在某些實施例中，埋入式腔169被省略。
肖特基二極體161與肖特基二極體160類似地組態，惟對應於埋入式腔169之一埋入式腔170形成於鈍化層114中除外。在某些實施例中，一或多個埋入式腔170形成於半導體層122、下部介電層124及鈍化層114中之一或多者中。在至少一個實施例中，埋入式腔170被省略。關於圖3E至圖3F闡述一實例肖特基二極體之其他細節。
在圖1中，各種構件未按比例繪製。舉例而言，在一或多個實施例中，第二基板120比第一基板110薄。除非另外規定，否則本文中所闡述之各種構件及/或層之厚度係沿著Z軸。在某些實施例中，第一基板110之厚度係至少400 μm。舉例而言，第一基板110之厚度係400 μm、500 μm、725 μm、771 μm或775 μm。鈍化層114之厚度係自1000 Å (0.1 μm)至300000 Å (30 μm)。下部介電層124之厚度係自0 Å (下部介電層124被省略)至10000 Å (1 μm)。半導體層122之厚度係自1000 Å (0.1 μm)至500000 Å (50 μm)。上部介電層126之厚度係自100 Å (0.01 μm)至100000 Å (10 μm)。金屬層(諸如位於上部介電層126上方之接墊及連接器)之厚度係自500 Å (0.05 μm)至30000 Å (3 μm)。額外金屬層具有類似厚度。鈍化層129之厚度係自500 Å (0.05 μm)至20000 Å (2 μm)。額外鈍化層具有類似厚度。埋入式腔169之厚度係自500 Å (0.05 μm)至500000 Å (50 μm)。包含各種經摻雜區域156、158、166、168之一經摻雜層之厚度係自0 Å (經摻雜區域被省略)至500000 Å (50 μm)。在圖3F中所展示之一實例中，將經摻雜層之此厚度指定為d3。半導體裝置100之所闡述組態係實例。其他組態在各種實施例之範疇內。
圖2係根據某些實施例之一半導體裝置200之一部分之一示意性剖面圖。在某些實施例中，半導體裝置200對應於圖1中之IC結構112。
在某些實施例中，半導體裝置200包括一或多個主動電路。實例主動電路包含但不限於反向器、加法器、乘法器、邏輯閘、鎖相迴路(PLL)、正反器、多工器、記憶體單元或諸如此類。實例邏輯閘包含但不限於一AND、OR、NAND、NOR、XOR、INV、AND-OR-反轉(AOI)、OR-AND-反轉(OAI)、MUX、正反器、BUFF、閂鎖器、延遲器、時脈單元或諸如此類。在某些實施例中，形成主動電路之電路元件包含但不限於電晶體及二極體。電晶體之實例包含但不限於金屬氧化物半導體場效應電晶體(MOSFET)、互補金屬氧化物半導體(CMOS)電晶體、雙極接面電晶體(BJT)、高電壓電晶體、高頻率電晶體、p通道及/或n通道場效應電晶體(PFET/NFET)、FinFET、具有凸起源極/汲極之平坦MOS電晶體或諸如此類。在至少一個實施例中，一或多個主動電路包括其他電路元件，包含但不限於電容器、電感器、熔絲、電阻器或諸如此類。在某些實施例中，主動電路經電耦合以執行半導體裝置200之各種功能。因此，半導體裝置200被組態為以下各項中之一或多者：記憶體、記憶體控制邏輯、通信介面、應用程式設計介面(API)、類比轉數位(A/D)轉換器、射頻調諧器、數位訊號處理器(DSP)、圖形處理單元(GPU)、算術邏輯單元(ALU)、浮點單元(FPU)、中央處理單元(CPU)或諸如此類。
如圖2中所展示，半導體裝置200包括一基板252，在該基板上方形成電路元件及互連結構。在至少一個實施例中，基板252包括矽、矽鍺(SiGe)、鎵砷，或者其他適合半導體或介電材料。在某些實施例中，基板252係一P摻雜之基板。在某些實施例中，基板252係一N摻雜之基板。在某些實施例中，基板252係在上面製造一IC之不同於一半導體材料之一剛性結晶材料(例如，鑽石、藍寶石、氧化鋁(Al 2O 3)或諸如此類)。
半導體裝置200進一步包括N型及/或P型摻雜物，該等N型及/或P型摻雜物被添加至基板252以對應地形成n通道金屬氧化物半導體(NMOS)主動區域及/或p通道金屬氧化物半導體(PMOS)主動區域。NMOS主動區域及PMOS主動區域形成主動區域，半導體裝置200之主動電路中之各種電晶體之源極/汲極254在該等主動區域中形成。源極/汲極可係指一源極或一汲極，取決於內容脈絡個別地或共同地。在某些實施例中，隔離結構形成於毗鄰主動區域之間。為簡單起見，自圖2省略隔離結構。
半導體裝置200進一步包括位於主動區域上方之各種閘極結構。舉例而言，一閘極結構包括一電晶體之一閘極電極255，及位於基板252之一主動區域上方之一對應閘極介電質256。包含一或多個層之閘極介電質256之實例材料包含HfO 2、ZrO 2或諸如此類。閘極電極255之實例材料包含多晶矽、金屬或諸如此類。在至少一個實施例中，一或多個閘極結構係虛設閘極且包含介電材料。
半導體裝置200進一步包括位於各種電晶體之源極/汲極上方之接點結構257，該等接點結構用於將電晶體之下伏源極/汲極電耦合至其他電路元件。接點結構257之實例材料包含一或多種金屬。
半導體裝置200進一步包括對應地位於接點結構及閘極結構上方並與該等接點結構及閘極結構電接觸之通向裝置(via-to-device) (VD)通路及通向閘極(via-to-gate) (VG)通路。舉例而言，如圖2中所展示，一VG通路258位於閘極結構中之一者之閘極電極255上方並與該閘極電極電接觸，且一VD通路259位於接點結構257中之一個接點結構上方並與該接點結構電接觸。VD及VG通路之實例材料包含一或多種金屬。
半導體裝置200進一步包括位於VD及VG通路上方之一重佈結構260，且包括依序並交替地配置於VD及VG通路上方之複數個金屬層及通路層。緊接在VD及VG通路上方並與VD及VG通路電接觸之最低金屬層係一金屬零(M0)層。緊接在M0層上方之下一金屬層係一金屬一(M1)層，或諸如此類。一通路層Vn配置於Mn層與Mn+1層之間且將Mn層與Mn+1層電耦合，其中n係自零開始之一整數。舉例而言，一通路零(V0)層係配置於M0層與M1層之間且將M0層與M1層電耦合之最低通路層。其他通路層係V1、V2或諸如此類。重佈結構260進一步包括金屬層及通路層嵌入於其中之各種層間介電(ILD)層(未展示或編號)。重佈結構260之金屬層及通路層經組態以將半導體裝置200之各種元件或電路彼此及/或與外部電路系統電耦合。在圖2中之實例組態中，M0層包括對應地位於VG通路258及VD通路259上方並與該VG通路及該VD通路電接觸之M0導電圖案261、262，V0層包括對應地位於M0導電圖案261、262上方並與該等M0導電圖案電接觸之V0通路263、264，M1層包括對應地位於V0通路263、264上方並與該等V0通路電接觸之M1導電圖案265、266。為簡單起見，在圖2中省略位於M1層上面之金屬層及通路層。在某些實施例中，重佈結構260與關於圖1闡述之IC結構112中之重佈結構對應。舉例而言，重佈結構260之一頂部金屬層(未展示)對應於金屬層115。
圖3A至圖3C對應地係根據某些實施例之一半導體裝置中之一電容器300之一示意性平面圖、一示意性剖面圖及一示意性透視圖。圖3B中之區域I及II對應地係沿著圖3A中之線I-I及II-II截取之剖面。在某些實施例中，電容器300與含有被動電路之一第二基板中之電容器150對應。具有圖1中之對應組件之圖3A至圖3C中之組件由圖1之參考編號增加兩百來指定。
在圖3A中，電容器300包括一半導體層322 (圖3B)之一半導體材料之複數個指狀件。複數個指狀件包括組態電容器300之一第一電極之第一指狀件352，及組態電容器300之一第二電極之第二指狀件353。第一指狀件352與第二指狀件353彼此指狀交錯。電容器300中之指狀件352、353之所圖解說明數目係一實例。其他指狀件數目在各種實施例之範疇內。在至少一個實施例中，電容器300包括至少一個第一指狀件352及至少一個第二指狀件353。一介電材料之部分354配置於毗鄰第一指狀件352與第二指狀件353之間，且亦環繞指狀件352、353。換言之，指狀件352、353埋入於介電材料中。在某些實施例中，部分354包括一下部介電層324 (圖3B)之介電材料。
組態電容器300之第一電極之第一指狀件352與半導體層322之半導體材料之一部分355相連續。半導體層322之部分355包括一經摻雜區域356 (圖3B)，該經摻雜區域與電耦合至一導電貫穿通路343之一接點結構333進行歐姆接觸。如圖3B中所圖解說明，導電貫穿通路343延伸穿過一上部介電層326、半導體層322、下部介電層324、一鈍化層314以電耦合至一IC結構312之一導電圖案315-2。一接墊304位於半導體材料之部分355上方並與該部分接觸。一鈍化層329位於接墊304及接點結構333上方。在圖3A中之實例組態中，接墊304與接點結構333及導電貫穿通路343實體分離。在圖3B中之實例組態中，接墊304與接點結構333相連續。接墊304提供自含有被動電路之同一第二基板中之其他電路元件或自外部電路系統至電容器300之第一電極之電連接。導電貫穿通路343提供自電容器300之第一電極至IC結構312之電連接。在至少一個實施例中，接墊304或導電貫穿通路343中之至少一者被省略。
組態電容器300之第二電極之第二指狀件353與半導體層322之半導體材料之一部分357相連續。一接點結構334、一導電貫穿通路344及一接墊305形成於半導體材料之部分357上方或形成為穿過該部分。在某些實施例中，接點結構334、導電貫穿通路344及接墊305與接點結構333、導電貫穿通路343及接墊304類似地組態。在圖3B中，IC結構312之一導電圖案315-3沿著厚度方向與電容器300之第一指狀件352及第二指狀件353重疊，且被組態為用於電容器300之針對來自IC結構312之干擾、雜訊及/或串擾之一屏蔽層。
電容及崩潰電壓係電容器300之由半導體裝置設計者所考量之參數。電容器300之電容及/或崩潰電壓可基於各種其他參數而定製，該等各種其他參數包含但不限於形成電容器300之半導體材料及介電材料之電性質、半導體層322之一厚度d1 (圖3B)、毗鄰第一指狀件352與第二指狀件353之間的一間隔s (圖3A)、電容器300中之指狀件352、353之數目、每一指狀件之一寬度w1及一長度l1 (圖3A)，或諸如此類。在至少一個實施例中，提供如關於圖1、圖3A至圖3C所闡述之一梳型電容器係可能的，該梳型電容器具有與其他方法中之MIM及/或MOM電容器相比之一較高電容(例如，高達500 pF位準)及一較高崩潰電壓(例如，大於100 V)。此係優於其中難以同時達成高電容及高崩潰電壓兩者之其他方法之一優點。此外，當需要高電容時，其他方法中之MIM及/或MOM電容器需要一較大晶片面積。亦存在一可能性：雜訊耦合至板上電源供應器且影響使用其他方法中之MIM及/或MOM電容器之一或多個被動電路之類比輸出。相比而言，在至少一個實施例中，藉由使如本文中所闡述之一或多個參數變化而在無需一較大晶片面積之情況下提供高電容係可能的。在某些實施例中，耦合至一電容器及/或含有此一電容器之一被動電路之雜訊由一屏蔽導電圖案有效地阻止或至少減少，如本文中所闡述。在某些實施例中，該屏蔽導電圖案之一材料包括Ti、Al、TiN或諸如此類中之至少一者。
圖3D係根據某些實施例之一半導體裝置中之一電阻器370之一示意性平面圖。在某些實施例中，電阻器370與電容器300包含於含有被動電路之同一第二基板中。在一實例中，電阻器370包含於關於圖1所闡述之第二基板120中。沿著圖3D中之線III-III之一剖面圖與圖3B中之剖面圖類似。
電阻器370包含半導體層322之半導體材料之一連續條帶371。圖3D中之條帶371具有一蜿蜒或曲折形狀。此係一實例，且其他形狀在各種實施例之範疇內。條帶371之相對端連續對應於半導體材料之一第一部分372及一第二部分373。電阻器370之一電阻可基於各種參數而定製，該等各種參數包含但不限於半導體材料之電性質、半導體層322之一厚度d1 (圖3B)、條帶371之一寬度w2及第一部分372與第二部分373之間的條帶371之一長度，或諸如此類。
一接點結構374、一導電貫穿通路375及一接墊376形成於半導體材料之第一部分372上方或形成為穿過該第一部分。一接點結構377、一導電貫穿通路378及一接墊379形成於半導體材料之第二部分373上方或形成為穿過該第二部分。在某些實施例中，接點結構374、377、導電貫穿通路375、378及接墊376、379中之一或多者對應地與接點結構333、導電貫穿通路343及接墊304類似地組態。半導體材料之條帶371、第一部分372及第二部分373由一介電材料(例如，下部介電層324之介電材料)之一部分380環繞或埋入於該部分中。
圖3E至圖3F對應地係根據某些實施例之一肖特基二極體360之一示意性平面圖及一示意性剖面圖。圖3F係沿著圖3E中之線IV-IV截取之一剖面。在某些實施例中，肖特基二極體360對應於肖特基二極體160、161中之一或多者。在至少一個實施例中，肖特基二極體360與電容器300及/或電阻器370包含於含有被動電路之同一第二基板中。具有圖1中之對應組件之圖3E至圖3F中之組件由圖1之參考編號增加兩百來指定。
肖特基二極體360由一接點結構336以及半導體層322之與接點結構336接觸之一部分362組態。半導體層322之部分362藉由包含一介電材料之一隔離溝槽364而與半導體層322之一毗鄰部分363電隔離。在圖3E至圖3F中之實例組態中，隔離溝槽364包括下部介電層324之介電材料。下部介電層324之介電材料之一部分384環繞半導體材料之部分362、363。換言之，半導體材料之部分362、363埋入於介電材料中。一隔離溝槽328-4將半導體層322之部分363與半導體層322之其他部分電隔離。半導體層322之部分362包括與接點結構336進行肖特基接觸之一經摻雜區域366 (圖3F)。接點結構336藉由一連接器339而電耦合至一導電貫穿通路346，該連接器跨越隔離溝槽364延伸。導電貫穿通路346電耦合至IC結構312之導電圖案315-5。因此，肖特基二極體360之一第一端子(例如，一陽極或一陰極)電耦合至IC結構312。一接墊385位於半導體材料之部分362上方並與該部分接觸。在圖3E中之實例組態中，接墊385與接點結構335及導電貫穿通路345實體分離。在圖3F中之實例組態中，接墊385與接點結構335相連續。接墊385提供自含有被動電路之同一第二基板中之其他電路元件或自外部電路系統至肖特基二極體360之電連接。導電貫穿通路343提供自肖特基二極體360至IC結構312之電連接。在至少一個實施例中，接墊385或導電貫穿通路343中之至少一者被省略。半導體層322之部分362進一步包括與一接點結構335進行歐姆接觸之一經摻雜區域368。一連接器(未編號)將接點結構335電耦合至一導電貫穿通路345，該導電貫穿通路電耦合至IC結構312中之導電圖案315-4。因此，肖特基二極體360之一第二端子(例如，一陰極或一陽極)電耦合至IC結構312。在至少一個實施例中，自肖特基二極體360至IC結構312之所闡述連接中之至少一者被省略。
圖3G係根據某些實施例之一半導體裝置中之一電容器390之一示意性剖面圖。在某些實施例中，電容器390包含於含有被動電路之一第二基板中。在至少一個實施例中，電容器390與電容器300及/或電阻器370及/或肖特基二極體360包含於含有被動電路之同一第二基板中。在至少一個實施例中，電容器390包含於半導體裝置100中，以代替或附加於電容器150、151中之至少一者。具有圖1中之對應組件之圖3G中之組件由圖1之參考編號增加兩百來指定。為簡單起見，在圖3G中省略鈍化層314。
在圖3G中之實例組態中，電容器390係一三維(3D)金屬-絕緣體-金屬(MIM)或金屬-氧化物-金屬(MOM)電容器。電容器390包括一第一電極391 (亦稱為一底部或下部電極)、一第二電極392 (亦稱為一頂部或上部電極)及夾在第一電極391與第二電極392之間的一絕緣材料或介電材料393。第一電極391、介電材料393及第二電極392依序沉積於一或多個溝槽394之側壁及底部上方。一或多個溝槽394藉由一蝕刻製程而形成且沿著厚度方向向下延伸穿過上部介電層326並延伸至半導體層322中。在某些實施例中，一或多個溝槽394延伸穿過半導體層322並延伸至下部介電層324中。第一電極391及第二電極392中之一或多者之實例材料包含但不限於Al、Ti、TiN、TaN、Co、Ag、Au、Cu、Ni、Cr、Hf、Ru、W、Pt或諸如此類。介電材料393之實例材料包含但不限於HfO 2、             Hf 1-xZr xO 2、ZrO 2、TiO 2、NiO、TaO x、Cu 2O、Nb 2O 5、Al 2O 3或諸如此類。
第一電極391、介電材料393、第二電極392中之每一者在一或多個溝槽394之側壁及底部上方連續地延伸。第一電極391之一部分395電耦合至一接墊387。接墊387位於一導電貫穿通路347之一上部端上方並與該上部端電接觸。導電貫穿通路347之一下部端位於IC結構312之一導電圖案315-7上方並與該導電圖案電接觸。導電貫穿通路347藉由一介電層(未編號)而與半導體層322電隔離，該介電層給導電貫穿通路347之一側壁加襯，如本文中所闡述。第一電極391之部分395藉由介電材料393之一對應部分397而與第二電極392之一毗鄰部分396電隔離。第一電極391之一相對端(未編號)藉由介電材料393之一對應部分399而與第二電極392之一毗鄰部分398電隔離。第二電極392之部分398電耦合至一接墊388。接墊388位於一導電貫穿通路348之一上部端上方並與該上部端電接觸。導電貫穿通路348之一下部端位於IC結構312之一導電圖案315-8上方並與該導電圖案電接觸。導電貫穿通路348藉由一介電層(未編號)而與半導體層322電隔離，該介電層給導電貫穿通路348之一側壁加襯，如本文中所闡述。導電墊387及388提供自IC結構312對應地至電容器390之第一電極391及第二電極392之電連接。電容器390至IC結構312及/或含有被動電路之第二基板中之其他電路元件之其他電連接在各種實施例之範疇內。
在某些實施例中，在一平面圖(未展示)中，一或多個溝槽394具有(舉例而言)一梳形結構，如關於圖3A所闡述。在至少一個實施例中，在一平面圖(未展示)中，一或多個溝槽394包括同心圓。在一平面圖中之一或多個溝槽394之其他形狀在各種實施例之範疇內。在圖3G中之實例組態中，一或多個溝槽394具有沿著Z軸或IC結構312之厚度方向之實質上垂直側壁。在至少一個實施例中，一或多個溝槽394具有一楔形輪廓(未展示)，該楔形輪廓具有相對於Z軸傾斜之側壁及朝向一或多個溝槽394之底部向下減小之一溝槽寬度。在某些實施例中，此一楔形輪廓提供用於將與第一電極391、介電材料393、第二電極392對應之多個連續層依序沉積於一或多個溝槽394之底部及側壁上方之一充分空間。在一實例組態中，一溝槽394在圖3G中之一水平方向上之溝槽寬度係約5 μm且在圖3G中之水平方向上毗鄰溝槽394之間的一間距(例如，一中心至中心距離)係約10 μm。一或多個溝槽394之其他組態在各種實施例之範疇內。
在其他方法中，一MIM或MOM電容器包括沉積於一扁平表面上之數個材料層。因此，根據其他方法之一MIM或MOM電容器之電容受扁平表面之一面積限制。相比而言，根據一或多個實施例，一MIM或MOM電容器(諸如電容器390)係一3D結構，該3D結構具有與依序沉積於一或多個溝槽394之側壁及底部上方之第一電極391、介電材料393、第二電極392對應之多個層。與一或多個溝槽394之側壁對應之額外面積增加3D電容器390之電容，此提供如本文中所闡述之一或多個優點，例如，高電容而無需一較大晶片面積。
在某些實施例中，在具有主動電路之一第一基板之頂部上之一第二基板中提供一或多個電容器、電阻器或肖特基二極體使得可提供支援及/或改良第一基板中之主動電路之效能及/或可靠性之一或多個被動電路。被動電路之實例包含但不限於一DC電力緩衝器、一前置信號濾波器、一電壓箝位電路、一靜電放電(ESD)電路、一整流器或一電荷泵。
圖4A至圖4B對應地係根據某些實施例之一靜電放電(ESD)電路400之一電路圖及一示意性平面圖。
在圖4A中，ESD電路400包括一電容器C1、一肖特基二極體D1及一電阻器R1。電容器C1電耦合於具有一接地電壓GND之一節點N1與具有一電力供應電壓Vcc之一節點N2之間。肖特基二極體D1與電阻器R1串聯耦合於一節點N3與一節點N4之間。節點N3、N4對應地耦合至節點N1、N2。在至少一個實施例中，電壓Vcc及GND自一外部電源被供應至節點N2、N1，而一緩衝電壓Vcc由ESD電路400穿過節點N4、N3被供應至一IC裝置之主動電路。
在圖4B中，ESD電路400實施於與半導體裝置100對應之一半導體裝置中。在某些實施例中，ESD電路400形成於與第二基板120對應之一第二基板中且經組態以向與第一基板110對應之一第一基板提供緩衝電壓Vcc。ESD電路400包括具有一第一部分401、一第二部分402及一第三部分403之一半導體材料。半導體材料進一步包括與第一部分401相連續之第一指狀件404、與第二部分402相連續之第二指狀件405，及延伸於第一部分401與第三部分403之間並與該第一部分及該第三部分兩者相連續之一條帶406。第三部分403藉由一隔離溝槽407而與第二部分402斷開連接並間隔開。所有第一部分401、第二部分402、第三部分403、第一指狀件404、第二指狀件405及條帶406由一介電材料410環繞及/或埋入於該介電材料中。第一指狀件404與第二指狀件405彼此指狀交錯且組態電容器C1，如關於圖3A至圖3C所闡述。條帶406組態電阻器R1，如關於圖3D所闡述。一接點結構411與第二部分402之一經摻雜區域412進行肖特基接觸，以組態肖特基二極體D1，如關於圖3E至圖3F所闡述。接點結構411藉由一連接器413而電耦合至另一接點結構414。接點結構414與第三部分403進行電接觸(例如，歐姆接觸)以實現肖特基二極體D1與電阻器R1之間的串聯連接。電容器C1藉由第二部分402之半導體材料而電耦合至肖特基二極體D1。電容器C1藉由第一部分401之半導體材料而電耦合至電阻器R1。在某些實施例中，接點結構414並未耦合至一導電貫穿通路。
接墊421、422對應地形成於第一部分401、第二部分402上方。在某些實施例中，接墊421、422對應於接墊304、305。接墊421、422經組態以耦合至一外部電源來對應地接收電壓GND、Vcc。接墊421、422對應於節點N1、N2。具有相關聯接點結構424之複數個導電貫穿通路423形成於半導體材料之第一部分401上方或形成為穿過該第一部分，以將ESD電路400與第一基板中之主動電路電耦合。導電貫穿通路423及相關聯接點結構424對應於節點N3。具有相關聯接點結構426之複數個導電貫穿通路425形成於半導體材料之第二部分402上方或形成為穿過該第二部分，以將ESD電路400與第一基板中之主動電路電耦合。導電貫穿通路425及相關聯接點結構426對應於節點N4。在某些實施例中，具有相關聯接點結構424之導電貫穿通路423及具有相關聯接點結構426之導電貫穿通路425對應於具有相關聯接點結構333之導電貫穿通路343。在至少一個實施例中，第二基板上之ESD電路400經組態以藉由導電貫穿通路方式向第一基板上之主動電路供應具有緩衝及ESD保護之Vcc。
圖4C至圖4D對應地係根據某些實施例之一電荷泵450之一電路圖及一示意性平面圖。
在圖4C中，電荷泵450包括電容器C11至C17，及肖特基二極體D11至D17。電荷泵450具有對應地經組態以自一外部電路460接收輸入電壓Vin_Clk及接地電壓GND之輸入節點Vin_Clk及GND。外部電路460包括一電源PS及一反向器INV。電源PS經組態以將一電壓VIN提供至反向器INV。反向器INV經組態以回應於一時脈訊號Clk而將電壓Vin_Clk輸出至電荷泵450。電荷泵450進一步包括輸出節點VOUT1至VOUT4，自該等輸出節點將經充電電壓提供至一IC結構中之主動電路。肖特基二極體D11至D17串聯耦合於節點Vin_Clk與VOUT4之間。肖特基二極體D11、D12串聯耦合於節點Vin_Clk與VOUT1之間。肖特基二極體D13、D14串聯耦合於節點VOUT1與VOUT2之間。肖特基二極體D15、D16串聯耦合於節點VOUT2與VOUT3之間。肖特基二極體D17耦合於節點VOUT3與VOUT4之間。電容器C11耦合於節點Vin_Clk與VOUT1之間。電容器C12耦合於節點VOUT1與VOUT2之間。電容器C13耦合於節點VOUT2與VOUT3之間。電容器C17耦合於節點VOUT4與GND之間。電容器C14與串聯耦合之肖特基二極體D12、D13並聯耦合。電容器C15與串聯耦合之肖特基二極體D14、D15並聯耦合。電容器C16與串聯耦合之肖特基二極體D16、D17並聯耦合。
在圖4D中，電荷泵450實施於與半導體裝置100對應之一半導體裝置中。在某些實施例中，電荷泵450形成於與第二基板120對應之一第二基板中且經組態以藉由與節點VOUT1至VOUT4對應之導電貫穿通路451至454之方式將經充電電壓提供至與第一基板110對應之一第一基板。電容器C11至C17及肖特基二極體D11至D17如關於圖3A至圖3C及圖3E至圖3F所闡述而組態，且包括埋入於一介電材料458中之一半導體材料。電容器C11至C17及肖特基二極體D11至D17當中之電連接由半導體材料之各種區段459實施。
在某些實施例中，包含但不限於DC電力緩衝器、前置信號濾波器、電壓箝位電路、整流器或諸如此類之其他被動電路藉由以與關於圖3A至圖3F及圖4A至圖4D中之一或多者所闡述之方式類似之方式配置及耦合一或多個電路元件而實施於各種半導體裝置中。在至少一個實施例中，如本文中所闡述之被動電路、含有被動電路之第二基板及/或半導體裝置使得可達成本文中所闡述之一或多個優點。
圖5A至圖5N包含根據某些實施例之在一製造製程期間之各種階段處之一半導體裝置500的示意性剖面圖。在某些實施例中，半導體裝置500對應於半導體裝置100，及/或包含關於圖3A至圖3F所闡述之一或多個電路元件，及/或包含關於圖4A至圖4D所闡述之一或多個被動電路。具有圖1至圖2中之對應組件之圖5A至圖5N中之組件由圖1至圖2之相同參考編號來指定。
執行圖5A至圖5C中之操作以製作一第一基板，執行圖5D至圖5G中之操作以製作一第二基板，且在第一基板與第二基板接合在一起時執行圖5H至圖5N中之操作。圖5D至圖5G中用於形成第二基板之操作與圖5A至圖5C中用於形成第一基板之操作獨立地、在其之前、同時或在其之後執行。
在圖5A中，製造一IC結構112。在某些實施例中，IC結構112包括位於含有主動電路元件(諸如電晶體)之主動電路上方之一重佈結構。在至少一個實施例中，IC結構112包括一重佈結構，不具有主動電路。
針對包括主動電路之一IC結構，參考圖2闡述一實例製造製程。製造製程自一基板(諸如基板252)開始。在至少一個實施例中，基板252包括一矽基板。在至少一個實施例中，基板252包括矽鍺(SiGe)、鎵砷或其他適合半導體材料。在某些實施例中，在基板252中形成多個主動區域。例如，藉由蝕刻基板252之對應區並用絕緣材料填充經蝕刻區而在基板252中形成隔離結構(未展示)。
在一前段製程(FEOL)處理中，在基板252上方形成各種電晶體。舉例而言，在具有主動區域之基板252上方沉積一閘極介電質。閘極介電質之實例材料包含但不限於氧化矽(諸如熱生長氧化矽)、一高介電係數介電質(諸如一金屬氧化物)或諸如此類。實例高介電係數介電質包含但不限於HfO 2、Ta 2O 5、Al 2O 3、TiO 2、TiN、ZrO 2、SnO、SnO 2或諸如此類。在某些實施例中，藉由原子層沉積(ALD)或其他適合技術而在基板252上方沉積閘極介電質。在閘極介電質上方沉積或形成一閘極材料。閘極材料之實例材料包含但不限於多晶矽、金屬、Al、AlTi、Ti、TiN、TaN、Ta、TaC、TaSiN、W、WN、MoN及/或其他適合導電材料。在某些實施例中，閘極材料係藉由化學氣相沉積(CVD)、物理氣相沉積(PVD或濺鍍)、鍍覆、原子層沉積(ALD)及/或其他適合製程而沉積。將閘極介電質及閘極材料圖案化至複數個閘極結構中，每一閘極結構包括一閘極電極255及一下伏閘極介電層256。在某些實施例中，閘極介電質及閘極材料之圖案化包含一光微影操作。
閘極結構用作一遮罩以在毗鄰閘極結構之主動區域之各種區域中執行離子佈植，從而獲得源極/汲極區域254，該等源極/汲極區域包括一P井或P基板中之N+佈植區域以形成具有對應閘極電極255之N型電晶體，及/或一N井或N基板中之P+佈植區域以形成具有對應閘極電極255之P型電晶體。其他類型之佈植及/或井在各種實施例之範疇內。在某些實施例中，在每一閘極結構周圍沉積一間隔件(未展示)。例如，藉由將一導電材料沉積至間隔件及/或閘極結構之間、源極/汲極區域254上方之空間中而對應地形成各種接點結構257及/或VD通路259。在閘極電極255上方對應地形成VG通路258。在某些實施例中，在IC結構112不含有主動電路之情況下，FEOL處理被省略。
在FEOL處理之後，執行一後段製程(BEOL)處理以在電晶體上方形成一重佈結構260來將IC結構112之各種元件或電路彼此並與外部電路系統電耦合。在至少一個實施例中，重佈結構260包括依序上覆的金屬層及通路層。上覆的金屬層及通路層對應地包括金屬層M0、M1或諸如此類，及通路層V0、V1或諸如此類。在至少一個實施例中，舉例而言，藉由重複地執行一鑲嵌製程而自基板252向上逐層依序地製造重佈結構260。在此一鑲嵌製程中，在基板252上方沉積一介電層，其中在該基板上面形成各種電晶體及接點構件。將介電層圖案化以形成一鑲嵌結構，該鑲嵌結構具有與將稍後形成之一通路層Vk之導電通路對應之下伏通路孔，及與將稍後形成之一金屬層Mk+1之導電圖案對應之上覆凹陷的構件。用以形成鑲嵌結構之一實例圖案化製程包括兩個或更多個光微影圖案化及各向異性蝕刻步驟，以首先形成下伏通路孔、然後形成上覆凹陷的構件。在基板252上方沉積一導電材料以填充於鑲嵌結構中來獲得通路層Vk中之導電通路及金屬層Mk+1中之上覆導電圖案。將所闡述鑲嵌製程執行一或多次以依序形成重佈結構260之較高通路層及金屬層之通路及導電圖案直至完成一頂部金屬層115 (圖5A)為止。重佈結構260之多個金屬層及通路層中之某些導電圖案及通路結構彼此堆疊並實體及電耦合以形成一密封環117 (圖5A)。獲得一所得結構500A。
在圖5B中，在結構500A上方沉積一鈍化材料514。鈍化材料514之實例材料包含但不限於一種氧化物(例如，SiO 2)、一種氮化物(例如，SiN)、一種氮氧化物(例如，SiO xN y)、SiON、Al 2O 3、其他介電材料或其一組合。實例沉積技術包含但不限於化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、其他沉積製程或其一組合。獲得一所得結構500B。
在圖5C中，將鈍化材料514平坦化並減小厚度以獲得一鈍化層114。一實例平坦化製程包含化學機械拋光(CMP)。其他平坦化製程在各種實施例之範疇內。獲得一所得結構500C。在某些實施例中，結構500C對應於關於圖1所闡述之第一基板110。
在圖5D中，經由一介電層126而暫時將具有各種經摻雜區域之一半導體層122接合至一載體基板520。在某些實施例中，半導體層122包括一Si層、一塊體Si基板或一SOI基板，介電層126包括一種氧化物(例如，SiO 2)，且載體基板520包括一塊體Si基板。其他材料在各種實施例之範疇內。在某些實施例中，半導體層122之一厚度係自2000 Å (0.2 μm)至40 μm。經摻雜區域形成於半導體層122之面向或接觸介電層126之一表面522 (例如，圖5D中之下部表面)上。經摻雜區域包括經組態以形成歐姆接點之一或多個經摻雜區域156、158、168，及經組態以形成肖特基接點之至少一個經摻雜區域166。為簡單起見，並未在圖5D中對所有經摻雜區域進行編號。
在一實例製造製程中，在被接合至載體基板520之前，半導體層122被配置成其中表面522面向上。執行各種離子佈植製程以選擇性地用各種摻雜物及/或以各種摻雜濃度來佈植表面522之各種區域，從而組態對應歐姆接點及/或肖特基接點，如本文中所闡述。將載體基板520之一表面氧化以形成介電層126。將上面具有介電層126之載體基板520接合至具有半導體層122之經摻雜區域之表面522。獲得一所得結構500D。
在圖5E中，在半導體層122中蝕刻肖特基二極體之一或多個隔離溝槽、一或多個電容器之電極及/或一或多個電阻器。舉例而言，執行一蝕刻製程以在厚度方向上自與表面522相對之一表面523蝕刻半導體層122。實例蝕刻製程包含但不限於一乾式蝕刻製程、一濕式蝕刻製程、一反應離子蝕刻(RIE)製程、其他蝕刻製程或其一組合。蝕刻製程產生腔554、564，每一腔自表面523至表面522延伸穿過半導體層122之一整個厚度。在圖5E中之實例組態中，腔554、564部分地延伸至介電層126中。腔564係用於在肖特基二極體中形成隔離溝槽。當蝕刻一電容器之電極時，半導體層122之半導體材料之由腔554環繞及/或配置於該等腔之間的部分包含指狀交錯的指狀件553，如關於圖3A所闡述。當蝕刻一電阻器時，半導體層122之半導體材料之由腔554環繞及/或配置於該等腔之間的一部分包含半導體材料之一連續條帶，如關於圖3D所闡述。在下文中，闡述一電容器之形成。以一類似方式執行一電阻器之形成。獲得一所得結構500E。
在圖5F中，在結構500E上方沉積一介電層124。介電層124之一介電材料填充於腔554、564中，以環繞指狀交錯的指狀件553且填充於毗鄰指狀件553之間的一空間中。因此，獲得一梳型電容器之中介部分154及一肖特基二極體之隔離溝槽164，如關於圖1所闡述。介電層124之實例材料包含但不限於一種氧化物(例如，SiO 2)、一種氮化物(例如，SiN)、一種氮氧化物(例如，SiO xN y)、SiON、Al 2O 3、其他介電材料或其一組合。實例沉積技術包含但不限於化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、高密度電漿(HDP)沉積、其他沉積製程或其一組合。例如，藉由一CMP製程而將介電層124之一上部表面525平坦化。獲得一所得結構500F。在某些實施例中，介電層124被省略。
在圖5G中，例如，藉由自介電層124之表面525進行蝕刻而至少在介電層124中形成一腔169。腔169被組態為用於一稍後形成的肖特基二極體之散熱器之一熱屏蔽物。舉例而言，腔169經形成以沿著厚度方向與半導體層122之表面522上之經摻雜區域166、168重疊。獲得一所得結構500G。在某些實施例中，腔169經蝕刻以延伸至半導體層122中。在某些實施例中，腔169被省略。
在圖5H中，將對應於一第一基板之結構500C與對應於一第二基板之結構500G彼此對準並接合。舉例而言，結構500G被完全顛倒以獲得一結構500G’。結構500G’中之介電層124面向結構500C之鈍化層114。例如，藉由在鈍化層114與介電層124之間的一界面處進行熔合接合而將結構500C與結構500G’接合在一起。由於該接合，腔169變為一埋入式腔。獲得包括接合在一起之第一基板110及第二基板120之一所得結構500H。
在圖5I中，自結構500H移除載體基板520。用於移除載體基板520之實例製程包含但不限於一晶圓薄化製程、一毯式蝕刻、一平坦化製程(例如，CMP)、一研磨製程、另一適合移除製程或其一組合。獲得一所得結構500I。
在圖5J中，自介電層126之一上部表面526 (圖5I)穿過介電層126、半導體層122、介電層124、鈍化層114而蝕刻一或多個貫穿通路540以暴露IC結構112中之重佈結構之頂部金屬層115中之各種導電圖案115-1至115-6。為簡單起見，在圖5J中，對貫穿通路540中之某些貫穿通路進行編號，而並未對其他貫穿通路進行編號。在某些實施例中，在多於一個蝕刻步驟中形成貫穿通路540。隨後，在上面形成有貫穿通路540之結構500I上方沉積一介電層149，以覆蓋介電層126之上部表面526，且亦給貫穿通路540之側壁及底部(亦即，導電圖案115-1至115-6之經暴露部分)加襯。介電層149之一實例材料包括一種氧化物，諸如氧化矽。用於沉積介電層149之一實例沉積製程包括電漿輔助化學氣相沉積(plasma-enhanced chemical vapor deposition) (PECVD)。獲得一所得結構500J。
在圖5K中，穿過介電層149及介電層126而蝕刻一或多個接點開口550，以暴露下伏半導體層122中之經摻雜區域156、158、166、168。獲得一所得結構500K。
在圖5L中，在結構500K上方沉積一導電材料以填充於貫穿通路540及接點開口550中。經填充貫穿通路540變為導電貫穿通路141至148。經填充接點開口550變為各種接點結構(例如，134、136)，如關於圖1、圖3A至圖3F所闡述。在某些實施例中，藉由一蝕刻製程而移除貫穿通路540之底部處之介電層149以暴露IC結構112之下伏導電圖案115-1至115-6，從而使得填充於貫穿通路540中之導電材料與IC結構112之導電圖案115-1至115-6進行實體及電接觸。在一或多個實施例中，用於移除貫穿通路540之底部處之介電層149之蝕刻製程包括一濺鍍蝕刻製程以達成較佳黏合及/或電接觸。在至少一個實施例中，濺鍍蝕刻製程包括PC-II，該PC-II係通常利用Ar+電漿進行之一濺鍍蝕刻製程。將介電層149上方之一層導電材料圖案化以形成包含一或多個接墊及/或一或多個連接器之佈線570，如關於圖1、圖3A至圖3F所闡述。佈線570、接點結構134、136及導電貫穿通路141至148之實例導電材料包含但不限於Ti、TiN、AlCu、Ag、Au或諸如此類。在某些實施例中，在各種沉積製程中沉積不同導電材料以形成各種導電構件。舉例而言，在一或多個實施例中，沉積不同金屬以形成接點結構134、136，使得接點結構134、136之不同金屬形成與下伏經摻雜區域158、166之對應歐姆接觸及肖特基接觸。獲得一所得結構500L。
在圖5M中，在結構500L中蝕刻各種溝槽527、528以延伸穿過介電層149、介電層126及半導體層122。在圖5M中之實例組態中，腔527、528部分地延伸至介電層124中。溝槽527係用於形成一密封溝槽127。溝槽528係用於形成隔離溝槽128-1至128-5，如關於圖1所闡述。獲得一所得結構500M。
在圖5N中，在結構500M上方沉積一鈍化層129。鈍化層129之一介電材料給溝槽527、528之側壁及底部加襯。在圖5N中之實例組態中，鈍化層129之介電材料填充於溝槽528中，且使溝槽527部分地未填充。其他組態在各種實施例之範疇內。由於鈍化層129之沉積，因此溝槽527變為與IC結構112之一密封環117對準之一密封溝槽127，且溝槽528變為用於將第二基板120之毗鄰電路元件彼此隔離之隔離溝槽128-1至128-5。將位於佈線570上方之鈍化層129圖案化以暴露接墊131、132。鈍化層129之實例材料包含但不限於一種氧化物(例如，SiO 2)、一種氮化物(例如，SiN)、SiON、其他介電材料或其一組合。獲得半導體裝置500。在某些實施例中，重複進行佈線570及鈍化層129之所闡述沉積及圖案化以在第二基板120上方形成其他佈線及鈍化層(例如，又一重佈結構)。在至少一個實施例中，本文中所闡述之一或多個優點可由半導體裝置500達成。
在至少一個實施例中，關於圖5D至圖5N所闡述之製造製程(諸如熔合接合、貫穿通路540之蝕刻、介電層149之沉積或諸如此類)中之一或多者係可用於MEMS製作中之製程。因此，利用通常用於MEMS感測器/致動器技術之MEMS製程來提供IC結構(諸如CMOS基板)之被動電路係可能的。
在某些實施例中，由於將第二基板120中之被動電路設置於第一基板110 (例如，其係一CMOS基板及/或一HPC晶片)之頂部上，因此在無需封裝成本或以低封裝成本之情況下在基板之間形成用於雜訊耦合之短佈線路徑係可能的。
在某些實施例中，被動電路之電路元件(諸如肖特基二極體、電容器及/或電阻器)在一低製程溫度(例如，在400℃或更低)下形成於第二基板120中。因此，在一或多個實施例中，降低被動電路製造製程對第一基板110之CMOS裝置及/或主動電路之影響係可能的。
在一或多個實施例中，第一基板110與第二基板120之接合製程係一低溫度零應力熔合接合製程。因此，在一或多個實施例中，降低接合製程對第一基板110之CMOS裝置及/或主動電路之影響係可能的。
在某些情況中，由於第一基板110上之CMOS裝置之製造製程需要一高製程溫度，因此金屬不包含於FEOL處理中以防止金屬污染。因此，難以在第一基板110上形成肖特基二極體，此乃因一肖特基二極體之基本結構係一半導體與一金屬之接面。在至少一個實施例中，藉由在第二基板120上形成肖特基二極體，在不具有金屬污染風險之情況下選擇用於肖特基接點之一適當金屬係可能的。在至少一個實施例中，在第二基板120上提供含有肖特基二極體之各種被動電路以增強CMOS基板之效能及/或可靠性係進一步可能的。
在某些實施例中，形成於第二基板120上之電容器具有處於在其他方法(諸如形成於一CMOS基板上之MIM或MOM電容器)中無法達成之位準之高崩潰電壓及/或高電容。一原因係形成於一CMOS基板上之MIM或MOM電容器包含具有低介電常數之介電材料；因此，此等MIM或MOM電容器之崩潰電壓亦係低的。相反，根據某些實施例在第二基板120上形成電容器以包含具有較高介電常數、具有相關聯較高崩潰電壓之介電材料係可能的。在某些實施例中，由於較高硬度，因此在第二基板中形成梳型電容器係可能的。
在某些實施例中，在第二基板120之半導體層122 (例如，一Si層)中形成各種類型之電容器(諸如梳型電容器、扁平型電容器及3D MIM或MOM電容器)係可能的。在至少一個實施例中，在第二基板120上形成各種類型之電容器之可能性為半導體裝置設計及/或製造製程提供了可定製性及/或靈活性。
在某些實施例中，第二基板中之一或多個電容器、肖特基二極體及/或電阻器將形成多種被動電路，該等被動電路藉由延伸穿過第二基板之一或多個導電貫穿通路而電耦合至第一CMOS基板，以改良CMOS基板之效能及/或可靠性。被動電路之實例包含但不限於靜電放電(ESD)電路、DC電力緩衝器、電荷泵、電壓箝位電路、前置信號濾波器、整流器或諸如此類。在至少一個實施例中，包含於第二基板中之一ESD裝置有助於防止在基板上覆晶圓上覆晶片(CoWoS)或整合式扇出(INFO)後端製程中充電引起損壞。在至少一個實施例中，包含於第二基板中之一高電壓充電泵有助於有效地設計高電壓驅動電路。
圖6係根據某些實施例之製造一半導體裝置之一方法600之一流程圖。
在操作602處，在一第一基板中形成至少一個電晶體，舉例而言，形成一主動電路，如關於圖2及圖5A所闡述。在某些實施例中，操作602被省略(例如，在第一基板係一中介層之情況下)。
在操作604處，在第一基板中形成一重佈結構。舉例而言，重複地執行各種蝕刻、沉積及圖案化製程以將金屬層及通路層依序堆疊並連接至一重佈結構中，如關於圖2、圖5A所闡述。在某些實施例中，當第一基板包括主動電路時，重佈結構電耦合至主動電路。在某些實施例中，將重佈結構之一頂部金屬層中之至少一個導電圖案組態為用於一稍後形成的電容器之一屏蔽物，如關於圖1所闡述。
在操作606處，自一第二基板之一半導體材料至少部分地形成一電容器、一電阻器或一肖特基二極體中之至少一者。操作606包括本文中所闡述之操作620、622、624、626、628中之一或多者。
在操作608處，舉例而言，藉由一熔合接合而將第一基板與第二基板接合在一起，如關於圖1、圖5H所闡述。
在操作610處，穿過第二基板形成至少一個貫穿通路，舉例而言如關於圖5J所闡述。
在操作612處，將一導電材料沉積並圖案化以獲得電耦合至重佈結構之至少一個導電貫穿通路，並獲得將至少一個導電貫穿通路耦合至至少一個電容器、電阻器或肖特基二極體之佈線。舉例而言，將一導電材料沉積並圖案化以獲得各種導電貫穿通路141至148，並獲得佈線570，如關於圖1、圖5L所闡述。
如本文中所闡述，操作606包括操作620、622、624、626、628中之一或多者。
在操作620處，對半導體材料之一區域進行摻雜以獲得用於組態具有一金屬接點結構之一肖特基二極體之一經摻雜區域。舉例而言，在第二基板120之半導體材料中形成一經摻雜區域166，以稍後組態具有一接點結構136之一肖特基二極體，如關於圖1、圖3E至圖3F、圖5D所闡述。在某些實施例中，操作620被省略(例如，在使接點結構136形成與第二基板120之半導體材料之一肖特基接觸係可能的情況下)。
在操作622處，蝕刻半導體材料以獲得面向至少一個第二指狀件並與該至少一個第二指狀件間隔開之至少一個第一指狀件來組態一電容器，舉例而言如關於圖1、圖3A至圖3C、圖5E所闡述。
在操作624處，蝕刻半導體材料以獲得半導體材料之組態一電阻器之一連續條帶，舉例而言如關於圖1、圖3D、圖5E所闡述。
在操作626處，蝕刻半導體材料以獲得半導體材料之一或多個連接區段，該一或多個連接區段將一或多個電容器、電阻器及/或肖特基二極體電連接至一被動電路中。舉例而言，蝕刻半導體材料以形成區段401、402、403，該等區段將一電容器、一電阻器及一肖特基二極體電連接至一ESD電路中，如關於圖4A至圖4B所闡述。針對另一實例，蝕刻半導體材料以形成區段459，該等區段將各種電容器及肖特基二極體電連接至一電荷泵中，如關於圖4C至圖4D所闡述。
在操作628處，蝕刻至少一個腔以用於組態一隔離溝槽或一熱屏蔽物。舉例而言，在半導體材料中蝕刻一腔564以稍後組態一隔離溝槽164，如關於圖1、圖5E所闡述。針對另一實例，至少在介電層124中蝕刻一腔169以稍後組態一埋入式腔，該埋入式腔經組態以屏蔽或耗散一肖特基二極體之熱，如關於圖1、圖5G所闡述。在某些實施例中，腔564或腔169中之至少一者之蝕刻被省略。
所闡述方法包含實例操作，但未必需要以所展示之次序執行該等實例操作。根據本揭露之實施例之精神及範疇，操作可視情況被添加、替換、改變次序及/或消除。組合不同構件之實施例及/或不同實施例在本揭露之範疇內且將在審閱本揭露之後對於熟習此項技術者顯而易見。
圖7係根據某些實施例之一3D IC裝置700之一示意性剖面圖。3D IC裝置700包括半導體裝置710、720、730、記憶體晶片740、742、一中介層750及一封裝基板760。
在某些實施例中，半導體裝置710、720、730中之至少一者對應於半導體裝置100及/或藉由關於圖5A至圖5N、圖6所闡述之一或多個製程而製造之一半導體裝置。舉例而言，半導體裝置710包括接合至一第二基板712之一第一CMOS基板711，該第二基板包含電耦合至CMOS基板711之一或多個被動電路，半導體裝置720包括接合至一第二基板722之一第一CMOS基板721，該第二基板包含電耦合至CMOS基板721之一或多個被動電路，且半導體裝置730包括接合至一第二基板732之一第一CMOS基板731，該第二基板包含電耦合至CMOS基板731之一或多個被動電路。第二基板712、722、732中之一或多者對應於第二基板120。在某些實施例中，具有位於對應CMOS基板711、721、731之頂部上之第二基板712、722、732上之被動電路的半導體裝置710、720、730使得可簡單地減少晶粒堆疊及/或增強電路功能。
在至少一個實施例中，CMOS基板711包括一輸入/輸出(I/O)晶片，且第二基板712包括耦合至CMOS基板711之I/O晶片並經組態以增強該I/O晶片之效能及/或可靠性之一或多個被動電路。第二基板712上之被動電路之實例包含但不限於DC電力緩衝器、前置信號濾波器、電壓箝位電路、ESD電路或諸如此類。
在至少一個實施例中，第二基板722包括耦合至CMOS基板721且經組態以增強該CMOS基板之數位效能及/或可靠性之一或多個被動電路。第二基板722上之被動電路之實例包含但不限於DC電力緩衝器、整流器、前置信號濾波器、ESD電路或諸如此類。
在至少一個實施例中，第二基板732包括耦合至CMOS基板731且經組態以增強該CMOS基板之數位效能及/或可靠性之一或多個被動電路。第二基板732上之被動電路之實例包含但不限於具有高電容之電荷泵、DC電力緩衝器、整流器、前置信號濾波器或諸如此類。
半導體裝置710、720、730及記憶體晶片740、742藉由示意性地指定於752處之銲料凸塊而接合至中介層750。中介層750藉由示意性地指定於754處之銲料凸塊而接合至封裝基板760。諸如混合接合、晶圓上覆晶片(CoW)接合或諸如此類之其他接合方法在各種實施例之範疇內。中介層750包括一重佈結構756，該重佈結構將半導體裝置710、720、730及記憶體晶片740、742中之一或多者電耦合在一起及/或電耦合至銲料凸塊754。封裝基板760包括銲料凸塊764，且一重佈結構766將銲料凸塊754電耦合至銲料凸塊764。在至少一個實施例中，本文中所闡述之一或多個優點可由3D IC裝置700達成。
在某些實施例中，一種半導體裝置包括：一第一基板，其具有相對第一側及第二側；一第一導電層，其位於該第一基板之該第一側上；及一第二基板，其具有相對第一側及第二側。該第二基板之該第二側接合至該第一基板之該第一側。該第二基板包括一半導體材料，及電耦合至該第一導電層之至少一個電路元件。該至少一個電路元件包括以下各項中之至少一者：一肖特基二極體，其由該半導體材料及一第一接點結構組態；一電容器，其具有該半導體材料之一第一電極；或該半導體材料之一電阻器。
在根據某些實施例之一種製造一半導體裝置之方法中，在一第一基板上方形成至少一個電晶體，且在該第一基板上方形成一重佈結構。該重佈結構電耦合至該至少一個電晶體。蝕刻一第二基板之一半導體材料以形成該半導體材料之複數個第一指狀件及該半導體材料之複數個第二指狀件。該複數個第一指狀件與該複數個第二指狀件彼此指狀交錯以組態具有一梳狀結構之一電容器。將該第一基板接合至該第二基板。蝕刻至少一個貫穿通路以延伸穿過該第二基板並部分地暴露該重佈結構。在該貫穿通路中沉積至少一種導電材料以形成電耦合至該重佈結構之一導電貫穿通路，且在該第二基板上方沉積至少一種導電材料以形成將該導電貫穿通路電耦合至該電容器之該複數個第一指狀件之一第一接點結構。
在某些實施例中，一種半導體裝置包括：一基板，其包括一半導體材料；及一被動電路，其至少包括藉由該半導體材料之一區段而彼此電耦合之一第一電路元件及一第二電路元件。該第一電路元件係一肖特基二極體、一電容器及一電阻器中之一者。該第二電路元件係該肖特基二極體、該電容器及該電阻器中之一不同者。該肖特基二極體包括一接點結構以及該半導體材料之一經摻雜區域，該經摻雜區域與該接點結構進行肖特基接觸且圍繞該接點結構延伸。該電容器包括該半導體材料之複數個指狀交錯的指狀件，該複數個指狀交錯的指狀件組態該電容器之電極。該電阻器包括該半導體材料之一條帶，該條帶具有一蜿蜒形狀。
前述內容概述數個實施例之構件，使得熟習此項技術者可較佳地理解本揭露之態樣。熟習此項技術者應瞭解，其可容易地使用本揭露作為設計或修改用於實施與本文中介紹之實施例相同之目的及/或達成與該等實施例相同之優點之其他製程及結構之一基礎。熟習此項技術者亦應認識到，此等等效構造並不背離本揭露之精神及範疇，且其可在不背離本揭露之精神及範疇之情況下在本文中做出各種改變、替換及更改。
100:半導體裝置 110:第一基板 112:積體電路結構 114:鈍化層 115:金屬層/頂部金屬層 115-1:導電圖案/下伏導電圖案 115-2:導電圖案/下伏導電圖案 115-3:導電圖案/下伏導電圖案 115-4:導電圖案/下伏導電圖案 115-5:導電圖案/下伏導電圖案 115-6:導電圖案/下伏導電圖案 117:密封環 120:第二基板 122:半導體層/下伏半導體層 124:下部介電層/介電層 126:上部介電層/介電層 127:密封溝槽 128-1:隔離溝槽 128-2:隔離溝槽 128-3:隔離溝槽 128-4:隔離溝槽 128-5:隔離溝槽 129:鈍化層 131:接墊 132:接墊 133:接點結構 134:接點結構 135:接點結構 136:接點結構 137:接點結構 138:連接器 139:連接器 141:導電貫穿通路 142:導電貫穿通路 143:導電貫穿通路 144:導電貫穿通路 145:導電貫穿通路 146:導電貫穿通路 147:導電貫穿通路 148:導電貫穿通路 149:介電層 150:電容器 151:電容器 152:第一指狀件 153:第二指狀件 154:中介部分 155:部分 156:經摻雜區域 157:部分 158:經摻雜區域/下伏經摻雜區域 159:部分 160:肖特基二極體 161:肖特基二極體 162:部分 163:毗鄰部分 164:隔離溝槽 166:經摻雜區域/下伏經摻雜區域 168:經摻雜區域 169:埋入式腔/腔 170:埋入式腔 200:半導體裝置 252:基板 254:源極/汲極/源極/汲極區域 255:閘極電極 256:閘極介電質/下伏閘極介電層 257:接點結構 258:通向閘極通路 259:通向裝置通路 260:重佈結構 261:金屬零導電圖案 262:金屬零導電圖案 263:通路零通路 264:通路零通路 265:金屬一導電圖案 266:金屬一導電圖案 300:電容器 304:接墊 305:接墊 312:積體電路結構 314:鈍化層 315-2:導電圖案 315-3:導電圖案 315-4:導電圖案 315-5:導電圖案 315-7:導電圖案 315-8:導電圖案 322:半導體層 324:下部介電層 326:上部介電層 328-4:隔離溝槽 329:鈍化層 333:接點結構 334:接點結構 335:接點結構 336:接點結構 339:連接器 343:導電貫穿通路 344:導電貫穿通路 345:導電貫穿通路 346:導電貫穿通路 347:導電貫穿通路 348:導電貫穿通路 352:第一指狀件/指狀件 353:第二指狀件/指狀件 354:部分 355:部分 356:經摻雜區域 357:部分 360:肖特基二極體 362:部分 363:毗鄰部分/部分 364:隔離溝槽 366:經摻雜區域 368:經摻雜區域 370:電阻器 371:連續條帶/條帶 372:第一部分 373:第二部分 374:接點結構 375:導電貫穿通路 376:接墊 377:接點結構 378:導電貫穿通路 379:接墊 380:部分 384:部分 385:接墊 387:接墊/導電墊 388:接墊/導電墊 390:電容器/三維電容器 391:第一電極 392:第二電極 393:絕緣材料/介電材料 394:溝槽 395:部分 396:毗鄰部分 397:部分 398:部分 399:部分 400:靜電放電電路 401:第一部分/區段 402:第二部分/區段 403:第三部分/區段 404:第一指狀件 405:第二指狀件 406:條帶 407:隔離溝槽 410:介電材料 411:接點結構 412:經摻雜區域 413:連接器 414:接點結構 421:接墊 422:接墊 423:導電貫穿通路 424:接點結構 425:導電貫穿通路 426:接點結構 450:電荷泵 451:導電貫穿通路 452:導電貫穿通路 453:導電貫穿通路 454:導電貫穿通路 458:介電材料 459:區段 460:外部電路 500:半導體裝置 500A:所得結構/結構 500B:所得結構 500C:所得結構/結構 500D:所得結構 500E:所得結構/結構 500F:所得結構 500G:所得結構/結構 500G’:結構 500H:所得結構/結構 500I:所得結構/結構 500J:所得結構 500K:所得結構/結構 500L:所得結構/結構 500M:所得結構/結構 514:鈍化材料 520:載體基板 522:表面 523:表面 525:上部表面/表面 526:上部表面 527:溝槽/腔 528:溝槽/腔 540:貫穿通路/經填充貫穿通路 550:接點開口/經填充接點開口 553:指狀交錯的指狀件/指狀件 564:腔 570:佈線 600:方法 602:操作 604:操作 606:操作 608:操作 610:操作 612:操作 620:操作 622:操作 624:操作 626:操作 628:操作 700:三維積體電路裝置 710:半導體裝置 711:第一互補金屬氧化物半導體基板/互補金屬氧化物半導體基板 712:第二基板 720:半導體裝置 721:第一互補金屬氧化物半導體基板/互補金屬氧化物半導體基板 722:第二基板 730:半導體裝置 731:第一互補金屬氧化物半導體基板/互補金屬氧化物半導體基板 732:第二基板 740:記憶體晶片 742:記憶體晶片 750:中介層 752:銲料凸塊 754:銲料凸塊 756:重佈結構 760:封裝基板 764:銲料凸塊 766:重佈結構 C1:電容器 C11:電容器 C12:電容器 C13:電容器 C14:電容器 C15:電容器 C16:電容器 C17:電容器 Clk:時脈訊號 d1:厚度 D1:肖特基二極體 D11:肖特基二極體 D12:肖特基二極體 D13:肖特基二極體 D14:肖特基二極體 D15:肖特基二極體 D16:肖特基二極體 D17:肖特基二極體 d3:厚度 GND:接地電壓/電壓/輸入節點/節點 I:區域 II:區域 I-I:線 II-II:線 III-III:線 INV:反向器 IV-IV:線 l1:長度 M0:金屬層 M1:金屬層 N1:節點 N2:節點 N3:節點 N4:節點 PS:電源 R1:電阻器 s:間隔 V0:通路層 Vcc:電力供應電壓/電壓/緩衝電壓 VIN:電壓 Vin_Clk:輸入電壓/輸入節點/電壓/節點 VOUT1:輸出節點/節點 VOUT2:輸出節點/節點 VOUT3:輸出節點/節點 VOUT4:輸出節點/節點 w1:寬度 w2:寬度
依據與附圖一起閱讀之以下詳細說明最佳地理解本揭露之態樣。應注意，根據工業中之標準實踐，各種構件未必按比例繪製。實際上，為論述清晰起見，可任意地增加或減小各種構件之尺寸。
圖1係根據某些實施例之一半導體裝置之一示意性剖面圖。
圖2係根據某些實施例之一半導體裝置之一部分之一示意性剖面圖。
圖3A至圖3C對應地係根據某些實施例之一半導體裝置中之一電容器之一示意性平面圖、一示意性剖面圖及一示意性透視圖。
圖3D係根據某些實施例之一半導體裝置中之一電阻器之一示意性平面圖。
圖3E至圖3F對應地係根據某些實施例之一肖特基(Schottky)二極體之一示意性平面圖及一示意性剖面圖。
圖3G係根據某些實施例之一半導體裝置中之一電容器之一示意性剖面圖。
圖4A至圖4B對應地係根據某些實施例之一靜電放電(ESD)電路之一電路圖及一示意性平面圖。
圖4C至圖4D對應地係根據某些實施例之一電荷泵之一電路圖及一示意性平面圖。
圖5A至圖5N包含根據某些實施例之在一製造製程期間之各種階段處之一半導體裝置的示意性剖面圖。
圖6係根據某些實施例之一半導體裝置製造方法之一流程圖。
圖7係根據某些實施例之一3D IC裝置之一示意性剖面圖。
100:半導體裝置
110:第一基板
112:積體電路結構
114:鈍化層
115:金屬層/頂部金屬層
115-1:導電圖案/下伏導電圖案
115-2:導電圖案/下伏導電圖案
115-3:導電圖案/下伏導電圖案
115-4:導電圖案/下伏導電圖案
115-5:導電圖案/下伏導電圖案
115-6:導電圖案/下伏導電圖案
117:密封環
120:第二基板
122:半導體層/下伏半導體層
124:下部介電層/介電層
126:上部介電層/介電層
127:密封溝槽
128-1:隔離溝槽
128-2:隔離溝槽
128-3:隔離溝槽
128-4:隔離溝槽
128-5:隔離溝槽
129:鈍化層
131:接墊
132:接墊
133:接點結構
134:接點結構
135:接點結構
136:接點結構
137:接點結構
138:連接器
139:連接器
141:導電貫穿通路
142:導電貫穿通路
143:導電貫穿通路
144:導電貫穿通路
145:導電貫穿通路
146:導電貫穿通路
147:導電貫穿通路
148:導電貫穿通路
149:介電層
150:電容器
151:電容器
152:第一指狀件
153:第二指狀件
154:中介部分
155:部分
156:經摻雜區域
157:部分
158:經摻雜區域/下伏經摻雜區域
159:部分
160:肖特基二極體
161:肖特基二極體
162:部分
163:毗鄰部分
164:隔離溝槽
166:經摻雜區域/下伏經摻雜區域
168:經摻雜區域
169:埋入式腔/腔
170:埋入式腔

Claims (10)

  1. 一種半導體裝置，其包括：一第一基板，其具有相對第一側及第二側，一第一導電層，其位於該第一基板之該第一側上；以及一第二基板，其具有相對第一側及第二側，該第二基板之該第二側接合至該第一基板之該第一側，其中該第二基板包括：一半導體材料，及至少一個電路元件，其電耦合至該第一導電層，且該至少一個電路元件包括一肖特基二極體，其由該半導體材料及一第一接點結構組態。
  2. 如請求項1之半導體裝置，其進一步包括：一第二導電層，其位於該第二基板之該第一側上方，且電耦合至該至少一個電路元件；及至少一個導電貫穿通路，其自該第二基板之該第一側延伸至該第二基板之該第二側，且將該第二導電層電耦合至該第一導電層。
  3. 如請求項1之半導體裝置，其中該至少一個電路元件包括一電容器，其具有該半導體材料之一第一電極， 該電容器包括該半導體材料之複數個指狀件，該複數個指狀件包括組態該電容器之該第一電極之第一指狀件，及組態該電容器之一第二電極之第二指狀件，且該等第一指狀件與該等第二指狀件彼此指狀交錯。
  4. 如請求項1之半導體裝置，其中該至少一個電路元件包括一電容器，其具有該半導體材料之一第一電極，該第二基板進一步包括介於該半導體材料與該第一導電層之間的一介電層，且該電容器包括該第一電極，其包括該半導體材料之一部分，一第二電極，其包括位於該第一導電層中之一導電圖案，及該介電層之一部分，其介於該第一電極與該第二電極之間。
  5. 如請求項1之半導體裝置，其中該至少一個電路元件包括一電阻器，且該電阻器包括該半導體材料之一條帶。
  6. 一種製造一半導體裝置之方法，該方法包括：在一第一基板上方形成至少一個電晶體；在該第一基板上方形成一重佈結構，該重佈結構電耦合至該至少一個電晶體； 蝕刻一第二基板之一半導體材料以形成該半導體材料之複數個第一指狀件及該半導體材料之複數個第二指狀件，其中該複數個第一指狀件與該複數個第二指狀件彼此指狀交錯以組態具有一梳狀結構之一電容器；將該第一基板接合至該第二基板；蝕刻延伸穿過該第二基板之至少一個貫穿通路以部分地暴露該重佈結構；以及沉積至少一種導電材料：在該貫穿通路中，以形成電耦合至該重佈結構之一導電貫穿通路，及在該第二基板上方，以形成將該導電貫穿通路電耦合至該電容器之該複數個第一指狀件之一第一接點結構。
  7. 如請求項6之方法，其進一步包括：將一摻雜物佈植至該半導體材料中以在該半導體材料之一部分中形成一經摻雜區域，該部分與該複數個第一指狀件相連續，其中該沉積該導電材料形成與該經摻雜區域進行歐姆接觸之該第一接點結構。
  8. 如請求項6之方法，其進一步包括：將一第一摻雜物佈植至該半導體材料中以在該半導體材料之一第一部分中形成一第一經摻雜區域；蝕刻該半導體材料以形成一溝槽，該溝槽將該半導體材料之該第一部分與該半導體材料之一毗鄰第二部分隔離；及 部分地蝕刻該第二基板以暴露該第一經摻雜區域，其中該沉積該導電材料進一步形成一第二接點結構，該第二接點結構與該第一經摻雜區域進行肖特基接觸以組態一肖特基二極體。
  9. 如請求項8之方法，其進一步包括：在該第二基板上方沉積一介電材料以環繞該複數個第一指狀件及該複數個第二指狀件，並填充於該溝槽中及該複數個第一指狀件與該複數個第二指狀件之間的一空間中；在該介電材料中蝕刻一腔，該腔沿著該第二基板之一厚度方向與該第一經摻雜區域重疊，其中，在該將該第一基板接合至該第二基板後，該腔變為一埋入式腔以熱屏蔽該肖特基二極體。
  10. 一種半導體裝置，其包括：一基板，其包括一半導體材料；及一被動電路，其至少包括藉由該半導體材料之一區段而彼此電耦合之一第一電路元件及一第二電路元件，其中該第一電路元件係一肖特基二極體，該第二電路元件係一電容器或一電阻器，該肖特基二極體包括一接點結構以及該半導體材料之一經摻雜區域，該經摻雜區域與該接點結構進行肖特基接觸且圍繞該接點結構延伸，該電容器包括該半導體材料之複數個指狀交錯的指狀件，該複數個 指狀交錯的指狀件組態該電容器之電極，且該電阻器包括該半導體材料之一條帶，該條帶具有一蜿蜒形狀。
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