KR20230131070A - 반도체 디바이스 및 제조 방법 - Google Patents

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KR20230131070A
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capacitor
semiconductor material
conductive
semiconductor
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KR1020220101336A
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치아-밍 헝
이-수안 치우
시앙-푸 첸
강-이 리엔
춘-헹 첸
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

반도체 디바이스는 반대되는 제1 면 및 제2 면을 갖는 제1 기판, 제1 기판의 제1 면 상의 제1 전도성 층, 및 반대되는 제1 면 및 제2 면을 갖는 제2 기판을 포함한다. 제2 기판의 제2 면은 제1 기판의 제1 면에 접합된다. 제2 기판은 반도체 재료, 및 제1 전도성 층에 전기적으로 연결된 적어도 하나의 회로 요소를 포함한다. 적어도 하나의 회로 요소는 반도체 재료 및 제1 컨택트 구조물에 의해 구성된 쇼트키 다이오드, 반도체 재료의 제1 전극을 갖는 캐패시터, 또는 반도체 재료의 저항기 중 적어도 하나를 포함한다.

Description

반도체 디바이스 및 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD}
본 출원은 2022년 3월 4일 출원된 미국 가출원 번호 제63/316,613호의 우선권을 주장하며, 이 미국 가출원은 그 전체 내용이 본원에 참고로 포함된다.
반도체 디바이스(이는 집적 회로 디바이스 또는 IC 디바이스로 지칭됨)는 퍼스널 컴퓨터, 셀폰, 디지털 카메라, 및 다른 전자 장비와 같은 다양한 전자 애플리케이션에서 사용된다. 반도체 디바이스는, 기판 위에 절연 층 또는 유전체 층, 전도성 층, 및 반도체 재료 층을 순차적으로 퇴적하고, 그 위에 능동 회로 및 요소를 형성하기 위해 리소그래피를 사용하여 다양한 재료 층을 패터닝함으로써 제조된다. 이러한 능동 회로는 반도체 디바이스의 다양한 기능을 수행하도록 구성된다. 반도체 디바이스는 또한 능동 회로의 성능 및/또는 기능을 지원하고/하거나 향상시키기 위한 수동 회로를 포함한다. 수동 회로의 구성 및/또는 관련 능동 회로에 대한 수동 회로의 배열은 반도체 디바이스 설계 및 제조 고려 사항이다.
본 개시 내용의 양태는 첨부된 도면과 함께 읽게 되면 다음의 상세한 설명으로부터 최상으로 이해된다. 주목할 것은 본 업계의 표준 관행에 따라 다양한 피처가 축척대로 도시되지는 않는다는 것이다. 실제로, 다양한 피처의 치수는 설명의 명확성을 위해 임의로 증가 또는 감소될 수 있다.
도 1은 일부 실시예에 따른 반도체 디바이스의 개략적인 단면도이다.
도 2는 일부 실시예에 따른 반도체 디바이스의 일부의 개략적인 단면도이다.
도 3a 내지 도 3c는 일부 실시예에 따른 반도체 디바이스 내의 캐패시터에 대한 상응하는 개략적인 평면도, 개략적인 단면도, 및 개략적인 사시도이다.
도 3d는 일부 실시예에 따른 반도체 디바이스 내의 저항기에 대한 개략적인 평면도이다.
도 3e 내지 도 3f는 일부 실시예에 따른 쇼트키 다이오드에 대한 상응하는 개략적인 평면도 및 개략적인 단면도이다.
도 3g는 일부 실시예에 따른 반도체 디바이스 내의 캐패시터에 대한 개략적인 단면도이다.
도 4a 및 도 4b는 일부 실시예에 따른 정전 방전(electrostatic discharge)(ESD) 회로에 대한 상응하는 회로도 및 개략적인 평면도이다.
도 4c 및 도 4d는 일부 실시예에 따른 전하 펌프에 대한 상응하는 회로도 및 개략적인 평면도이다.
도 5a 내지 도 5n은 일부 실시예에 따른 제조 공정 동안 다양한 스테이지에서 반도체 디바이스의 개략적인 단면도를 포함한다.
도 6은 일부 실시예에 따른 반도체 디바이스 제조 방법의 플로우차트이다.
도 7은 일부 실시예에 따른 3D IC 디바이스의 개략적인 단면도이다.
이하의 개시 내용은 제공된 발명의 대상의 다양한 피처를 구현하기 위한 많은 상이한 실시예 또는 예를 제공한다. 이하에서는 본 개시 내용을 단순화하기 위해 특정 예의 컴포넌트, 재료, 값, 단계, 동작, 배열체 등이 기술된다. 이들은 물론 예시에 불과할 뿐이며 제한하려는 것이 아니다. 다른 컴포넌트, 값, 동작, 재료, 배열체 등이 고려된다. 예를 들어, 이하의 설명에서 제2 피처 위에 또는 제2 피처 상에 제1 피처를 형성하는 것은 제1 피처와 제2 피처가 직접 접촉하여 형성되는 실시예를 포함할 수 있고, 또한 제1 피처와 제2 피처가 직접 접촉하지 않을 수 있도록 제1 피처와 제2 피처 사이에 추가적인 피처가 형성될 수 있는 실시예를 포함할 수 있다. 또한, 본 개시 내용은 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순성 및 명확성을 위한 것이며, 그 자체가 논의된 다양한 실시예들 및/또는 구성들 간의 관계를 나타내는 것은 아니다.
또한, "바로 아래", "아래", "하부", "위", "상부" 등과 같은 공간 관련 용어는 본원에서 하나의 요소 또는 피처의 다른 요소(들) 또는 피처(들)에 대한 관계를 도면에 도시한 바와 같이 기술하기 위한 설명의 편의를 위해 사용될 수 있다. 이들 공간 관련 용어는 도면에 도시된 방향 외에도 사용 중인 또는 동작 중인 디바이스의 다양한 방향을 포함하도록 의도된다. 장치는 다른 방식으로 배향될 수 있고(90도 또는 다른 방향으로 회전될 수 있고), 그에 따라 본원에서 사용되는 공간 관련 서술자가 마찬가지로 해석될 수 있다.
일부 실시예에서, 반도체 디바이스는 제1 기판, 및 제1 기판에 접합된 제2 기판을 포함한다. 적어도 하나의 실시예에서, 제1 기판은 능동 회로를 포함한다. 예를 들어, 제1 기판은 상보형 금속 산화물 반도체(complementary metal-oxide-semiconductor)(CMOS) 칩, 예컨대, CMOS 고성능 컴퓨팅(high performance computing)(HPC) 칩이다. 제2 기판은 전도성 관통 비아에 의해 능동 회로에 전기적으로 결합된 하나 이상의 수동 회로를 포함한다. 하나 이상의 수동 회로는 쇼트키 다이오드, 캐패시터, 및 저항기와 같은 회로 요소를 포함하며, 이들 회로 요소의 각각은 제2 기판 내의 반도체 재료의 적어도 일부를 포함한다. 일부 실시예에서, 수동 회로는 제2 기판의 반도체 재료로 형성된 전극을 갖는 딥 트렌치 캐패시터(deep trench capacitor)(DTC) 또는 콤 유형 캐패시터(comb-type capacitor)를 포함한다. 일부 실시예에서, 수동 회로는 제2 기판의 반도체 재료와 금속 사이의 쇼트키 계면에 의해 형성된 쇼트키 다이오드를 포함한다. 일부 실시예에서, 수동 회로는 제2 기판 내의 반도체 재료의 스트립에 의해 형성된 저항기를 포함한다. 일부 실시예에서, 수동 회로 내의 회로 요소는 반도체 재료의 하나 이상의 섹션에 의해 서로 전기적으로 결합된다. 일부 실시예에서, 수동 회로는, 미세 전자 기계 시스템(micro-electro-mechanical system)(MEMS)을 제조하는 데 이용되는 것과 유사한 하나 이상의 공정에 의해, 형성되고/되거나 능동 회로에 전기적으로 결합된다.
적어도 하나의 실시예에서, DTC 또는 콤 유형 캐패시터는 다른 접근법에서의 금속-절연체-금속(Metal-Insulator-Metal)(MIM) 및 금속-산화물-금속(Metal-Oxide-Metal)(MOM) 캐패시터와는 다른 집적형 캐패시터(integrated capacitor)이다. 적어도 하나의 실시예에서, 집적형 캐패시터는 다른 접근법에서의 MIM 및 MOM 캐패시터보다 더 높은 캐패시턴스(예컨대, 최대 500pF 레벨) 및 더 높은 항복 전압(예컨대, 100V 초과)을 갖는다. 적어도 하나의 실시예에서, 그러한 집적형 캐패시터의 더 높은 항복 전압 및 더 높은 캐패시턴스는 제1 기판 내의 능동 회로의 성능 및/또는 신뢰성을 향상시키기 위한 하나 이상의 수동 회로를 제2 기판에 제공하는 것을 가능하게 한다. 수동 회로의 예는 DC 전력 버퍼, 사전 신호 필터, 전압 클램핑 회로, 정전 방전(ESD) 회로, 정류기, 또는 전하 펌프를 포함하지만 이에 제한되지는 않는다. 적어도 하나의 실시예에서, 하나 이상의 쇼트키 다이오드를 제2 기판 내에 형성하게 되면, 쇼트키 다이오드를 높은 공정 온도를 이용한 CMOS 공정으로 제1 기판 내에 형성하는 경우에 잠재적으로 발생하는 금속 오염과 관련된 문제를 방지한다. 적어도 하나의 실시예에서, 수동 회로의 회로 요소는 낮은 공정 온도(예컨대, 400℃ 미만)에서 형성되어, 제1 기판 내의 능동 회로에 대한 부정적인 영향을 회피한다. 추가 특징 및/또는 이점은 본원에 기재된 바와 같은 다양한 실시예의 범위 내에 속한다.
도 1은 일부 실시예에 따른 반도체 디바이스(100)의 개략적인 단면도이다.
반도체 디바이스(100)는 제1 기판(110) 및 제2 기판(120)을 포함한다. 제1 기판(110)과 제2 기판(120) 각각은 서로 반대되는 제1 면과 제2 면을 가지며, 제2 기판(120)의 제2 면은 제1 기판(110)의 제1 면에 접합된다. 예를 들어, 제1 기판(110) 및 제2 기판(120)의 두께 방향(Z 축)을 따라, 제1 기판(110) 및 제2 기판(120)의 제1 면은 상부면이고, 제2 면은 하부면이다. 제2 기판(120)의 하부면은 제1 기판(110)의 상부면에 접합된다.
제1 기판(110)은 집적 회로(IC) 구조물(112), 및 IC 구조물(112)의 상부면 위의 패시베이션 층(114)을 포함한다. 일부 실시예에서, IC 구조물(112)은 반도체 디바이스(100)의 다양한 기능을 수행하도록 구성된 하나 이상의 능동 회로를 포함한다. IC 구조물(112)은 능동 회로를 외부 회로부에 전기적으로 결합하는 재배선 구조물을 더 포함한다. 하나 이상의 능동 회로를 형성하는 회로 요소 및 재배선 구조물을 포함하는 IC 구조물의 예가 도 2와 관련하여 설명된다. 일부 실시예에서, IC 구조물(112)은 CMOS 트랜지스터를 포함하는 능동 회로를 포함하고, CMOS 기판으로 지칭된다. 적어도 하나의 실시예에서, IC 구조물(112)은 능동 회로 없이, 재배선 구조물을 포함한다. 예를 들어, 능동 회로를 구비하지 않은 IC 구조물(112)은 인터포저이며, 이러한 인터포저는 제2 기판(120) 내의 수동 회로를 인터포저에 접합된 다른 칩의 능동 회로에 연결하도록 구성된다.
도 1에서, IC 구조물(112) 내의 재배선 구조물의 금속 층(115) 및 밀봉 링(117)이 도시되어 있는 반면, 나머지 재배선 구조물 및 임의의 능동 회로는 단순화를 위해 생략되어 있다. 금속 층(115)은 복수의 전도성 패턴(115-1 내지 115-6)을 포함하며, 재배선 구조물의 상단 또는 최상부의 금속 층이다. 이것은 일 예이며, 다른 구성은 다양한 실시예의 범위 내에 속한다. 적어도 하나의 실시예에서, 전도성 패턴(115-1 내지 115-6) 중 하나 이상은 재배선 구조물의 상단 금속 층과는 다른 금속 층에 속한다. 금속 층(115)은 본원에 설명된 바와 같이 제2 기판(120) 내의 하나 이상의 수동 회로의 하나 이상의 회로 요소에 전기적으로 결합된다. 도 1의 전도성 패턴(115-1 내지 115-6)의 수 및/또는 배열은 예시이다. 다른 구성은 다양한 실시예의 범위 내에 속한다.
IC 구조물(112)의 평면도(도시되지 않음)에서, 밀봉 링(117)은 IC 구조물(112)의 주변부를 따라 배열되고, IC 구조물(112)의 중간 또는 중앙 영역을 둘러싸고, 이러한 중간 또는 중앙 영역에는 나머지 재배선 구조물 및 임의의 능동 회로가 배열된다. 밀봉 링(117)은, 재배선 구조물의 다수의 금속 층 및 비아 층 내의 전도성 패턴 및 비아 구조물이 적층되어, 서로 물리적 및 전기적으로 결합된 타워 구조물을 갖는다. 적어도 하나의 실시예에서, 밀봉 링(117)은 접지 전압과 같은 기준 전압에 전기적으로 결합된다. 적어도 하나의 실시예에서, 밀봉 링(117)은 전기적으로 플로팅되어 있다. 설명된 구성의 밀봉 링(117)은 일 예이다. 다른 밀봉 링 구성은 다양한 실시예의 범위 내에 속한다.
패시베이션 층(114)은 금속 층(115) 위에 배열된다. 적어도 하나의 실시예에서, 패시베이션 층(114)은, 예를 들어, 융합 본딩(fusion bonding)에 의해, 제1 기판(110)을 제2 기판(120)에 접합하도록 구성된다. 패시베이션 층(114)의 예시적인 재료는 SiN, 산화물, 예를 들어, 실리콘 산화물, SiON, Al2O3 등을 포함하지만 이에 제한되지는 않는다. 일부 실시예에서, 패시베이션 층(114)은 SiN/Al2O3의 다중 스택을 포함한다. 적어도 하나의 실시예에서, 예를 들어, 제1 기판(110)이 제2 기판(120)에 융합 본딩 이외의 본딩 기법에 의해 본딩되는 경우, 패시베이션 층(114)은 생략되거나 다른 재료 층으로 대체된다.
제2 기판(120)은 반도체 층(122), 반도체 층(122) 아래의 하부 유전체 층(124), 및 반도체 층(122) 위의 상부 유전체 층(126)을 포함한다. 반도체 층(122)은 반도체 재료를 포함한다. 반도체 층(122)을 위한 예시적인 반도체 재료는 실리콘, N-도핑된 실리콘, P-도핑된 실리콘, GaN, 실리콘 게르마늄(SiGe), 갈륨 비소, 또는 다른 적합한 반도체 재료를 포함하지만 이에 제한되지는 않는다. 반도체 층(122)의 반도체 재료는 본원에 설명된 바와 같이 제2 기판(120) 내에서 적어도 부분적으로 하나 이상의 회로 요소를 형성한다.
하부 유전체 층(124)은 패시베이션층(114)과 반도체 층(122) 사이에 배열된다. 적어도 하나의 실시예에서, 하부 유전체 층(124)은, 패시베이션 층(114)과 함께, 융합 본딩에 의해 제1 기판(110)을 제2 기판(120)에 접합하도록 구성된다. 하부 유전체 층(124)의 예시적인 재료는 SiN, 산화물, 예를 들어, 실리콘 산화물, SiON, Al2O3 등을 포함하지만 이에 제한되지는 않는다. 적어도 하나의 실시예에서, 하부 유전체 층(124)은 생략되거나 상이한 재료 층으로 대체된다.
상부 유전체 층(126)은 반도체 층(122) 위에 있다. 상부 유전체 층(126)의 예시적인 재료는 산화물을 포함한다. 예를 들어, 상부 유전체 층(126)은 실리콘 온 절연체(silicon on insulator)(SOI) 기판의 제조 동안 형성된 열 산화물을 포함한다. 상부 유전체 층(126)의 다른 재료는 다양한 실시예의 범위 내에 속한다. 적어도 하나의 실시예에서, 상부 유전체 층(126)은 생략된다.
제2 기판(120) 내에는 밀봉 트렌치(127)가 형성된다. 도 1의 예시적인 구성에서, 밀봉 트렌치(127)는 제2 기판(120) 내로 에칭되어, 두께 방향을 따라 아래쪽으로, 상부 유전체 층(126) 및 반도체 층(122)을 관통하여, 하부 유전체 층(124)의 적어도 일부 두께 내로 연장된다. 제2 기판의(120)의 평면도(도시되지 않음)에서, 밀봉 링(127)은 제2 기판(120)의 주변부를 따라 배열되고, 제2 기판(120)의 중간 또는 중앙 영역을 둘러싸고, 이러한 중간 또는 중앙 영역에는 하나 이상의 수동 회로가 배열된다. 도 1의 예시적인 구성에서, 제2 기판(120) 내의 밀봉 트렌치(127)는 두께 방향을 따라 IC 구조물(112)의 밀봉 링(117)과 정렬된다. 다른 밀봉 링 구성은 다양한 실시예의 범위 내에 속한다.
하나 이상의 격리 트렌치(128-1 내지 128-5)가 제2 기판(120) 내에 형성되어, 제2 기판(120)의 인접한 회로 요소를 서로 격리시키고/시키거나 제2 기판(120) 상의 라우팅 및/또는 패드를 정의한다. 격리 트렌치(128-1 내지 128-5)는 제2 기판(120) 내로 에칭되어, 두께 방향을 따라 아래쪽으로, 상부 유전체 층(126) 및 반도체 층(122)을 관통하여, 하부 유전체 층(124)의 적어도 일부 두께 내로 연장된다. 격리 트렌치(128-1)는 밀봉 트렌치(127)보다 좁다. 도 1의 격리 트렌치(128-1 내지 128-5)의 수 및/또는 배열은 예시이다. 다른 구성은 다양한 실시예의 범위 내에 속한다.
패시베이션 층(129)은 제2 기판(120) 위에 퇴적되고, 밀봉 트렌치(127) 및 격리 트렌치(128-1 내지 128-5)의 측벽 및 하단을 라이닝한다. 도 1의 예시적인 구성에서, 패시베이션 층(129)은 밀봉 트렌치(127)의 측벽 및 하단을 라이닝하지만, 밀봉 트렌치(127)의 나머지는 충전되지 않은 채로 남겨둔다. 적어도 하나의 실시예에서, 밀봉 트렌치(127)는 패시베이션 층(129) 및/또는 추가 유전체 층에 의해 충전된다. 도 1의 예시적인 구성에서, 패시베이션 층(129)은 격리 트렌치(128-1 내지 128-5)의 측벽 및 하단을 라이닝하고, 또한 격리 트렌치(128-1 내지 128-5)를 충전한다. 적어도 하나의 실시예에서, 격리 트렌치(128-1 내지 128-5) 중 하나 이상은 충전되지 않은 채로 남겨지거나, 추가 유전체 층에 의해 충전된다. 패시베이션 층(129)의 예시적인 재료는 SiN, 산화물, 예를 들어, 실리콘 산화물, SiON 등을 포함하지만 이에 제한되지는 않는다.
전도성 피처는 제2 기판(120) 내에 또는 위에 형성된다. 도 1의 예시적인 구성에서, 전도성 피처는 컨택트 패드(131, 132), 컨택트 구조물(133 내지 137), 커넥터(138, 139), 및 전도성 관통 비아(141 내지 148)를 포함한다. 컨택트 패드(131, 132), 컨택트 구조물(133 내지 137), 및 커넥터(138, 139)는 때때로 집합적으로 금속 라우팅으로 지칭된다. 금속 라우팅은, 전도성 관통 비아(141 내지 148)를 통해 제1 기판(110) 내의 회로와 제2 기판(120) 내의 회로를 전기적으로 결합하고/하거나 제2 기판(120) 상의 다양한 회로 요소에 대한 라우팅을 제공하고/하거나 외부 연결 및/또는 장착을 위한 제2 기판(120)의 상단의 입/출력(IO) 패드를 형성하도록 구성된다. 외부 연결 및/또는 장착 기술의 예는 와이어 본딩, 범프, 통합 팬아웃(Integrated Fan-Out)(InFO), 웨이퍼 레벨 칩 스케일 패키징(Wafer-Level Chip-Scale Packaging)(WLCSP), 칩 온 웨이퍼 온 기판(chip-on-wafer-on-substrate)(CoWoS) 등을 포함하지만 이에 제한되지는 않는다. 적어도 하나의 실시예에서, 제2 기판, 예컨대, Si 기판 상의 컨택트 패드(131, 132)는 외부 연결 및/또는 장착을 위한 범프에 응력 버퍼(stress buffer)를 제공한다. 단순화를 위해, 모든 전도성 피처가 도 1에 넘버링되어 있지는 않다. 또한, 도 1의 전도성 피처 및/또는 전도성 피처로의/또는 전도성 피처로부터의 전기적 접속의 수 및/또는 배열은 예시이다. 다른 구성은 다양한 실시예의 범위 내에 속한다. 전도성 피처의 예시적인 재료는 Ti, TiN, AlCu, Ag, Au 등을 포함하지만 이에 제한되지는 않는다. 일부 실시예에서, 일부 전도성 피처는 서로 다른 전도성 재료를 포함한다.
컨택트 패드(131, 132) 및 커넥터(138, 139)는 상부 유전체 층(126) 위에 있고, 컨택트 구조물(133, 137)은 상부 유전체 층(126) 내에 매립된다. 컨택트 구조물(133 내지 137) 각각은 반도체 층(122)의 일부와 물리적 및 전기적으로 접촉하는 하부 부분, 및 커넥터 또는 컨택트 패드와 물리적 및 전기적으로 접촉하는 상부 부분을 갖는다. 전도성 관통 비아(141 내지 148)는 상부 유전체 층(126), 반도체 층(122), 및 하부 유전체 층(124)을 관통하게 연장되어, IC 구조물(112) 내의 재배선 구조물의 금속 층(115) 내의 해당 전도성 패턴과 물리적 및 전기적으로 접촉하게 된다. 커넥터(138, 139)는 컨택트 패드(131, 132), 컨택트 구조물(133 내지 137), 및 전도성 관통 비아(141 내지 148)를 서로 전기적으로 결합한다. 그 결과, IC 구조물(112) 내의 또는 다른 칩 내의 능동 회로는 IC 구조물(112)의 재배선 구조물, 전도성 관통 비아(141 내지 148), 커넥터(138, 139), 및 컨택트 구조물(133 내지 137)을 통해 제2 기판(120) 내의 하나 이상의 수동 회로의 회로 요소에 전기적으로 결합된다.
패시베이션 층(129)은 커넥터(138, 139) 위에 있고 이를 덮으면서, 컨택트 패드(131, 132)는 반도체 디바이스(100)의 다른 회로부 및/또는 외부 회로부와의 전기적 접속을 위해 노출된 채로 남겨둔다. 일부 실시예에서, 반도체 디바이스(100)는 반도체 디바이스(100)의 다른 회로부 및/또는 반도체 디바이스(100) 외부의 외부 회로부로 라우팅하기 위해 컨택트 패드(131, 132) 위의 하나 이상의 추가 금속 층 및 유전체 층을 더 포함한다.
도 1의 예시적인 구성에서, 전도성 관통 비아(141 내지 148)는 전도성 관통 비아(141 내지 148)의 측벽을 라이닝하는 유전체 층(149)에 의해 반도체 층(122)으로부터 전기적으로 격리된다. 적어도 하나의 실시예에서, 전도성 관통 비아(141 내지 148) 중 하나 이상은 반도체 층(122)으로부터 전기적으로 격리되지 않으며, 예컨대, 유전체 층(149) 또는 다른 유전체 라이닝은 전도성 관통 비아(141 내지 148) 중 하나 이상의 측벽에서 생략된다. 적어도 하나의 실시예에서, 유전체 층(149)은 상부 유전체 층(126)과, 패시베이션 층(129), 컨택트 패드(131, 132) 중 하나의 컨택트 패드, 또는 커넥터(138, 139) 중 하나의 커넥터 중 적어도 하나 사이에 존재한다. 유전체 층(149)의 예시적인 재료는 산화물, 예를 들어, 실리콘 산화물을 포함한다. 다른 유전체 재료가 다양한 실시예의 범위 내에 속한다.
제2 기판(120)은, 하나 이상의 수동 회로를 구성하고 IC 구조물(112) 내의 재배선 구조물의 금속 층(115)에 전기적으로 결합되는 하나 이상의 회로 요소를 포함한다. 적어도 하나의 실시예에서, 제2 기판(120)은 금속 층(115)에 전기적으로 결합된 적어도 하나의 회로 요소를 포함하며, 적어도 하나의 회로 요소는 반도체 재료 및 컨택트 구조물에 의해 구성된 쇼트키 다이오드, 반도체 재료의 적어도 하나의 전극을 갖는 캐패시터, 또는 반도체 재료의 저항기 중 적어도 하나를 포함한다. 도 1의 예시적인 구성에서, 제2 기판(120)의 회로 요소는 캐패시터(150, 151) 및 쇼트키 다이오드(160, 161)를 포함한다. 도 1의 회로 요소의 수 및/또는 유형 및/또는 회로 요소의 전기적 접속은 예시이다. 다른 구성은 다양한 실시예의 범위 내에 속한다.
캐패시터(150)는 콤 유형 캐패시터, 즉, 콤 구조를 갖는 캐패시터이며, 반도체 층(122)의 반도체 재료의 복수의 핑거를 포함한다. 복수의 핑거는 캐패시터(150)의 제1 전극을 구성하는 제1 핑거(152), 및 캐패시터(150)의 제2 전극을 구성하는 제2 핑거(153)를 포함한다. 제1 핑거(152)와 제2 핑거(153)는 서로 맞물려 있다. 유전체 재료의 개재 부분(154)은 인접한 제1 핑거(152)와 제2 핑거(153) 사이에 배열된다. 개재 부분(154)은 캐패시터(150)의 제1 전극과 제2 전극 사이의 유전체를 구성한다. 도 1의 예시적인 구성에서, 개재 부분(154)은 하부 유전체 층(124)의 유전체 재료를 포함하고, 하부 유전체 층(124)으로부터 두께 방향을 따라 상방으로, 반도체 층(122)을 관통하여 상부 유전체 층(126)의 적어도 일부의 두께 내로 연장된다. 개재 부분(154)의 다른 구성은 다양한 실시예의 범위 내에 속한다.
IC 구조물(112)의 금속 층(115)의 전도성 패턴(115-3)은 두께 방향을 따라 캐패시터(150)의 제1 핑거(152) 및 제2 핑거(153)와 중첩된다. 전도성 패턴(115-3)은 IC 구조물(112)로부터의 간섭, 노이즈, 및/또는 누화에 대한 캐패시터(150)를 위한 차폐물로서 구성된다. 적어도 하나의 실시예에서, 전도성 패턴(115-3)은 전력 공급 전압 또는 접지 전압과 같은 기준 전압에 전기적으로 결합된다. 적어도 하나의 실시예에서, 전도성 패턴(115-3)은 전기적으로 플로팅되어 있다. 적어도 하나의 실시예에서, 전도성 패턴(115-3)은 생략된다.
캐패시터(150)의 제1 전극을 구성하는 제1 핑거(152)는 반도체 층(122)의 부분(155)과 연속된다. 반도체 층(122)의 부분(155)은 컨택트 구조물(133)과의 오믹 컨택트를 형성하는 도핑된 영역(156)을 포함한다. 커넥터(138)는 IC 구조물(112)의 금속 층(115) 내의 전도성 패턴(115-2)에 전기적으로 결합되는 전도성 관통 비아(143)에 컨택트 구조물(133)을 전기적으로 결합한다. 그 결과, 캐패시터(150)의 제1 전극은 IC 구조물(112)에 전기적으로 결합된다. 오믹 컨택트는 컨택트 구조물(133)의 전도성 재료(예컨대, 금속)를 적절하게 선택하고/하거나 도핑된 영역(156)의 도핑을 제어함으로써 달성될 수 있다. 예를 들어, 도핑된 영역(156)은 반도체 층(122)의 부분(155)의 나머지와 상이한 농도의 붕소(B) 또는 인(P) 도펀트를 포함한다. 일부 실시예에서, 도핑된 영역(156)은 생략된다.
캐패시터(150)의 제2 전극을 구성하는 제2 핑거(153)는 반도체 층(122)의 부분(157)과 연속된다. 반도체 층(122)의 부분(157)은 컨택트 구조물(134)과의 오믹 컨택트를 형성하는 도핑된 영역(158)을 포함한다. 커넥터(넘버링되어 있지 않음)는 IC 구조물(112)의 금속 층(115) 내의 전도성 패턴(115-4)에 전기적으로 결합되는 전도성 관통 비아(144)에 컨택트 구조물(134)을 전기적으로 결합한다. 그 결과, 캐패시터(150)의 제2 전극은 IC 구조물(112)에 전기적으로 결합된다. 오믹 컨택트는, 예를 들어, 도핑된 영역(156)과 관련하여 설명된 바와 같이, 컨택트 구조물(134)의 전도성 재료(예를 들어, 금속)를 적절하게 선택하고/하거나 도핑된 영역(158)의 도핑을 제어함으로써 달성될 수 있다. 일부 실시예에서, 도핑된 영역(158)은 생략된다. 적어도 하나의 실시예에서, 캐패시터(150)로부터 IC 구조물(112)로의 설명된 접속 중 적어도 하나는 생략된다. 도 1의 예시적인 구성에서, 캐패시터(150)는 격리 트렌치(128-2, 128-3)에 의해 제2 기판(120) 내의 인접한 회로 요소로부터 전기적으로 격리된다. 적어도 하나의 실시예에서, 격리 트렌치(128-2, 128-3) 중 적어도 하나는 생략된다. 예시적인 콤 유형 캐패시터의 추가 세부 사항은 도 3a 내지 도 3c와 관련하여 설명된다.
적어도 하나의 실시예에서, 제2 기판(120) 내의 저항기는 도 1의 캐패시터(150)의 단면과 유사한 단면을 갖는다. 차이점은 이러한 저항기에서 제1 핑거(도 1의 제1 핑거(152)에 해당)와 제2 핑거(도 1의 제2 핑거(153)에 해당)가 반도체 층(122)의 반도체 재료의 연속 스트립을 형성하기 위해 서로 연속적이라는 점이다. 반도체 재료의 연속 스트립은 저항기를 구성한다. 적어도 하나의 실시예에서, 제2 기판(120) 내의 저항기 아래의 전도성 패턴(115-3)에 해당하는 차폐 전도성 패턴은 생략된다. 예시적인 저항기의 추가 세부 사항은 도 3d와 관련하여 설명된다.
캐패시터(152)는 평판 유형 캐패시터이다. 캐패시터(152)의 제1 전극은 반도체 층(122)의 부분(159)을 포함한다. 캐패시터(152)의 제2 전극은 IC 구조물(112)의 전도성 패턴(115-6)을 포함한다. 캐패시터(152)의 유전체는 반도체 층(122)의 부분(159)과 전도성 패턴(115-6) 사이의 패시베이션 층(114) 및 하부 유전체 층(124)의 부분들을 포함한다. 캐패시터(152)의 제1 전극을 구성하는 반도체 층(122)의 부분(159)은 도핑된 영역(156)과 유사한 도핑된 영역(넘버링되어 있지 않음)을 통해 컨택트 구조물(137)에 전기적으로 결합된다. 적어도 하나의 실시예에서, 도핑된 영역은 생략된다. 컨택트 구조물(137)은 전도성 관통 비아(147)에 의해 IC 구조물(112)의 전도성 패턴(115-5)에 전기적으로 결합된다. 캐패시터(152)의 제2 전극을 구성하는 전도성 패턴(115-6)은 전도성 관통 비아(148)에 의해 컨택트 패드(132)에 전기적으로 결합된다. 도 1의 예시적인 구성에서, 캐패시터(152)는 격리 트렌치(128-5)에 의해 제2 기판(120) 내의 인접한 회로 요소로부터 전기적으로 격리된다. 적어도 하나의 실시예에서, 격리 트렌치(128-5)는 생략된다.
쇼트키 다이오드(160)는 컨택트 구조물(136) 및 컨택트 구조물(136)과 접촉하는 반도체 층(122)의 부분(162)에 의해 구성된다. 반도체 층(122)의 부분(162)은 유전체 재료를 포함하는 격리 트렌치(164)에 의해 반도체 층(122)의 인접한 부분(163)으로부터 전기적으로 격리된다. 도 1의 예시적인 구성에서, 격리 트렌치(164)는 하부 유전체 층(124)의 유전체 재료를 포함하고, 하부 유전체 층(124)으로부터 두께 방향을 따라 상방으로, 반도체 층(122)을 관통하여 상부 유전체 층(126)의 적어도 일부의 두께 내로 연장된다. 격리 트렌치(164)의 다른 구성은 다양한 실시예의 범위 내에 속한다.
반도체 층(122)의 부분(162)은 컨택트 구조물(136)과의 쇼트키 컨택트를 형성하는 도핑된 영역(166)을 포함한다. 컨택트 구조물(136)은 격리 트렌치(164)를 가로질러 연장되는 커넥터(139)에 의해 전도성 관통 비아(146)에 전기적으로 결합된다. 전도성 관통 비아(146)는 IC 구조물(112)의 전도성 패턴(115-5)에 전기적으로 결합된다. 그 결과, 쇼트키 다이오드(160)의 제1 단자(예컨대, 애노드 또는 캐소드)는 IC 구조물(112)에 전기적으로 결합된다. 도핑된 영역(166)과 컨택트 구조물(136) 사이의 쇼트키 컨택트는 컨택트 구조물(136)의 전도성 재료(예컨대, 금속)를 적절하게 선택하고/하거나 도핑된 영역(166)의 도핑을 제어함으로써 달성될 수 있다. 예를 들어, 도핑된 영역(166)은 반도체 층(122)의 부분(162)의 나머지와 상이한 농도의 붕소(B) 또는 인(P) 도펀트를 포함한다. 일부 실시예에서, 도핑된 영역(166)은 생략된다.
반도체 층(122)의 부분(162)은 컨택트 구조물(135)과의 오믹 컨택트를 형성하는 도핑된 영역(168)을 더 포함한다. 커넥터(넘버링되어 있지 않음)는 IC 구조물(112)의 금속 층(115) 내의 전도성 패턴(115-4)에 전기적으로 결합되는 전도성 관통 비아(145)에 컨택트 구조물(135)을 전기적으로 결합한다. 그 결과, 쇼트키 다이오드(160)의 제2 단자(예컨대, 캐소드 또는 애노드)는 IC 구조물(112)에 전기적으로 결합된다. 도핑된 영역(168)과 컨택트 구조물(135) 사이의 오믹 컨택트는 도핑된 영역(156)과 컨택트 구조물(133) 사이의 오믹 컨택트와 관련하여 설명된 방식으로 달성될 수 있다. 일부 실시예에서, 도핑된 영역(168)은 생략된다. 적어도 하나의 실시예에서, 도핑된 영역(166)과 도핑된 영역(168)의 도펀트 및/또는 도핑 농도는 서로 상이하다. 적어도 하나의 실시예에서, 쇼트키 다이오드(160)로부터 IC 구조물(112)로의 설명된 접속 중 적어도 하나는 생략된다. 도 1의 예시적인 구성에서, 쇼트키 다이오드(160)는 격리 트렌치(128-3, 128-4)에 의해 제2 기판(120) 내의 인접한 회로 요소로부터 전기적으로 격리된다. 적어도 하나의 실시예에서, 격리 트렌치(128-3, 128-4) 중 적어도 하나는 생략된다.
매립된 캐비티(169)가 하부 유전체 층(124) 내에 형성되고, 두께 방향을 따라 도핑된 영역(166)과 컨택트 구조물(136) 사이에서 적어도 쇼트키 컨택트와 중첩된다. 도 1의 예시적인 구성에서, 매립된 캐비티(169)는 두께 방향을 따라 도핑된 영역(166) 및 도핑된 영역(168) 모두와 중첩된다. 일부 실시예에서, 매립된 캐비티(169)는 진공, 공기, 또는 가스를 포함한다. 일부 실시예에서, 하나 이상의 매립된 캐비티(169)가 반도체 층(122), 하부 유전체 층(124), 및 패시베이션 층(114) 중 하나 이상 내에 형성된다. 일부 실시예에서, 패시베이션 층(114) 및/또는 하부 유전체 층(124)은 완전히 또는 부분적으로 에칭되어 하나 이상의 매립된 캐비티(169)를 형성한다. 각각의 매립된 캐비티(169)의 예시적인 형상은 원형, 정사각형, 또는 임의의 다른 형상을 포함하지만 이에 제한되지는 않는다. 매립된 캐비티(169)는 동작 동안 IC 구조물(112)에 의해 생성된 열을 열적으로 차폐하거나 소산하도록 구성된다. 그 결과, 하나 이상의 실시예에서, 동작 동안 IC 구조물(112)에 의해 생성된 열이 열에 민감한 회로 요소인 쇼트키 다이오드(160)에 미칠 수 있는 부정적인 영향이 제거되거나 적어도 감소된다. 일부 실시예에서, 매립된 캐비티(169)는 생략된다.
쇼트키 다이오드(161)는 매립된 캐비티(169)에 해당하는 매립된 캐비티(170)가 패시베이션 층(114) 내에 형성된 것을 제외하고는 쇼트키 다이오드(160)와 유사하게 구성된다. 일부 실시예에서, 하나 이상의 매립된 캐비티(170)가 반도체 층(122), 하부 유전체 층(124), 및 패시베이션 층(114) 중 하나 이상 내에 형성된다. 적어도 하나의 실시예에서, 매립된 캐비티(170)는 생략된다. 예시적인 쇼트키 다이오드의 추가 세부 사항은 도 3e 내지 도 3f와 관련하여 설명된다.
도 1에서, 다양한 피처는 축척대로 도시되지는 않는다. 예를 들어, 제2 기판(120)은 하나 이상의 실시예에서 제1 기판(110)보다 얇다. 달리 명시되지 않는 한, 본원에 설명된 다양한 피처 및/또는 층의 두께는 Z 축을 따른다. 일부 실시예에서, 제1 기판(110)의 두께는 적어도 400㎛이다. 예를 들어, 제1 기판(110)의 두께는 400, 500, 725, 771, 또는 775㎛이다. 패시베이션 층(114)의 두께는 1000Å(0.1㎛) 내지 300000Å(30㎛)이다. 하부 유전체 층(124)의 두께는 0Å(하부 유전체 층(124)이 생략됨) 내지 10000Å(1㎛)이다. 반도체 층(122)의 두께는 1000Å(0.1㎛) 내지 500000Å(50㎛)이다. 상부 유전체 층(126)의 두께는 100Å(0.01㎛) 내지 100000Å(10㎛)이다. 상부 유전체 층(126) 위의 컨택트 패드 및 커넥터와 같은 금속 층의 두께는 500Å(0.05㎛) 내지 30000Å(3㎛)이다. 추가 금속 층은 유사한 두께를 갖는다. 패시베이션 층(129)의 두께는 500Å(0.05㎛) 내지 20000Å(2㎛)이다. 추가 패시베이션 층은 유사한 두께를 갖는다. 매립된 캐비티(169)의 두께는 500Å(0.05㎛) 내지 500000Å(50㎛)이다. 다양한 도핑된 영역(156, 158, 166, 168)을 포함하는 도핑된 층의 두께는 0Å(도핑된 영역은 생략됨) 내지 500000Å(50㎛)이다. 도 3f에 도시된 예에서, 이러한 도핑된 층의 두께는 d3으로 지정된다. 설명된 구성의 반도체 디바이스(100)는 예시이다. 다른 구성은 다양한 실시예의 범위 내에 속한다.
도 2는 일부 실시예에 따른 반도체 디바이스(200)의 일부의 개략적인 단면도이다. 일부 실시예에서, 반도체 디바이스(200)는 도 1 내의 IC 구조물(112)에 해당한다.
일부 실시예에서, 반도체 디바이스(200)는 하나 이상의 능동 회로를 포함한다. 예시적인 능동 회로는 인버터, 가산기, 승산기, 로직 게이트, 위상 고정 루프(PLL), 플립플롭, 멀티플렉서, 메모리 셀 등을 포함하지만 이에 제한되지는 않는다. 로직 게이트의 예는 AND, OR, NAND, NOR, XOR, INV, AND-OR-Invert(AOI), OR-AND-Invert(OAI), MUX, 플립플롭, BUFF, 래치, 지연, 클록 셀 등을 포함하지만 이에 제한되지는 않는다. 일부 실시예에서, 능동 회로를 형성하는 회로 요소는 트랜지스터와 다이오드를 포함하지만 이에 제한되지는 않는다. 트랜지스터의 예는 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET), 상보형 금속 산화물 반도체(CMOS) 트랜지스터, 바이폴라 접합 트랜지스터(BJT), 고전압 트랜지스터, 고주파수 트랜지스터, p 채널 및/또는 n 채널 전계 효과 트랜지스터(PFET/NFET), FinFET, 소스/드레인이 융기된 평면 MOS 트랜지스터 등을 포함하지만 이에 제한되지는 않는다. 적어도 하나의 실시예에서, 하나 이상의 능동 회로는 캐패시터, 인덕터, 퓨즈, 저항기 등을 포함하지만 이에 제한되지는 않는 회로 요소를 더 포함한다. 일부 실시예에서, 능동 회로는 반도체 디바이스(200)의 다양한 기능을 수행하도록 전기적으로 결합된다. 그 결과, 반도체 디바이스(200)는 메모리, 메모리 제어 로직, 통신 인터페이스, 애플리케이션 프로그래밍 인터페이스(API), 아날로그-디지털(A/D) 변환기, 무선 주파수 튜너, 디지털 신호 프로세서(DSP), 그래픽 처리 유닛(GPU), 산술 로직 유닛(ALU), 부동 소수점 유닛(FPU), 중앙 처리 유닛(CPU) 등 중의 하나 이상으로서 구성된다.
도 2에 도시된 바와 같이, 반도체 디바이스(200)는 기판(252)을 포함하며, 이러한 기판(252) 위에는 회로 요소와 상호 접속 구조물이 형성된다. 기판(252)은 적어도 하나의 실시예에서, 실리콘, 실리콘 게르마늄(SiGe), 갈륨 비소, 또는 다른 적합한 반도체 또는 유전체 재료를 포함한다. 일부 실시예에서, 기판(252)은 P-도핑된 기판이다. 일부 실시예에서, 기판(252)은 N-도핑된 기판이다. 일부 실시예에서, 기판(252)은 IC가 제조되는 반도체 재료(예컨대, 다이아몬드, 사파이어, 알루미늄 산화물(Al2O3) 등)와는 다른 강성 결정질 재료이다.
반도체 디바이스(200)는 n-채널 금속 산화물 반도체(NMOS) 활성 영역 및/또는 p-채널 금속 산화물 반도체(PMOS) 활성 영역을 상응하게 형성하기 위해 기판(252)에 첨가되는 N-타입 및/또는 P-타입 도펀트를 더 포함한다. NMOS 활성 영역 및 PMOS 활성 영역은 반도체 디바이스(200)의 능동 회로 내의 다양한 트랜지스터의 소스/드레인(254)이 형성되는 활성 영역을 형성한다. 소스/드레인(들)은 문맥에 따라 개별적으로 또는 집합적으로, 소스 또는 드레인을 지칭할 수 있다. 일부 실시예에서, 격리 구조물은 인접한 활성 영역 사이에 형성된다. 단순화를 위해, 도 2에서는 격리 구조물이 생략되어 있다.
반도체 디바이스(200)는 활성 영역 위의 다양한 게이트 구조물을 더 포함한다. 예를 들어, 게이트 구조물은 트랜지스터의 게이트 전극(255), 및 기판(252)의 활성 영역 위의 해당 게이트 유전체(256)를 포함한다. 하나 이상의 층을 포함하는 게이트 유전체(256)의 예시적인 재료는 HfO2, ZrO2 등을 포함한다. 게이트 전극(255)의 예시적인 재료는 폴리실리콘, 금속 등을 포함한다. 적어도 하나의 실시예에서, 하나 이상의 게이트 구조물은 더미 게이트이고, 유전체 재료를 포함한다.
반도체 디바이스(200)는 트랜지스터의 하부의 소스/드레인을 다른 회로 요소에 전기적으로 결합하기 위해 다양한 트랜지스터의 소스/드레인 위의 컨택트 구조물(257)을 더 포함한다. 컨택트 구조물(257)의 예시적인 재료는 하나 이상의 금속을 포함한다.
반도체 디바이스(200)는, 컨택트 구조물 및 게이트 구조물 위에서 이와 상응하게 전기적으로 접촉하는 비아-디바이스(via-to-device)(VD) 비아 및 비아-게이트(VG) 비아를 더 포함한다. 예를 들어, 도 2에 도시된 바와 같이, VG 비아(258)는 게이트 구조물 중 하나의 게이트 전극(255) 위에서 그와 전기적으로 접촉하고, VD 비아(259)는 컨택트 구조물(257) 중 하나 위에서 그와 전기적으로 접촉한다. VD 및 VG 비아의 예시적인 재료는 하나 이상의 금속을 포함한다.
반도체 디바이스(200)는 재배선 구조물(260)을 더 포함하고, 이러한 재배선 구조물(260)은 VD 및 VG 비아 위에 있고, VD 및 VG 비아 위에 순차적이고 교번적으로 배열된 복수의 금속 층 및 비아 층을 포함한다. VD 및 VG 비아 바로 위에 있고 이와 전기적으로 접촉하는 최하부의 금속 층은 금속-0(metal-zero)(M0) 층이다. M0 층 바로 위의 다음 금속 층은 금속-1(M1) 층 등이 된다. 비아 층 Vn은 Mn 층과 Mn+1 층 사이에 배열되어, 이들을 전기적으로 결합하며, 여기서 n은 0 이상의 정수이다. 예를 들어, 비아-제로(V0) 층은 M0 층과 M1 층 사이에 배열되어 이들을 전기적으로 결합하는 최하부 비아 층이다. 다른 비아 층은 V1, V2 등이다. 재배선 구조물(260)은 금속 층 및 비아 층이 매립되는 다양한 층간 유전체(ILD) 층(도시되지 않거나 넘버링되지 않음)을 더 포함한다. 재배선 구조물(260)의 금속 층 및 비아 층은 반도체 디바이스(200)의 다양한 요소 또는 회로를 서로 전기적으로 결합하고/하거나 외부 회로부와 전기적으로 결합하도록 구성된다. 도 2의 예시적인 구성에서, M0 층은 VG 비아(258) 및 VD 비아(259) 위에서 이와 상응하게 전기적으로 접촉하는 M0 전도성 패턴(261, 262)을 포함하고, V0 층은 M0 전도성 패턴(261, 262) 위에서 이와 상응하게 전기적으로 접촉하는 V0 비아(263, 264)를 포함하고, M1 층은 V0 비아(263, 264) 위에서 이와 상응하게 전기적으로 접촉하는 M1 전도성 패턴(265, 266)을 포함한다. 단순화를 위해, M1 층 위의 금속 층 및 비아 층은 도 2에서 생략된다. 일부 실시예에서, 재배선 구조물(260)은 도 1과 관련하여 설명된 IC 구조물(112) 내의 재배선 구조물에 해당한다. 예를 들어, 재배선 구조물(260)의 상단 금속 층(도시되지 않음)은 금속 층(115)에 해당한다.
도 3a 내지 도 3c는 일부 실시예에 따른 반도체 디바이스 내의 캐패시터(300)에 대한 상응하는 개략적인 평면도, 개략적인 단면도, 및 개략적인 사시도이다. 도 3b 내의 영역 I 및 II는 도 3a 내의 I-I 및 II-II 라인을 따라 취한 상응하는 단면도이다. 일부 실시예에서, 캐패시터(300)는 수동 회로를 포함하는 제2 기판 내의 캐패시터(150)에 해당한다. 도 1 내의 해당 컴포넌트를 갖는 도 3a 내지 도 3c의 컴포넌트는 200만큼 증가된 도 1의 참조 번호로 지정된다.
도 3a에서, 캐패시터(300)는 반도체 층(322)(도 3b)의 반도체 재료의 복수의 핑거를 포함한다. 복수의 핑거는 캐패시터(300)의 제1 전극을 구성하는 제1 핑거(352), 및 캐패시터(300)의 제2 전극을 구성하는 제2 핑거(353)를 포함한다. 제1 핑거(352)와 제2 핑거(353)는 서로 맞물려 있다. 캐패시터(300) 내의 예시된 핑거(352, 353)의 수는 일 예이다. 다른 핑거의 수는 다양한 실시예의 범위 내에 속한다. 적어도 하나의 실시예에서, 캐패시터(300)는 적어도 하나의 제1 핑거(352) 및 적어도 하나의 제2 핑거(353)를 포함한다. 유전체 재료의 부분(354)은 인접한 제1 핑거(352)와 제2 핑거(353) 사이에 배열되고, 또한 핑거(352, 353)를 둘러싼다. 즉, 핑거(352, 353)는 유전체 재료 내에 매립된다. 일부 실시예에서, 부분(354)은 하부 유전체 층(324)(도 3b)의 유전체 재료를 포함한다.
캐패시터(300)의 제1 전극을 구성하는 제1 핑거(352)는 반도체 층(322)의 반도체 재료의 부분(355)과 연속적이다. 반도체 층(322)의 부분(355)은 전도성 관통 비아(343)에 전기적으로 결합된 컨택트 구조물(333)과의 오믹 컨택트를 형성하는 도핑된 영역(356)(도 3b)을 포함한다. 도 3b에 도시된 바와 같이, 전도성 관통 비아(343)는 상부 유전체 층(326), 반도체 층(322), 하부 유전체 층(324), 패시베이션 층(314)을 관통하여, IC 구조물(312)의 전도성 패턴(315-2)에 전기적으로 결합된다. 컨택트 패드(304)는 반도체 재료의 부분(355) 위에 있고 이와 접촉한다. 패시베이션 층(329)은 컨택트 패드(304) 및 컨택트 구조물(333) 위에 있다. 도 3a의 예시적인 구성에서, 컨택트 패드(304)는 컨택트 구조물(333) 및 전도성 관통 비아(343)로부터 물리적으로 격리된다. 도 3b의 예시적인 구성에서, 컨택트 패드(304)는 컨택트 구조물(333)에 연속적이다. 컨택트 패드(304)는 수동 회로를 포함하는 동일한 제2 기판 내의 다른 회로 요소로부터 또는 외부 회로부로부터 캐패시터(300)의 제1 전극으로의 전기적 접속을 제공한다. 전도성 관통 비아(343)는 캐패시터(300)의 제1 전극으로부터 IC 구조물(312)로의 전기적 접속을 제공한다. 적어도 하나의 실시예에서, 컨택트 패드(304) 또는 전도성 관통 비아(343) 중 적어도 하나는 생략된다.
캐패시터(300)의 제2 전극을 구성하는 제2 핑거(353)는 반도체 층(322)의 반도체 재료의 부분(357)과 연속적이다. 컨택트 구조물(334), 전도성 관통 비아(344) 및 컨택트 패드(305)는 반도체 재료의 부분(357) 위에 또는 이를 관통하여 형성된다. 일부 실시예에서, 컨택트 구조물(334), 전도성 관통 비아(344), 및 컨택트 패드(305)는 컨택트 구조물(333), 전도성 관통 비아(343), 및 컨택트 패드(304)와 유사하게 구성된다. 도 3b에서, IC 구조물(312)의 전도성 패턴(315-3)은 두께 방향을 따라 캐패시터(300)의 제1 핑거(352) 및 제2 핑거(353)와 중첩하고, IC 구조물(312)로부터의 간섭, 노이즈, 및/또는 누화에 대한 캐패시터(300)를 위한 차폐물로서 구성된다.
캐패시턴스 및 항복 전압은 반도체 디바이스 설계자에 의해 고려되는 캐패시터(300)의 파라미터이다. 캐패시터(300)의 캐패시턴스 및/또는 항복 전압은 캐패시터(300)를 형성하는 반도체 재료 및 유전체 재료의 전기적 특성, 반도체의 층(322)의 두께(d1)(도 3b), 인접한 제1 및 제2 핑거(352, 353) 사이의 간격(s)(도 3a), 캐패시터(300) 내의 핑거(352, 353)의 수, 각 핑거의 폭(w1) 및 길이(l1)(도 3a) 등을 포함하지만 이에 제한되지는 않는 다양한 다른 파라미터에 기반하여 커스텀화될 수 있다. 적어도 하나의 실시예에서, 다른 접근법에서의 MIM 및/또는 MOM 캐패시터보다 더 높은 캐패시턴스(예컨대, 최대 500pF 수준) 및 더 높은 항복 전압(예컨대, 100V 초과)을 갖는, 도 1, 도 3a 내지 도 3c와 관련하여 설명된 바와 같은, 콤 유형 캐패시터를 제공하는 것이 가능하다. 이것은 높은 캐패시턴스와 높은 항복 전압을 동시에 달성하기 어려운 다른 접근법에 비해 이점이 된다. 또한, 다른 접근법에서의 MIM 및/또는 MOM 캐패시터는 높은 캐패시턴스가 필요할 때 큰 칩 면적을 필요로 한다. 다른 접근법에서는 또한 노이즈가 보드 상의 전력 공급 장치에 연결되고 MIM 및/또는 MOM 캐패시터를 사용하는 하나 이상의 수동 회로의 아날로그 출력에 영향을 미칠 가능성도 또한 존재한다. 이에 비해, 적어도 하나의 실시예에서는, 본원에 설명된 바와 같은 하나 이상의 파라미터를 변화시킴으로써 큰 칩 면적을 요구하지 않고 높은 캐패시턴스를 제공하는 것이 가능하다. 일부 실시예에서, 캐패시터 및/또는 이러한 캐패시터를 포함하는 수동 회로에 대한 노이즈 커플링(noise coupling)은 본원에 설명된 바와 같이 차폐 전도성 패턴에 의해 효과적으로 방지되거나 적어도 감소된다. 일부 실시예에서, 차폐 전도성 패턴의 재료는 Ti, Al, TiN 등 중 적어도 하나를 포함한다.
도 3d는 일부 실시예에 따른 반도체 디바이스 내의 저항기(370)에 대한 개략적인 평면도이다. 일부 실시예에서, 저항기(370)는 캐패시터(300)로서 수동 회로를 포함하는 동일한 제2 기판 내에 포함된다. 일 예에서, 저항기(370)는 도 1과 관련하여 설명된 제2 기판(120) 내에 포함된다. 도 3d의 III-III 라인에 따른 단면도는 도 3b의 단면도와 유사하다.
저항기(370)는 반도체 층(322)의 반도체 재료의 연속 스트립(371)을 포함한다. 도 3d 내의 이러한 스트립(371)은 구불구불하거나 지그재그 형상을 갖는다. 이는 일 예이며, 다른 형상은 다양한 실시예의 범위 내에 속한다. 스트립(371)의 대향 단부는 반도체 재료의 제1 부분(372) 및 제2 부분(373)에 상응하게 연속적이다. 저항기(370)의 저항은 반도체 재료의 전기적 특성, 반도체 층(322)의 두께(d1)(도 3b), 스트립(371)의 폭(w2), 및 제1 부분(372)과 제2 부분(373) 사이의 스트립(371)의 길이 등을 포함하지만 이에 제한되지는 않는 다양한 파라미터에 기반하여 커스텀화될 수 있다.
컨택트 구조물(374), 전도성 관통 비아(375), 및 컨택트 패드(376)는 반도체 재료의 제1 부분(372) 위에 또는 이를 관통하여 형성된다. 컨택트 구조물(377), 전도성 관통 비아(378), 및 컨택트 패드(379)는 반도체 재료의 제2 부분(373) 위에 또는 이를 관통하여 형성된다. 일부 실시예에서, 컨택트 구조물(374, 377), 전도성 관통 비아(375, 378), 및 컨택트 패드(376, 379) 중 하나 이상은 컨택트 구조물(333), 전도성 관통 비아(343), 및 컨택트 패드(304)와 상응하게 유사하게 구성된다. 스트립(371), 반도체 재료의 제1 부분(372) 및 제2 부분(373)은 유전체 재료의 부분(380), 예컨대, 하부 유전체 층(324)의 유전체 재료에 의해 둘러싸이거나 이러한 재료 내에 매립된다.
도 3e 내지 도 3f는 일부 실시예에 따른 쇼트키 다이오드(360)에 대한 상응하는 개략적인 평면도 및 개략적인 단면도이다. 도 3f는 도 3e의 IV-IV 라인을 따라 취한 단면도이다. 일부 실시예에서 쇼트키 다이오드(360)는 쇼트키 다이오드(160, 161) 중 하나 이상에 대응한다. 적어도 하나의 실시예에서, 쇼트키 다이오드(360)는 캐패시터(300) 및/또는 저항기(370)로서 수동 회로를 포함하는 동일한 제2 기판 내에 포함된다. 도 1 내의 해당 컴포넌트를 갖는 도 3e 내지 도 3f의 컴포넌트는 200만큼 증가된 도 1의 참조 번호로 지정된다.
쇼트키 다이오드(360)는 컨택트 구조물(336) 및 컨택트 구조물(336)과 접촉하는 반도체 층(322)의 부분(362)에 의해 구성된다. 반도체 층(322)의 부분(362)은 유전체 재료를 포함하는 격리 트렌치(364)에 의해 반도체 층(322)의 인접한 부분(363)으로부터 전기적으로 격리된다. 도 3e 내지 도 3f의 예시적인 구성에서, 격리 트렌치(364)는 하부 유전체 층(324)의 유전체 재료를 포함한다. 하부 유전체 층(324)의 유전체 재료의 부분(384)은 반도체 재료의 부분(362, 363)을 둘러싼다. 즉, 반도체 재료의 부분(362, 363)은 유전체 재료 내에 매립된다. 격리 트렌치(328-4)는 반도체 층(322)의 부분(363)을 반도체 층(322)의 다른 부분으로부터 전기적으로 격리한다. 반도체 층(322)의 부분(362)은 컨택트 구조물(336)과의 쇼트키 컨택트를 형성하는 도핑된 영역(366)(도 3f)을 포함한다. 컨택트 구조물(336)은 격리 트렌치(364)를 가로질러 연장되는 커넥터(339)에 의해 전도성 관통 비아(346)에 전기적으로 결합된다. 전도성 관통 비아(346)는 IC 구조물(312)의 전도성 패턴(315-5)에 전기적으로 결합된다. 그 결과, 쇼트키 다이오드(360)의 제1 단자(예컨대, 애노드 또는 캐소드)는 IC 구조물(312)에 전기적으로 결합된다. 컨택트 패드(385)는 반도체 재료의 부분(362) 위에 있고 이와 접촉한다. 도 3e의 예시적인 구성에서, 컨택트 패드(385)는 컨택트 구조물(335) 및 전도성 관통 비아(345)로부터 물리적으로 격리된다. 도 3f의 예시적인 구성에서, 컨택트 패드(385)는 컨택트 구조물(335)에 연속적이다. 컨택트 패드(385)는 수동 회로를 포함하는 동일한 제2 기판 내의 다른 회로 요소로부터 또는 외부 회로부로부터 쇼트키 다이오드(360)로의 전기적 접속을 제공한다. 전도성 관통 비아(343)는 쇼트키 다이오드(360)로부터 IC 구조물(312)로의 전기적 접속을 제공한다. 적어도 하나의 실시예에서, 컨택트 패드(385) 또는 전도성 관통 비아(343) 중 적어도 하나는 생략된다. 반도체 층(322)의 부분(362)은 컨택트 구조물(335)과의 오믹 컨택트를 형성하는 도핑된 영역(368)을 더 포함한다. 커넥터(넘버링되어 있지 않음)는 IC 구조물(312) 내의 전도성 패턴(315-4)에 전기적으로 결합되는 전도성 관통 비아(345)에 컨택트 구조물(335)을 전기적으로 결합한다. 그 결과, 쇼트키 다이오드(360)의 제2 단자(예컨대, 캐소드 또는 애노드)는 IC 구조물(312)에 전기적으로 결합된다. 적어도 하나의 실시예에서, 쇼트키 다이오드(360)로부터 IC 구조물(312)로의 설명된 접속 중 적어도 하나는 생략된다.
도 3g는 일부 실시예에 따른 반도체 디바이스 내의 캐패시터(390)에 대한 개략적인 단면도이다. 일부 실시예에서, 캐패시터(390)는 수동 회로를 포함하는 제2 기판 내에 포함된다. 적어도 하나의 실시예에서, 캐패시터(390)는 캐패시터(300) 및/또는 저항기(370) 및/또는 쇼트키 다이오드(360)로서 수동 회로를 포함하는 동일한 제2 기판 내에 포함된다. 적어도 하나의 실시예에서, 캐패시터(390)는 캐패시터(150, 151) 중 적어도 하나 대신에 또는 이에 더하여 반도체 디바이스(100) 내에 포함된다. 도 1 내의 해당 컴포넌트를 갖는 도 3g의 컴포넌트는 200만큼 증가된 도 1의 참조 번호로 지정된다. 단순화를 위해, 패시베이션 층(314)은 도 3g에서 생략된다.
도 3g의 예시적인 구성에서, 캐패시터(390)는 3차원(3D) 금속-절연체-금속(MIM) 또는 금속-산화물-금속(MOM) 캐패시터이다. 캐패시터(390)는 제1 전극(391)(이는 하단 또는 하부 전극으로도 지칭됨), 제2 전극(392)(이는 상단 또는 상부 전극으로도 지칭됨), 및 제1 전극(391)과 제2 전극(392) 사이에 끼워진 절연 재료 또는 유전체 재료(393)를 포함한다. 제1 전극(391), 유전체 재료(393) 및 제2 전극(392)은 하나 이상의 트렌치(394)의 측벽 및 하단 위에 순차적으로 퇴적된다. 하나 이상의 트렌치(394)는 에칭 공정에 의해 형성되고, 두께 방향을 따라 하방으로 상부 유전체 층(326)을 관통하여 반도체 층(322) 내로 연장된다. 일부 실시예에서, 하나 이상의 트렌치(394)는 반도체 층(322)을 관통하여 하부 유전체 층(324) 내로 연장된다. 제1 전극(391)과 제2 전극(392) 중 하나 이상의 예시적인 재료는 Al, Ti, TiN, TaN, Co, Ag, Au, Cu, Ni, Cr, Hf, Ru, W, Pt 등을 포함하지만 이에 제한되지는 않는다. 유전체 재료(393)의 예시적인 재료는 HfO2, Hf1-xZrxO2, ZrO2, TiO2, NiO, TaOx, Cu2O, Nb2O5, Al2O3 등을 포함하지만 이에 제한되지는 않는다.
제1 전극(391), 유전체 재료(393), 및 제2 전극(392) 각각은 하나 이상의 트렌치(394)의 측벽 및 하단 위로 연속적으로 연장된다. 제1 전극(391)의 부분(395)은 컨택트 패드(387)에 전기적으로 결합된다. 컨택트 패드(387)는 전도성 관통 비아(347)의 상부 단부 위에 있고 이와 전기적으로 접촉한다. 전도성 관통 비아(347)의 하부 단부는 IC 구조물(312)의 전도성 패턴(315-7) 위에 있고 이와 전기적으로 접촉한다. 전도성 관통 비아(347)는 본원에 설명된 바와 같이, 전도성 관통 비아(347)의 측벽을 라이닝하는 유전체 층(넘버링되어 있지 않음)에 의해 반도체 층(322)으로부터 전기적으로 격리된다. 제1 전극(391)의 부분(395)은 유전체 재료(393)의 해당 부분(397)에 의해 제2 전극(392)의 인접한 부분(396)으로부터 전기적으로 격리된다. 제1 전극(391)의 대향 단부(넘버링되어 있지 않음)는 유전체 재료(393)의 해당 부분(399)에 의해 제2 전극(392)의 인접한 부분(398)으로부터 전기적으로 격리된다. 제2 전극(392)의 부분(398)은 컨택트 패드(388)에 전기적으로 결합된다. 컨택트 패드(388)는 전도성 관통 비아(348)의 상부 단부 위에 있고 이와 전기적으로 접촉한다. 전도성 관통 비아(348)의 하부 단부는 IC 구조물(312)의 전도성 패턴(315-8) 위에 있고 이와 전기적으로 접촉한다. 전도성 관통 비아(348)는 본원에 설명된 바와 같이, 전도성 관통 비아(348)의 측벽을 라이닝하는 유전체 층(넘버링되어 있지 않음)에 의해 반도체 층(322)으로부터 전기적으로 격리된다. 전도성 패드(387 및 388)는 IC 구조물(312)로부터 캐패시터(390)의 제1 전극(391) 및 제2 전극(392)으로 상응하게 전기적 접속을 제공한다. IC 구조물(312) 및/또는 수동 회로를 포함하는 제2 기판 내의 다른 회로 요소에 대한 캐패시터(390)의 다른 전기적 접속은 다양한 실시예의 범위 내에 속한다.
일부 실시예에서, 하나 이상의 트렌치(394)는, 평면도(도시되지 않음)에서, 예를 들어, 도 3a와 관련하여 설명된 바와 같이 콤 유형 구조물을 갖는다. 적어도 하나의 실시예에서, 하나 이상의 트렌치(394)는, 평면도(도시되지 않음)에서, 동심원을 포함한다. 평면도에서 하나 이상의 트렌치(394)의 다른 형상은 다양한 실시예의 범위 내에 속한다. 도 3g의 예시적인 구성에서, 하나 이상의 트렌치(394)는 Z 축 또는 IC 구조물(312)의 두께 방향을 따라 실질적으로 수직인 측벽을 갖는다. 적어도 하나의 실시예에서, 하나 이상의 트렌치(394)는 Z 축에 대해 비스듬한 측벽 및 하나 이상의 트렌치(394)의 하단을 향해 하방으로 감소하는 트렌치 폭을 갖는 테이퍼진 프로파일(도시되지 않음)을 갖는다. 일부 실시예에서, 그러한 테이퍼진 프로파일은 하나 이상의 트렌치(394)의 하단 및 측벽 위에 제1 전극(391), 유전체 재료(393), 제2 전극(392)에 해당하는 다중 연속 층을 순차적으로 퇴적하기 위한 충분한 공간을 제공한다. 예시적인 구성에서, 도 3g의 수평 방향으로의 트렌치(394)의 트렌치 폭은 약 5㎛이고, 도 3g의 수평 방향으로 인접한 트렌치(394) 사이의 피치(예컨대, 중심간 거리)는 약 10㎛이다. 하나 이상의 트렌치(394)의 다른 구성은 다양한 실시예의 범위 내에 속한다.
다른 접근법에서, MIM 또는 MOM 캐패시터는 평평한 표면 상에 퇴적된 여러 재료 층을 포함한다. 그 결과, 다른 접근법에 따른 MIM 또는 MOM 캐패시터의 캐패시턴스는 평평한 표면의 면적에 의해 제한된다. 이에 비해, 하나 이상의 실시예에 따르면, 캐패시터(390)와 같은 MIM 또는 MOM 캐패시터는 하나 이상의 트렌치(394)의 측벽 및 하단 위에 순차적으로 퇴적된 제1 전극(391), 유전체 재료(393), 제2 전극(392)에 해당하는 다중 층을 갖는 3D 구조물이다. 하나 이상의 트렌치(394)의 측벽에 해당하는 추가 면적은 3D 캐패시터(390)의 캐패시턴스를 증가시키며, 이는 본원에 설명된 바와 같은 하나 이상의 이점, 예컨대, 큰 칩 면적을 요구하지 않고 높은 캐패시턴스를 제공한다.
일부 실시예에서, 능동 회로를 갖는 제1 기판 상의 제2 기판 내에 하나 이상의 캐패시터, 저항기, 또는 쇼트키 다이오드를 제공하게 되면, 제1 기판 내의 능동 회로의 성능 및/또는 신뢰성을 지원 및/또는 향상시키는 하나 이상의 수동 회로를 제공하는 것이 가능하다. 수동 회로의 예는 DC 전력 버퍼, 사전 신호 필터, 전압 클램핑 회로, 정전 방전(ESD) 회로, 정류기, 또는 전하 펌프를 포함하지만 이에 제한되지는 않는다.
도 4a 및 도 4b는 일부 실시예에 따른 정전 방전(ESD) 회로(400)에 대한 상응하는 회로도 및 개략적인 평면도이다.
도 4a에서, ESD 회로(400)는 캐패시터(C1), 쇼트키 다이오드(D1), 및 저항기(R1)를 포함한다. 캐패시터(C1)는 접지 전압(GND)을 갖는 노드(N1)와 전력 공급 전압(Vcc)을 갖는 노드(N2) 사이에 전기적으로 결합된다. 쇼트키 다이오드(D1)와 저항기(R1)은 노드(N3)와 노드(N4) 사이에 직렬로 연결된다. 노드(N3, N4)는 노드(N1, N2)에 상응하게 연결된다. 적어도 하나의 실시예에서, 전압(Vcc 및 GND)은 외부 전력 장치로부터 노드(N2, N1)에 공급되는 반면, 버퍼링된 전압(Vcc)은 ESD 회로(400)에 의해 노드(N4, N3)를 통해 IC 디바이스의 능동 회로에 공급된다.
도 4b에서, ESD 회로(400)는 반도체 디바이스(100)에 해당하는 반도체 디바이스에 구현된다. 일부 실시예에서, ESD 회로(400)는 제2 기판(120)에 해당하는 제2 기판 내에 형성되고, 제1 기판(110)에 해당하는 제1 기판에 버퍼링된 전압(Vcc)을 제공하도록 구성된다. ESD 회로(400)는 제1 부분(401), 제2 부분(402), 및 제3 부분(403)을 갖는 반도체 재료를 포함한다. 반도체 재료는 제1 부분(401)에 대해 연속적인 제1 핑거(404), 제2 부분(402)에 대해 연속적인 제2 핑거(405), 및 제1 부분(401)과 제3 부분(403) 사이에서 연장되고 이들 모두에 대해 연속적인 스트립(406)을 더 포함한다. 제3 부분(403)은 격리 트렌치(407)에 의해 제2 부분(402)으로부터 격리되고 이격된다. 제1 부분(401), 제2 부분(402), 제3 부분(403), 제1 핑거(404), 제2 핑거(405), 및 스트립(406) 모두는 유전체 재료(410)에 의해 둘러싸여 있고/있거나 그 내부에 매립되어 있다. 제1 핑거(404) 및 제2 핑거(405)는 도 3a 내지 도 3c와 관련하여 설명된 바와 같이 서로 맞물리고 캐패시터(C1)를 구성한다. 스트립(406)은 도 3d와 관련하여 설명된 바와 같이 저항기(R1)를 구성한다. 컨택트 구조물(411)은 도 3e 내지 도 3f와 관련하여 설명된 바와 같이, 제2 부분(402)의 도핑된 영역(412)과의 쇼트키 컨택트를 형성하여, 쇼트키 다이오드(D1)를 구성한다. 컨택트 구조물(411)은 커넥터(413)에 의해 다른 컨택트 구조물(414)에 전기적으로 결합된다. 컨택트 구조물(414)은 쇼트키 다이오드(D1)와 저항기(R1) 사이의 직렬 연결을 실현하기 위해 제3 부분(403)과 전기적 컨택트, 예컨대, 오믹 컨택트를 형성한다. 캐패시터(C1)는 제2 부분(402)의 반도체 재료에 의해 쇼트키 다이오드(D1)에 전기적으로 결합된다. 캐패시터(C1)는 제1 부분(401)의 반도체 재료에 의해 저항기(R1)에 전기적으로 결합된다. 일부 실시예에서, 컨택트 구조물(414)은 전도성 관통 비아에 연결되지 않는다.
컨택트 패드(421, 422)는 제1 부분(401) 및 제2 부분(402) 위에 상응하게 형성된다. 일부 실시예에서, 컨택트 패드(421, 422)는 컨택트 패드(304, 305)에 해당한다. 컨택트 패드(421, 422)는 전압 GND, Vcc를 상응하게 수신하기 위해 외부 전력 공급 장치에 연결되도록 구성된다. 컨택트 패드(421, 422)는 노드(N1, N2)에 해당한다. 관련 컨택트 구조물(424)을 갖는 복수의 전도성 관통 비아(423)가 반도체 재료의 제1 부분(401) 위에 또는 이를 관통하여 형성되어, ESD 회로(400)를 제1 기판 내의 능동 회로와 전기적으로 결합하게 된다. 전도성 관통 비아(423) 및 관련 컨택트 구조물(424)은 노드(N3)에 해당한다. 관련 컨택트 구조물(426)을 갖는 복수의 전도성 관통 비아(425)가 반도체 재료의 제2 부분(402) 위에 또는 이를 관통하여 형성되어, ESD 회로(400)를 제1 기판 내의 능동 회로와 전기적으로 결합하게 된다. 전도성 관통 비아(425) 및 관련 컨택트 구조물(426)은 노드(N4)에 해당한다. 일부 실시예에서, 관련 컨택트 구조물(424)을 갖는 전도성 관통 비아(423) 및 관련 컨택트 구조물(426)을 갖는 전도성 관통 비아(425)는 관련 컨택트 구조물(333)을 갖는 전도성 관통 비아(343)에 해당한다. 적어도 하나의 실시예에서, 제2 기판 상의 ESD 회로(400)는 전도성 관통 비아를 통해 제1 기판 상의 능동 회로에 대한 버퍼 및 ESD 보호를 갖는 Vcc를 공급하도록 구성된다.
도 4c 및 도 4d는 일부 실시예에 따른 전하 펌프(450)에 대한 상응하는 회로도 및 개략적인 평면도이다.
도 4c에서, 전하 펌프(450)는 캐패시터(C11 내지 C17) 및 쇼트키 다이오드(D11 내지 D17)를 포함한다. 전하 펌프(450)는 외부 회로(460)로부터 입력 전압(Vin-Clk) 및 접지 전압(GND)을 상응하게 수신하도록 구성된 입력 노드(Vin-Clk 및 GND)를 갖는다. 외부 회로(460)는 전력 공급 장치(power source)(PS) 및 인버터(INV)를 포함한다. 전력 공급 장치(PS)는 인버터(INV)에 전압(VIN)을 제공하도록 구성된다. 인버터(INV)는 클록 신호(Clk)에 응답하여 전압(Vin-Clk)을 전하 펌프(450)에 출력하도록 구성된다. 전하 펌프(450)는 IC 구조물 내의 능동 회로에 충전된 전압을 제공하는 출력 노드(VOUT1 내지 VOUT4)를 더 포함한다. 쇼트키 다이오드(D11 내지 D17)는 노드 Vin-Clk와 VOUT4 사이에 직렬로 연결된다. 쇼트키 다이오드(D11, D12)는 노드 Vin-Clk와 VOUT1 사이에 직렬로 연결된다. 쇼트키 다이오드(D13, D14)는 노드 VOUT1과 VOUT2 사이에 직렬로 연결된다. 쇼트키 다이오드(D15, D16)는 노드 VOUT2과 VOUT3 사이에 직렬로 연결된다. 쇼트키 다이오드(D17)는 노드 VOUT3과 VOUT4 사이에 연결된다. 캐패시터(C11)는 노드 Vin-Clk와 VOUT1 사이에 연결된다. 캐패시터(C12)는 노드 VOUT1과 VOUT2 사이에 연결된다. 캐패시터(C13)는 노드 VOUT2과 VOUT3 사이에 연결된다. 캐패시터(C17)는 노드 VOUT4와 GND 사이에 연결된다. 캐패시터(C14)는 직렬로 연결된 쇼트키 다이오드(D12, D13)와 병렬로 연결된다. 캐패시터(C15)는 직렬로 연결된 쇼트키 다이오드(D14, D15)와 병렬로 연결된다. 캐패시터(C16)는 직렬로 연결된 쇼트키 다이오드(D16, D17)와 병렬로 연결된다.
도 4d에서, 전하 펌프(450)는 반도체 디바이스(100)에 해당하는 반도체 디바이스에 구현된다. 일부 실시예에서, 전하 펌프(450)는 제2 기판(120)에 해당하는 제2 기판 내에 형성되고, 노드(VOUT1 내지 VOUT4)에 해당하는 전도성 관통 비아(451 내지 454)를 통해, 제1 기판(110)에 해당하는 제1 기판에 충전된 전압을 제공하도록 구성된다. 캐패시터(C11 내지 C17) 및 쇼트키 다이오드(D11 내지 D17)는 도 3a 내지 도 3c 및 도 3e 내지 도 3f에 대해 설명된 바와 같이 구성되고, 유전체 재료(458) 내에 매립된 반도체 재료를 포함한다. 캐패시터(C11 내지 C17)와 쇼트키 다이오드(D11 내지 D17) 사이의 전기적 접속은 반도체 재료의 다양한 섹션(459)에 의해 구현된다.
일부 실시예에서, DC 전력 버퍼, 사전 신호 필터, 전압 클램핑 회로, 정류기 등을 포함하지만 이에 제한되지는 않는 다른 수동 회로는 하나 이상의 회로 요소를 도 3a 내지 도 3f 및 도 4a 내지 도 4d 중 하나 이상과 관련하여 설명된 것과 유사한 방식으로 배열 및 연결함으로써 다양한 반도체 디바이스에 구현된다. 적어도 하나의 실시예에서, 수동 회로, 제2 기판, 및/또는 본원에 설명된 바와 같은 수동 회로를 포함하는 반도체 디바이스는 본원에 설명된 하나 이상의 이점을 달성하는 것을 가능하게 한다.
도 5a 내지 도 5n은 일부 실시예에 따른 제조 공정 동안 다양한 스테이지에서의 반도체 디바이스(500)의 개략적인 단면도를 포함한다. 일부 실시예에서, 반도체 디바이스(500)는 반도체 디바이스(100)에 해당하고/하거나, 도 3a 내지 도 3f와 관련하여 설명된 하나 이상의 회로 요소를 포함하고/하거나, 도 4a 내지 도 4d와 관련하여 설명된 하나 이상의 수동 회로를 포함한다 도 1 및 도 2의 해당 컴포넌트를 갖는 도 5a 내지 도 5n의 컴포넌트는 도 1 및 도 2의 동일한 참조 번호로 지정된다.
도 5a 내지 도 5c의 동작은 제1 기판을 제조하기 위해 수행되고, 도 5d 내지 도 5g의 동작은 제2 기판을 제조하기 위해 수행되고, 그리고 도 5h 내지 도 5n의 동작은 제1 기판과 제2 기판이 함께 접합될 때 수행된다. 도 5d 내지 도 5g에서 제2 기판을 형성하기 위한 동작은 도 5a 내지 도 5c에서 제1 기판을 형성하기 위한 동작과 독립적으로, 그 이전에, 동시에, 또는 이후에 수행된다.
도 5a에서, IC 구조물(112)이 제조된다. 일부 실시예에서, IC 구조물(112)은 트랜지스터와 같은 능동 회로 요소를 포함하는 능동 회로 위의 재배선 구조물을 포함한다. 적어도 하나의 실시예에서, IC 구조물(112)은 능동 회로 없이, 재배선 구조물을 포함한다.
능동 회로를 포함하는 IC 구조물의 경우, 예시적인 제조 공정이 도 2를 참조하여 설명된다. 제조 공정은 기판(252)과 같은 기판에서 시작한다. 기판(252)은, 적어도 하나의 실시예에서, 실리콘 기판을 포함한다. 기판(252)은 적어도 하나의 실시예에서, 실리콘 게르마늄(SiGe), 갈륨 비소, 또는 다른 적합한 반도체 재료를 포함한다. 일부 실시예에서, 다수의 활성 영역이 기판(252) 내에 형성된다. 예컨대, 기판(252)의 해당 구역을 에칭하고 에칭된 구역을 절연 재료로 충전함으로써, 기판(252) 내에 격리 구조물(도시되지 않음)을 형성한다.
프론트 엔드 오브 라인(front-end-of-line)(FEOL) 공정으로 다양한 트랜지스터를 기판(252) 위에 형성한다. 예를 들어, 활성 영역을 갖는 기판(252) 위에 게이트 유전체를 퇴적한다. 게이트 유전체의 예시적인 재료는 열 성장된 실리콘 산화물과 같은 실리콘 산화물, 금속 산화물과 같은 하이-k 유전체 등을 포함하지만 이에 제한되지는 않는다. 예시적인 하이-k 유전체는 HfO2, Ta2O5, Al2O3, TiO2, TiN, ZrO2, SnO, SnO2 등을 포함하지만 이에 제한되지는 않는다. 일부 실시예에서, 게이트 유전체는 원자층 퇴적(ALD) 또는 다른 적합한 기법에 의해 기판(252) 위에 퇴적된다. 게이트 재료는 게이트 유전체 위에 퇴적되거나 형성된다. 게이트 재료의 예시적인 재료는 폴리실리콘, 금속, Al, AlTi, Ti, TiN, TaN, Ta, TaC, TaSiN, W, WN, MoN, 및/또는 다른 적합한 전도성 재료를 포함하지만 이에 제한되지는 않는다. 일부 실시예에서, 게이트 재료는 화학 기상 증착(CVD), 물리 기상 증착(PVD 또는 스퍼터링), 도금, 원자층 퇴적(ALD), 및/또는 다른 적합한 공정에 의해 퇴적된다. 게이트 유전체 및 게이트 재료는 복수의 게이트 구조물 내로 패터닝되며, 각각의 게이트 구조물은 게이트 전극(255) 및 하부의 게이트 유전체 층(256)을 포함한다. 일부 실시예에서, 게이트 유전체 및 게이트 재료의 패터닝은 포토리소그래피 동작을 포함한다.
게이트 구조물은 게이트 구조물에 인접한 활성 영역 중의 다양한 영역에서 이온 주입을 수행하기 위한 마스크로서 사용되어, 해당 게이트 전극(255)을 갖는 N 타입 트랜지스터를 형성하기 위한 P-웰 또는 P-기판 내의 N+ 주입 영역, 및/또는 해당 게이트 전극(255)을 갖는 P 타입 트랜지스터를 형성하기 위한 N-웰 또는 N-기판 내의 P+ 주입 영역을 포함하는 소스/드레인 영역(254)을 획득하게 된다. 다른 타입의 주입 및/또는 웰은 다양한 실시예의 범위 내에 속한다. 일부 실시예에서, 스페이서(도시되지 않음)가 각각의 게이트 구조물 주위에 퇴적된다. 다양한 컨택트 구조물(257) 및/또는 VD 비아(259)는, 예컨대, 스페이서 및/또는 게이트 구조물 사이의 공간 내로 전도성 재료를 퇴적함으로써, 소스/드레인 영역(254) 위에 상응하게 형성된다. VG 비아(258)는 게이트 전극(255) 위에 상응하게 형성된다. IC 구조물(112)이 능동 회로를 포함하지 않는 일부 실시예에서, FEOL 공정은 생략된다.
FEOL 공정 후, 트랜지스터 위에 재배선 구조물(260)을 형성하는 백엔드 오브 라인(back-end-of-line)(BEOL) 공정을 수행하여, IC 구조물(112)의 다양한 요소 또는 회로를 서로 전기적으로 결합하고 그리고 외부 회로와 전기적으로 결합한다. 적어도 하나의 실시예에서, 재배선 구조물(260)은 순차적으로 상부의 금속 층 및 비아 층을 포함한다. 상부의 금속 층 및 비아층은 상응하게 금속 층(M0, M1 등), 및 비아 층(V0, V1 등)을 포함한다. 적어도 하나의 실시예에서, 재배선 구조물(260)은, 예를 들어, 다마신 공정(damascene process)을 반복적으로 수행함으로써, 기판(252)으로부터 상방으로 층별로 순차적으로 제조된다. 이러한 다마신 공정에서, 다양한 트랜지스터 및 그 위에 형성된 컨택트 피처와 함께 유전체 층이 기판(252) 위에 퇴적된다. 유전체 층은, 나중에 형성될 비아 층(Vk)의 전도성 비아에 해당하는 하부의 비아 홀과 나중에 형성될 금속 층(Mk+1)의 전도성 패턴에 해당하는 상부의 리세싱된 피처를 갖는 다마신 구조물을 형성하도록 패터닝된다. 다마신 구조물을 형성하기 위한 예시적인 패터닝 공정은, 먼저 하부의 비아 홀을 형성한 다음, 상부의 리세싱된 피처를 형성하기 위한 2개 이상의 포토리소그래피 패터닝 및 이방성 에칭 단계를 포함한다. 다마신 구조물을 충전하기 위해 기판(252) 위에 전도성 재료를 퇴적하여 비아 층(Vk) 내의 전도성 비아와 금속 층(Mk+1) 내의 상부 전도성 패턴을 획득한다. 전술한 다마신 공정은 상단 금속 층(115)(도 5a)이 완성될 때까지 재배선 구조물(260)의 상위 비아 층 및 금속 층의 비아 및 전도성 패턴을 순차적으로 형성하도록 1회 이상 수행된다. 재배선 구조물(260)의 다수의 금속 층 및 비아 층의 일부 전도성 패턴 및 비아 구조물은 적층되고 물리적 및 전기적으로 서로 연결되어 밀봉 링(117)(도 5a)을 형성한다. 결과적인 구조물(500A)이 획득된다.
도 5b에서, 구조물(500A) 위에 패시베이션 재료(514)를 퇴적한다. 패시베이션 재료(514)의 예시적인 재료는 산화물(예컨대, SiO2), 질화물(예컨대, SiN), 옥시 질화물(예컨대, SiOxNy), SiON, Al2O3, 다른 유전체 재료, 또는 이들의 조합을 포함하지만 이에 제한되지는 않는다. 예시적인 퇴적 기법은 화학 기상 증착(CVD), 물리 기상 증착(PVD), 원자층 퇴적(ALD), 다른 퇴적 공정, 또는 이들의 조합을 포함하지만 이에 제한되지는 않는다. 결과적인 구조물(500B)이 획득된다.
도 5c에서, 패시베이션 재료(514)는 패시베이션 층(114)을 획득하기 위해 평탄화되고 두께가 감소된다. 예시적인 평탄화 공정은 화학 기계적 연마(chemical-mechanical polishing)(CMP)를 포함한다. 다른 평탄화 공정은 다양한 실시예의 범위 내에 속한다. 결과적인 구조물(500C)이 획득된다. 일부 실시예에서, 구조물(500C)은 도 1과 관련하여 설명된 제1 기판(110)에 해당한다.
도 5d에서, 다양한 도핑된 영역을 갖는 반도체 층(122)이 유전체 층(126)을 통해 캐리어 기판(520)에 일시적으로 접합된다. 일부 실시예에서, 반도체 층(122)은 Si 층, 벌크 Si 기판, 또는 SOI 기판을 포함하고, 유전체 층(126)은 산화물(예컨대, SiO2)을 포함하고, 그리고 캐리어 기판(520)은 벌크 Si 기판을 포함한다. 다른 재료는 다양한 실시예의 범위 내에 속한다. 일부 실시예에서, 반도체 층(122)의 두께는 2000Å(0.2㎛) 내지 40㎛이다. 도핑된 영역은 유전체 층(126)과 대면하거나 접촉하는 반도체 층(122)의 표면(522)(예컨대, 도 5d의 하부 표면) 상에 형성된다. 도핑된 영역은 오믹 컨택트를 형성하도록 구성된 하나 이상의 도핑된 영역(156, 158, 168), 및 쇼트키 컨택트를 형성하도록 구성된 적어도 하나의 도핑된 영역(166)을 포함한다. 단순화를 위해, 도 5d의 모든 도핑된 영역이 넘버링되는 것은 아니다.
예시적인 제조 공정에서, 반도체 층(122)은 캐리어 기판(520)에 접합되기 전에, 표면(522)이 상방으로 향하도록 배열된다. 다양한 이온 주입 공정은 다양한 도펀트로 및/또는 다양한 도핑 농도로 표면(522)의 다양한 영역을 선택적으로 주입하여, 본원에 설명된 바와 같은 해당 오믹 컨택트 및/또는 쇼트키 컨택트를 구성하도록 수행된다. 캐리어 기판(520)의 표면은 유전체 층(126)을 형성하도록 산화된다. 유전체 층(126)을 갖는 캐리어 기판(520)은 반도체 층(122)의 도핑된 영역을 갖는 표면(522)에 접합된다. 결과적인 구조물(500D)이 획득된다.
도 5e에서, 쇼트키 다이오드를 위한 하나 이상의 격리 트렌치, 하나 이상의 캐패시터를 위한 전극, 및/또는 하나 이상의 저항기가 반도체 층(122) 내에 에칭된다. 예를 들어, 표면(522)과 반대되는 표면(523)으로부터 두께 방향으로 반도체 층(122)을 에칭하는 에칭 공정을 수행한다. 예시적인 에칭 공정은 건식 에칭 공정, 습식 에칭 공정, 반응성 이온 에칭(RIE) 공정, 다른 에칭 공정, 또는 이들의 조합을 포함하지만 이에 제한되지는 않는다. 에칭 공정은 표면(523)으로부터 반도체 층(122)의 전체 두께를 관통하여 표면(522)까지 각각 연장되는 캐비티(554, 564)를 생성하게 된다. 도 5e의 예시적인 구성에서, 캐비티(554, 564)는 유전체 층(126) 내로 부분적으로 연장된다. 캐비티(564)는 쇼트키 다이오드에서 격리 트렌치를 형성하기 위한 것이다. 캐패시터용 전극이 에칭될 때, 도 3a와 관련하여 설명된 바와 같이, 캐비티(554)로 둘러싸여 있고/있거나 캐비티(554) 사이에 배열된 반도체 층(122)의 반도체 재료 부분은 맞물린 핑거(553)를 포함한다. 저항기가 에칭될 때, 도 3d와 관련하여 설명된 바와 같이, 캐비티(554)로 둘러싸여 있고/있거나 캐비티(554) 사이에 배열된 반도체 층(122)의 반도체 재료의 일부는 반도체 재료의 연속 스트립을 포함한다. 이하, 캐패시터의 형성에 대하여 설명한다. 저항기의 형성도 유사한 방식으로 수행된다. 결과적인 구조물(500E)이 획득된다.
도 5f에서, 구조물(500E) 위에 유전체 층(124)을 퇴적한다. 유전체 층(124)의 유전체 재료는, 맞물린 핑거(553)를 둘러싸고 인접한 핑거(553) 사이의 공간을 충전하도록, 캐비티(554, 564)를 충전한다. 결과적으로, 도 1과 관련하여 설명된 바와 같이, 콤 유형 캐패시터를 위한 개재 부분(154) 및 쇼트키 다이오드를 위한 격리 트렌치(164)가 획득된다. 유전체 층(124)의 예시적인 재료는 산화물(예컨대, SiO2), 질화물(예컨대, SiN), 옥시 질화물(예컨대, SiOxNy), SiON, Al2O3, 다른 유전체 재료, 또는 이들의 조합을 포함하지만 이에 제한되지는 않는다. 예시적인 퇴적 기법은 화학 기상 증착(CVD), 물리 기상 증착(PVD), 원자층 퇴적(ALD), 고밀도 플라즈마(HDP) 퇴적, 다른 퇴적 공정, 또는 이들의 조합을 포함하지만 이에 제한되지는 않는다. 유전체 층(124)의 상부 표면(525)은, 예컨대, CMP 공정에 의해 평탄화된다. 결과적인 구조물(500F)이 획득된다. 일부 실시예에서, 유전체 층(124)은 생략된다.
도 5g에서, 캐비티(169)는, 예컨대, 유전체 층(124)의 표면(525)으로부터의 에칭에 의해, 적어도 유전체 층(124) 내에 형성된다. 캐비티(169)는 나중에 형성되는 쇼트키 다이오드를 위한 방열기(heat dissipator)의 열 차폐물로서 구성된다. 예를 들어, 캐비티(169)는 두께 방향을 따라 반도체 층(122)의 표면(522) 상의 도핑된 영역(166, 168)과 중첩하도록 형성된다. 결과적인 구조물(500G)이 획득된다. 일부 실시예에서, 캐비티(169)는 반도체 층(122) 내로 연장되도록 에칭된다. 일부 실시예에서, 캐비티(169)는 생략된다.
도 5h에서, 제1 기판에 해당하는 구조물(500C)과 제2 기판에 해당하는 구조물(500G)이 서로 정렬되어 접합된다. 예를 들어, 구조물(500G)은 구조물(500G')을 얻기 위해 뒤집어진다. 구조물(500G') 내의 유전체 층(124)은 구조물(500C)의 패시베이션 층(114)과 마주한다. 구조물(500C)과 구조물(500G')은 패시베이션 층(114)과 유전체 층(124) 사이의 계면에서, 예컨대, 융합 본딩에 의해 함께 접합된다. 접합의 결과로서, 캐비티(169)는 매립된 캐비티가 된다. 함께 접합된 제1 기판(110) 및 제2 기판(120)을 포함하는 결과적인 구조물(500H)이 획득된다.
도 5i에서, 캐리어 기판(520)은 구조물(500H)로부터 제거된다. 캐리어 기판(520)을 제거하기 위한 예시적인 공정은 웨이퍼 박형화 공정, 블랭킷 에칭, 평탄화 공정(예컨대, CMP), 연삭 공정, 다른 적합한 제거 공정, 또는 이들의 조합을 포함하지만 이에 제한되지는 않는다. 결과적인 구조물(500I)이 획득된다.
도 5j에서, 하나 이상의 관통 비아(540)가 유전체 층(126)의 상부 표면(526)(도 5i)으로부터 유전체 층(126), 반도체 층(122), 유전체 층(124), 패시베이션 층(114)을 관통하여 IC 구조물(112) 내의 재배선 구조물의 상단 금속 층(115) 내의 다양한 전도성 패턴(115-1 내지 115-6)을 노출시키도록 에칭된다. 단순화를 위해, 도 5j에서 관통 비아(540) 중 일부는 넘버링되어 있는 반면, 다른 관통 비아는 넘버링되어 있지 않다. 일부 실시예에서, 관통 비아(540)는 하나 초과의 에칭 단계에서 형성된다. 후속적으로, 관통 비아(540)가 형성되어 있는 구조물(500I) 위에는, 유전체 층(126)의 상부 표면(526)을 덮고 또한 관통 비아(540)의 측벽 및 하단(즉, 전도성 패턴(115-1 내지 115-6)의 노출된 부분)을 라이닝하는 유전체 층(149)이 퇴적된다. 유전체 층(149)의 예시적인 재료는 산화물, 예를 들어, 실리콘 산화물을 포함한다. 유전체 층(149)을 퇴적하기 위한 예시적인 퇴적 공정은 플라즈마 강화 화학 기상 증착(PECVD)을 포함한다. 결과적인 구조물(500J)이 획득된다.
도 5k에서, 하나 이상의 컨택트 개구부(550)는 유전체 층(149) 및 유전체 층(126)을 관통하여 하부의 반도체 층(122) 내의 도핑된 영역(156, 158, 166, 168)을 노출시키도록 에칭된다. 결과적인 구조물(500K)이 획득된다.
도 5l에서, 전도성 재료는 관통 비아(540) 및 컨택트 개구부(550)를 충전하기 위해 구조물(500K) 위에 퇴적된다. 충전된 관통 비아(540)는 전도성 관통 비아(141 내지 148)가 된다. 충전된 컨택트 개구부(550)는 도 1, 도 3a 내지 도 3f와 관련하여 설명된 바와 같이, 다양한 컨택트 구조물, 예컨대, 134, 136이 된다. 일부 실시예에서, 관통 비아(540)의 하단에 있는 유전체 층(149)은 IC 구조물(112)의 하부의 전도성 패턴(115-1 내지 115-6)을 노출시키는 에칭 공정에 의해 제거되어, 관통 비아(540)를 충전하는 전도성 재료가 IC 구조물(112)의 전도성 패턴(115-1 내지 115-6)과의 물리적 및 전기적 컨택트를 형성할 수 있도록 한다. 하나 이상의 실시예에서, 관통 비아(540)의 하단에 있는 유전체 층(149)을 제거하기 위한 에칭 공정은 보다 나은 접착 및/또는 전기적 컨택트를 위한 스퍼터 에칭 공정을 포함한다. 적어도 하나의 실시예에서, 스퍼터 에칭 공정은 일반적으로 Ar+ 플라즈마를 이용하는 스퍼터 에칭 공정인 PC-II를 포함한다. 유전체 층(149) 위의 전도성 재료의 층이 도 1, 도 3a 내지 도 3f와 관련하여 설명된 바와 같이, 하나 이상의 컨택트 패드 및/또는 하나 이상의 커넥터를 포함하는 라우팅(570)을 형성하도록 패터닝된다. 라우팅(570), 컨택트 구조물(134, 136), 및 전도성 관통 비아(141 내지 148)의 예시적인 전도성 재료는 Ti, TiN, AlCu, Ag, Au 등을 포함하지만 이에 제한되지는 않는다. 일부 실시예에서, 서로 다른 전도성 재료는 다양한 퇴적 공정에서 다양한 전도성 피처를 형성하도록 퇴적된다. 예를 들어, 하나 이상의 실시예에서, 서로 다른 금속은 컨택트 구조물(134, 136)을 형성하도록 퇴적되며, 그에 따라 컨택트 구조물(134, 136)의 서로 다른 금속은 하부의 도핑된 영역(158, 166)과의 해당 오믹 컨택트 및 쇼트키 컨택트를 형성하게 된다. 결과적인 구조물(500L)이 획득된다.
도 5m에서, 다양한 트렌치(527, 528)는 구조물(500L)에서 유전체 층(149), 유전체 층(126), 및 반도체 층(122)을 관통하여 연장되도록 에칭된다. 도 5m의 예시적인 구성에서, 캐비티(527, 528)는 유전체 층(124) 내로 부분적으로 연장된다. 트렌치(527)는 밀봉 트렌치(127)를 형성하기 위한 것이다. 트렌치(528)는 도 1과 관련하여 설명된 바와 같이, 격리 트렌치(128-1 내지 128-5)를 형성하기 위한 것이다. 결과적인 구조물(500M)이 획득된다.
도 5n에서, 구조물(500M) 위에 패시베이션 층(129)을 퇴적한다. 패시베이션 층(129)의 유전체 재료는 트렌치(527, 528)의 측벽 및 하단을 라이닝한다. 도 5n의 예시적인 구성에서, 패시베이션 층(129)의 유전체 재료는 트렌치(528)를 충전하고, 트렌치(527)를 부분적으로 충전되지 않은 상태로 남겨둔다. 다른 구성은 다양한 실시예의 범위 내에 속한다. 패시베이션 층(129)의 퇴적의 결과로서, 트렌치(527)는 IC 구조물(112)의 밀봉 링(117)과 정렬된 밀봉 트렌치(127)가 되고, 트렌치(528)는 제2 기판(120)의 인접 회로 요소를 서로 격리시키기 위한 격리 트렌치(128-1 내지 128-5)가 된다. 라우팅(570) 위의 패시베이션 층(129)은 컨택트 패드(131, 132)를 노출시키도록 패터닝된다. 패시베이션 층(129)의 예시적인 재료는 산화물(예컨대, SiO2), 질화물(예컨대, SiN), SiON, 다른 유전체 재료, 또는 이들의 조합을 포함하지만 이에 제한되지는 않는다. 반도체 디바이스(500)가 획득된다. 일부 실시예에서, 라우팅(570) 및 패시베이션 층(129)의 설명된 퇴적 및 패터닝이 반복되어, 제2 기판(120) 위에 추가 라우팅 및 패시베이션 층, 예컨대, 추가 재배선 구조물을 형성한다. 적어도 하나의 실시예에서, 본원에 설명된 하나 이상의 이점은 반도체 디바이스(500)에 의해 달성될 수 있다.
적어도 하나의 실시예에서, 융합 본딩, 관통 비아(540)의 에칭, 유전체 층(149)의 퇴적 등과 같은 도 5d 내지 도 5n과 관련하여 설명된 제조 공정 중 하나 이상은 MEMS 제조에서 사용가능한 공정이다. 그 결과, 일반적으로 MEMS 센서/액추에이터 기술에 사용되는 MEMS 공정을 이용하여, CMOS 기판과 같은 IC 구조물을 위한 수동 회로를 제공할 수 있다.
일부 실시예에서, 제2 기판(120) 내의 수동 회로는 제1 기판(110), 예컨대, CMOS 기판 및/또는 HPC 칩의 상단에 제공되기 때문에, 패키지 비용이 없거나 낮은 패키지 비용으로 노이즈 커플링을 위한 기판 간의 짧은 라우팅 경로를 형성할 수 있다.
일부 실시예에서, 수동 회로, 예컨대, 쇼트키 다이오드, 캐패시터, 및/또는 저항기의 회로 요소는 낮은 공정 온도, 예컨대, 400℃ 이하에서 제2 기판(120) 내에 형성된다. 따라서, 하나 이상의 실시예에서, 제1 기판(110)의 CMOS 디바이스 및/또는 능동 회로에 대한 수동 회로 제조 공정의 영향을 낮출 수 있다.
하나 이상의 실시예에서, 제1 기판(110)과 제2 기판(120)의 접합 공정은 저온, 제로 응력 융합 본딩 공정이다. 따라서, 하나 이상의 실시예에서, 제1 기판(110)의 CMOS 디바이스 및/또는 능동 회로에 대한 접합 공정의 영향을 낮출 수 있다.
일부 상황에서는 제1 기판(110) 상의 CMOS 디바이스의 제조 공정이 높은 공정 온도를 필요로 하기 때문에, 금속 오염을 방지하기 위해 FEOL 공정에서는 금속이 포함되지 않는다. 따라서, 제1 기판(110) 상에 쇼트키 다이오드를 형성하기가 어려운데, 그 이유는 쇼트키 다이오드의 기본 구조물이 반도체와 금속의 접합이기 때문이다. 적어도 하나의 실시예에서, 제2 기판(120) 상에 쇼트키 다이오드를 형성함으로써, 금속 오염의 위험 없이 쇼트키 컨택트를 위한 적절한 금속을 선택하는 것이 가능하다. 적어도 하나의 실시예에서, CMOS 기판의 성능 및/또는 신뢰성을 향상시키기 위해 제2 기판(120) 상에 쇼트키 다이오드를 포함하는 다양한 수동 회로를 제공하는 것이 추가로 가능하다.
일부 실시예에서, 제2 기판(120) 상에 형성된 캐패시터는 CMOS 기판 상에 형성된 MIM 또는 MOM 캐패시터와 같은 다른 접근법에서는 달성할 수 없는 레벨에서 높은 항복 전압 및/또는 높은 캐패시턴스를 갖는다. 그 이유는 CMOS 기판에 형성된 MIM 또는 MOM 캐패시터가 유전 상수가 낮은 유전체 재료를 포함하기 때문이며; 따라서 이러한 MIM 또는 MOM 캐패시터의 항복 전압도 또한 낮다. 이에 반해, 일부 실시예에 따르면, 보다 높은 유전 상수와 보다 높은 관련 항복 전압을 갖는 유전체 재료를 포함하도록 제2 기판(120) 상에 캐패시터를 형성하는 것이 가능하다. 일부 실시예에서는 보다 높은 경도로 인해 제2 기판 내에 콤 유형 캐패시터를 형성하는 것이 가능하다.
일부 실시예에서, 제2 기판(120)의 반도체 층(122), 예컨대, Si 층 내에, 다양한 유형의 캐패시터, 예를 들어, 콤 유형 캐패시터, 평판 유형 캐패시터, 및 3D MIM 또는 MOM 캐패시터를 형성하는 것이 가능하다. 적어도 하나의 실시예에서, 제2 기판(120) 상에 다양한 유형의 캐패시터를 형성할 수 있는 가능성은 반도체 디바이스 설계 및/또는 제조 공정에 커스텀화 능력 및/또는 유연성을 제공한다.
일부 실시예에서, 제2 기판 내의 하나 이상의 캐패시터, 쇼트키 다이오드, 및/또는 저항기는 제2 기판을 관통하여 연장되는 하나 이상의 전도성 관통 비아에 의해 제1의 CMOS 기판에 전기적으로 결합되는 다양한 수동 회로를 형성하여, CMOS 기판의 성능 및/또는 신뢰성을 향상시키는 것이다. 수동 회로의 예는 정전 방전(ESD) 회로, DC 전력 버퍼, 전하 펌프, 전압 클램프, 사전 신호 필터, 정류기 등을 포함하지만 이에 제한되지는 않는다. 적어도 하나의 실시예에서, 제2 기판 내에 포함된 ESD 디바이스는 칩 온 웨이퍼 온 기판(Chip-on-Wafer-on-Substrate)(CoWoS) 또는 통합 팬아웃(INFO) 백엔드 공정에서 충전 유도 손상을 방지하는 데 도움을 준다. 적어도 하나의 실시예에서, 제2 기판 내에 포함된 고전압 전하 펌프는 고전압 구동 회로를 효과적으로 설계하는 데 도움을 준다.
도 6은 일부 실시예에 따른 반도체 디바이스를 제조하는 방법(600)의 플로우차트이다.
동작 602에서, 제1 기판 내에 적어도 하나의 트랜지스터를 형성하여, 예를 들어, 도 2 및 도 5a와 관련하여 설명된 바와 같은 능동 회로를 형성한다. 일부 실시예에서, 예를 들어, 제1 기판이 인터포저인 경우 동작 602는 생략된다.
동작 604에서, 제1 기판 내에 재배선 구조물을 형성한다. 예를 들어, 다양한 식각, 퇴적, 패터닝 공정은 도 2 및 도 5a와 관련하여 설명된 바와 같이, 금속 층과 비아 층을 재배선 구조물 내로 순차적으로 적층 및 접속하도록 반복적으로 수행된다. 일부 실시예에서, 제1 기판이 능동 회로를 포함할 경우, 재배선 구조물은 능동 회로에 전기적으로 결합된다. 일부 실시예에서, 재배선 구조물의 상단 금속 층 내의 적어도 하나의 전도성 패턴은 도 1과 관련하여 설명된 바와 같이, 나중에 형성되는 캐패시터에 대한 차폐물로서 구성된다.
동작 606에서, 캐패시터, 저항기, 또는 쇼트키 다이오드 중 적어도 하나는 제2 기판의 반도체 재료로부터 적어도 부분적으로 형성된다. 동작 606은 본원에 설명된 동작(620, 622, 624, 626, 628) 중 하나 이상을 포함한다.
동작 608에서, 제1 기판과 제2 기판은, 도 1 및 도 5h와 관련하여 설명된 바와 같이, 예를 들어, 융합 본딩에 의해 함께 접합된다.
동작 610에서, 예를 들어, 도 5j와 관련하여 설명된 바와 같이, 제2 기판을 관통하는 적어도 하나의 관통 비아를 형성한다.
동작 612에서, 전도성 재료를 퇴적하고 패터닝하여, 재배선 구조물에 전기적으로 결합된 적어도 하나의 전도성 관통 비아를 획득하고, 적어도 하나의 전도성 관통 비아를 적어도 하나의 캐패시터, 저항기, 또는 쇼트키 다이오드에 연결하는 라우팅을 획득한다. 예를 들어, 도 1 및 도 5l과 관련하여 설명된 바와 같이, 전도성 재료를 퇴적하고 패터닝하여, 다양한 전도성 관통 비아(141 내지 148)를 획득하고, 라우팅(570)을 획득한다.
본원에 설명된 바와 같이, 동작(606)은 동작(620, 622, 624, 626, 628) 중 하나 이상을 포함한다.
동작 620에서, 반도체 재료의 영역을 도핑하여, 금속 컨택트 구조물과의 쇼트키 다이오드를 구성하기 위한 도핑된 영역을 획득한다. 예를 들어, 도 1, 도 3e 내지 도 3f, 5d와 관련하여 설명된 바와 같이, 제2 기판(120)의 반도체 재료 내에 도핑된 영역(166)을 형성하여, 나중에 컨택트 구조물(136)과의 쇼트키 다이오드를 구성한다. 일부 실시예에서, 예컨대, 컨택트 구조물(136)이 제2 기판(120)의 반도체 재료와의 쇼트키 컨택트를 형성하는 것이 가능한 경우, 동작 620은 생략된다.
동작 622에서, 예를 들어, 도 1, 도 3a 내지 도 3c, 도 5e와 관련하여 설명된 바와 같이, 적어도 하나의 제2 핑거와 마주하고 이로부터 이격된 적어도 하나의 제1 핑거를 획득하도록 반도체 재료를 에칭하여, 캐패시터를 구성한다.
동작 624에서, 예를 들어, 도 1, 도 3d, 도 5e와 관련하여 설명된 바와 같이, 저항기를 구성하는 반도체 재료의 연속 스트립을 획득하도록 반도체 재료를 에칭한다.
동작 626에서, 하나 이상의 캐패시터, 저항기 및/또는 쇼트키 다이오드를 수동 회로 내로 전기적으로 접속하는 반도체 재료의 하나 이상의 접속 섹션을 획득하도록 반도체 재료를 에칭한다. 예를 들어, 도 4a 및 도 4b와 관련하여 설명된 바와 같이, 반도체 재료는 캐패시터, 저항기, 및 쇼트키 다이오드를 ESD 회로 내로 전기적으로 접속하는 섹션(401, 402, 403)을 형성하도록 에칭된다. 다른 예로서, 도 4c 및 도 4d와 관련하여 설명된 바와 같이, 반도체 재료는 다양한 캐패시터 및 쇼트키 다이오드를 전하 펌프 내로 전기적으로 접속하는 섹션(459)을 형성하도록 에칭된다.
동작 628에서, 격리 트렌치 또는 열 차폐물을 구성하기 위해 적어도 하나의 캐비티를 에칭한다. 예를 들어, 도 1 및 도 5e와 관련하여 설명된 바와 같이, 반도체 재료 내에 캐비티(564)를 에칭하여, 나중에 격리 트렌치(164)를 구성한다. 다른 예로서, 도 1 및 도 5g와 관련하여 설명된 바와 같이, 적어도 유전체 층(124) 내에 캐비티(169)를 에칭하여, 나중에 쇼트키 다이오드에 대한 열을 차폐하거나 발산하도록 구성된 매립된 캐비티를 구성한다. 일부 실시예에서, 캐비티(564) 또는 캐비티(169) 중 적어도 하나의 에칭은 생략된다.
설명된 방법은 예시적인 동작을 포함하지만, 반드시 도시된 순서대로 수행될 필요는 없다. 본 개시 내용의 실시예의 사상 및 범위에 따라 동작이 적절하게 추가, 대체, 순서 변경, 및/또는 제거될 수 있다. 상이한 피처 및/또는 상이한 실시예를 결합하는 실시예는 본 개시 내용의 범위 내에 속하며, 본 개시 내용을 검토한 후 본 기술 분야의 통상의 기술자에게 명백할 것이다.
도 7은 일부 실시예에 따른 3D IC 디바이스(700)의 개략적인 단면도이다. 3D IC 디바이스(700)는 반도체 디바이스(710, 720, 730), 메모리 칩(740, 742), 인터포저(750), 및 패키지 기판(760)을 포함한다.
일부 실시예에서, 반도체 디바이스(710, 720, 730) 중 적어도 하나는 반도체 디바이스(100) 및/또는 도 5a 내지 도 5n과 관련하여 설명된 하나 이상의 공정에 의해 제조된 반도체 디바이스에 해당한다. 예를 들어, 반도체 디바이스(710)는 CMOS 기판(711)에 전기적으로 결합된 하나 이상의 수동 회로를 포함하는 제2 기판(712)에 접합된 제1 CMOS 기판(711)을 포함하고, 반도체 디바이스(720)는 CMOS 기판(721)에 전기적으로 결합된 하나 이상의 수동 회로를 포함하는 제2 기판(722)에 접합된 제1 CMOS 기판(721)을 포함하고, 그리고 반도체 디바이스(730)는 CMOS 기판(731)에 전기적으로 결합된 하나 이상의 수동 회로를 포함하는 제2 기판(732)에 접합된 제1 CMOS 기판(731)을 포함한다. 제2 기판(712, 722, 732) 중 하나 이상은 제2 기판(120)에 해당한다. 일부 실시예에서, 해당 CMOS 기판(711, 721, 731)의 상단 상의 제2 기판(712, 722, 732) 상에서 수동 회로를 갖는 반도체 디바이스(710, 720, 730)는 단순히 다이 적층을 줄이거나 회로 기능을 향상시키는 것을 가능하게 한다.
적어도 하나의 실시예에서, CMOS 기판(711)은 입력/출력(I/O) 칩을 포함하고, 제2 기판(712)은, I/O 칩(711)에 연결되고 I/O 칩(711)의 성능 및/또는 신뢰성을 향상시키도록 구성된 하나 이상의 수동 회로를 포함한다. 제2 기판(712) 상의 수동 회로의 예는 DC 전력 버퍼, 사전 신호 필터, 전압 클램핑 회로, ESD 회로 등을 포함하지만 이에 제한되지는 않는다.
적어도 하나의 실시예에서, 제2 기판(722)은, CMOS 기판(721)에 연결되고 CMOS 기판(721)의 디지털 성능 및/또는 신뢰성을 향상시키도록 구성된 하나 이상의 수동 회로를 포함한다. 제2 기판(722) 상의 수동 회로의 예는 DC 전력 버퍼, 정류기, 사전 신호 필터, ESD 회로 등을 포함하지만 이에 제한되지는 않는다.
적어도 하나의 실시예에서, 제2 기판(732)은, CMOS 기판(731)에 연결되고 CMOS 기판(731)의 아날로그 성능 및/또는 신뢰성을 향상시키도록 구성된 하나 이상의 수동 회로를 포함한다. 제2 기판(732) 상의 수동 회로의 예는 높은 캐패시턴스를 갖는 전하 펌프, DC 전력 버퍼, 정류기, 사전 신호 필터 등을 포함하지만 이에 제한되지는 않는다.
반도체 디바이스(710, 720, 730) 및 메모리 칩(740, 742)은 752로 개략적으로 지정된 솔더 범프에 의해 인터포저(750)에 접합된다. 인터포저(750)는 754로 개략적으로 지정된 솔더 범프에 의해 패키지 기판(760)에 접합된다. 하이브리드 본딩, 칩-온-웨이퍼(CoW) 본딩 등과 같은 다른 본딩 방법은 다양한 실시예의 범위 내에 속한다. 인터포저(750)는 반도체 디바이스(710, 720, 730)와 메모리 칩(740, 742) 중 하나 이상을 함께 및/또는 솔더 범프(754)에 전기적으로 결합하는 재배선 구조물(756)을 포함한다. 패키지 기판(760)은 솔더 범프(764), 및 솔더 범프(754)를 솔더 범프(764)에 전기적으로 결합하는 재배선 구조물(766)을 포함한다. 적어도 하나의 실시예에서, 본원에 설명된 하나 이상의 이점은 3D IC 디바이스(700)에 의해 달성될 수 있다.
일부 실시예에서, 반도체 디바이스는 대향되는 제1 면 및 제2 면을 갖는 제1 기판, 제1 기판의 제1 면 상의 제1 전도성 층, 및 대향되는 제1 면 및 제2 면을 갖는 제2 기판을 포함한다. 제2 기판의 제2 면은 제1 기판의 제1 면에 접합된다. 제2 기판은 반도체 재료, 및 제1 전도성 층에 전기적으로 결합된 적어도 하나의 회로 요소를 포함한다. 적어도 하나의 회로 요소는 반도체 재료 및 제1 컨택트 구조물에 의해 구성된 쇼트키 다이오드, 반도체 재료의 제1 전극을 갖는 캐패시터, 또는 반도체 재료의 저항기 중 적어도 하나를 포함한다.
일부 실시예에 따른 반도체 디바이스의 제조 방법에서, 적어도 하나의 트랜지스터는 제1 기판 위에 형성되고, 재배선 구조물은 제1 기판 위에 형성된다. 재배선 구조물은 적어도 하나의 트랜지스터에 전기적으로 결합된다. 제2 기판의 반도체 재료는 반도체 재료의 복수의 제1 핑거 및 반도체 재료의 복수의 제2 핑거를 형성하도록 에칭된다. 복수의 제1 핑거와 복수의 제2 핑거는 서로 맞물려, 콤 구조의 캐패시터를 구성한다. 제1 기판은 제2 기판에 접합된다. 적어도 하나의 관통 비아는, 제2 기판을 관통하여 연장되고 재배선 구조물을 부분적으로 노출시키도록 에칭된다. 적어도 하나의 전도성 재료는 관통 비아 내에 퇴적되어, 재배선 구조물에 전기적으로 결합된 전도성 관통 비아를 형성하고, 제2 기판 위에 퇴적되어, 전도성 관통 비아를 캐패시터의 복수의 제1 핑거에 전기적으로 결합하는 제1 컨택트 구조물을 형성한다.
일부 실시예에서, 반도체 디바이스는 반도체 재료를 포함하는 기판, 및 반도체 재료의 섹션에 의해 서로 전기적으로 결합되는 적어도 제1 회로 요소 및 제2 회로 요소를 포함하는 수동 회로를 포함한다. 제1 회로 요소는 쇼트키 다이오드, 캐패시터, 및 저항기 중 하나이다. 제2 회로 요소는 쇼트키 다이오드, 캐패시터, 및 저항기 중 다른 하나이다. 쇼트키 다이오드는 반도체 재료의 컨택트 구조물 및 도핑된 영역을 포함하고, 도핑된 영역은 컨택트 구조물과의 쇼트키 컨택트를 형성하고 컨택트 구조물 주위로 연장된다. 캐패시터는 반도체 재료의 서로 맞물린 복수의 핑거를 포함하고, 복수의 서로 맞물린 핑거는 캐패시터의 전극을 구성한다. 저항기는 반도체 재료의 스트립을 포함하며, 스트립은 사행 형상을 갖는다.
전술한 내용은 본 기술 분야의 기술자가 본 개시 내용의 양태를 더 잘 이해할 수 있도록 여러 실시예의 특징을 개략적으로 설명하고 있다. 본 기술 분야의 기술자는 본원에 도입된 실시예와 동일한 목적을 수행하고/하거나 동일한 효과를 달성하는 다른 공정 및 구조물을 설계하거나 수정하기 위한 토대로서 본 개시 내용을 용이하게 사용할 수 있다는 것을 이해해야 한다. 본 기술 분야의 기술자는 또한 이러한 등가의 구성이 본 개시 내용의 사상 및 범위를 벗어나지 않으며, 본 개시 내용의 사상 및 범위를 벗어나지 않으면서 본원에서 다양한 변경, 대체, 및 변형을 행할 수 있다는 것을 인식해야 한다.
<부 기>
1. 반도체 디바이스로서,
반대되는 제1 면(side) 및 제2 면을 갖는 제1 기판,
상기 제1 기판의 제1 면 상의 제1 전도성 층; 및
반대되는 제1 면 및 제2 면을 갖는 제2 기판 - 상기 제2 기판의 제2 면은 상기 제1 기판의 제1 면에 접합됨(bonded) - 을 포함하고,
상기 제2 기판은:
반도체 재료, 및
상기 제1 전도성 층에 전기적으로 결합된(coupled) 적어도 하나의 회로 요소를 포함하고,
상기 적어도 하나의 회로 요소는:
상기 반도체 재료 및 제1 컨택트 구조물에 의해 구성된 쇼트키 다이오드(Schottky diode),
상기 반도체 재료의 제1 전극을 갖는 캐패시터, 및
상기 반도체 재료의 저항기 중 적어도 하나를 포함하는 것인, 반도체 디바이스.
2. 제1항에 있어서,
상기 제2 기판의 제1 면 위에 있고, 상기 적어도 하나의 회로 요소에 전기적으로 결합되는 제2 전도성 층; 및
상기 제2 기판의 제1 면으로부터 상기 제2 기판의 제2 면으로 연장되고, 상기 제2 전도성 층을 상기 제1 전도성 층에 전기적으로 결합하는 적어도 하나의 전도성 관통 비아를 더 포함하는, 반도체 디바이스.
3. 제1항에 있어서,
상기 적어도 하나의 회로 요소는 쇼트키 다이오드를 포함하고,
상기 반도체 재료는 상기 제2 기판의 제1 면 상의 제1 도핑된 영역을 포함하고,
상기 제1 도핑된 영역은 상기 쇼트키 다이오드를 구성하도록 상기 제1 컨택트 구조물과의 쇼트키 컨택트를 형성하는 것인, 반도체 디바이스.
4. 제3항에 있어서,
제2 컨택트 구조물을 더 포함하고,
상기 반도체 재료는 상기 제2 기판의 제1 면 상의 제2 도핑된 영역을 더 포함하고,
상기 제2 도핑된 영역은 상기 제2 컨택트 구조물과의 오믹 컨택트(ohmic contact)를 형성하는 것인, 반도체 디바이스.
5. 제4항에 있어서,
상기 반도체 재료는:
상기 제1 도핑된 영역 및 상기 제2 도핑된 영역을 모두 포함하는 제1 부분, 및
상기 제1 부분으로부터 전기적으로 격리된 제2 부분을 포함하고,
상기 반도체 디바이스는, 상기 제1 컨택트 구조물에 전기적으로 결합되고, 상기 제1 부분으로부터 상기 제2 부분으로 연장되는 커넥터를 더 포함하는, 반도체 디바이스.
6. 제5항에 있어서,
상기 제2 기판의 제1 면으로부터 상기 제2 기판의 제2 면으로 연장되고, 상기 제1 컨택트 구조물 또는 상기 제2 컨택트 구조물 중 적어도 하나를 상기 제1 전도성 층에 전기적으로 결합하는 적어도 하나의 전도성 관통 비아를 더 포함하는, 반도체 디바이스.
7. 제3항에 있어서,
상기 제2 기판은 상기 제2 기판의 제1 면과 상기 제2 기판의 제2 면 사이에서 두께 방향을 따라 상기 제1 도핑된 영역과 적어도 부분적으로 중첩하는 매립된 캐비티(buried cavity)를 더 포함하는 것인, 반도체 디바이스.
8. 제1항에 있어서,
상기 적어도 하나의 회로 요소는 상기 캐패시터를 포함하고,
상기 캐패시터는 상기 반도체 재료의 복수의 핑거를 포함하고,
상기 복수의 핑거는 상기 캐패시터의 제1 전극을 구성하는 제1 핑거, 및 상기 캐패시터의 제2 전극을 구성하는 제2 핑거를 포함하고,
상기 제1 핑거와 상기 제2 핑거는 서로 맞물려 있는 것인, 반도체 디바이스.
9. 제1항에 있어서,
상기 적어도 하나의 회로 요소는 상기 캐패시터를 포함하고,
상기 제2 기판은 상기 반도체 재료와 상기 제1 전도성 층 사이에 유전체 층을 더 포함하고,
상기 캐패시터는,
상기 반도체 재료의 일부를 포함하는 상기 제1 전극,
상기 제1 전도성 층 내의 전도성 패턴을 포함하는 제2 전극, 및
상기 제1 전극과 상기 제2 전극 사이의 유전체 층의 일부를 포함하는 것인, 반도체 디바이스.
10. 제1항에 있어서,
상기 적어도 하나의 회로 요소는 상기 저항기를 포함하고,
상기 저항기는 상기 반도체 재료의 스트립(strip)을 포함하는 것인, 반도체 디바이스.
11. 반도체 디바이스를 제조하는 방법으로서,
제1 기판 위에 적어도 하나의 트랜지스터를 형성하는 단계;
상기 제1 기판 위에 재배선(redistribution) 구조물을 형성하는 단계 - 상기 재배선 구조물은 상기 적어도 하나의 트랜지스터에 전기적으로 결합됨 -;
제2 기판의 반도체 재료를 에칭하여, 상기 반도체 재료의 복수의 제1 핑거 및 상기 반도체 재료의 복수의 제2 핑거를 형성하는 단계 - 상기 복수의 제1 핑거 및 상기 복수의 제2 핑거는 서로 맞물려 콤(comb) 구조를 갖는 캐패시터를 구성함 -;
상기 제1 기판을 상기 제2 기판에 접합하는 단계;
상기 제2 기판을 관통하여 연장되는 적어도 하나의 관통 비아를 에칭하여, 상기 재배선 구조물을 부분적으로 노출시키는 단계; 및
상기 관통 비아 내에 적어도 하나의 전도성 재료를 퇴적하여, 상기 재배선 구조물에 전기적으로 결합된 전도성 관통 비아를 형성하고, 그리고
상기 제2 기판 위에 적어도 하나의 전도성 재료를 퇴적하여, 상기 전도성 관통 비아를 상기 캐패시터의 상기 복수의 제1 핑거에 전기적으로 결합하는 제1 컨택트 구조물을 형성하는 단계를 포함하는, 반도체 디바이스를 제조하는 방법. 　　　
12. 제11항에 있어서,
도펀트를 상기 반도체 재료 내에 주입하여, 상기 반도체 재료의 일부에 도핑된 영역을 형성하는 단계 - 상기 일부는 상기 복수의 제1 핑거에 연속적임 - 를 더 포함하고,
상기 전도성 재료를 퇴적하는 것은 상기 도핑된 영역과의 오믹 컨택트를 형성하는 상기 제1 컨택트 구조물을 형성하는 것인, 반도체 디바이스를 제조하는 방법.
13. 제11항에 있어서,
상기 반도체 재료 내의 하나 이상의 트렌치를 에칭하는 단계; 및
상기 하나 이상의 트렌치의 측벽 및 하단 위에 제1 전극, 유전체 재료, 및 제2 전극에 대응하는 연속 층을 순차적으로 퇴적하여, 3차원(3D) 금속-절연체-금속(MIM) 또는 금속-산화물-금속(MOM) 캐패시터가 되는 추가 캐패시터를 구성하는 단계를 더 포함하는, 반도체 디바이스를 제조하는 방법.
14. 제11항에 있어서,
상기 제1 기판을 상기 제2 기판에 접합하는 단계 시, 상기 복수의 제1 핑거 및 상기 복수의 제2 핑거는 상기 제2 기판의 두께 방향을 따라 상기 재배선 구조물의 상단 금속 층 내의 전도성 패턴과 적어도 부분적으로 중첩하고, 상기 전도성 패턴은 상기 캐패시터에 대한 차폐물을 구성하는 것인, 반도체 디바이스를 제조하는 방법.
15. 제11항에 있어서,
상기 제2 기판 위에 유전체 재료를 퇴적하여, 상기 복수의 제1 핑거 및 상기 복수의 제2 핑거를 둘러싸고, 상기 복수의 제1 핑거와 상기 복수의 제2 핑거 사이의 공간을 충전하도록 하는 단계를 더 포함하는, 반도체 디바이스를 제조하는 방법.
16. 제11항에 있어서,
상기 반도체 재료 내로 제1 도펀트를 주입하여, 상기 반도체 재료의 제1 부분 내에 제1 도핑된 영역을 형성하는 단계;
상기 반도체 재료를 에칭하여, 상기 반도체 재료의 상기 제1 부분을 상기 반도체 재료의 인접한 제2 부분으로부터 격리하는 트렌치를 형성하는 단계; 및
상기 제2 기판을 부분적으로 에칭하여 상기 제1 도핑된 영역을 노출시키는 단계를 더 포함하고,
상기 전도성 재료를 퇴적하는 것은 또한, 쇼트키 다이오드를 구성하기 위해 상기 제1 도핑된 영역과의 쇼트키 컨택트를 형성하는 제2 컨택트 구조물을 형성하는 것인, 반도체 디바이스를 제조하는 방법.
17. 제16항에 있어서,
상기 제2 기판 위에 유전체 재료를 퇴적하여, 상기 복수의 제1 핑거 및 상기 복수의 제2 핑거를 둘러싸고, 상기 트렌치를 충전하고, 그리고 상기 복수의 제1 핑거와 상기 복수의 제2 핑거 사이의 공간을 충전하도록 하는 단계;
상기 유전체 재료 내의 캐비티를 에칭하는 단계 - 상기 캐비티는 상기 제2 기판의 두께 방향을 따라 상기 제1 도핑된 영역과 중첩함 - 를 더 포함하고,
상기 제1 기판을 상기 제2 기판에 접합하는 단계 시, 상기 캐비티는 상기 쇼트키 다이오드를 열적으로 차폐하기 위한 매립된 캐비티가 되는 것인, 반도체 디바이스를 제조하는 방법.
18. 제16항에 있어서,
상기 반도체 재료의 제1 부분 내로 제2 도펀트를 주입하여 상기 제1 도핑된 영역으로부터 이격되는 제2 도핑된 영역을 형성하는 단계; 및
상기 제2 기판을 부분적으로 에칭하여, 상기 제2 도핑된 영역을 노출시키는 단계를 더 포함하고,
상기 전도성 재료를 퇴적하는 것은 또한, 상기 제2 도핑된 영역과의 오믹 컨택트를 형성하는 제3 컨택트 구조물을 형성하는 것인, 반도체 디바이스를 제조하는 방법.
19. 반도체 디바이스로서,
반도체 재료를 포함하는 기판; 및
상기 반도체 재료의 섹션(section)에 의해 서로 전기적으로 결합되는 적어도 제1 회로 요소 및 제2 회로 요소를 포함하는 수동(passive) 회로를 포함하고,
상기 제1 회로 요소는 쇼트키 다이오드, 캐패시터, 및 저항기 중 하나이고,
상기 제2 회로 요소는 상기 쇼트키 다이오드, 상기 캐패시터, 및 상기 저항기 중 다른 하나이며,
상기 쇼트키 다이오드는 상기 반도체 재료의 도핑된 영역 및 컨택트 구조물을 포함하고, 상기 도핑된 영역은 상기 컨택트 구조물과의 쇼트키 컨택트를 형성하고 상기 컨택트 구조물 주위로 연장되며,
상기 캐패시터는 상기 반도체 재료의 서로 맞물린 복수의 핑거를 포함하고, 상기 복수의 서로 맞물린 핑거는 상기 캐패시터의 전극을 구성하며,
상기 저항기는 상기 반도체 재료의 스트립을 포함하며, 상기 스트립은 사행(meandering) 형상을 갖는 것인, 반도체 디바이스.
20. 제19항에 있어서, 상기 수동 회로는:
DC 전력 버퍼,
사전 신호 필터,
전압 클램핑 회로,
정전 방전(ESD) 회로,
정류기, 및
전하 펌프 중 적어도 하나를 포함하는 것인, 반도체 디바이스.

Claims (10)

  1. 반도체 디바이스로서,
    반대되는 제1 면(side) 및 제2 면을 갖는 제1 기판,
    상기 제1 기판의 제1 면 상의 제1 전도성 층; 및
    반대되는 제1 면 및 제2 면을 갖는 제2 기판 - 상기 제2 기판의 제2 면은 상기 제1 기판의 제1 면에 접합됨(bonded) - 을 포함하고,
    상기 제2 기판은:
    반도체 재료, 및
    상기 제1 전도성 층에 전기적으로 결합된(coupled) 적어도 하나의 회로 요소를 포함하고,
    상기 적어도 하나의 회로 요소는:
    상기 반도체 재료 및 제1 컨택트 구조물에 의해 구성된 쇼트키 다이오드(Schottky diode),
    상기 반도체 재료의 제1 전극을 갖는 캐패시터, 및
    상기 반도체 재료의 저항기 중 적어도 하나를 포함하는 것인, 반도체 디바이스.
  2. 제1항에 있어서,
    상기 제2 기판의 제1 면 위에 있고, 상기 적어도 하나의 회로 요소에 전기적으로 결합되는 제2 전도성 층; 및
    상기 제2 기판의 제1 면으로부터 상기 제2 기판의 제2 면으로 연장되고, 상기 제2 전도성 층을 상기 제1 전도성 층에 전기적으로 결합하는 적어도 하나의 전도성 관통 비아를 더 포함하는, 반도체 디바이스.
  3. 제1항에 있어서,
    상기 적어도 하나의 회로 요소는 쇼트키 다이오드를 포함하고,
    상기 반도체 재료는 상기 제2 기판의 제1 면 상의 제1 도핑된 영역을 포함하고,
    상기 제1 도핑된 영역은 상기 쇼트키 다이오드를 구성하도록 상기 제1 컨택트 구조물과의 쇼트키 컨택트를 형성하는 것인, 반도체 디바이스.
  4. 제3항에 있어서,
    제2 컨택트 구조물을 더 포함하고,
    상기 반도체 재료는 상기 제2 기판의 제1 면 상의 제2 도핑된 영역을 더 포함하고,
    상기 제2 도핑된 영역은 상기 제2 컨택트 구조물과의 오믹 컨택트(ohmic contact)를 형성하는 것인, 반도체 디바이스.
  5. 제3항에 있어서,
    상기 제2 기판은 상기 제2 기판의 제1 면과 상기 제2 기판의 제2 면 사이에서 두께 방향을 따라 상기 제1 도핑된 영역과 적어도 부분적으로 중첩하는 매립된 캐비티(buried cavity)를 더 포함하는 것인, 반도체 디바이스.
  6. 제1항에 있어서,
    상기 적어도 하나의 회로 요소는 상기 캐패시터를 포함하고,
    상기 캐패시터는 상기 반도체 재료의 복수의 핑거를 포함하고,
    상기 복수의 핑거는 상기 캐패시터의 제1 전극을 구성하는 제1 핑거, 및 상기 캐패시터의 제2 전극을 구성하는 제2 핑거를 포함하고,
    상기 제1 핑거와 상기 제2 핑거는 서로 맞물려 있는 것인, 반도체 디바이스.
  7. 제1항에 있어서,
    상기 적어도 하나의 회로 요소는 상기 캐패시터를 포함하고,
    상기 제2 기판은 상기 반도체 재료와 상기 제1 전도성 층 사이에 유전체 층을 더 포함하고,
    상기 캐패시터는,
    상기 반도체 재료의 일부를 포함하는 상기 제1 전극,
    상기 제1 전도성 층 내의 전도성 패턴을 포함하는 제2 전극, 및
    상기 제1 전극과 상기 제2 전극 사이의 유전체 층의 일부를 포함하는 것인, 반도체 디바이스.
  8. 제1항에 있어서,
    상기 적어도 하나의 회로 요소는 상기 저항기를 포함하고,
    상기 저항기는 상기 반도체 재료의 스트립(strip)을 포함하는 것인, 반도체 디바이스. 　
  9. 반도체 디바이스를 제조하는 방법으로서,
    제1 기판 위에 적어도 하나의 트랜지스터를 형성하는 단계;
    상기 제1 기판 위에 재배선(redistribution) 구조물을 형성하는 단계 - 상기 재배선 구조물은 상기 적어도 하나의 트랜지스터에 전기적으로 결합됨 -;
    제2 기판의 반도체 재료를 에칭하여, 상기 반도체 재료의 복수의 제1 핑거 및 상기 반도체 재료의 복수의 제2 핑거를 형성하는 단계 - 상기 복수의 제1 핑거 및 상기 복수의 제2 핑거는 서로 맞물려 콤(comb) 구조를 갖는 캐패시터를 구성함 -;
    상기 제1 기판을 상기 제2 기판에 접합하는 단계;
    상기 제2 기판을 관통하여 연장되는 적어도 하나의 관통 비아를 에칭하여, 상기 재배선 구조물을 부분적으로 노출시키는 단계; 및
    상기 관통 비아 내에 적어도 하나의 전도성 재료를 퇴적하여, 상기 재배선 구조물에 전기적으로 결합된 전도성 관통 비아를 형성하고, 그리고
    상기 제2 기판 위에 적어도 하나의 전도성 재료를 퇴적하여, 상기 전도성 관통 비아를 상기 캐패시터의 상기 복수의 제1 핑거에 전기적으로 결합하는 제1 컨택트 구조물을 형성하는 단계를 포함하는, 반도체 디바이스를 제조하는 방법. 　　　
  10. 반도체 디바이스로서,
    반도체 재료를 포함하는 기판; 및
    상기 반도체 재료의 섹션(section)에 의해 서로 전기적으로 결합되는 적어도 제1 회로 요소 및 제2 회로 요소를 포함하는 수동(passive) 회로를 포함하고,
    상기 제1 회로 요소는 쇼트키 다이오드, 캐패시터, 및 저항기 중 하나이고,
    상기 제2 회로 요소는 상기 쇼트키 다이오드, 상기 캐패시터, 및 상기 저항기 중 다른 하나이며,
    상기 쇼트키 다이오드는 상기 반도체 재료의 도핑된 영역 및 컨택트 구조물을 포함하고, 상기 도핑된 영역은 상기 컨택트 구조물과의 쇼트키 컨택트를 형성하고 상기 컨택트 구조물 주위로 연장되며,
    상기 캐패시터는 상기 반도체 재료의 서로 맞물린 복수의 핑거를 포함하고, 상기 복수의 서로 맞물린 핑거는 상기 캐패시터의 전극을 구성하며,
    상기 저항기는 상기 반도체 재료의 스트립을 포함하며, 상기 스트립은 사행(meandering) 형상을 갖는 것인, 반도체 디바이스.
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