JP2018182324A - 静電放電保護構造を含む半導体デバイス - Google Patents

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Abstract

【課題】 静電放電保護構造を含む半導体デバイスを提供する。【解決手段】 半導体デバイスが、第１の面、及び第１の面の反対側に第２の面を有する半導体本体を含む。トランジスタ構造が、半導体本体内に形成される。トレンチ構造が、第１の面から半導体本体内に延在する。静電放電保護構造が、トレンチ構造内に収容される。静電放電保護構造は、第１の端子領域及び第２の端子領域を含む。第１の面にあるソースコンタクト構造が、トランジスタ構造のソース領域と、第１の端子領域とに電気的に接続される。第１の面にあるゲートコンタクト構造が、トランジスタ構造のゲート電極と、第２の端子領域とに電気的に接続される。【選択図】 図１

Description

半導体用途における重要な構成要素は、固体スイッチである。一例として、スイッチは、自動車用途又は工業用途の負荷をオン及びオフにする。固体スイッチは、一般的に、例えば電界効果トランジスタ（ＦＥＴ）（金属酸化膜半導体ＦＥＴ（ＭＯＳＦＥＴ）又は絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）など）を包含する。
これらの用途では、トランジスタのゲートとソースとの間のゲート誘電体の損傷が、半導体デバイスのゲートコンタクトエリアと、ソースコンタクトエリアとの間の静電放電事象によって引き起こされ得る。ゲート誘電体を静電放電事象から保護するために、例えばアセンブリ又は動作中にトランジスタを静電放電から保護する静電放電（ＥＳＤ）保護構造が設けられる。これらのＥＳＤ保護構造は、集積半導体デバイス内に無視できないほどの面積を必要とする。
ＥＳＤ保護構造の面積消費を減少させると同時に、所定の静電放電耐性を達成するために、ＥＳＤ構造の熱電気安全動作面積を増加させることがさらに有益である。
従って、向上したＥＳＤ保護及び熱特性を備え、同時に最適化された面積効率及びより少ないトポロジーを有した半導体デバイス構造を提供することが望ましい。
本開示は、半導体本体を含む半導体デバイスに関する。半導体本体は、第１の面、及び第１の面の反対側に第２の面を有する。トランジスタ構造が、半導体本体内に形成される。トレンチ構造が、第１の面から半導体本体内に延在する。静電放電保護構造が、トレンチ構造内に収容される。静電放電保護構造は、第１の端子領域及び第２の端子領域を含む。第１の面にあるソースコンタクト構造が、トランジスタ構造のソース領域と、第１の端子領域とに電気的に接続される。第１の面にあるゲートコンタクト構造が、トランジスタ構造のゲート電極と、第２の端子領域とに電気的に接続される。
本開示はまた、炭化ケイ素半導体本体を含む半導体デバイスに関する。炭化ケイ素半導体本体は、第１の面、及び第１の面の反対側に第２の面を有する。トランジスタ構造が、炭化ケイ素半導体本体内に形成される。静電放電保護構造が、炭化ケイ素半導体本体上にある。静電放電保護構造は、第１の端子領域及び第２の端子領域を含む。第１の面にあるソースコンタクト構造が、トランジスタ構造のソース領域と、第１の端子領域とに電気的に接続される。第１の面にあるゲートコンタクト構造が、トランジスタ構造のゲート電極と、第２の端子領域とに電気的に接続される。
本開示はさらに、半導体デバイスの製造方法に関し、本方法は、トランジスタ構造を半導体本体内に形成することを含む。半導体本体は、第１の面、及び第１の面の反対側に第２の面を有する。さらに、第１の面から半導体本体内に延在するトレンチ構造が、形成される。加えて、トレンチ構造内に収容される静電放電保護構造が、形成される。静電放電保護構造は、第１の端子領域及び第２の端子領域を含む。本方法はさらに、第１の面にソースコンタクト構造を形成することを含む。ソースコンタクト構造は、トランジスタ構造のソース領域及び第１の端子領域に電気的に接続される。さらに、第１の面にゲートコンタクト構造が形成される。ゲートコンタクト構造は、トランジスタ構造のゲート電極及び第２の端子領域に電気的に接続される。
当業者は、以下の詳細な説明を読めば、及び添付の図面を見ることにより、追加の特徴及び利点を認識するだろう。
添付の図面は、本発明のさらなる理解をもたらすために包含され、本明細書に組み込まれ、及び本明細書の一部を構成する。図面は、本発明の実施形態を図示し、詳細な説明と共に、本発明の原理の説明に役立つ。本発明の他の実施形態及び意図された利点は、以下の詳細な説明を参照することにより、より深く理解されるようになるので、容易に認識されるだろう。
ある実施形態による、半導体デバイスの一部の概略断面図である。 異なる実施形態による、半導体デバイスの一部の概略平面図である。 異なる実施形態による、半導体デバイスの一部の概略平面図である。 ある実施形態による、図２Ａ又は図２Ｂの断面平面Ａ−Ａ’に沿った半導体デバイスの一部の概略断面図である。 ある実施形態による、図２Ａの断面平面Ｃ−Ｃ’に沿った半導体デバイスの一部の概略断面図である。 ある実施形態による半導体デバイスの一部の平面図である。 図４の半導体デバイスの一部の詳細な平面図である。 ある実施形態による半導体デバイスの製造方法の概略工程図を示す。 ある実施形態による半導体デバイスの製造方法の概略工程図を示す。 ある実施形態による半導体デバイスの製造方法の概略工程図を示す。 ある実施形態による半導体デバイスの製造方法を示す断面図である。 ある実施形態による半導体デバイスの製造方法を示す断面図である。 ある実施形態による半導体デバイスの製造方法を示す断面図である。 ある実施形態による半導体デバイスの製造方法を示す断面図である。 ある実施形態による半導体デバイスの製造方法を示す断面図である。 ある実施形態による半導体デバイスの製造方法を示す断面図である。 ある実施形態による半導体デバイスの製造方法を示す断面図である。 ある実施形態による半導体デバイスの製造方法を示す断面図である。 ある実施形態による半導体デバイスの製造方法を示す断面図である。 ある実施形態による半導体デバイスの製造方法を示す断面図である。
以下の詳細な説明では、本明細書の一部を成し、及び特定の実施形態の図示として示される添付の図面が参照される。他の実施形態を利用することができ、及び本発明の範囲から逸脱することなく構造的及び論理的変更を行うことができることが理解されるものとする。例えば、ある実施形態に関して図示又は記載される特徴は、またさらなる実施形態を生み出すために他の実施形態に対して、又は他の実施形態と併せて使用することができる。本発明は、そのような変更形態及び変形形態を包含することが意図されている。例は、添付の請求項の範囲を限定するものと解釈されるべきではない特定の言語を用いて記載される。図面は、一定の縮尺ではなく、単なる例示目的のものである。明瞭さのために、別段の言明のない限り、異なる図面における対応する要素は、同じ参照符号で示されている。
「有する（ｈａｖｉｎｇ）」、「含有する（ｃｏｎｔａｉｎｉｎｇ）」、「包含する（ｉｎｃｌｕｄｉｎｇ）」、「含む（ｃｏｍｐｒｉｓｉｎｇ）」などといった用語は、非制限的であり、これらの用語は、記載された構造、要素又は特徴の存在を示すが、追加の要素又は特徴を除外しない。
「次々に」、「連続して」などの用語は、要素の厳密でない順序付けを示し、順序付けられた要素間に配置される追加の要素を除外しない。
冠詞「ａ」、「ａｎ」及び「ｔｈｅ」は、文脈が明らかにそうでないことを示さない限り、単数だけでなく、複数も包含することが意図される。
本明細書では、ｎ型又はｎドープは、第１の導電型を指してもよく、その一方で、ｐ型又はｐドープは、第２の導電型と呼ばれる。半導体デバイスは、逆のドーピング関係を備えて形成することができるので、第１の導電型は、ｐドープでもよく、及び第２の導電型は、ｎドープでもよい。さらに、一部の図面は、ドーピングの型の隣に「−」又は「＋」を示すことによって、相対ドーピング濃度を示す。例えば、「ｎ−」は、「ｎ」ドーピング領域のドーピング濃度よりも少ないドーピング濃度を意味し、「ｎ＋」ドーピング領域は、「ｎ」ドーピング領域よりも大きなドーピング濃度を有する。しかし、相対ドーピング濃度を示すことは、別段の言明のない限り、同じ相対ドーピング濃度のドーピング領域が、同じ絶対ドーピング濃度を有することを意味しない。例えば、２つの別のｎ＋領域が異なる絶対ドーピング濃度を有していてもよい。同じことが、例えば、ｎ＋及びｐ＋領域に当てはまる。
第１の導電型は、第２の導電型が相補的であるならば、ｎ又はｐ型でもよい。
「電気的に接続された」という用語は、電気接続された要素間の永続的な低オーミック接続（例えば、当該要素間の直接的接触又は金属及び／若しくは高濃度にドープされた半導体を介した低オーミック接続）を表す。
以下の説明に使用される「ウエハ」、「基板」、「半導体本体」、又は「半導体基板」という用語は、半導体表面を有する任意の半導体ベースの構造を包含してもよい。ウエハ及び構造は、シリコン（Ｓｉ）、シリコン・オン・インシュレータ（ＳＯＩ）、シリコン・オン・サファイア（ＳＯＳ）、ドープ及びアンドープ半導体、ベース半導体基盤によって支持されるシリコンエピタキシャル層、及び他の半導体構造を包含すると理解されるものとする。半導体は、シリコンベースである必要はない。半導体は、同様に、シリコンゲルマニウム（ＳｉＧｅ）、ゲルマニウム（Ｇｅ）、又はガリウムヒ素（ＧａＡｓ）でもよい。他の実施形態によれば、炭化ケイ素（ＳｉＣ）又は窒化ガリウム（ＧａＮ）が、半導体基板材料を形成してもよい。
本明細書に使用される「横」という用語は、半導体基板又は本体の第１の面又は主面に実質的に平行な配向を表すことを意図する。これは、例えば、ウエハ又はダイの面でもよい。
本明細書に使用される「垂直」という用語は、実質的に第１の面と直角に、すなわち半導体基板又は本体の第１の面の法線方向と平行に配置された配向を表すことを意図する。
半導体ウエハの処理は、集積回路との電気接触を可能にするコンタクトパッド（又は電極）などの端子コンタクトを有する半導体デバイス、又は半導体本体に包含される個別の半導体デバイスをもたらし得る。電極は、半導体チップの半導体材料に付着される１つ又は複数の電極金属層を包含してもよい。電極金属層は、所望の幾何学形状及び所望の材料組成で製造されてもよい。電極金属層は、例えば、あるエリアを覆う層の形態でもよい。所望の金属、例えば、Ｃｕ、Ｎｉ、Ａｌ、Ｓｎ、Ａｕ、Ａｇ、Ｐｔ、Ｐｄ、及びこれらの金属の１つ又は複数の合金が、材料として使用されてもよい。１つ又は複数の電極金属層は、同質である、又はたった１つの材料から製造される必要はなく、すなわち、１つ又は複数の電極金属層に含有される材料の様々な組成及び濃度が可能である。一例として、電極層は、ワイヤとボンディングされるのに十分な大きさにされてもよい。
本明細書に開示される実施形態では、１つ又は複数の導体層（例えば導電層）が付着される。「形成される」又は「付着される」といった用語は、層付着の文字通り全ての種類及び技術を対象に含めることを意図していることが認識されるべきである。具体的には、それらは、例えば積層技術などの層が全体として同時に付着される技術、及び例えばスパッタリング、めっき、成形、化学気相成長（ＣＶＤ）、物理気相成長（ＰＶＤ）、蒸着、ハイブリッド物理化学気相成長（ＨＰＣＶＤ）などといった層が順次堆積される技術を対象に含めることを意図している。
付着された導体層は、とりわけ、Ｃｕ又はＳｎなどの金属、又はそれの合金の層、導体ペーストの層、及び接着材料の層の１つ又は複数を含んでもよい。金属の層は、均質層でもよい。導体ペーストは、気化可能な又は硬化性ポリマー材料に分散させた金属粒子を包含してもよく、ペーストは、流体、粘性、又は蝋質でもよい。接着材料は、半導体チップを例えばキャリアに、又は例えばコンタクトクリップに電気的及び機械的に接続するために塗布されてもよい。軟質はんだ材料、又は具体的には拡散はんだ接着状態を作ることができるはんだ材料（例えば、Ｓｎ、ＳｎＡｇ、ＳｎＡｕ、ＳｎＣｕ、Ｉｎ、ＩｎＡｇ、ＩｎＣｕ、及びＩｎＡｕの１つ又は複数を含むはんだ材料）が使用されてもよい。
半導体ウエハを個々のチップに分割するためにダイシング工程が使用されてもよい。例えば、ブレードダイシング（ソーイング）、レーザダイシング、エッチングなどの任意のダイシング技術が適用されてもよい。半導体本体（例えば半導体ウエハ）は、半導体ウエハをテープ（具体的にはダイシングテープ）上に付着させ、例えば上述の技術の１つ又は複数に従って、ダイシングパターン（具体的には長方形パターン）を半導体ウエハに付与し、及び例えばテープの平面内の４つの直交方向に沿ってテープを引くことによって、ダイシングされてもよい。テープを引くことにより、半導体ウエハは、複数の半導体ダイ（チップ）に分割される。
具体的に別段の言明のない限り、本明細書に記載の様々な実施形態の特徴を互いに組み合わせてもよいことが理解されるものとする。
図１は、ある実施形態による、半導体デバイス１０の一部の概略断面図である。半導体デバイス１０は、第１の面１０１、及び第１の面１０１の反対側に第２の面１０２を有する半導体本体１００を含む。半導体デバイス１０は、半導体本体１００内にトランジスタ構造１０００をさらに含む。トレンチ構造Ｔが、第１の面１０１から半導体本体内に延在する。静電放電保護構造３１０が、トレンチ構造Ｔ内に収容され、静電放電保護構造３１０は、第１の端子領域３１２及び第２の端子領域３１４を含む。さらに、ソースコンタクト構造５００が、第１の面１０１にあり、ソースコンタクト構造５００は、トランジスタ構造１０００のソース領域１５０と、静電放電保護構造３１０の第１の端子領域３１２とに電気的に接続される。ゲートコンタクト構造６００も第１の面１０１にあり、ゲートコンタクト構造６００は、トランジスタ構造１０００のゲート電極３２０と、静電放電保護構造３１０の第２の端子領域３１４とに電気的に接続される。
トレンチ構造Ｔ内に収容された静電放電保護構造３１０を設けることによって、ソースコンタクト構造５００及びゲートコンタクト構造６００などの第１の面１０１上のさらなる構造を、第１の面１０１の平面上に形成することができる。従って、半導体デバイス１０は、より少ない表面トポロジーと、半導体本体１００内に埋め込まれた静電放電保護構造３１０のより低い熱インピーダンスとを可能にする。
図２Ａ及び２Ｂは、別の実施形態による、半導体デバイス１０の一部の概略平面図である。図２Ａに示されるように、ゲートコンタクト構造６００は、半導体デバイス１０のコーナー部分に存在し、ゲートパッドとして機能することができる。ゲートパッドは、外部のデバイス又は素子に接続されるボンディング又ははんだコンタクトを提供するために使用することができる。ソースコンタクト構造５００は、ゲートコンタクト構造６００の隣に配置され、ソースパッドとして機能することができる。ソースパッドも、外部のデバイス又は素子にボンディング又ははんだコンタクトを提供するために使用することができる。
半導体デバイス１０をパワー半導体素子として形成する場合、ソースコンタクト構造５００及びゲートコンタクト構造６００のメタライゼーションにより得られる厚さは、１μｍ〜１０μｍ、又は３μｍ〜７μｍの範囲内でもよく、ソースコンタクト構造５００及びゲートコンタクト構造６００は、５μｍ〜２０μｍ又は１０μｍ〜１５μｍの範囲内の最小距離Ｂ１によって分離されてもよい。異方性エッチング工程を適用する場合、この距離は、２μｍ〜５μｍの範囲内でもよい。図２Ｂから分かるように、ゲートコンタクト構造６００は、半導体デバイス１０の中央部分に配置されてもよく、ソースコンタクト構造５００は、ゲートコンタクト構造６００を取り囲む。トレンチ構造Ｔ及びトレンチ構造Ｔ内に収容される各静電放電保護構造３１０の可能な位置は、破線で示され、これらの示された場所は、例示的なものにすぎず、制限的なものと理解されるべきではない。
図２Ａ及び２Ｂの平面図では、横ギャップＧは、ソースコンタクト構造５００のエッジ部分と、ゲートコンタクト構造６００のエッジ部分との間に延在する。第１及び第２の面１０１、１０２に対する法線は、垂直方向を規定し、及び法線方向に直交する方向は、横平面内の横方向である。横ギャップＧは、長さ方向Ｌに沿って延在する縦ギャップでもよく、横ギャップＧの長さ方向Ｌは、ソースコンタクト構造５００及び／又はゲートコンタクト構造６００の一部と横平面内で交差しない直線に平行な方向と理解されるものとする。つまり、横ギャップＧは、ソースコンタクト構造５００及びゲートコンタクト構造６００のエッジ部分に直交する又は面した方向に沿った広がりと比べて、ソースコンタクト構造５００及びゲートコンタクト構造６００のエッジ部分に平行な横平面において、より大きな広がりを有する。長さ方向Ｌは、横ギャップＧ内の位置に依存し、及び単一の方向として理解されるべきではないことも留意されなければならない。
半導体デバイス１０は、ＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）、例えば、ＲＣ−ＩＧＢＴ（逆導通ＩＧＢＴ）、ＲＢ−ＩＧＢＴ（逆阻止ＩＧＢＴ）、及びＭＯＳＦＥＴ（金属酸化膜半導体電界効果トランジスタ）を包含したＩＧＦＥＴ（絶縁ゲート電界効果トランジスタ）などのパワー半導体素子を含んでもよい。半導体デバイス１０は、超接合トランジスタ、トレンチ電界効果トランジスタ、又はゲート端子を介して負荷電流を制御するさらに別のトランジスタデバイスも含んでもよい。
図３Ａは、ある実施形態による、図２Ａ又は図２Ｂの断面平面Ａ−Ａ’に沿った半導体デバイス１０の一部の概略断面図である。
半導体本体１００は、例えばシリコンＳｉ、炭化ケイ素ＳｉＣ、ゲルマニウムＧｅ、シリコンゲルマニウム結晶ＳｉＧｅ、窒化ガリウムＧａＮ、又はガリウムヒ素ＧａＡｓといった単結晶半導体材料から提供されてもよい。第１の面１０１と第２の面１０２との間の距離は、指定の電圧阻止能力を達成するように選択され、及び例えば、少なくとも２μｍ、少なくとも５μｍ、少なくとも２０μｍ、又は少なくとも５０μｍでもよい。他の実施形態が、数１００μｍの厚さの半導体本体１００を提供してもよい。半導体本体１００は、例えば５００μｍ〜最大数ミリメートルの範囲内のエッジ長さの長方形形状を有してもよい。
図３Ａを参照して、トレンチ構造Ｔが、第１の面１０１から半導体本体１００内に延在する。トレンチ構造Ｔ内に、静電放電保護構造３１０が収容される。静電放電保護構造３１０は、それぞれソースコンタクト構造５００及びゲートコンタクト構造６００に電気的に接続される第１の端子領域３１２及び第２の端子領域３１４を含む。静電放電保護構造３１０は、バックトゥーバックダイオードチェーンを構成するように交互に配置された第１の領域３１６と、逆の導電型の少なくとも１つの第２の領域３１８とを有する多結晶シリコン層３００を含んでもよい。従って、静電放電保護構造３１０は、直列に接続された第１及び第２の領域３１６、３１８を有する少なくとも１つのポリシリコンダイオードを包含してもよい。
特に、静電放電保護構造３１０が、複数の第１の領域３１６と、逆の導電型の複数の第２の領域３１８とを包含することが可能であり、第１及び第２の領域３１６、３１８は、単一のトレンチ構造Ｔ内に位置する。
ここでは、得られるダイオードは、奇数の第１の領域３１６又は第２の領域３１８を有する（例えば、ｎ−ｐ−ｎ−…−ｐ−ｎ構造）、双方向性でもよい。得られるダイオードは、偶数の第１及び第２の領域３１６、３１８を有する（例えば、ｎ−ｐ−ｎ−…−ｐ構造）、双方向性の非対称でもよい。
詳細には、静電放電保護構造３１０は、トレンチ構造Ｔ内に第１の導電型の多結晶シリコン層３００を形成することによって製造されてもよい。多結晶シリコン層３００を形成した後、マスク層（不図示）、例えば、ハードマスク層又はレジスト層が、多結晶シリコン層３００上に形成され、及び第２の領域３１８がマスク層によって覆われないように、リソグラフィー工程によってパターニングされる。後続の注入工程では、第２の導電型のドーパントが、多結晶シリコン層３００上のマスク層によって覆われていない露出した第２の領域３１８内に導入されることにより、第２の導電型の第２の領域３１８が形成される。従って、第１の領域３１６及び第２の領域３１８のそれぞれは、第１の導電型の第１のドーパントを含み、及び第２の領域３１８は、第１の導電型の第１のドーパントを過補償する第２の導電型の第２のドーパントをさらに含む。別の実施形態では、各第１の領域３１６は、第１の導電型の第１のドーパントを含んでもよく、及び第２の領域３１８は、第１の導電型の第１のドーパントを過補償することなく、第２の導電型の第２のドーパントのみを含んでもよい。ここで、それぞれ別の工程で（例えば、イオン注入及び／又は拡散によって）、第１のドーパントは、第１の領域３１６に導入され、及び第２のドーパントは、第２の領域３１８に導入され、第１の領域３１６と第２の領域３１８との重複領域が、ドーパントの拡散により、第１及び第２のドーパントを含んでもよい。
その結果、多結晶シリコン層３００内の第１及び第２の領域３１６、３１８の領域境界において、交互のｐｎ接合（ダイオード）を有する横方向に配置されたポリシリコンダイオードチェーン又はストリングが形成される。ある実施形態では、第１及び第２の領域３１６、３１８のドーピング濃度は、ツェナーダイオードの直列接続が多結晶シリコン層３００内に形成されるように設定される。それぞれ第１の領域３１６及び第２の領域３１８を包含する連続したダイオードの数により、静電放電保護構造３１０の絶縁破壊電圧を調整してもよい。従って、静電放電保護構造３１０は、バックトゥーバックツェナーダイオードチェーンを構成するように交互に配置された第１の領域３１６と、逆の導電型の少なくとも１つの第２の領域３１８とを有する多結晶シリコン層３００を含んでもよい。
以下の半導体デバイス１０の製造方法に関して説明されるように、トレンチ構造Ｔは、多結晶シリコンで充填され、多結晶シリコンは、半導体本体１００の第１の面１０１と平行又は同一平面の平面的な上面を有する。従って、第１の面１０１上の半導体デバイス１０のさらなる構造を、平面上に形成することができ、従って、半導体デバイス１０のトポロジーを減少させる。
トレンチ構造Ｔ内の静電放電保護構造３１０又は多結晶シリコンを半導体本体１００から電気的に絶縁するために、誘電体層２００が、トレンチ構造Ｔの側壁にライニングを施すように形成される。誘電体層２００は、例えば、酸化物、窒化物、酸窒化物、高誘電率（ｈｉｇｈ−ｋ）材料、イミド、絶縁樹脂又はガラスの１つ又は任意の組み合わせを包含してもよい。誘電体層２００は、例えば熱酸化又は堆積によって、又は選択酸化（ＬＯＣＯＳ：ｌｏｃａｌ ｏｘｉｄａｔｉｏｎ ｏｆ ｓｉｌｉｃｏｎ）工程によって形成されたフィールド酸化物、又はゲート酸化物を包含してもよい。
静電放電保護構造３１０はさらに、半導体本体１００の第１の面１０１と平行又は同一平面の平面的な上面上において、半導体本体１００の第１の面１０１上に形成された分離層４００によって、覆われていてもよい。
分離層４００は、単一の誘電体層でもよく、又は誘電体層のスタックを含んでいてもよい。ここでは、分離層４００の第１の誘電体層が、オルトケイ酸テトラエチル（ＴＥＯＳ）／アンドープケイ酸塩ガラス（ＵＳＧ）膜を包含してもよい。分離層４００の第１の誘電体層の厚さは、５０ｎｍ〜５００ｎｍの範囲内でもよい。分離層４００の第２の誘電体層は、リンケイ酸ガラス（ＰＳＧ）又はホウリンケイ酸ガラス（ＢＰＳＧ）を包含してもよい。分離層４００の第２の誘電体層の厚さは、２００ｎｍ〜２μｍの範囲内でもよい。
ソースコンタクト構造５００は、分離層４００上に形成されてもよい。ゲートコンタクト構造６００は、横ギャップ分だけソースコンタクト構造５００の一部から間隔を空けた分離層４００上に形成されてもよい。ソースコンタクト構造５００及びゲートコンタクト構造６００上に、例えば、イミド、窒化物、酸化物、又は酸窒化物の１つ又は任意の組み合わせを包含してもよいさらなるパッシベーション層７００が形成されてもよい。
図３Ａを参照して、ソースコンタクト構造５００は、第１の電気コンタクト構造５１０を介して、静電放電保護構造３１０の第１の端子領域３１２に電気的に結合されてもよく、ゲートコンタクト構造６００は、第２の電気コンタクト構造６１０を介して、静電放電保護構造３１０の第２の端子領域３１４に電気的に結合されてもよい。第１及び第２の電気コンタクト構造５１０及び６１０は、分離層４００を通って垂直方向に沿って延在してもよい。さらに図３Ａから分かるように、第１の電気コンタクト構造５１０は、ソースコンタクト構造５００をトランジスタ構造１０００のソース領域１５０と相互接続するために設けられてもよい。
図３Ａにおいて、第１及び第２の電気コンタクト構造５１０、６１０は、垂直方向に沿って分離層４００を通って延在するビアとして描かれており、垂直方向に沿った寸法は、横方向に沿った寸法よりも大きくてもよい。この場合、第１及び第２の電気コンタクト構造５１０、６１０は、金属ビアを形成するため、及びソース及びゲートコンタクト構造５００、６００を形成するための異なる金属層を堆積することによって、ソースコンタクト構造５００及びゲートコンタクト構造６００に対して別々に形成されてもよい。分離層４００が、ソースコンタクト構造５００及びゲートコンタクト構造６００を半導体本体１００内の構造と接触させるための開口部の寸法に相当する垂直方向に沿った寸法を有する場合、第１及び第２の電気コンタクト構造５１０、６１０は、平面コンタクト構造を形成するように、それぞれソースコンタクト構造５００及びゲートコンタクト構造６００と同時に形成されてもよい。
ゲートコンタクト構造６００は、金属を含んでもよい。加えて、ソースコンタクト構造５００は、金属を含んでもよい。ソースコンタクト構造５００及びゲートコンタクト構造６００は、同じワイヤリングレベルにある同じ導電材料層のパターニングされた部分でもよい。ゲートコンタクト構造６００及びソースコンタクト構造５００は、例えばリソグラフィーパターニングによる、共通の金属ワイヤリング層又は積層の別々の部分でもよい。ソースコンタクト構造５００及びゲートコンタクト構造６００は、それぞれ第１及び第２の電気コンタクト構造５１０及び６１０を包含する金属層構造として形成されてもよい。このような金属層構造は、１つ又は複数の主成分として、アルミニウムＡｌ、銅Ｃｕ、又はアルミニウム又は銅の合金（例えば、ＡｌＳｉ、ＡｌＣｕ、又はＡｌＳｉＣｕ）から構成されてもよく、又はそれ（ら）を含有してもよい。他の実施形態によれば、ゲートコンタクト構造６００及びソースコンタクト構造５００は、１つ、２つ、３つ、又はそれよりも多い副層を含有してもよく、各副層は、主成分として、ニッケルＮｉ、チタンＴｉ、銀Ａｇ、金Ａｕ、タングステンＷ、白金Ｐｔ、及びパラジウムＰｄの少なくとも１つを包含する。例えば、副層は、金属窒化物、又はＮｉ、Ｔｉ、Ａｇ、Ａｕ、Ｗ、Ｐｔ、Ｐｄ、及び／又はＣｏを包含する金属合金を含有してもよい。
図３Ａを参照して、トレンチ構造Ｔ内に収容された静電放電保護構造３１０の隣に、半導体本体１００内のトランジスタ構造１０００が設けられる。以下に記載される特徴の幾つかは、半導体本体１００が炭化ケイ素半導体本体である一実施形態の特定の特徴でもよい。但し、トランジスタ構造１０００及び図３Ａに関して記載される実施形態は、それらの特徴の一部が、炭化ケイ素半導体本体ではない半導体本体を設ける場合には異なるやり方で提供され得るので、制約的なものと見なされるべきものではない。
トランジスタ構造１０００は、ソースコンタクト構造５００と半導体本体１００との重複エリアに配置されるトランジスタセル１１００を含む。簡潔さを目的として、ただ１つのトランジスタセル１１００が示されている。各トランジスタセル１１００は、第１の面１０１から半導体本体１００内に延在するゲートトレンチＧＴを含む。ゲートトレンチＧＴは、トランジスタ構造１０００のゲート電極３２０を収容する。図３Ａに描かれる実施形態によれば、誘電体層２００は、さらにゲートトレンチＧＴの側壁にライニングを施すことによって、トランジスタ構造１０００のゲート誘電体を構成する。ゲート電極３２０及び静電放電保護構造３１０の異なる電気特性により、ゲートトレンチＧＴ内の多結晶シリコンの正味のドーパント濃度は、トレンチ構造Ｔ内の多結晶シリコンの正味のドーパント濃度よりも少なくとも１０倍高くてもよい。各トランジスタセル１１００は、半導体本体１００の第１の面１０１と接触し、且つ半導体本体１００内に延在するソース領域１５０と、ソース領域１５０が埋め込まれる本体領域１６０とをさらに含む。ソース領域１５０は、第１の導電型を有し、及び本体領域は、第２の導電型を有する。図３Ａを参照して、ゲートトレンチＧＴは、第１の面１０１から半導体本体１００内へと延在するテーパー形状を有する。炭化ケイ素トランジスタ構造１０００に描かれる一実施形態によれば、トレンチゲート構造、例えばテーパー状トレンチゲート構造が、ＳｉＣの平面におけるチャネル移動度が低すぎることから（約８００ｃｍ２／Ｖｓの移動度を有するシリコンと比較して、１０ｃｍ２／Ｖｓほど）、使用される。例えば、
面、又はｃ軸（ａ面、面法線に対して４°外れる）に沿った、他の結晶方位におけるチャネル移動度は、大幅により高い。従って、トレンチ構造Ｔは、第１の面１０１の面法線に対して０°〜４５°、０°〜２０°、０°〜１５°、０°〜１０°、又は０°〜５°の範囲内で外れた方位を有するテーパー状側壁を含んでもよい。
さらに、第１の導電型のドレイン領域１２０が、半導体本体１００の第２の面１０２に存在する。ドレイン領域１２０上には、ソースコンタクト構造５００又はゲートコンタクト構造６００と同等の特徴及び特性を有するメタライゼーション層でもよいドレインコンタクト構造１１０が形成されてもよい。ドリフト領域１３０が、ドレイン領域１２０と、本体領域１６０との間に形成され、及び第１の導電型を有する。超接合デバイスの場合、第１の導電型及び第２の導電型の半導体領域が、横方向に沿って交互に配置され、及びドレイン領域１２０と、本体領域１６０との間に挿入されてもよい。例えば、第１の導電型の半導体領域は、ドリフト領域として機能してもよく、及び第２の導電型の半導体領域は、電荷補償領域として機能してもよい。
図３Ａに描かれた実施形態からさらに分かるように、例えばＳｉＣトランジスタ構造１０００を有する場合、トレンチ構造Ｔは、半導体本体１００においてウェル領域１４０によって取り囲まれる。第１の面１０１から半導体本体１００内へのウェル領域１４０の広がりは、第１の面１０１から半導体本体１００内へのトレンチ構造Ｔの広がりよりも大きい。第１の面１０１から半導体本体１００内へのウェル領域１４０の広がりは、第１の面１０１から半導体本体１００内へのゲートトレンチＧＴ及び本体領域１６０の広がりよりもさらに大きい。ウェル領域１４０は、第２の導電型の注入ウェルでもよい。ウェル領域１４０の電位がソース電位と等しいと定義するためには、ウェル領域１４０は、第１の電気コンタクト構造５１０及び高濃度にドープされたウェルコンタクト領域１７０を介してソースコンタクト構造５００に電気的に結合され、ウェルコンタクト領域１７０は、半導体本体１００内に延在するように第１の面１０１に形成され、且つウェル領域１４０と接触している。さらに、高濃度にドープされた本体コンタクト領域１８０が設けられ、本体コンタクト領域１８０は、半導体本体１００内に延在するように第１の面１０１に形成され、且つ本体領域１６０と接触している。
ウェル領域１４０は、第２の導電型の埋込シールドとして、電界の減少のために、トランジスタセル１１００及び静電放電保護構造３１０を収容するトレンチ構造Ｔの両方に使用されてもよい。ここでは、静電放電保護構造３１０、バックトゥーバックダイオードチェーン、又はバックトゥーバックツェナーダイオードチェーンは、誘電体層２００（任意選択的に、２０ｎｍ〜５００ｎｍの範囲内の厚さを有するゲート酸化物を構成する）の誘電体分離、及びドリフト領域１３０とウェル領域１４０との間に形成される垂直ｐｎ接合の接合分離の両方によって、ドレイン電位から電気的に分離されてもよい。この原理は、トレンチセル（但し、垂直トレンチ（面法線から９０°外れる）を有する）を備えたシリコン絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）又はシリコン金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）にも当てはまる。
従って、誘電体層２００が設けられる境界面から電界をさらにシールドするウェル領域１４０を設けることによって、２０ｎｍ〜２００ｎｍの範囲内の少ない厚さを有する同じ誘電体層２００が、トレンチ構造Ｔをシールドするためにフィールド誘電体層をさらに設けることなく、ゲートトレンチＧＴ及びトレンチ構造Ｔにライニングを施すように形成されてもよい。
図３Ａを参照して、半導体デバイス１０のこの実施形態の層構造は、平面的な第１の面１０１により、１μｍ〜２μｍの厚さを有するフィールド酸化物の上のポリシリコンダイオードと比較して、より少ない表面トポロジーと、誘電体層２００が、５ｎｍ〜２００ｎｍ、４０ｎｍ〜１２０ｎｍ、又は６０ｎｍ〜１００ｎｍの範囲内の厚さを有する薄いゲート誘電体層であることによる、静電放電保護構造３１０のより低い熱インピーダンスとを可能にする。従って、多結晶シリコンで充填されたテーパー状ゲートトレンチを用いた、６００Ｖ〜３０００Ｖの範囲内、６００Ｖ〜２０００Ｖの範囲内、又は６００Ｖ〜１５００Ｖの範囲内の動作電圧用に構成された炭化ケイ素ＭＯＳ工程（ＳｉＣＭＯＳ）におけるポリシリコンツェナーダイオードのモノリシック集積化を提供することができる。静電放電保護構造３１０のツェナーダイオードは、ウェル領域１４０の深いｐウェルを用いた埋込ｐシールドと組み合わせたトレンチゲート概念により、ドリフト領域１３０の炭化ケイ素ドリフト層に組み込まれてもよい。静電放電保護構造３１０のツェナーダイオード多結晶シリコン充填トレンチの十分な平坦化を得るためには、各ツェナーダイオードの幅は、０．５μｍから２μｍにまで減らされてもよい。図３Ａの断面図を参照して、ゲート／ソース静電放電（ＥＳＤ）人体モデル（ＨＢＭ）保護用のモノリシック集積化ポリシリコンバックトゥーバックツェナーダイオードカスケードを用いた高電圧炭化ケイ素垂直パワーＭＯＳＦＥＴが提供される。
さらに、静電放電保護構造３１０の代わりに、デバイス又は構造３１０は、検出信号を提供する単一ダイオード、又は一体化ポリシリコンレジスタも含んでもよい。これらのデバイス３１０のドーピング濃度は、１×１０１４ｃｍ−３〜１×１０２０ｃｍ−３、又は１×１０１４ｃｍ−３〜１×１０１８ｃｍ−３の範囲内でもよい。特に低ドーピング濃度の場合には、デバイス３１０内の空乏、エンハンスメント、又は反転領域に影響を与え得る側壁又はバックゲート効果を防止するために、効果的な電気シールドが必要とされる。従って、これらのデバイス３１０は、半導体本体１００内の構造３１０の環境内の固定又は絶えず変化する電位に対して電気的にシールドされるべきである。この電気シールドは、ウェル領域１４０（図３Ａ）と共に、誘電体構造２１０によって提供することができる。
図３Ｂは、ある実施形態による、図２Ａの断面平面Ｃ−Ｃ’に沿った半導体デバイスの一部の概略断面図である。
トランジスタ構造１０００は、ソースコンタクト構造５００と炭化ケイ素半導体本体１００との重複エリアに配置されるトランジスタセル１１００を含む。各トランジスタセル１１００は、ゲート誘電体層を構成する誘電体層２００上に形成されたゲート電極層３３０と、炭化ケイ素半導体本体１００の第１の面１０１と接触し、且つ半導体本体１００内に延在するソース領域１５０と、ソース領域１５０が埋め込まれる本体領域１６０とを含む。ソース領域１５０は、第１の導電型を有し、及び本体領域１６０は、第２の導電型を有する。さらに、第１の導電型のドレイン領域１１０は、半導体本体１００の第２の面１０２上に配置される。ドリフト領域１２０は、ドレイン領域１１０と、第１の面１０１における本体領域１６０との間に形成され、及び第１の導電型を有する。静電放電保護構造３１０は、フィールド酸化物層として炭化ケイ素半導体本体１００の第１の面１０１上に形成された誘電体層２００上に形成される。従って、静電放電保護構造３１０は、図３Ａに描かれるように、トレンチ構造Ｔ内に収容されるのではなく、炭化ケイ素半導体本体１００上に形成される。さらなる電気シールドが、既に上に説明したウェル領域１４０によって提供されてもよい。図４は、ある実施形態による半導体デバイス１０の一部の平面図であり、図５は、図４の半導体デバイス１０の一部の詳細な平面図である。上述の通り、トレンチ構造Ｔは、多結晶シリコンで充填されてもよく、多結晶シリコンは、半導体本体１００の第１の面１０１と同一平面の平面的な上面を有する。半導体デバイス１０の製造方法に関して以下に記載されるように、第１の面１０１と平行又は同一平面の静電放電保護構造３１０の構造は、分離層４００を堆積させる前に、化学機械研磨（ＣＭＰ）工程を用いて達成されてもよい。トレンチ構造Ｔ内の多結晶シリコンの大きすぎる研磨面積によるベイ、くぼみ、又はノッチを回避するために、図４に描かれ、及びより詳細に図５に描かれるトレンチ構造Ｔのメサ構造が設けられる。ここでは、トレンチ構造Ｔは、それぞれがバックトゥーバックダイオードチェーンを収容する複数の縦トレンチＬＴを含む。図４及び図５を参照して、縦トレンチＬＴが、それぞれ横ギャップＧを埋め、ソースコンタクト構造５００及びゲートコンタクト構造６００は、同じ相互接続層内に形成され、且つ横ギャップＧ分だけ互いに間隔を空ける。横ギャップＧは、上記で説明済みである。
各縦トレンチＬＴは、２μｍ〜１００μｍ、５μｍ〜５０μｍ、又は１０μｍ〜３０μｍの範囲内の横平面内の縦トレンチＬＴの縦方向に沿った長さＬ１を有していてもよい。各縦トレンチＬＴは、さらに、１００ｎｍ〜１０μｍ、２００ｎｍ〜５μｍ、又は５００ｎｍ〜２μｍの範囲内の横平面内の縦トレンチＬＴの縦方向に対して直角な幅Ｌ２を有していてもよい。縦トレンチＬＴは、１００ｎｍ〜１０μｍ、２００ｎｍ〜５μｍ、又は５００ｎｍ〜２μｍの範囲内の互いからの平均距離Ｌ３を有して、横平面内で、並列に配置されてもよい。縦トレンチＬＴは、それぞれが互いから同じ距離Ｌ３を有する縦トレンチＬＴの規則的なパターンで配置されてもよい。
縦トレンチＬＴは、それぞれ、横平面内で縦トレンチＬＴの縦方向に沿った長さＬ１を有してもよく、及びそれぞれ、横平面内の縦トレンチＬＴの縦方向に対して直角な幅Ｌ２を有してもよく、長さＬ１と幅Ｌ２との比率は、５〜１００、５〜５０、２〜５０、又は５〜２０の範囲内でもよい。
縦トレンチＬＴは、互いから平均距離Ｌ３を有して並列に配置されてもよく、各縦トレンチＬＴは、横平面内の縦トレンチＬＴの縦方向に対して直角な幅Ｌ２を有し、平均距離Ｌ３と幅Ｌ２との比率は、０．１〜１０、０．２〜５、又は０．５〜２の範囲内でもよい。ある実施形態によれば、平均距離Ｌ３は、幅Ｌ２と同じでもよい。
図４からさらに分かるように、第１の横方向ｘにおけるゲートコンタクト構造６００の寸法Ｂ２は、１００μｍ〜１０００μｍ、２００μｍ〜６００μｍ、又は３００μｍ〜４００μｍの範囲内でもよい。さらに、第２の横方向ｙにおけるゲートコンタクト構造６００の寸法Ｂ３は、１００μｍ〜１０００μｍ、２００μｍ〜６００μｍ、又は２５０μｍ〜３５０μｍの範囲内でもよい。縦トレンチＬＴの例示的な長さＬ１は、例えば２０μｍでもよい。例えば１μｍの縦トレンチＬＴの幅Ｌ２及び平均距離Ｌ３（これは、２μｍのピッチをもたらす）を例として挙げると、ソースコンタクト構造５００とゲートコンタクト構造６００との間の横ギャップＧを埋める、図４にラインとして示される縦トレンチＬＴ内に収容されるバックトゥーバックダイオードチェーンの総数は、３００〜７００、４００〜６００、又は４５０〜５００の範囲内でもよい。
従って、縦トレンチＬＴ内のダイオードチェーンの全幅は、最大で５００μｍ、最大で７００μｍ、又は最大で１０００μｍでもよい。従って、図４及び図５に描かれた実施形態のレイアウト原理を参照して、バックトゥーバックツェナーダイオードカスケードの絶縁破壊電圧は、ゲート酸化物信頼性要件を満たすために、ゲート酸化物（ＧＯＸ）トンネリング閾値電圧よりも小さくてもよい。ダイオード絶縁破壊電圧ＶＢＳ＝ｋ＊ＶＤＢ０（ｋ＝Ｚダイオードチェーン内の電気阻止ｐｎ接合の数、ＶＤＢ０＝各阻止ｐｎ接合の電気絶縁破壊電圧）における静電放電（ＥＳＤ）人体モデル（ＨＢＭ）保護を満たすために、ＥＳＤダイオードは、絶縁破壊モードで低微分抵抗を有することができる。
図５を参照して、ポリシリコンダイオード用の縦トレンチＬＴは、各ダイオードに対して小さな幅をもたらすトランジスタ構造１０００のゲートトレンチＧＴのような断面を有する。各縦トレンチＬＴにおいて、ｐｎポリダイオードチェーンが存在する。ポリダイオードチェーンの端部は、電気的に並列に接続されることにより、静電放電電流に対する十分な総断面積が確保される。ポリシリコンダイオードチェーンの端部は、第２の端子領域３１４及び第１の端子領域３１２を用いてゲート及びソース端子にそれぞれ接続される。
図４を参照して、ある例によれば、それぞれ１μｍの幅、１μｍの間隔、及び２５μｍの長さを持つ縦トレンチＬＴが、良好な平坦化のために設けられる。図４の平面図を参照して、１ｋＶを超える静電放電（ＥＳＤ）−人体モデル（ＨＢＭ）能力に十分となり得る５００μｍの累積幅を持つモノリシック集積化ツェナーダイオードマトリクスが設けられる。ゲートトレンチＧＴ及び縦トレンチＬＴのトレンチ幅は、同様に設定される。幅Ｌ２は、多結晶シリコン堆積厚さの２倍よりも小さく設定されることにより、多結晶シリコン堆積中に縦トレンチＬＴが完全に充填されることを可能にし、及びゲートトレンチＧＴから多結晶シリコンを除去することなく、マスクされていない多結晶シリコンエッチバックが使用されることを可能にする。
マルチレベルメタライゼーションは示されていないが、上記の静電放電保護構造は、多層メタライゼーションシステムを用いて、個別又は集積回路において使用されてもよい。
図６は、半導体デバイスの製造方法２０００を示す概略フロー図である。
方法２０００が、一連の行為又は事象として図示及び以下に説明されるが、このような行為又は事象の図示された順序付けは、制限的な意味で解釈されるものではないことが認識されるだろう。例えば、一部の行為は、異なる順序で、及び／又は本明細書に図示及び／又は記載されたものとは別の他の行為又は事象と同時に生じてもよい。加えて、全ての図示された行為が、本明細書における開示の実施形態の１つ又は複数の局面の実施に必要とされるわけではない。また、本明細書に描かれた行為の１つ又は複数が、１つ又は複数の別の行為及び／又は段階で実行されてもよい。
半導体デバイスの製造方法２０００を示す概略フロー図が、図６に示される。
工程特徴Ｓ１００は、トランジスタ構造を半導体本体内に形成することを含み、半導体本体は、第１の面、及び第１の面の反対側に第２の面を有する。
工程特徴Ｓ１１０は、第１の面から半導体本体内に延在するトレンチ構造を形成することを含む。
工程特徴Ｓ１２０は、トレンチ構造内に収容される静電放電保護構造を形成することを含み、静電放電保護構造は、第１の端子領域及び第２の端子領域を含む。
工程特徴Ｓ１３０は、第１の面にソースコンタクト構造を形成することを含み、ソースコンタクト構造は、トランジスタ構造のソース領域及び第１の端子領域に電気的に接続される。
工程特徴Ｓ１４０は、第１の面にゲートコンタクト構造を形成することを含み、ゲートコンタクト構造は、トランジスタ構造のゲート電極及び第２の端子領域に電気的に接続される。
図７は、静電放電保護構造３１０を形成する方法３０００を示す概略フロー図である。
工程特徴Ｓ２００は、トレンチ構造が充填されるまで、半導体本体の面上に多結晶シリコンを付着させることを含む。
工程特徴Ｓ２１０は、トレンチ構造より上に存在する多結晶シリコンを除去するために、化学機械研磨工程を実行することを含む。
工程特徴Ｓ２２０は、トレンチ構造内に残る多結晶シリコン内にバックトゥーバックダイオードチェーンを形成することを含む。
トランジスタ構造を形成する及びトレンチ構造を形成する方法４０００を示す概略フロー図が、図８に示される。
工程特徴Ｓ３００は、第１の面から半導体本体内に延在するゲートトレンチ及びトレンチ構造を同時に形成することを含む。
工程特徴Ｓ３１０は、トレンチ構造及びゲートトレンチが充填されるまで、半導体本体の面上に多結晶シリコンを付着させることを含む。
工程特徴Ｓ３２０は、ゲートトレンチ内の多結晶シリコン及びトレンチ構造内の多結晶シリコンが互いに分離されるように、トレンチ構造及びゲートトレンチより上に存在する多結晶シリコンを除去するために化学機械研磨工程を実行することを含む。
図９Ａ〜９Ｉでは、ある実施形態による半導体デバイス１０の製造方法が、選択された工程を示す断面図を参照して説明される。
図９Ａでは、上述の通り、ドレイン領域１２０及びドリフト領域１３０を含む半導体本体が設けられる。
図９Ｂを参照して、第１の面１０１から半導体本体１００内に延在するウェル領域１４０が、半導体本体１００内に形成される。ウェル領域１４０は、Ａｌイオンを用いた深いｐウェル注入によって形成されてもよく、ウェル領域１４０の注入深さは、１μｍ〜３μｍでもよい。本体領域１６０のｐ本体ゾーンの深さは、２００ｎｍ〜１μｍの範囲内でもよい。本体領域１６０及びウェル領域１４０を形成する工程は、半導体デバイス１０の製造工程の後の過程で行われてもよい。
図９Ｃを参照して、トレンチ構造Ｔ及びゲートトレンチＧＴが、第１の面１０１から半導体本体１００内に延在するように、半導体本体１００内に同時に形成される。トレンチ構造Ｔ及びゲートトレンチＧＴは、半導体本体１００内に最大で０．５μｍ〜１μｍの距離、延在してもよい。トレンチ構造Ｔ及びゲートトレンチＧＴは、適切な工程によって、例えばドライ及び／又はウェットエッチングによって形成されてもよい。一例として、トレンチ構造Ｔ及びゲートトレンチＧＴは、異方性プラズマエッチング工程、例えば、適切なエッチングガス（例えば、Ｃｌ２、Ｂｒ２、ＣＣｌ４、ＣＨＣｌ３、ＣＨＢｒ３、ＢＣｌ３、及びＨＢｒの少なくとも１つ）を用いた反応性イオンエッチング（ＲＩＥ）によって形成されてもよい。ある実施形態によれば、トレンチのトレンチ側壁がテーパー状でもよい。トレンチ構造Ｔは、第１の面１０１の面法線に対して０°〜４５°、０°〜２０°、０°〜１５°、０°〜１０°、又は０°〜５°の範囲内で外れた方位を有するテーパー状側壁を含むように形成されてもよい。テーパー状トレンチ側壁は、トレンチを充填する際のトレンチキャビティの回避に関して、又は例えば炭化ケイ素半導体本体１００におけるチャネル移動度の向上に関して有益となり得る。
図９Ｄを参照して、酸化ケイ素層などの誘電体層２００が、トレンチ構造Ｔ及びゲートトレンチＧＴの側壁、並びに半導体本体１００の第１の面１０１にライニングを施すように形成される。誘電体層２００の酸化物層は、フィールド酸化又は堆積工程によって形成されてもよく、又は熱酸化工程によってゲート酸化物層として形成されてもよい。誘電体層２００の厚さは、１０ｎｍ〜１００ｎｍ、又は４０ｎｍ〜６０ｎｍの範囲内でもよい。
図９Ｅを参照して、トレンチ構造Ｔ及びゲートトレンチＧＴが充填されるまで、多結晶シリコンが、半導体本体１００の面上に堆積される。
図９Ｆを参照して、ゲートトレンチＧＴ内の多結晶シリコン及びトレンチ構造Ｔ内の多結晶シリコンが互いに分離されるように、トレンチ構造Ｔ及びゲートトレンチＧＴより上に存在する多結晶シリコンが除去される。多結晶シリコンの除去は、化学機械研磨工程によって実行されてもよい。
図９Ｇを参照して、バックトゥーバックダイオードチェーンが、トレンチ構造Ｔ内に残る多結晶シリコン層３００内に形成される。図９Ｃ〜図９Ｇに示された工程に関して、任意選択的な他の工程が行われてもよい。
第１の選択肢によれば、トレンチ構造Ｔ及びゲートトレンチＧＴは、異なるエッチング工程で、及び図９Ｃに示されるように同時にではなく形成されてもよい。さらに、誘電体層２００の堆積又は生成及び多結晶シリコンの堆積も、トランジスタ構造１０００及びトレンチ構造Ｔ内に収容される静電放電保護構造３１０に対して別々に行われてもよい。
第２の選択肢によれば、図９Ｅに描かれる多結晶シリコンの堆積は、ゲートトレンチＧＴ及びトレンチ構造Ｔに対して別々に行われてもよい。このような別々のポリシリコン堆積を行う場合、第１のステップによれば、インサイチュ高濃度ドープゲート多結晶シリコンが堆積され、及び第２のステップにおいて、アンドープツェナー多結晶シリコンの後に、モノリシック集積化ツェナーダイオードのためのＰ及びＢ注入が続いて行われる。
第３の選択肢によれば、ゲートトレンチＧＴ及びトレンチ構造Ｔの両方に対して、ただ１つの多結晶シリコン層３００が堆積される。この選択肢によれば、アンドープ又は低ｎドープ多結晶シリコン層３００が、トレンチ構造Ｔ及びゲートトレンチＧＴを充填するように、半導体本体１００の面上に堆積されてもよい。その後、Ｐ又はＡｓイオンを用いて、イオン注入工程において、アンドープ又は低ｎドープ多結晶シリコン層３００をドープしてもよい。ここでは、ゲートトレンチＧＴ内のゲート電極３２０のドーパント濃度は、トレンチ構造Ｔ内のバックトゥーバックダイオードチェーンのｎドープの第１の領域３１６の正味のドーパント濃度よりも少なくとも１０倍高くてもよい。
第１の導電型（例えば、ｎ型）の多結晶シリコン層３００の正味のドーパント濃度は、５×１０１６ｃｍ−３〜５×１０１９ｃｍ−３の範囲内、５×１０１６ｃｍ−３〜５×１０１８ｃｍ−３の範囲内、又は１×１０１７ｃｍ−３〜１×１０１８ｃｍ−３の範囲内でもよい。ゲートトレンチＧＴ内のゲート電極３２０の第１の導電型の正味のドーパント濃度は、１×１０１９ｃｍ−３よりも大きい、５×１０１９ｃｍ−３よりも大きい、１×１０２０ｃｍ−３よりも大きい、又は１×１０２１ｃｍ−３よりも大きくてもよい。ゲートトレンチＧＴにおける多結晶材料の第１の導電型の正味のドーパント濃度は、５×１０２０ｃｍ−３よりも小さくてもよい。ある実施形態によれば、ｎ＋ドープ多結晶シリコン材料が、リン又はヒ素を用いてドープされてもよい。
第２の導電型（例えば、ｐ型）の第２の領域３１８の正味のドーパント濃度は、１×１０１８ｃｍ−３〜１×１０２１ｃｍ−３の範囲内、又は１×１０１９ｃｍ−３〜１×１０２０ｃｍ−３の範囲内でもよい。
図９Ｈを参照して、ソース領域１５０及びウェルコンタクト領域１７０、並びに本体コンタクト領域１８０が、半導体本体１００の第１の面１０１を通した注入によって形成される。
図９Ｉを参照して、分離層４００の堆積、及びゲートコンタクト構造６００及びソースコンタクト構造５００の形成などの追加の工程が行われてもよい。加えて、ドレインコンタクト構造１１０が、半導体本体１００の裏側に、又は第２の面１０２上に形成されてもよい。
図９Ｊを参照して、別の実施形態によれば、ゲート電極３２０及び静電放電保護構造３１０の平面的な上面が、半導体本体１００の第１の面１０１と同一平面でなくてもよく、第１の面１０１から突出してもよく、及び誘電体層２００の上面１０１ａと同一平面でもよく、誘電体層２００は、半導体本体１００の第１の面１０１にライニングを施す。従って、静電放電保護構造３１０は、第１の面１０１と平行な平面的な上面を有してもよい。さらに、ゲート電極３２０は、第１の面１０１と平行な平面的な上面を有してもよい。
超接合金属酸化膜半導体（ＭＯＳ）トランジスタ、トレンチ電界効果トランジスタ（ＦＥＴ）、又は絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）における静電放電（ＥＳＤ）保護素子のモノリシック集積化のためには、チップ面積の効率的な利用が重要である。例えば、小さな静電容量及び薄いゲート酸化物を備えた小さなチップが、ＨＢＭ−ＥＳＤ事象に対する追加の保護素子を必要とする場合がある。
チップ面積の増加及び追加の処理が、パワーＭＯＳデバイスにおけるＥＳＤ保護素子の集積化を可能にする。特に、ＳｉＣ材料によりウエハのコストが高い工程の場合、及びおそらく複数の基盤エピタキシャル層及びトランジスタマスクに加えた複数の注入マスクと共に、ＥＳＤ保護素子のための追加のチップ面積が、チップのコストを増加させる。理想的には、追加のＥＳＤ保護素子が、追加のチップ面積及び追加の工程ステップを必要としない。
たった５０ｎｍ以下のゲート酸化物の厚さを持つ炭化ケイ素（ＳｉＣ）デバイスの場合、シリコンベースのパワー技術と比較して、静電破壊又は注入の危険性が、さらに高くなり得る。これは、臨界電界強度の増大によるＳｉＣデバイスの［ドレイン・ソース間オン抵抗（Ｒｄｓ（ｏｎ））＊面積］の低下によって生じる。これは、ＳｉＣベースのパワーデバイスの場合、より低いＥＳＤ能力を持つ小さなチップ面積及びチップの厚さをもたらし得る。
トレンチゲートセルを用いて、チップ全体の全平面を処理することができ、これは、コンタクトの充填及び平坦化のためのエッチバック又は凹部形成工程ステップを単純化することができる。加えて、フォトレジストの露光及び現像のための、より小さな限界寸法（ＣＤ）値を簡単に達成することができる。
上記の実施形態では、炭化ケイ素ＭＯＳＦＥＴ又はＩＧＢＴにおけるツェナー保護ダイオードのモノリシック集積化が提供される。ゲート／ソースＥＳＤ−ＨＢＭ能力は、ＥＳＤゲート／ソース保護のないパワーデバイスと比較して改善される。さらに、プロセストポロジーが平面である。
ＳｉＣにおける臨界電界が、ＳｉＯ２における破壊電界とほぼ同じ強さであるので、多結晶シリコン電界板が、ＳｉＣデバイスにおいて重要となり得る。従って、ＳｉＣにおける終端構造は、平面接合終端拡張（ＪＴＥ：ｊｕｎｃｔｉｏｎ ｔｅｒｍｉｎａｔｉｏｎ ｅｘｔｅｎｓｉｏｎ）又は可変横ドーピング濃度（ＶＬＤ：ｖａｒｉａｂｌｅ ｌａｔｅｒａｌ ｄｏｐｉｎｇ）領域として実現されなければならない場合がある。例えば、接続金属／多結晶シリコンのために多結晶シリコン板を使用する場合、多結晶シリコン板は、接合分離によって多結晶シリコン板の下の誘電体を危険な電界からシールドするために、０Ｖの電位を持つｐドープＳｉＣエリアの上に位置する必要がある場合がある。
上記の実施形態によれば、炭化ケイ素ＭＯＳＦＥＴ又はＩＧＢＴにおける双方向ＥＳＤ保護デバイスが提供される。
ダイオード絶縁破壊電圧ＶＢＳ＝ｋ＊ＶＤＢ０（ｋ＝Ｚダイオードチェーン内の電気阻止ｐｎ接合の数、ＶＤＢ０＝各阻止ｐｎ接合の電気絶縁破壊電圧）における静電放電（ＥＳＤ）人体モデル（ＨＢＭ）保護を満たすためには、ＥＳＤダイオードは、絶縁破壊モードで低微分抵抗を有するべきである。
上記の実施形態によれば、電気シールドされたＥＳＤダイオードは、ゲートトレンチ工程を用いて作られ、ＥＳＤダイオードは、ＥＳＤ−ＨＢＭ能力を満たすために、炭化ケイ素ＭＯＳＦＥＴ又はＩＧＢＴ用の双方向ＥＳＤ保護デバイスを含む。
最先端のＳｉ超接合デバイスと同等又は最先端のＳｉ超接合デバイスよりも良い性能を示すことができる炭化ケイ素（ＳｉＣ）トランジスタ又はＩＧＢＴは全て、ＳｉＣの平面と比較してチャネル移動度が高いので、トレンチゲートを備える。
ｐシールドとして、ＳｉＣＭＯＳ工程の深いｐウェル注入（これは、電界の減少のために、トランジスタセル及びエッジ終端の両方に使用される）を用いることによって、ツェナーダイオードは、ゲート酸化物（厚さ５０ｎｍ）の誘電体分離、及び垂直ｐｎ接合の接合分離の両方によって、ドレイン電位から電気的に分離される。この原理は、トレンチセルを備えたＳｉＣ−ＩＧＢＴ又はＳｉ−ＭＯＳＦＥＴにも当てはまる。
上記の実施形態によれば、横Ｓｉ−ポリダイオードチェーンは、誘電絶縁材料でクラッディングされたトレンチにおいて実現される。
代替的又は追加的に、多結晶シリコントレンチゲートレジスタが、ゲートパッドと、金属ゲートランナとの間に組み込まれてもよい。
以下では、本明細書に記載の半導体デバイス及び／又は方法のさらなる実施形態を詳細に説明する。上述の特徴及び以下のまだ説明されていない特徴は、示されるそれぞれの組み合わせにおいてのみならず、本発明の範囲から逸脱することなく、他の組み合わせにおいても、又は分離しても用いることができることが理解されるものとする。一般に、本明細書に記載の方法は、本明細書に記載の半導体デバイスの製造に使用されてもよい。すなわち、本方法と関連して開示された全ての特徴は、半導体デバイスに関しても開示することができ、その逆も同様である。
少なくとも１つの実施形態によれば、半導体デバイスは、第１の面、及び第１の面の反対側に第２の面を有する半導体本体と、半導体本体内のトランジスタ構造と、第１の面から半導体本体内に延在するトレンチ構造と、トレンチ構造内に収容される静電放電保護構造とを含み、静電放電保護構造は、第１の端子領域及び第２の端子領域を含む。半導体デバイスは、第１の面にソースコンタクト構造をさらに含んでもよく、ソースコンタクト構造は、トランジスタ構造のソース領域と、第１の端子領域とに電気的に接続される。半導体デバイスは、第１の面にゲートコンタクト構造をさらに含み、ゲートコンタクト構造は、トランジスタ構造のゲート電極と、第２の端子領域とに電気的に接続される。
半導体デバイスの少なくとも１つの実施形態によれば、静電放電保護構造は、バックトゥーバックダイオードチェーンを構成するように交互に配置された第１の領域と、逆の導電型の少なくとも１つの第２の領域とを有する多結晶シリコン層を含む。
半導体デバイスの少なくとも１つの実施形態によれば、トレンチ構造は、それぞれがバックトゥーバックダイオードチェーンを収容する複数の縦トレンチを含む。
半導体デバイスの少なくとも１つの実施形態によれば、ソースコンタクト構造及びゲートコンタクト構造は、同じ相互接続層内に形成され、且つ横ギャップ分だけ互いに間隔を空け、縦トレンチは、横ギャップを埋める。
半導体デバイスの少なくとも１つの実施形態によれば、縦トレンチは、それぞれ、横平面内で縦トレンチの縦方向に沿った長さを有し、及びそれぞれ、横平面内の縦トレンチの縦方向に対して直角な幅を有し、長さと幅との比率は、５〜５０の範囲内にある。
半導体デバイスの少なくとも１つの実施形態によれば、縦トレンチは、互いから平均距離を有して並列に配置され、及び各縦トレンチは、横平面内の縦トレンチの縦方向に対して直角な幅を有し、平均距離と幅との比率は、０．１〜１０の範囲内にある。
半導体デバイスの少なくとも１つの実施形態によれば、トレンチ構造は、多結晶シリコンで充填され、多結晶シリコンは、半導体本体の第１の面と平行な平面的な上面を有する。
半導体デバイスの少なくとも１つの実施形態によれば、半導体デバイスは、トレンチ構造内の静電放電保護構造を半導体本体から電気的に絶縁するために、トレンチ構造の側壁にライニングを施す誘電体層をさらに含む。
半導体デバイスの少なくとも１つの実施形態によれば、半導体デバイスは、第１の面から半導体本体内に延在するゲートトレンチをさらに含み、ゲートトレンチは、トランジスタ構造のゲート電極を収容する。
半導体デバイスの少なくとも１つの実施形態によれば、さらにゲートトレンチの側壁にライニングを施す誘電体層が、トランジスタ構造のゲート誘電体を構成する。
半導体デバイスの少なくとも１つの実施形態によれば、ゲートトレンチ内の多結晶シリコンの正味のドーパント濃度は、トレンチ構造内の多結晶シリコンの正味のドーパント濃度よりも少なくとも１０倍高い。
半導体デバイスの少なくとも１つの実施形態によれば、半導体本体は、炭化ケイ素半導体本体である。
半導体デバイスの少なくとも１つの実施形態によれば、トレンチ構造は、半導体本体においてウェル領域によって取り囲まれる。
半導体デバイスの少なくとも１つの実施形態によれば、ウェル領域は、注入ウェルである。
半導体デバイスの少なくとも１つの実施形態によれば、トレンチ構造は、第１の面の面法線に対して０°〜４５°の範囲内で外れた方位を有するテーパー状側壁を含む。
半導体デバイスの少なくとも１つの実施形態によれば、半導体デバイスは、第１の面上に分離層をさらに含み、ソースコンタクト構造は、分離層上に形成され、且つ第１の電気コンタクト構造を介して静電放電保護構造の第１の端子領域に電気的に結合され、及びゲートコンタクト構造は、分離層上に形成され、且つ第２の電気コンタクト構造を介して、静電放電保護構造の第２の端子領域に電気的に結合される。
本明細書に記載の半導体デバイスの少なくとも１つの実施形態によれば、半導体デバイスは、第１の面、及び第１の面の反対側に第２の面を有する炭化ケイ素半導体本体と、炭化ケイ素半導体本体内のトランジスタ構造と、炭化ケイ素半導体本体上の静電放電保護構造とを含み、静電放電保護構造は、第１の端子領域及び第２の端子領域を含む。半導体デバイスは、第１の面におけるソースコンタクト構造であって、トランジスタ構造のソース領域と、第１の端子領域とに電気的に接続されるソースコンタクト構造と、第１の面におけるゲートコンタクト構造であって、トランジスタ構造のゲート電極と、第２の端子領域とに電気的に接続されるゲートコンタクト構造とを含む。
半導体デバイスの少なくとも１つの実施形態によれば、静電放電保護構造は、バックトゥーバックダイオードチェーンを構成するように交互に配置された、複数の第１の領域及び逆の導電型の複数の第２の領域を含む。
本明細書に記載の半導体デバイスの製造方法の少なくとも１つの実施形態によれば、本方法は、トランジスタ構造を半導体本体内に形成するステップであって、半導体本体は、第１の面、第１の面の反対側に第２の面を有する、ステップと、第１の面から半導体本体内に延在するトレンチ構造を形成するステップと、トレンチ構造内に収容される静電放電保護構造を形成するステップであって、静電放電保護構造は、第１の端子領域及び第２の端子領域を含む、ステップと、第１の面にソースコンタクト構造を形成するステップであって、ソースコンタクト構造は、トランジスタ構造のソース領域及び第１の端子領域に電気的に接続される、ステップと、第１の面にゲートコンタクト構造を形成するステップであって、ゲートコンタクト構造は、トランジスタ構造のゲート電極及び第２の端子領域に電気的に接続される、ステップとを含む。
本方法の少なくとも１つの実施形態によれば、静電放電保護構造を形成するステップは、トレンチ構造が充填されるまで、半導体本体の面上に多結晶シリコンを付着させることと、トレンチ構造より上に存在する多結晶シリコンを除去するために、化学機械研磨工程又はプラズマエッチング処理を実行することと、トレンチ構造内に残る多結晶シリコン内にバックトゥーバックダイオードチェーンを形成することとを含む。
本方法の少なくとも１つの実施形態によれば、トランジスタ構造の形成及びトレンチ構造の形成は、第１の面から半導体本体内に延在するゲートトレンチ及びトレンチ構造を同時に形成することと、トレンチ構造及びゲートトレンチが充填されるまで、半導体本体の面上に多結晶シリコンを付着させることと、ゲートトレンチ内の多結晶シリコン及びトレンチ構造内の多結晶シリコンが互いに分離されるように、トレンチ構造及びゲートトレンチより上に存在する多結晶シリコンを除去するために化学機械研磨工程を実行することとを含む。
本方法の少なくとも１つの実施形態によれば、多結晶シリコンを付着させることは、第１の正味のドーパント濃度を有する多結晶シリコンでトレンチ構造を充填し、及び第１の正味のドーパント濃度よりも少なくとも１０倍高い第２の正味のドーパント濃度を有する多結晶シリコンでゲートトレンチを充填することを含む。
本明細書において具体的な実施形態を図示及び記載したが、本発明の範囲から逸脱することなく、図示及び記載された具体的な実施形態の代わりに、様々な代替形態及び／又は均等な実施態様を代用することができることを当業者は理解するだろう。本出願は、本明細書で説明した具体的な実施形態のあらゆる改変形態又は変形形態を対象に含めるものとする。従って、本発明は、請求項及びその均等物によってのみ限定されるものとする。
１０ 半導体デバイス
１００ 半導体本体
１０１ 第１の面
１０２ 第２の面
１４０ ウェル領域
１５０ ソース領域
２００ 誘電体層
３００ 多結晶シリコン層
３１０ 静電放電保護構造
３１２ 第１の端子領域
３１４ 第２の端子領域
３１６ 第１の領域
３１８ 第２の領域
３２０ ゲート電極
４００ 分離層
５００ ソースコンタクト構造
５１０ 第１の電気コンタクト構造
６００ ゲートコンタクト構造
６１０ 第２の電気コンタクト構造
１０００ トランジスタ構造
２０００ 半導体デバイスの製造方法

Claims (20)

  1. 第１の面、及び前記第１の面の反対側に第２の面を有する炭化ケイ素半導体本体と、
    前記半導体本体内のトランジスタ構造と、
    前記第１の面から前記半導体本体内に延在するトレンチ構造と、
    前記トレンチ構造内に収容される静電放電保護構造であって、第１の端子領域及び第２の端子領域を含む静電放電保護構造と、
    前記第１の面におけるソースコンタクト構造であって、前記トランジスタ構造のソース領域と、前記第１の端子領域とに電気的に接続されるソースコンタクト構造と、
    前記第１の面におけるゲートコンタクト構造であって、前記トランジスタ構造のゲート電極と、前記第２の端子領域とに電気的に接続されるゲートコンタクト構造と、
    を含む、半導体デバイス。
  2. 前記静電放電保護構造が、バックトゥーバックダイオードチェーンを構成するように交互に配置された第１の領域と、逆の導電型の少なくとも１つの第２の領域とを有する多結晶シリコン層を含む、請求項１に記載の半導体デバイス。
  3. 前記トレンチ構造が、それぞれがバックトゥーバックダイオードチェーンを収容する複数の縦トレンチを含む、請求項１又は２に記載の半導体デバイス。
  4. 前記ソースコンタクト構造及び前記ゲートコンタクト構造が、同じ相互接続層内に形成され、且つ横ギャップ分だけ互いに間隔を空け、前記縦トレンチが、前記横ギャップを埋める、請求項３に記載の半導体デバイス。
  5. 前記縦トレンチが、それぞれ、横平面内で前記縦トレンチの縦方向に沿った長さを有し、及びそれぞれ、横平面内の前記縦トレンチの縦方向に対して直角な幅を有し、前記長さと前記幅との比率が、５〜５０の範囲内にある、請求項３又は４に記載の半導体デバイス。
  6. 前記縦トレンチが、互いから平均距離を有して並列に配置され、及びそれぞれが、横平面内の前記縦トレンチの縦方向に対して直角な幅を有し、前記平均距離と前記幅との比率が、０．１〜１０の範囲内にある、請求項３から５の何れか一項に記載の半導体デバイス。
  7. 前記トレンチ構造が、多結晶シリコンで充填され、前記多結晶シリコンが、前記半導体本体の前記第１の面と平行な平面的な上面を有する、請求項１から６の何れか一項に記載の半導体デバイス。
  8. 前記トレンチ構造内の前記静電放電保護構造を前記半導体本体から電気的に絶縁するために、前記トレンチ構造の側壁にライニングを施す誘電体層をさらに含む、請求項１から７の何れか一項に記載の半導体デバイス。
  9. 前記第１の面から前記半導体本体内に延在するゲートトレンチをさらに含み、前記ゲートトレンチが、前記トランジスタ構造の前記ゲート電極を収容する、請求項１から８の何れか一項に記載の半導体デバイス。
  10. 前記ゲートトレンチの側壁にさらにライニングを施す前記誘電体層が、前記トランジスタ構造のゲート誘電体を構成する、請求項８又は９に記載の半導体デバイス。
  11. 前記ゲートトレンチ内の多結晶シリコンの正味のドーパント濃度が、前記トレンチ構造内の多結晶シリコンの正味のドーパント濃度よりも少なくとも１０倍高い、請求項９又は１０に記載の半導体デバイス。
  12. 前記トレンチ構造が、前記半導体本体においてウェル領域によって取り囲まれている、請求項１から１１の何れか一項に記載の半導体デバイス。
  13. 前記ウェル領域が、注入ウェルである、請求項１２に記載の半導体デバイス。
  14. 前記トレンチ構造が、前記第１の面の面法線に対して０°〜４５°の範囲内で外れた方位を有するテーパー状側壁を含む、請求項１から１３の何れか一項に記載の半導体デバイス。
  15. 前記第１の面上に分離層をさらに含み、前記ソースコンタクト構造が、前記分離層上に形成され、且つ第１の電気コンタクト構造を介して前記静電放電保護構造の前記第１の端子領域に電気的に結合され、及び前記ゲートコンタクト構造が、前記分離層上に形成され、且つ第２の電気コンタクト構造を介して、前記静電放電保護構造の前記第２の端子領域に電気的に結合されている、請求項１から１４の何れか一項に記載の半導体デバイス。
  16. 第１の面、及び前記第１の面の反対側に第２の面を有する炭化ケイ素半導体本体と、
    前記炭化ケイ素半導体本体内のトランジスタ構造と、
    前記炭化ケイ素半導体本体上の静電放電保護構造であって、第１の端子領域及び第２の端子領域を含む静電放電保護構造と、
    前記第１の面におけるソースコンタクト構造であって、前記トランジスタ構造のソース領域と、前記第１の端子領域とに電気的に接続されているソースコンタクト構造と、
    前記第１の面におけるゲートコンタクト構造であって、前記トランジスタ構造のゲート電極と、前記第２の端子領域とに電気的に接続されているゲートコンタクト構造と、
    を含む半導体デバイスであって、
    前記静電放電保護構造が、バックトゥーバックダイオードチェーンを構成するように交互に配置された、複数の第１の領域及び逆の導電型の複数の第２の領域を含む、半導体デバイス。
  17. トランジスタ構造を炭化ケイ素半導体本体内に形成するステップであって、前記半導体本体が、第１の面、及び前記第１の面の反対側に第２の面を有する、ステップと、
    前記第１の面から前記半導体本体内に延在するトレンチ構造を形成するステップと、
    前記トレンチ構造内に収容される静電放電保護構造を形成するステップであって、前記静電放電保護構造が、第１の端子領域及び第２の端子領域を含む、ステップと、
    前記第１の面にソースコンタクト構造を形成するステップであって、前記ソースコンタクト構造が、前記トランジスタ構造のソース領域及び前記第１の端子領域に電気的に接続される、ステップと、
    前記第１の面にゲートコンタクト構造を形成するステップであって、前記ゲートコンタクト構造が、前記トランジスタ構造のゲート電極及び前記第２の端子領域に電気的に接続される、ステップと、
    を含む、半導体デバイスの製造方法。
  18. 前記静電放電保護構造を形成する前記ステップが、
    前記トレンチ構造が充填されるまで、前記半導体本体の前記面上に多結晶シリコンを付着させることと、
    前記トレンチ構造より上に存在する多結晶シリコンを除去するために、化学機械研磨工程又はプラズマエッチング処理を実行することと、
    前記トレンチ構造内に残る前記多結晶シリコン内にバックトゥーバックダイオードチェーンを形成することと、
    を含む、請求項１７に記載の方法。
  19. 前記トランジスタ構造の形成及び前記トレンチ構造の形成が、
    前記第１の面から前記半導体本体内に延在するゲートトレンチ及び前記トレンチ構造を同時に形成することと、
    前記トレンチ構造及び前記ゲートトレンチが充填されるまで、前記半導体本体の前記面上に多結晶シリコンを付着させることと、
    前記トレンチ構造及び前記ゲートトレンチより上に存在する多結晶シリコンを除去するために、前記ゲートトレンチ内の前記多結晶シリコン及び前記トレンチ構造内の前記多結晶シリコンが互いに分離されるように、化学機械研磨工程を実行することと、
    を含む、請求項１７又は１８に記載の方法。
  20. 前記多結晶シリコンを付着させることは、第１の正味のドーパント濃度を有する多結晶シリコンで前記トレンチ構造を充填し、及び前記第１の正味のドーパント濃度よりも少なくとも１０倍高い第２の正味のドーパント濃度を有する多結晶シリコンで前記ゲートトレンチを充填することを含む、請求項１９に記載の方法。
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