CN107195628B - 半导体器件 - Google Patents

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Abstract

本发明公开半导体器件。一种半导体器件包括具有第一表面和与第一表面相对的第二表面的半导体主体。半导体器件进一步包括半导体主体中的晶体管结构。源极接触结构与晶体管结构重叠。源极接触结构电连接到晶体管结构的源极区。进一步提供栅极接触结构，其具有在横向平面内通过纵向间隙与源极接触结构分离的部分。栅极互连结构桥接纵向间隙，并且电耦合在栅极接触结构与晶体管结构的栅极电极之间。静电放电保护结构桥接纵向间隙，并且电耦合在栅极接触结构与源极接触结构之间。栅极互连结构中的至少一个沿着纵向间隙的长度方向位于静电放电保护结构中的两个之间。

Description

半导体器件
技术领域
本发明涉及半导体器件。
背景技术
半导体应用中的关键部件是固态开关。例如，开关接通和断开汽车应用或工业应用的负载。固态开关典型地包括例如场效应晶体管（FET）像金属氧化物半导体FET（MOSFET）或者绝缘栅双极晶体管（IGBT）。
在这些应用中，可以由半导体器件的栅极接触区域与源极接触区域之间的静电放电事件导致晶体管的栅极与源极之间的栅极电介质的损坏。为了保护栅极电介质免于静电放电事件，提供静电放电（ESD）保护结构，其例如保护晶体管在组装或操作期间免于静电放电。这些ESD保护结构要求集成半导体器件内的不可忽略的区域。
因而期望的是，提供具有增强的ESD保护特性和优化的面积效率的半导体器件结构。
发明内容
通过独立权利要求的主题实现目标。从属权利要求限定另外的实施例。
根据实施例，一种半导体器件包括具有第一表面和与第一表面相对的第二表面的半导体主体。所述半导体器件进一步包括所述半导体主体中的晶体管结构。源极接触结构与所述晶体管结构重叠。所述源极接触结构电连接到所述晶体管结构的源极区。进一步提供栅极接触结构，其具有在横向平面内通过纵向间隙与所述源极接触结构分离的部分。栅极互连结构桥接所述纵向间隙，并且电耦合在所述栅极接触结构与所述晶体管结构的栅极电极之间。静电放电保护结构桥接所述纵向间隙，并且电耦合在所述栅极接触结构与所述源极接触结构之间。所述栅极互连结构中的至少一个沿着所述纵向间隙的长度方向位于所述静电放电保护结构中的两个之间。
本领域的技术人员在阅读下面的详细描述时以及在查看附图时将认识到附加的特征和优点。
附图说明
附图被包括以提供对本发明的另外的理解，并且被并入在本说明书中且构成本说明书的一部分。绘图图示本发明的实施例，并且连同描述用于解释本发明的原理。本发明的其他实施例和意图的优点将容易被领会到，因为它们通过参考下面的详细描述而变得更好理解。
图1是根据实施例的半导体器件的部分的示意性透视图。
图2是根据实施例的半导体器件的部分的示意性平面视图。
图3至5是分别沿着图2的剖面B-B'、A-A'和A-A''得到的半导体器件的部分的示意性横截面视图。
图6是根据实施例的半导体器件的部分的示意性平面视图。
图7和8是图6的半导体器件的截面部分C和D的示意性平面视图。
图9至10是分别沿着图8的剖面E-E'和F-F'得到的半导体器件的部分的示意性横截面视图。
图11是根据实施例的制造半导体器件的方法的示意性工艺流程图。
具体实施方式
在下面的详细描述中，参考附图，所述附图形成本文中的一部分，并且在所述附图中通过图示示出特定实施例，在所述特定实施例中可以实践本发明。应理解的是，在不脱离本发明的范围的情况下，可以利用其他实施例并且可以做出结构或逻辑改变。例如，针对一个实施例说明或描述的特征可以使用在其他实施例上，或者结合其他实施例使用以产生又另外的实施例。意图本发明包括这样的修改和变化。使用特定语言来描述示例，其不应该解释为限制所附权利要求的范围。绘图不成比例并且仅用于图示的目的。为了清楚起见，如果未另作说明，则在不同绘图中相同的元件已经通过对应的参考符号来指定。
术语“具有”、“含有”、“包含”、“包括”等等是开放式的，并且所述术语指示说明的结构、元件或特征的存在而不排除附加的元件或特征。冠词“一”、“一个”和“该”意图包括复数以及单数，除非上下文另外明确指示。
术语“电连接”描述电连接元件之间的永久低欧姆连接，例如有关元件之间的直接接触，或者经由金属和/或高掺杂半导体的低欧姆连接。术语“电耦合”包括：适用于信号传输的一个或多个介入元件可以被提供在电耦合元件之间，所述一个或多个介入元件例如电阻器、电阻性元件或可控以在第一状态下暂时提供低欧姆连接并且在第二状态下暂时提供高欧姆电去耦合的元件。
图通过紧跟在掺杂类型“n”或“p”之后指示“-”或“+”来图示相对掺杂浓度。例如，“n-”意指低于“n”掺杂区的掺杂浓度的掺杂浓度，而“n+”掺杂区比“n”掺杂区具有更高的掺杂浓度。相同相对掺杂浓度的掺杂区未必具有相同的绝对掺杂浓度。例如，两个不同的“n”掺杂区可以具有相同或不同的绝对掺杂浓度。
图1是根据实施例的半导体器件的部分的示意性透视图。
半导体器件10包括具有第一表面101和与第一表面101相对的第二表面102的半导体主体100。半导体器件10进一步包括半导体主体100中的晶体管结构1000。提供源极接触结构700，其与晶体管结构1000重叠。源极接触结构700电连接到晶体管结构1000的源极区150。源极接触结构可以包括源极焊盘。提供栅极接触结构500，其具有在横向平面内通过纵向间隙G与源极接触结构700分离的部分。栅极互连结构320桥接或搭接纵向间隙G，并且电耦合在栅极接触结构500与晶体管结构1000的栅极电极330之间。此外，提供静电放电保护结构310，其桥接或搭接纵向间隙G。静电放电保护结构310电耦合在栅极接触结构500与源极接触结构700之间。栅极互连结构320中的至少一个沿着纵向间隙G的长度方向L位于静电放电保护结构310中的两个之间。
通过沿着纵向间隙G的长度方向L在静电放电保护结构310中的两个之间提供栅极互连结构320中的至少一个，经由栅极互连结构320从栅极接触结构500到栅极电极330的栅极电流仍然可以遍及整个栅极电极330的有源区域均匀地分布，而同时使静电放电保护结构310的总二极管宽度最大化。根据实施例，静电放电保护结构310中的至少一个可以沿着纵向间隙G的长度方向L位于栅极互连结构320中的两个之间。
图2是根据实施例的半导体器件10的部分的示意性平面视图。
半导体器件10可以包括功率半导体元件诸如IGBT（绝缘栅双极晶体管），例如RC-IGBT（逆导IGBT）、RB-IGBT（逆阻IGBT），和包括MOSFET（金属氧化物半导体场效应晶体管）的IGFET（绝缘栅场效应晶体管）。半导体器件10也可以包括超级结晶体管、沟槽场效应晶体管、或经由栅极端子控制负载电流的任何另外的晶体管器件。当降低半导体器件10的芯片尺寸时，更小的输入电容造成由半导体器件10的栅极与源极之间的静电放电事件导致的损坏的增强的风险。
在图2的平面视图中，纵向间隙G在源极接触结构700的边缘部分与栅极接触结构500的边缘部分之间延伸。第一和第二表面101、102的法线限定垂直方向，并且与法线方向正交的方向是在横向平面内的横向方向。纵向间隙G沿着长度方向L延伸，其中纵向间隙G的长度方向L必须被理解为平行于直线的方向，其在横向平面中未穿过源极接触结构700和/或栅极接触结构500的部分。换言之，相比于纵向间隙G沿着与源极接触结构700和栅极接触结构500的边缘部分正交或者面向其的方向的延伸，所述纵向间隙G在横向平面中具有平行于源极接触结构700和栅极接触结构500的边缘部分的更大延伸。
图3和4是分别沿着图2的剖面B-B'和A-A'得到的半导体器件的部分的示意性横截面视图。
半导体主体100可以从单晶半导体材料例如硅Si、碳化硅SiC、锗Ge、硅锗晶体SiGe、氮化镓GaN或砷化镓GaAs提供。选择第一与第二表面101、102之间的距离以获得规定的电压阻断能力，并且该距离可以是至少5µm、或者可以是至少20µm，例如至少50µm。其他实施例可以提供具有数百微米的厚度的半导体主体100。半导体主体100可以具有矩形形状，所述矩形形状具有在500µm直至数毫米的范围内的边缘长度。
半导体主体100可以包括漏极区110和漂移区120，如将在图5的视图中进一步描述的。半导体器件10可以包括在半导体主体100的第一表面101上的第一隔离层200，其中静电放电保护结构310和栅极互连结构320邻接所述第一隔离层200。第一隔离层200可以形成在半导体主体100的第一表面101上。第一隔离层200可以包括适用于使半导体主体100与第一隔离层200上的静电放电保护结构310、栅极互连结构320或栅极电极330隔离的任何电介质或者电介质的组合。例如，第一隔离层200可以包括氧化物、氮化物、氮氧化物、高k材料、酰亚胺、绝缘树脂或玻璃中的一个或任何组合。第一隔离层200可以包括场氧化物，其例如通过硅的局部氧化（LOCOS）工艺或STI（浅沟槽隔离）或者通过热氧化或沉积形成。
如可以从图3和4看到的，第一隔离层200可以包括场电介质层210。特别地，第一隔离层200可以包括在静电放电保护结构310或栅极互连结构320与半导体主体100之间的重叠区域中的场电介质诸如场氧化物，并且可以进一步包括在晶体管结构1000的区域内在源极接触结构700与半导体主体100之间的重叠区域中的栅极电介质诸如栅极氧化物。第一隔离层200的场电介质的厚度可以在0.5µm至5µm或者1µm至3µm的范围内，第一隔离层200的栅极电介质的厚度可以在5nm至200nm或者40nm至120nm的范围内。
半导体器件10可以进一步包括在静电放电保护结构310和栅极互连结构320上的第二隔离层400，其中源极接触结构700和栅极接触结构500在所述第二隔离层400上形成。第二隔离层400可以形成在静电放电保护结构310、栅极互连结构320和栅极电极330上。第二隔离层400可以包括电介质层的堆叠。在这里，第二隔离层400的第一电介质层可以包括正硅酸乙酯（TEOS）/未掺杂的硅酸盐玻璃（USG）膜。第二隔离层400的第一电介质层的厚度可以在50nm至500nm的范围内。第二隔离层400的第二电介质层可以包括磷硅酸盐玻璃（PSG）或硼磷硅酸盐玻璃（BPSG）。第二隔离层400的第二电介质层的厚度可以在200nm至2µm的范围内。
栅极接触结构500可以形成在第二隔离层400上。紧挨着栅极接触结构500，源极接触结构700可以形成在第二隔离层400上，其通过纵向间隙G与栅极接触结构500的部分间隔开。在栅极接触结构500和源极接触结构700上，可以形成另外的钝化层，例如，所述另外的钝化层可以包括酰亚胺、氮化物、氧化物或氮氧化物中的一个或任何组合。
如可以从图3和4进一步看到的，静电放电保护结构310的第一端子312和栅极互连结构320的端子322可以通过第一电接触结构610与栅极接触结构500电连接。此外，静电放电保护结构310的第二端子314可以通过第二电接触结构620与源极接触结构700电连接。第一和第二电接触结构610、620可以沿着垂直方向通过第二隔离层400延伸。如可以从图5看到的，可以提供第三电接触结构630以互连源极接触结构700与晶体管结构1000的源极区150。
栅极接触结构500可以包括金属。此外，源极接触结构700可以包括金属。源极接触结构700和栅极接触结构500可以是相同导电材料的图案化部分。栅极接触结构500和源极接触结构700可以是共同金属布线层或堆叠层例如由于光刻图案化而引起的分离部分。栅极接触结构500和源极接触结构700可以形成为包括第一至第三电接触结构610、620、和630的金属层结构。这样的金属层结构可以由以下组成或者包含以下作为（一个或多个）主要成分：铝Al、铜Cu、或者铝或铜的合金例如AlSi、AlCu、或AlSiCu。根据其他实施例，栅极接触结构500和源极接触结构700可以包含一个、两个、三个或多个子层，每个子层包含以下中的至少一个作为主要成分：镍Ni、钛Ti、银Ag、金Au、钨W、铂Pt和钯Pd。例如，子层可以包含金属氮化物或金属合金，其包含Ni、Ti、Ag、Au、W、Pt、Pd和/或Co。
栅极互连结构320可以包括多晶硅层300。在这里，栅极互连结构320和静电放电保护结构310可以是相同图案化多晶硅层300的不同部分。然而，还可能的是，栅极互连结构320和静电放电保护结构310在不同沉积步骤中形成。如可以从图2的平面视图看到的，栅极互连结构320和栅极电极330可以整体地形成为相同的多晶硅电极层。在这里，栅极互连结构320可以形成为在横向平面中从栅极电极330的电极层突出的梳状区段（segment）。在这样的结构中，静电放电保护结构310可以布置在栅极互连结构320之间，所述栅极互连结构320构成在横向平面中从栅极电极330的电极层突出的梳状区段。静电放电保护结构310和栅极互连结构320未必以交替次序布置。然而，栅极互连结构320中的至少一个沿着纵向间隙G的长度方向L位于静电放电保护结构310中的两个之间。
如可以从图3看到的，静电放电保护结构310可以包括多晶硅层300，所述多晶硅层300具有沿着垂直于纵向间隙G的长度方向L的横向方向交替布置的相反导电性类型的第一和第二区316、318。因此，静电放电保护结构310可以包括具有串联连接的第一和第二区316、318的至少一个多晶硅二极管。在这里，产生的二极管可以是双向的，具有奇数个第一和第二区316、318，例如n-p-n-…-p-n结构。产生的二极管也可以是单向的，具有偶数个第一和第二区316、318，例如n-p-n-…-p结构。
详细地，静电放电保护结构310可以通过在第一隔离层200上形成第一导电性类型的多晶硅层300来制造。在形成多晶硅层300之后，掩蔽物（mask）层（未示出）例如硬掩蔽物层或抗蚀剂层被形成在多晶硅层300上，并且被通过光刻工艺图案化，使得第二区318不被掩蔽物层覆盖。在随后的注入工艺中，第二导电性类型的掺杂剂被引入到未被多晶硅层300上的掩蔽物层覆盖的暴露的第二区318中，以形成第二导电性类型的第二区318。因此，第一区316和第二区318中的每个都包括第一导电性类型的第一掺杂剂，并且第二区318进一步包括过度补偿第一导电性类型的第一掺杂剂的第二导电性类型的第二掺杂剂。在另一个实施例中，第一区316中的每个都可以包括第一导电性类型的第一掺杂剂，并且第二区318可以仅包括第二导电性类型的第二掺杂剂，而没有过度补偿第一导电性类型的第一掺杂剂。在这里，分别地在独立的工艺中例如通过离子注入和/或扩散将第一掺杂剂引入到第一区316中并且将第二掺杂剂引入到第二区318中，其中第一和第二区316、318之间的重叠区由于掺杂剂的扩散而可以包括第一和第二掺杂剂。
结果，形成布置在横向方向上的多晶硅二极管链或串，其在多晶硅层300中的第一和第二区316、318的区边界处具有交替pn结（二极管）。在实施例中，使第一和第二区316、318的掺杂浓度适配成使得在多晶硅层300内形成齐纳二极管的串联连接。通过相邻二极管（每个包括第一区316和第二区318）的数量，可以调节静电放电保护结构310的击穿电压。
图5是沿着图2的剖面A-A''得到的半导体器件10的部分的示意性横截面视图。如可以从图2看到的，沿着剖面A-A"得到的半导体器件10的部分图示半导体器件10的晶体管结构1000。晶体管结构1000包括布置在源极接触结构700与半导体主体100之间的重叠区域中的晶体管单元1100。晶体管单元1100中的每个包括：形成在构成栅极电介质层220的第一隔离层200上的栅极电极330，与半导体主体100的第一表面101接触并且延伸到半导体主体100中的源极区150，以及体区160，在所述体区160中嵌入所述源极区150。源极区150属于第一导电性类型，并且体区160属于第二导电性类型。另外，第一导电性类型的漏极区110被提供在半导体主体100的第二表面102处。漂移区120形成在漏极区110与体区160之间，并且属于第一导电性类型。在超级结器件的情况下，第一导电性类型和第二导电性类型的柱或泡状物（bubble）可以实现在晶体管结构1000的有源晶体管单元场和边缘终止区域900二者下方，如关于图9和10将更详细讨论的。
根据实施例，栅极电极330与栅极互连结构320同时形成，并且可以是多晶硅层300的部分。根据另外的实施例，栅极电极330可以与栅极互连结构320以及静电放电保护结构310同时形成，并且可以是多晶硅层300的部分。第三电接触结构630可以将源极区150电耦合到源极接触结构700。
如可以从图2至5看到的，提供半导体器件10，其中鉴于静电放电保护能力而优化栅极接触结构500与栅极电极330之间的连接结构。由于提供多个静电放电保护结构310和栅极互连结构320，作为所有静电放电保护结构310的总计宽度的总二极管宽度被最大化，其中同时维持从栅极接触结构500到栅极电极330的栅极电流的均匀分布。
根据实施例，至少两个栅极互连结构320和至少三个静电放电保护结构310可以被沿着纵向间隙G的长度方向L布置。根据另一个实施例，至少三个栅极互连结构320和至少四个静电放电保护结构310可以被沿着纵向间隙G的长度方向L布置。根据又另一个实施例，至少四个栅极互连结构320和至少五个静电放电保护结构310可以被沿着纵向间隙G的长度方向L布置。
根据实施例，静电放电保护结构310中的每个沿着纵向间隙G的长度方向L的延伸可以低于10000µm，或者可以低于1000µm，或者可以低于800µm，或者可以低于500µm，或者可以低于200µm，或者可以低于100µm，或者可以低于50µm，或者可以低于10µm。
栅极互连结构320和静电放电保护结构310沿着纵向间隙G的长度方向L可以具有相同的延伸。
尽管未在图2中示出，晶体管结构1000还可以形成在栅极接触结构500与半导体主体100的第二表面102之间的重叠区域中。那意指，在栅极接触结构500之下的区域也可以用作有源晶体管，并且因此进一步降低总芯片尺寸。
图6是根据实施例的半导体器件10的部分的示意性平面视图。如可以从图6看到的，栅极接触结构500可以包括栅极线510和栅极焊盘520。栅极焊盘520和栅极线510可以由金属形成。根据图6的实施例，源极接触结构700、包括栅极线510和栅极焊盘520的栅极接触结构500、以及漏极线800可以被形成为图案化金属布线层或金属布线堆叠层的分离的部分。
如可以从图6进一步看到的，存在栅极接触结构500的不同部分，其中可以形成栅极接触结构500和源极接触结构700之间的纵向间隙G。在下文中，以下将解释两个详细的部分C和D。然而，应该强调的是，部分C和D中的纵向间隙G的两个描述位置不应被理解为约束性的。相反，平行于第一表面101的横向平面内的纵向间隙G可以被布置在栅极焊盘520的部分与源极接触结构700之间。然而，如后面将全面详细讨论的，纵向间隙G也可以被布置在栅极线510的部分与源极接触结构700之间。栅极线510可以是半导体器件10的边缘部分处的所谓栅极流道（runner）结构。然而，栅极线510也可以是在半导体器件10的晶体管单元阵列内布置的栅极指状结构。根据实施例，栅极线510在横向平面内可以至少部分围绕源极接触结构700。在这里，纵向间隙G可以形成在边缘终止区域900中，如例如在图9和10中可以看到的。
如可以从图6进一步看到的，存在源极接触结构700和栅极接触结构500的六个部分，在其处可以形成纵向间隙G，因为在这些部分处，栅极接触结构500和源极接触结构700的边缘部分在平行方向上延伸。此外，栅极接触结构500和源极接触结构700可以等距地间隔开，从而引起纵向间隙G，所述纵向间隙G沿着正交于相应纵向间隙G的长度方向L的方向具有恒定的延伸。
如可以从图6看到的，六个纵向间隙G被连接以形成纵向间隙G的封闭环。间隙G的封闭环形成总间隙TG。然而，总间隙TG不局限于封闭环。总间隙TG也可以包括形成在栅极接触结构500和源极接触结构700之间的间隙或纵向间隙G的所有部分。
根据实施例，总间隙TG的所有纵向部分可以用于实现栅极互连结构320和静电放电保护结构310的交替结构。由于以下概念：提供每个具有小于50µm的二极管宽度的多个静电放电保护结构310，而不是采用少量具有大于例如100µm的二极管宽度的静电放电保护结构310，可以实现从栅极线510到晶体管结构1000的栅极电极330中的栅极电流的均匀分布，而同时使沿着栅极接触结构500的部分（其与源极接触结构700形成纵向间隙G）处的总间隙TG互连在栅极接触结构500与源极接触结构700之间的所有静电放电保护结构310的总二极管宽度最大化。纵向间隙G沿着半导体器件10的边缘部分的最大长度可以在500µm与10000µm之间的范围内，总间隙TG的最大长度可以在2000µm与40000µm之间的范围内。
根据实施例，沿着总间隙TG布置的所有静电放电保护结构310的总二极管宽度与沿着总间隙TG布置的所有栅极互连结构320的总宽度的比率可以大于30%，或者可以大于40%，或者可以大于50%，或者可以大于60%，或者可以大于70%，或者可以大于80%。静电放电保护结构310的总二极管宽度应被限定为沿着以下方向的所有单一延伸的和：平行于由将在总间隙TG上加起来的相应静电放电保护结构310桥接的相应纵向间隙G的长度方向L。所有栅极互连结构320的总宽度应被限定为栅极互连结构320沿着以下方向的所有单一延伸的和：平行于总间隙TG内的由相应栅极互连结构320桥接的相应纵向间隙G的长度方向L。
沿着总间隙TG（即，沿着栅极接触结构500和源极接触结构700之间的所有纵向间隙G）布置的栅极互连结构320的数量，可以等于或高于3，或者可以等于或高于5，或者可以等于或高于7，或者可以等于或高于10，或者可以等于或高于15，或者可以等于或高于20，或者可以等于或高于50，或者可以等于或高于100。
沿着总间隙TG（即，沿着栅极接触结构500和源极接触结构700之间的所有纵向间隙G）布置的静电放电保护结构310的数量，可以等于或高于3，或者可以等于或高于5，或者可以等于或高于7，或者可以等于或高于10，或者可以等于或高于15，或者可以等于或高于20，或者可以等于或高于50，或者可以等于或高于100。
根据实施例，沿着形成总间隙（TG）的所有间隙或纵向间隙（G）布置的静电放电保护结构（310）的总数量等于或者高于3、或5、或7、或10、或15、或20、或50、或100，并且其中沿着形成总间隙（TG）的所有间隙或纵向间隙（G）布置的栅极互连结构320的总数量等于或者高于3、或5、或7、或10、或15、或20、或50、或100。
因此，根据实施例，静电放电保护结构310不仅被集成在栅极焊盘520的栅极焊盘区中，而且还被延长到边缘终止区域900中。根据实施例，在没有花费附加的芯片面积的情况下，或者至少在最小化的面积添加物（adder）的情况下，提供多晶硅齐纳二极管在源极与栅极流道金属化物之间在功率器件的高压边缘终止区域中的单片集成。对于功率器件的开关行为的可靠性以及对于其建模而言，重要的是：当向市场销售具有和不具有齐纳二极管的产品时，功率芯片系统（金属化物、接触、栅极流道、栅极多晶硅条带）的电容性和电阻性网络保持不变。因此，提出齐纳二极管在边缘终止区域中在栅极流道与源极金属焊盘之间的设计，其与齐纳二极管的中断（其中规则多晶硅栅极连接金属栅极流道与有源芯片区域中的多晶硅栅极）交替。
图7和8是图6的半导体器件10的截面部分C和D的示意性平面视图。在这些图中，表明根据实施例的构造的布局原理。静电放电保护结构310，其可以被形成为齐纳二极管（具有n和p注入物的齐纳多晶硅），可以经由第一和第二电接触结构610、620在栅极线510或栅极环与源极接触结构700或源极之间接触，所述第一和第二电接触结构610、620可以被形成为多晶硅插入物或金属接触。为了允许经由包括多晶硅的栅极互连结构320从栅极线510或栅极流道到栅极电极330的有源栅极多晶硅的栅极信号流，静电放电保护结构310必须以规则的间隔被栅极互连结构320中断。因为在栅极电流分布单元910的小多晶硅桥之前在栅极电极330中存在至少10µm宽多晶硅层，所以栅极电流仍然可以遍及整个栅极电极330的有源区域均匀分布，如同在不具有静电放电保护结构的标准边缘设计中那样。
栅极电流分布单元910包括源极接触结构700与阱区920之间的第三电接触结构630，如可以从图9和10看到的。如可以从图7和图8的比较中进一步看到的，用于连接源极接触结构700与源极区150的第三电接触结构630被形成为垂直于第一横向方向x延伸的中断条带，而栅极电流分布单元910被布置为平行于对应栅极互连结构320和静电放电保护结构310布置的纵向延伸的第三电接触结构630。
因此，根据示出图6的详细部分C的图7，静电放电保护结构310和栅极互连结构320的布局构造如此位于边缘终止区域900中，使得沿着第一横向方向x延伸的栅极线510或栅极流道垂直于晶体管结构1000的晶体管单元1100的第三电接触结构630的条带。
根据示出图6的详细部分D的图8，静电放电保护结构310和栅极互连结构320的布局构造使得沿着第二横向方向y（垂直于第一横向方向x）延伸的栅极线510或栅极流道平行于晶体管结构1000的晶体管单元1100的第三电接触结构630的条带。
图9和10是分别沿着图8的剖面E-E'和F-F'得到的半导体器件10的部分的示意性横截面视图。如可以从图9和10的比较中看到的，图9描绘包括静电放电保护结构310之一的部分的横截面视图，而图10描绘包括栅极互连结构320之一的部分的横截面视图。在下文中，将描述仅尚未关于图2至5描述的半导体器件10的特征。
如可以从图9和图10看到的，第三电接触结构630沿着垂直方向z通过第二隔离层400和栅极电极330（其由多晶硅层300形成）以及第一隔离层200垂直延伸到半导体主体100中，以将源极接触结构700与源极区150电连接。为了防止第三电接触结构630与栅极电极330之间的短路（shortcut），通过栅极电极330延伸的接触孔进一步地被电介质镶衬层410隔离。
栅极电流分布单元910的第三电接触结构630通过第二隔离层400、栅极电极330以及第一隔离层200延伸到半导体主体100中以使源极接触结构700与第二导电性类型的阱区920接触，其中所述栅极电极330具有电介质镶衬层410以用于使第三电接触结构630与栅极电极330绝缘。源极区150、体区160、或另外的晶体管单元1100的结构的导电性类型可以如以上关于图5描述的那样。
如可以从图9和10进一步看到的，静电放电保护结构310和栅极互连结构320被形成在半导体器件10的边缘终止区域900内的场电介质层210上。换言之，第一隔离层200在晶体管结构1000的有源区域内被形成为栅极电介质220，而第一隔离层200在边缘终止区域900内被形成为场电介质层210。此外，第一导电性类型的柱或泡状物1010以及第二导电性类型的柱或泡状物1020可以被实现在晶体管结构1000的有源晶体管单元场下方。此外，第一导电性类型的柱或泡状物930以及第二导电性类型的柱或泡状物940可以被实现在边缘终止区域900的阱区920下方。
图9和10因此示出具有集成齐纳二极管和二极管的交替中断（其中栅极环或栅极流道或栅极线510被连接到晶体管结构1000的有源区域中的有源栅极多晶硅层或栅极电极330，诸如在标准边缘终止区域中）的边缘终止构造的原理横截面视图。在栅极电流分布单元910的区中，栅极电极330的有源栅极多晶硅层被布置在允许源极接触的条带中。
齐纳二极管和栅极连接的交替序列可以用在整个芯片周围，并且比在二极管仅被布置在栅极焊盘520的2个或3个侧周围的情况下实现高得多的二极管宽度。在必须选择二极管长度使得不增加标准边缘终止长度的情况下，增加的二极管宽度在相同或至少几乎相同的芯片面积下引起增强的ESD-HBM（静电放电-人体模型）能力。假设每µm二极管宽度1mA的击穿电流，则静电放电保护结构310关于HBM（人体模型）测试的稳健性可以在200V至5kV的范围内。
根据实施例，栅极互连结构320的边缘部分和静电放电保护结构310的边缘部分均沿着平行于纵向间隙G的长度方向L的相同线布置。通过提供彼此齐平的栅极互连结构320和静电放电保护结构310的边缘部分，可以获得构成栅极互连结构320和静电放电保护结构310并且同时形成场板结构的多晶硅层300的均匀终止。因此，可以获得边缘终止区域900中的均匀电场。
此外，电连接静电放电保护结构310的第一端子312和栅极互连结构320的端子322与栅极接触结构500的第一电接触结构610可以沿着纵向间隙G的长度方向L纵向延伸，同时沿着纵向间隙G的长度方向L中断以独立地电接触静电放电保护结构310和栅极互连结构320。因此，第一接触结构610可以沿着纵向间隙G的长度方向L纵向延伸和中断以独立地电接触静电放电保护结构310和栅极互连结构320。通过提供沿着纵向间隙G的长度方向L纵向延伸的第一电接触结构610，可以获得静电放电保护结构310和栅极互连结构320的均匀电接触结构。因此，可以获得边缘终止区域900中的均匀电场。
如可以从图9和10进一步看到的，漏极线800借助于第四电接触结构810被连接到半导体主体100内的漏极连接柱820，所述第四电接触结构810通过第二隔离层400、多晶硅层300以及第一隔离层200垂直延伸到半导体主体100中。漏极连接柱820属于第一导电性类型并且从半导体主体100的第一表面101延伸到第二表面102，以使第二表面102上的漏极区110与形成在半导体主体100的第一表面101之上的漏极线800接触。
图11是用于图示制造半导体器件的方法2000的示意性流程图。
将领会到，虽然方法2000以下描述和图示为一系列动作或事件，然而这样的动作或事件的图示排序不以限制性意义来解释。例如，一些动作可以以不同次序发生，和/或与除了在本文中图示和/或描述的那些之外的其他动作或事件同时发生。此外，可以不要求所有图示的动作来实现本文中的公开的实施例的一个或多个方面。而且，在本文中描绘的动作中的一个或多个可以在一个或多个独立的动作和/或阶段中实现。
在图11中描绘用于图示制造半导体器件的方法2000的示意性流程图。
工艺特征S100包括在具有第一表面和与第一表面相对的第二表面的半导体主体中形成晶体管结构。
工艺特征S110包括形成与晶体管结构重叠的源极接触结构，其中源极接触结构电连接到晶体管结构的源极区。
工艺特征S120包括栅极接触结构，其具有在横向平面内通过纵向间隙与源极接触结构分离的部分。
工艺特征S130包括形成栅极互连结构，其桥接纵向间隙并且电耦合在栅极接触结构与晶体管结构的栅极电极之间。
工艺特征S140包括形成静电放电保护结构，其桥接纵向间隙并且电耦合在栅极接触结构与源极接触结构之间，其中栅极互连结构中的至少一个沿着纵向间隙的长度方向位于静电放电保护结构中的两个之间。
静电放电保护结构310在边缘终止区域900中而不在栅极焊盘520周围的可能集成的一个优点可以是如下事实：栅极焊盘520也可以被布置在栅极氧化物或栅极电介质层220上或者甚至用作有源栅极焊盘。有源栅极焊盘结构是半导体器件的实施例，其中半导体器件10进一步包括形成在栅极接触结构500和半导体主体100的第二表面102的重叠区域中的晶体管结构1000。通过这样的结构，进一步降低总芯片尺寸，同时保持像之前那样的相同电气性能。
根据实施例，静电放电保护结构310被单片集成在高压边缘终止中。二极管宽度可以是边缘终止宽度的至少50%或30%，其即使对于具有0.5mm2的有源区域的小产品芯片而言也提供高HBM-ESD能力（> 1kV）。因此，与静电放电保护结构仅集成在栅极焊盘520中在源极与栅极金属化物之间相比较，静电放电保护能力显著更大。因为这样的实施例是纯设计措施，所以不存在工艺成本中的增加。
由于晶体管布局的栅极多晶硅、金属化物和接触拓扑的几乎相同的RC栅极网络，半导体器件10的以前的边缘终止拓扑和总芯片面积保持几乎不变。就具有和不具有齐纳二极管两者的功率MOSFET器件的相同的开关行为而言，这具有优点。
根据实施例的具有集成静电放电保护结构310的边缘终止结构也适用于关于沟槽栅极和IGBT的功率技术。在以下方面可以看到附加的优点：静电放电保护结构310被放置在晶体管高压边缘终止区域900中。因为这，栅极焊盘区不再需要场氧化物。这意指，甚至可以以非常高的ESD稳健性集成有源栅极焊盘器件。
尽管在本文中已经说明并且描述了特定实施例，但是将由本领域的普通技术人员领会到的是：在不脱离本发明的范围的情况下，各种替换的和/或等同的实施方式可以取代示出和描述的特定实施例。本申请意图覆盖在本文中讨论的特定实施例的任何修改或变化。因此，意图本发明仅由权利要求及其等同物来限制。

Claims (20)

1.一种半导体器件（10），包括：
半导体主体（100），其具有第一表面（101）和与所述第一表面（101）相对的第二表面（102），
在所述半导体主体（100）中的晶体管结构（1000），
与所述晶体管结构（1000）重叠的源极接触结构（700），所述源极接触结构（700）被电连接到所述晶体管结构（1000）的源极区（150），
栅极接触结构（500），其具有在横向平面内通过纵向间隙（G）与所述源极接触结构（700）分离的部分，
栅极互连结构（320），其桥接所述纵向间隙（G）并且电耦合在所述栅极接触结构（500）与所述晶体管结构（1000）的栅极电极（330）之间，以及
静电放电保护结构（310），其桥接所述纵向间隙（G）并且电耦合在所述栅极接触结构（500）与所述源极接触结构（700）之间，
其中，所述栅极互连结构（320）中的至少一个沿着所述纵向间隙（G）的长度方向（L）位于所述静电放电保护结构（310）中的两个之间。
2.权利要求1所述的半导体器件（10），其中所述栅极接触结构（500）包括栅极焊盘（520），其中所述纵向间隙（G）位于所述栅极焊盘（520）的部分与所述源极接触结构（700）之间。
3.权利要求1或2所述的半导体器件（10），其中所述栅极接触结构（500）包括栅极线（510），其中所述纵向间隙（G）位于所述栅极线（510）的部分与所述源极接触结构（700）之间。
4.权利要求3所述的半导体器件（10），其中所述栅极线（510）在横向平面内至少部分地围绕所述源极接触结构（700）。
5.权利要求1或2所述的半导体器件（10），其中所述纵向间隙（G）形成在边缘终止区域（900）中。
6.权利要求1或2所述的半导体器件（10），其中所述源极接触结构（700）和所述栅极接触结构（500）是相同导电材料的图案化部分。
7.权利要求1或2所述的半导体器件（10），其中至少两个栅极互连结构（320）和至少三个静电放电保护结构（310）被沿着所述纵向间隙（G）的长度方向（L）布置。
8.权利要求1或2所述的半导体器件（10），其中所述静电放电保护结构（310）中的每个沿着所述纵向间隙（G）的长度方向（L）的延伸低于50µm。
9.权利要求1或2所述的半导体器件（10），其中所述栅极互连结构（320）的边缘部分和所述静电放电保护结构（310）的边缘部分均被沿着平行于所述纵向间隙（G）的长度方向（L）的相同线布置。
10.权利要求1或2所述的半导体器件（10），其中所述栅极互连结构（320）被形成为在横向平面中从所述栅极电极（330）的电极层突出的梳状区段。
11.权利要求1或2所述的半导体器件（10），其中所述栅极互连结构（320）包括多晶硅层（300）。
12.权利要求1或2所述的半导体器件（10），其中所述栅极互连结构（320）和所述静电放电保护结构（310）是相同图案化多晶硅层（300）的不同部分。
13.权利要求1或2所述的半导体器件（10），其中所述静电放电保护结构（310）包括至少一个多晶硅二极管。
14.权利要求1或2所述的半导体器件（10），其中所述静电放电保护结构（310）包括多晶硅层（300），所述多晶硅层（300）具有沿着垂直于所述纵向间隙（G）的长度方向（L）的横向方向交替布置的相反导电性类型的第一和第二区（316、318）。
15.权利要求1或2所述的半导体器件（10），进一步包括在所述半导体主体（100）的所述第一表面（101）上的第一隔离层（200），其中所述静电放电保护结构（310）和所述栅极互连结构（320）邻接所述第一隔离层（200）。
16.权利要求15所述的半导体器件（10），其中所述第一隔离层（200）包括场电介质层（210）。
17.权利要求15所述的半导体器件（10），进一步包括在所述静电放电保护结构（310）和所述栅极互连结构（320）上的第二隔离层（400），其中所述源极接触结构（700）和所述栅极接触结构（500）在所述第二隔离层（400）上形成。
18.权利要求17所述的半导体器件（10），其中所述静电放电保护结构（310）的第一端子（312）和所述栅极互连结构（320）的端子（322）通过第一电接触结构（610）与所述栅极接触结构（500）电连接，并且所述静电放电保护结构（310）的第二端子（314）通过第二电接触结构（620）与所述源极接触结构（700）电连接，第一和第二电接触结构（610、620）通过所述第二隔离层（400）沿着垂直方向延伸。
19.权利要求1或2所述的半导体器件（10），进一步包括形成在所述栅极接触结构（500）和所述半导体主体（100）的所述第二表面（102）的重叠区域中的晶体管结构（1000）。
20.一种半导体器件（10），包括：
半导体主体（100），其具有第一表面（101）和与所述第一表面（101）相对的第二表面（102），
在所述半导体主体（100）中的晶体管结构（1000），
与所述晶体管结构（1000）重叠的源极接触结构（700），所述源极接触结构（700）被电连接到所述晶体管结构（1000）的源极区（150），
栅极接触结构（500），其具有在横向平面内通过纵向间隙（G）与所述源极接触结构（700）分离的部分，
栅极互连结构（320），其桥接所述纵向间隙（G）并且电耦合在所述栅极接触结构（500）与所述晶体管结构（1000）的栅极电极（330）之间，以及
静电放电保护结构（310），其桥接所纵向述间隙（G）并且电耦合在所述栅极接触结构（500）与所述源极接触结构（700）之间，
其中，沿着形成总间隙（TG）的所有纵向间隙（G）布置的所述静电放电保护结构（310）的总数量等于或者高于3，并且其中沿着形成总间隙（TG）的所有纵向间隙（G）布置的所述栅极互连结构（320）的总数量等于或者高于3，
其中，所述栅极互连结构（320）中的至少一个沿着所述纵向间隙（G）的长度方向（L）位于所述静电放电保护结构（310）中的两个之间。
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