DE102016118499B4 - Halbleiterbauelemente und Verfahren zum Bilden eines Halbleiterbauelements - Google Patents

Halbleiterbauelemente und Verfahren zum Bilden eines Halbleiterbauelements Download PDF

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Abstract

Ein Halbleiterbauelement (100, 400), umfassend:eine Transistoranordnung; undeine Diodenstruktur (130), die zwischen eine Gate-Elektrodenstruktur (142) der Transistoranordnung und eine Source-Elektrodenstruktur (140) der Transistoranordnung gekoppelt ist, wobei sich eine Isolierschicht (104) vertikal zwischen der Diodenstruktur (130) und einer Vorderseitenoberfläche eines Halbleitersubstrats (102) des Halbleiterbauelements befindet, wobei die Diodenstruktur (130) zumindest einen Dioden-pn-Übergang (138) umfasst,wobei sich ein Substrat-pn-Übergang (115) von der Vorderseitenoberfläche des Halbleitersubstrats (102) in das Halbleitersubstrat (102) zwischen einer abschirmenden Dotierungsregion (110) und einem Randdotierungsabschnitt (120), der sich benachbart zu der abschirmenden Dotierungsregion (110) befindet, innerhalb des Halbleitersubstrats (102) erstreckt,wobei sich der Substrat-pn-Übergang (115) an der Vorderseitenoberfläche des Halbleitersubstrats (102) lateral zwischen dem Dioden-pn-Übergang (138) und einer Source-Kontaktregion (134) der Diodenstruktur (130) mit der Source-Elektrodenstruktur (140) befindet,wobei die abschirmende Dotierungsregion (110) eine Position einer maximalen Dotierungskonzentration aufweist, die sich lateral näher an der Source-Kontaktregion (134) der Diodenstruktur (130) als an dem Substrat-pn-Übergang (115) befindet, wobei die abschirmende Dotierungsregion (110) einen lateralen Verlauf der Dotierungskonzentration der abschirmenden Dotierungsregion (110) aufweist, umfassend eine Mehrzahl von lokalen Maxima und lokalen Minima lateral zwischen dem Substrat-pn-Übergang (115) oder der Verarmungsgrenze (615) und einer Zellregion der Transistoranordnung, wobei sich benachbarte lokale Minima und lokale Minima der Mehrzahl von lokalen Maxima und lokalen Minima um mehr als 10 % der maximalen Dotierungskonzentration unterscheiden.

Description

  • Gebiet
  • Ausführungsbeispiele beziehen sich auf Konzepte für eine Integration von Dioden in Halbleiterbauelementen und insbesondere auf Halbleiterbauelemente und Verfahren zum Bilden von Halbleiterbauelementen.
  • Hintergrund
  • Halbleiterbauelemente können verschiedenen Effekten unterliegen, die eine Schädigung an den Halbleiterbauelementen verursachen können oder sie sogar zerstören können. Zum Beispiel können Halbleiterbauelemente elektrostatischer Entladung oder lokal zu hohen Stromdichten unterliegen, insbesondere bei Schalt- oder transienten Ereignissen. Jedoch können Schutzverfahren für Halbleiterbauelemente häufig zu anderen Nachteilen, z. B. längeren Schaltzeiten eines Halbleiterbauelements, mehr Prozessschritten bei der Produktion des Halbleiterbauelements und/oder einem erhöhten Leistungsverbrauch des Halbleiterbauelements führen. Es ist wünschenswert, Halbleiterbauelemente vor solchen schädlichen Effekten zu schützen, ohne andere Verhaltens- (Performance) Faktoren der Halbleiterbauelemente zu verschlechtern.
  • Die Druckschriften US 2009 / 0 219 657 A1 und US 2008 / 0 296 684 A1 beschreiben bekannte Halbleiterbauelemente.
  • Zusammenfassung
  • Es kann ein Bedarf bestehen zum Bereitstellen eines verbesserten Konzeptes für Halbleiterbauelemente, die eine erhöhte Zuverlässigkeit und/oder Haltbarkeit bereitstellen.
  • Ein solcher Bedarf kann durch den Gegenstand der Ansprüche erfüllt sein.
  • Einige Ausführungsbeispiele beziehen sich auf ein Halbleiterbauelement, das eine Transistoranordnung und eine Diodenstruktur umfasst. Die Diodenstruktur ist zwischen eine Gate-Elektrodenstruktur der Transistoranordnung und eine Source-Elektrodenstruktur der Transistoranordnung gekoppelt. Eine Isolierschicht befindet sich vertikal zwischen der Diodenstruktur und einer Vorderseitenoberfläche eines Halbleitersubstrats des Halbleiterbauelements. Die Diodenstruktur umfasst zumindest einen Dioden-pn-Übergang. Ein Substrat-pn-Übergang erstreckt sich von der Vorderseitenoberfläche des Halbleitersubstrats in das Halbleitersubstrat zwischen einer abschirmenden Dotierungsregion und einem Randdotierungsabschnitt. Der Randdotierungsabschnitt befindet sich benachbart zu der abschirmenden Dotierungsregion innerhalb des Halbleitersubstrats. Der Substrat-pn-Übergang befindet sich an der Vorderseitenoberfläche des Halbleitersubstrats lateral zwischen dem Dioden-pn-Übergang und einer Source-Kontaktregion der Diodenstruktur mit der Source-Elektrodenstruktur.
  • Einige Ausführungsbeispiele beziehen sich auf ein anderes Halbleiterbauelement, das eine Transistoranordnung und eine Diodenstruktur umfasst. Die Diodenstruktur ist zwischen eine Gate-Elektrodenstruktur der Transistoranordnung und eine Source-Elektrodenstruktur der Transistoranordnung gekoppelt. Eine Isolierschicht befindet sich vertikal zwischen der Diodenstruktur und einer Vorderseitenoberfläche eines Halbleitersubstrats des Halbleiterbauelements. Die Diodenstruktur umfasst zumindest einen Dioden-pn-Übergang. Eine Verarmungsgrenze zwischen einem nicht-ausräumbaren Dotierungsabschnitt einer abschirmenden Dotierungsregion des Halbleitersubstrats und einem ausräumbaren Dotierungsabschnitt der abschirmenden Dotierungsregion erstreckt sich von der Vorderseitenoberfläche des Halbleitersubstrats in das Halbleitersubstrat während eines Sperrmodus der Transistoranordnung. Der nicht-ausräumbare Dotierungsabschnitt weist eine Dotierung auf, die durch während des Sperrmodus an das Halbleiterbauelement angelegte Spannungen nicht-ausräumbar ist. Der ausräumbare Dotierungsabschnitt weist eine Dotierung auf, die durch während des Sperrmodus an das Halbleiterbauelement angelegte Spannungen ausräumbar ist. Die Verarmungsgrenze befindet sich an der Vorderseitenoberfläche des Halbleitersubstrats lateral zwischen dem Dioden-pn-Übergang und einer Source-Kontaktregion der Diodenstruktur mit der Source-Elektrodenstruktur.
  • Einigen Ausführungsbeispiele beziehen sich auf ein Verfahren zum Bilden eines Halbleiterbauelements. Das Verfahren umfasst ein Bilden einer Isolierschicht auf einer Vorderseitenoberfläche eines Halbleitersubstrats und ein Bilden einer Diodenstruktur, die zwischen eine Gate-Elektrodenstruktur einer Transistoranordnung und eine Source-Elektrodenstruktur der Transistoranordnung gekoppelt ist. Die Isolierschicht befindet sich vertikal zwischen der Diodenstruktur und der Vorderseitenoberfläche des Halbleitersubstrats, wobei die Diodenstruktur zumindest einen Dioden-pn-Übergang aufweist. Ferner erstreckt sich ein Substrat-pn-Übergang von der Vorderseitenoberfläche des Halbleitersubstrats in das Halbleitersubstrat zwischen einer abschirmenden Dotierungsregion und einem Randdotierungsabschnitt, der sich benachbart zu der abschirmenden Dotierungsregion befindet, innerhalb des Halbleitersubstrats. Zusätzlich befindet sich der Substrat-pn-Übergang an der Vorderseitenoberfläche des Halbleitersubstrats lateral zwischen dem Dioden-pn-Übergang und einer Source-Kontaktregion der Diodenstruktur mit der Source-Elektrodenstruktur.
  • Einige Ausführungsbeispiele beziehen sich auf ein anderes Verfahren zum Bilden eines Halbleiterbauelements. Das Verfahren umfasst ein Bilden einer Isolierschicht auf einer Vorderseitenoberfläche eines Halbleitersubstrats und ein Bilden einer Diodenstruktur, die zwischen eine Gate-Elektrodenstruktur einer Transistoranordnung und eine Source-Elektrodenstruktur der Transistoranordnung gekoppelt ist. Die Isolierschicht befindet sich vertikal zwischen der Diodenstruktur und der Vorderseitenoberfläche des Halbleitersubstrats. Die Diodenstruktur umfasst zumindest einen Dioden-pn-Übergang. Ferner erstreckt sich eine Verarmungsgrenze zwischen einem nicht-ausräumbaren Dotierungsabschnitt einer abschirmenden Dotierungsregion des Halbleitersubstrats und einem ausräumbaren Dotierungsabschnitt der abschirmenden Dotierungsregion von der Vorderseitenoberfläche des Halbleitersubstrats in das Halbleitersubstrat während eines Sperrmodus der Transistoranordnung. Der nicht-ausräumbare Dotierungsabschnitt weist eine Dotierung auf, die durch während des Sperrmodus an das Halbleiterbauelement angelegte Spannungen nicht-ausräumbar ist, wobei der ausräumbare Dotierungsabschnitt eine Dotierung aufweist, die durch während des Sperrmodus an das Halbleiterbauelement angelegte Spannungen ausräumbar ist. Zusätzlich befindet sich die Verarmungsgrenze an der Vorderseitenoberfläche des Halbleitersubstrats lateral zwischen dem Dioden-pn-Übergang und einer Source-Kontaktregion der Diodenstruktur mit der Source-Elektrodenstruktur.
  • Figurenliste
  • Nachfolgend werden einige Vorrichtungen und/oder Verfahren nur beispielhaft und Bezug nehmend auf die beiliegenden Zeichnungen beschrieben, in denen
    • 1 einen schematischen Querschnitt eines Teils eines Halbleiterbauelements zeigt;
    • 2 eine schematische Darstellung eines elektrostatischen Potentials an einer Vorderseitenoberfläche eines Halbleitersubstrats eines Halbleiterbauelements während des Anlegens einer maximalen Spannung an eine Transistoranordnung des Halbleiterbauelements in einem Sperrmodus der Transistoranordnung zeigt;
    • 3 eine schematische Darstellung eines lateralen Dotierungsverlaufs eines nicht-ausräumbaren Dotierungsabschnitts zeigt;
    • 4A einen schematischen Querschnitt eines Teils eines Halbleiterbauelements zeigt, der eine Feldeffekttransistoranordnung umfasst;
    • 4B eine schematische Darstellung eines lateralen Dotierungsverlaufs durch zumindest einen Abschnitt einer abschirmenden Dotierungsregion und einer Randdotierungsregion, die sich an einer Vorderseitenoberfläche eines Halbleitersubstrats eines Halbleiterbauelements befindet, zeigt;
    • 4C eine schematische Darstellung eines lateralen Dotierungsverlaufs durch einen vergrabenen Abschnitt einer abschirmenden Dotierungsregion eines Halbleitersubstrats eines Halbleiterbauelements zeigt;
    • 5 einen schematischen Querschnitt einer Diodenstruktur zeigt, die zwischen eine Source-Elektrodenstruktur und eine Gate-Elektrodenstruktur einer Transistoranordnung eines Halbleiterbauelements gekoppelt ist;
    • 6 einen schematischen Querschnitt eines Teils eines anderen Halbleiterbauelements zeigt;
    • 7A einen schematischen Querschnitt eines Teils eines Halbleiterbauelements zeigt, der eine Feldeffekttransistoranordnung umfasst;
    • 7B eine andere schematische Darstellung eines elektrostatischen Potentials an einer Vorderseitenoberfläche eines Halbleitersubstrats eines Halbleiterbauelements während des Anlegens einer maximalen Spannung an eine Transistoranordnung des Halbleiterbauelements in einem Sperrmodus der Transistoranordnung zeigt;
    • 8 eine schematische Draufsicht eines Halbleiterbauelements zeigt, umfassend eine Diodenstruktur zusammen mit einer abschirmenden Dotierungsregion, die sich an einer Gate-Anschlussfläche der Transistoranordnung befindet,
    • 9 ein Flussdiagramm eines Verfahrens zum Bilden eines Halbleiterbauelements zeigt; und
    • 10 ein Flussdiagramm eines anderen Verfahrens zum Bilden eines Halbleiterbauelements zeigt.
  • Detaillierte Beschreibung
  • Verschiedene Beispiele werden nun ausführlicher Bezug nehmend auf die beiliegenden Zeichnungen beschrieben, in denen einige Beispiele dargestellt sind. In den Figuren kann die Dicke der Linien, Schichten und/oder Regionen der Klarheit halber übertrieben sein.
  • Während sich dementsprechend weitere Beispiele für verschiedene Modifikationen und alternative Formen eignen, werden bestimmte Beispiele derselben in den Figuren beispielhaft gezeigt und hier ausführlich beschrieben. Es versteht sich jedoch, dass es nicht beabsichtigt ist, Beispiele auf die offenbarten bestimmten Formen zu begrenzen. Weitere Beispiele können alle in den Rahmen der Offenbarung fallenden Modifikationen, Entsprechungen und Alternativen abdecken. In der gesamten Beschreibung der Figuren beziehen sich gleiche Bezugszeichen auf gleiche oder ähnliche Elemente, die identisch oder in modifizierter Form im Vergleich zueinander implementiert sein können, während sie dieselbe oder eine ähnliche Funktionalität bereitstellen.
  • Es versteht sich, dass, wenn ein Element als mit einem anderen Element „verbunden“ oder „gekoppelt“ bezeichnet wird, die Elemente direkt verbunden oder gekoppelt sein können oder über ein oder mehrere Zwischenelemente. Wenn zwei Elemente A und B mit einem „oder“ verbunden werden, soll dies derart verstanden werden, dass alle möglichen Kombinationen, d. h. nur A, nur B sowie A und B, offenbart sind. Ein alternativer Wortlaut für dieselben Kombinationen ist „zumindest eines von A und B“. Dasselbe gilt für Kombinationen aus mehr als 2 Elementen.
  • Die hierin zum Beschreiben bestimmter Beispiele verwendete Terminologie soll nicht begrenzend für weitere Beispiele sein. Immer, wenn eine Singularforme wie „ein, eine“ und „das, der, die“ verwendet wird, und die Verwendung von nur einem Element weder explizit noch implizit als verpflichtend definiert ist, können weitere Beispiele auch Pluralformen umfassen, um dieselbe Funktionalität zu implementieren. Auf ähnliche Weise, wenn eine Funktionalität nachfolgend derart beschreiben wird, dass sie unter Verwendung mehrerer Elemente implementiert wird, können weitere Beispiele dieselbe Funktionalität unter Verwendung eines einzelnen Elements oder Verarbeitungsentität implementieren. Es versteht sich weiterhin, dass die Begriffe „umfasst“, „umfassend“, „aufweisen“ und/oder „aufweisend“ bei hiesigem Gebrauch das Vorhandensein angegebener Merkmale, Ganzzahlen, Schritte, Operationen, Prozesse, Elemente und/oder Bestandteile angeben, aber nicht das Vorhandensein oder die Zufügung eines oder mehrerer anderer Merkmale, Ganzzahlen, Schritte, Operationen, Prozesse, Elemente, Bestandteile und/oder Gruppen derselben ausschließen.
  • Sofern nicht anderweitig definiert werden alle hier benutzten Begriffe (einschließlich technischer und wissenschaftlicher Begriffe) in ihrer üblichen Bedeutung des Gebiets verwendet, zu dem die Beispiele gehören.
  • 1 zeigt einen schematischen Querschnitt eines Teils eines Halbleiterbauelements 100. Das Halbleiterbauelement 100 umfasst eine Transistoranordnung und eine Diodenstruktur 130. Die Diodenstruktur 130 ist zwischen eine Gate-Elektrodenstruktur 142 der Transistoranordnung und eine Source-Elektrodenstruktur 140 der Transistoranordnung gekoppelt.
  • Eine (elektrisch) isolierende Schicht 104 befindet sich vertikal zwischen der Diodenstruktur 130 und einer Vorderseitenoberfläche eines Halbleitersubstrats 102 des Halbleiterbauelements 100. Die Diodenstruktur 130 umfasst zumindest einen Dioden-pn-Übergang 138. Ein Substrat-pn-Übergang 115 erstreckt sich von der Vorderseitenoberfläche des Halbleitersubstrats 102 in das Halbleitersubstrat 102 zwischen einer abschirmenden Dotierungsregion 110 und einem Randdotierungsabschnitt 120. Der Randdotierungsabschnitt 120 befindet sich benachbart zu der abschirmenden Dotierungsregion 110 innerhalb des Halbleitersubstrats 102. Der Substrat-pn-Übergang 115 befindet sich an der Vorderseitenoberfläche des Halbleitersubstrats 102 lateral zwischen dem Dioden-pn-Übergang 138 und einer Source-Kontaktregion 134 der Diodenstruktur 130 mit der Source-Elektrodenstruktur 140.
  • Die Diodenstruktur 130, die zwischen die Gate-Elektrodenstruktur 142 der Transistoranordnung des Halbleiterbauelements 100 und die Source-Elektrodenstruktur 140 der Transistoranordnung gekoppelt ist, kann das Halbleiterbauelement 100 vor elektrostatischen Entladungen schützen. Um eine Interaktion von elektrischen Potentialen des Halbleitersubstrats 102 mit der Diodenstruktur 130 zu vermeiden oder zu reduzieren, ist die Diodenstruktur 130 von dem Halbleitersubstrat 102 durch die Isolierschicht 104, die sich zwischen der Diodenstruktur 130 und der Vorderseitenoberfläche des Halbleitersubstrats 102 befindet, isoliert.
  • Um ferner die Interaktion von elektrischen Potentialen des Halbleitersubstrats 102 mit der Diodenstruktur 130 zu vermeiden oder zu reduzieren, kann sich die abschirmende Dotierungsregion 110 des Halbleitersubstrats 102 vertikal unter einem Teil der Diodenstruktur 130 an der Vorderseitenoberfläche des Halbleitersubstrats 102 befinden. Ein Abschirmen der Diodenstruktur 130 durch die abschirmende Dotierungsregion 110 kann einen Leckstrom oder einen Rück-Gate-Effekt (Backgate-Effekt) der Diodenstruktur 130 während des Betreibens des Halbleiterbauelements 100 reduzieren. Zum Beispiel kann das Abschirmen der Diodenstruktur gegen elektrische Potentiale des Halbleitersubstrats 102 einen unerwünschten Kanal durch die Diodenstruktur 130 und/oder ein Einschalten einer parasitären Transistorstruktur, umfassend die Diodenstruktur 130 (z. B. umfassend eine n-p-n-Dotierungsabschnitte-Sequenz oder eine p-n-p-Dotierungsabschnitte-Sequenz der Diodenstruktur 130), verhindern (oder reduzieren).
  • Dies kann den Leistungsverbrauch und die Diodenverschlechterung des Halbleiterbauelements 100 reduzieren. Zusätzlich zu dem Abschirmen der Diodenstruktur 130 kann die abschirmende Dotierungsregion 110 die Entfernung von restlichen Minoritätsladungsträgern innerhalb des Halbleiterbauelements 100 während eines Schaltbetriebs (z. B. Abschalten oder Kommutieren) der Transistoranordnung verbessern.
  • Die verbesserte Entfernung von restlichen Minoritätsladungsträgern aufgrund der abschirmenden Dotierungsregion 110 kann die Schaltzeit der Transistoranordnung reduzieren und kann eine maximale Stromdichte während der Entfernung der restlichen Minoritätsladungsträger verringern. Zusätzlich kann ein Emittereffekt der abschirmenden Dotierungsregion 110 für Minoritätsladungsträger während der Kommutierung reduziert werden, da sich die abschirmende Dotierungsregion 110 lateral nicht entlang der gesamten Diodenstruktur erstreckt.
  • Zum Beispiel kann eine maximale Stromdichte während der Entfernung der restlichen Minoritätsladungsträger an einer Randregion des Halbleitersubstrats 102 (z. B. an dem Randdotierungsabschnitt 120 und/oder lateral zwischen einer Zellregion der Transistoranordnung und einem Rand des Halbleitersubstrats 102) auftreten und kann aufgrund der abschirmenden Dotierungsregion 110 reduziert werden. Zum Beispiel kann die abschirmende Dotierungsregion mit der Source-Elektrodenstruktur elektrisch verbunden sein. Folglich können die Minoritätsladungsträger, die an der Randregion des Halbleitersubstrats präsent sind, über die abschirmende Dotierungsregion 110 an der Source-Elektrodenstruktur 140 entladen werden anstatt z. B. durch eine Body-Region der Transistoranordnung zu der Source-Elektrodenstruktur zu fließen.
  • Um die Injektion von Minoritätsladungsträgern von der abschirmenden Dotierungsregion 110 in andere Dotierungsregionen des Halbleitersubstrats (z. B. in den Randdotierungsabschnitt 120) zu reduzieren, kann die gesamte laterale Erstreckung der abschirmenden Dotierungsregion 110 kurzgeschlossen werden. Zum Beispiel kann sich der abschirmende Dotierungsabschnitt in lateraler Richtung an der Vorderseitenoberfläche des Halbleitersubstrats 102 vertikal unter einem Teil der Diodenstruktur erstrecken, anstatt sich vertikal unter der gesamten Diodenstruktur 130 zu erstrecken. Der Substrat-pn-Übergang 115 befindet sich an der Vorderseitenoberfläche des Halbleitersubstrats 102 lateral zwischen dem Dioden-pn-Übergang 138 und der Source-Kontaktregion 134 der Diodenstruktur 130. Zum Beispiel umfasst der Substrat-pn-Übergang 115 einen Teil, der sich an der Vorderseitenoberfläche des Halbleitersubstrats 102 befindet und der sich lateral zwischen dem Dioden-pn-Übergang 138 und der Source-Kontaktregion 134 der Diodenstruktur 130 befindet.
  • Durch Schützen des Halbleiterbauelements 100 vor elektrostatischen Entladungen und durch Reduzieren der maximalen Stromdichte, die bei Schaltoperationen der Transistoranordnung auf die beschriebene Weise auftreten, können z. B. die Zuverlässigkeit und/oder Haltbarkeit des Halbleiterbauelements 100 bei gleichzeitiger Aufrechterhaltung (oder Reduzierung) des Leistungsverbrauchs des Halbleiterbauelements 100 erhöht werden.
  • Der Dioden-pn-Übergang 138 befindet sich lateral zwischen der Source-Kontaktregion 134 der Diodenstruktur 130 und einer Gate-Kontaktregion 136 der Diodenstruktur 130 mit der Gate-Elektrodenstruktur 142. Die abschirmende Dotierungsregion 110 kann sich lateral (an der Vorderseitenoberfläche des Halbleitersubstrats 102) zumindest von dem Substrat-pn-Übergang 115 an der Vorderseitenoberfläche des Halbleitersubstrats 102 zu der Source-Kontaktregion 134 der Diodenstruktur 130 erstrecken.
  • Zum Beispiel kann sich die abschirmende Dotierungsregion 110 lateral entlang der Vorderseitenoberfläche des Halbleitersubstrats 102 von dem Substrat-pn-Übergang 115 zu unterhalb der Source-Kontaktregion 134 der Diodenstruktur 130 erstrecken, oder kann sich ferner lateral zu einem lateralen Ende der Diodenstruktur 130 erstrecken, das sich an der Source-Kontaktregion 134 der Diodenstruktur 130 befindet.
  • Zusätzlich kann sich die abschirmende Dotierungsregion 110 (lateral) zu einer Body-Region der Transistoranordnung erstrecken und/oder mit der Body-Region über einen ohmschen Pfad elektrisch verbunden sein. Zum Beispiel weist die abschirmende Dotierungsregion 110 den gleichen Leitfähigkeitstyp auf wie die Body-Region der Transistoranordnung. Dies kann die maximale Stromdichte des Halbleiterbauelements 100 während der Kommutierung eines Drain-Source-Stroms der Transistoranordnung (z. B. eines MOSFET) oder eines Kollektor-Emitter-Stroms der Transistoranordnung (z. B. IGBT) verringern. Zum Beispiel kann die abschirmende Dotierungsregion 110 Teil einer Übergangsabschlusserstreckung (JTE; JTE = Junction Termination Extension) sein. Während einer Kommutierung kann die Gate-Source-Spannung Vgs null sein (z. B. weist der MOS, der als Freilaufdiode arbeitet, Vgs=OV auf).
  • Die Diodenstruktur 130 kann zumindest eine (z. B. eine erste) Dioden-Dotierungsregion des ersten Leitfähigkeitstyps aufweisen, die sich lateral zwischen dem Dioden-pn-Übergang 138 und der Source-Kontaktregion 134 der Diodenstruktur 130 befindet. Zum Beispiel kann die Dioden-Dotierungsregion von dem ersten Leitfähigkeitstyp sein und die abschirmende Dotierungsregion 110 kann den gleichen Leitfähigkeitstyp aufweisen.
  • Der Randdotierungsabschnitt 120 weist einen zweiten Leitfähigkeitstyp auf. Der Randdotierungsabschnitt 120 kann sich lateral an der Vorderseitenoberfläche des Halbleitersubstrats 102 zumindest von dem Substrat-pn-Übergang 115 an der Vorderseitenoberfläche des Halbleitersubstrats 102 zu (unterhalb) der Gate-Kontaktregion 136 der Diodenstruktur 130 erstrecken. Auf diese Weise kann sich der Randdotierungsabschnitt 120 in lateraler Richtung vertikal unter dem Dioden-pn-Übergang 138 entlang der Vorderseitenoberfläche des Halbleitersubstrats 102 erstrecken. Zum Beispiel kann eine kürzeste laterale Distanz zwischen dem Substrat-pn-Übergang 115 und der Source-Kontaktregion 134 der Diodenstruktur 130 kürzer sein (z. B. zumindest 500 nm kürzer oder zumindest 1 µm kürzer oder zumindest 5 µm kürzer oder zumindest 10 µm kürzer) als eine kürzeste laterale Distanz von dem Dioden-pn-Übergang 138 zu der Source-Kontaktregion 134 der Diodenstruktur 130.
  • Zum Beispiel kann sich der Randdotierungsabschnitt 120 (vertikal) unter der Diodenstruktur 130 in lateraler Richtung an der Vorderseitenoberfläche des Halbleitersubstrats 102 für zumindest 20 % (oder zumindest 30 % oder zumindest 50 %) und/oder für höchstens 90 % (oder höchstens 70 % oder höchstens 50 % oder höchstens 40 %) einer minimalen lateralen Distanz zwischen der Gate-Kontaktregion 136 der Diodenstruktur 130 und der Source-Kontaktregion 134 der Diodenstruktur 130 erstrecken.
  • Die Diodenstruktur 130 kann zusätzliche Dioden-Dotierungsregionen des ersten Leitfähigkeitstyps umfassen. Zum Beispiel umfasst die Diodenstruktur 130 eine erste Dioden-Dotierungsregion des ersten Leitfähigkeitstyps und eine zweite Dioden-Dotierungsregion des ersten Leitfähigkeitstyps. Die erste Dioden-Dotierungsregion des ersten Leitfähigkeitstyps kann sich lateral zwischen dem Dioden-pn-Übergang 138 und der Source-Kontaktregion 134 der Diodenstruktur 130 befinden. Die zweite Dioden-Dotierungsregion des ersten Leitfähigkeitstyps kann sich lateral zwischen dem Dioden-pn-Übergang 138 und der Gate-Kontaktregion 136 der Diodenstruktur 130 befinden.
  • Der Randdotierungsabschnitt 120 kann sich lateral unterhalb der zweiten Dioden-Dotierungsregion des ersten Leitfähigkeitstyps erstrecken. Zum Beispiel kann sich an der Vorderseitenoberfläche des Halbleitersubstrats 102 der Randdotierungsabschnitt 120 lateral unterhalb der zweiten Dioden-Dotierungsregion des ersten Leitfähigkeitstyps erstrecken.
  • Zum Beispiel kann die Diodenstruktur 130 zumindest eine Dioden-Dotierungsregion des zweiten Leitfähigkeitstyps umfassen. Die Dioden-Dotierungsregion des zweiten Leitfähigkeitstyps kann den zweiten Leitfähigkeitstyp aufweisen und kann sich lateral zwischen der ersten Dioden-Dotierungsregion des ersten Leitfähigkeitstyps und der zweiten Dioden-Dotierungsregion des ersten Leitfähigkeitstyps befinden. Zum Beispiel kann die Diodenstruktur 130 zumindest einen ersten Dioden-pn-Übergang und einen zweiten Dioden-pn-Übergang aufweisen. Der erste Dioden-pn-Übergang kann sich lateral zwischen dem zweiten Dioden-pn-Übergang und der Source-Kontaktregion 134 der Diodenstruktur 130 befinden. An der Vorderseitenoberfläche des Halbleitersubstrats 102 kann sich der Substrat-pn-Übergang 115 lateral zwischen dem zweiten Dioden-pn-Übergang und der Source-Kontaktregion 134 der Diodenstruktur 130 befinden.
  • Zum Beispiel kann sich der Substrat-pn-Übergang 115 lateral zwischen dem ersten und dem zweiten Dioden-pn-Übergang an der Vorderseitenoberfläche des Halbleitersubstrats 102 befinden. Somit kann sich an der Vorderseitenoberfläche des Halbleitersubstrats 102 die abschirmende Dotierungsregion 110 vertikal unter der ersten Dioden-Dotierungsregion des ersten Leitfähigkeitstyps, dem ersten Dioden-pn-Übergang und einem Teil der Dioden-Dotierungsregion des zweiten Leitfähigkeitstyps lateral benachbart zu dem ersten Dioden-pn-Übergang befinden. An der Vorderseitenoberfläche des Halbleitersubstrats 102 kann sich dann der Randdotierungsabschnitt 120 vertikal unter einem Teil der Dioden-Dotierungsregion des zweiten Leitfähigkeitstyps lateral benachbart zu dem zweiten Dioden-pn-Übergang, dem zweiten Dioden-pn-Übergang und der zweiten Dioden-Dotierungsregion des ersten Leitfähigkeitstyps befinden. Zum Beispiel kann sich der Randdotierungsabschnitt zumindest teilweise vertikal unter der zweiten Dioden-Dotierungsregion des ersten Leitfähigkeitstyps befinden.
  • Zum Beispiel kann die Diodenstruktur eine Mehrzahl von Dioden-Dotierungsregionen des ersten und zweiten Leitfähigkeitstyps umfassen, die abwechselnd zwischen der Source-Kontaktregion und der Gate-Kontaktregion der Diodenstruktur angeordnet sind. Die Diodenstruktur kann in oder durch eine einzelne elektrisch leitfähige Schicht (z. B. Polysiliziumschicht) implementiert sein, die Regionen von unterschiedlichem Leitfähigkeitstyp umfasst. Die elektrisch leitfähige Schicht der Diodenstruktur kann eine unterste elektrisch leitfähige Schicht eines Verdrahtungsschichtstapels des Halbleiterbauelements 100 sein, die sich an der Vorderseitenoberfläche des Halbleitersubstrats 102 befindet.
  • Die erste und die zweite Dioden-Dotierungsregion des ersten Leitfähigkeitstyps zusammen mit der Dioden-Dotierungsregion des zweiten Leitfähigkeitstyps können eine n-p-n-Dotierungsabschnitte-Sequenz oder eine p-n-p-Dotierungsabschnitte-Sequenz der Diodenstruktur bilden. Auf diese Weise kann die Diodenstruktur einen Schutz vor elektrostatischer Entladung des Halbleiterbauelements 100 bei gleichzeitiger Blockierung von Strömen in beide Richtungen durch die Diodenstruktur bereitstellen, solange eine Gate-Source-Spannung der Transistoranordnung die Durchbruchspannung der Diode nicht überschreitet.
  • Die n-p-n-Dotierungsabschnitte-Sequenz (oder p-n-p-Dotierungsabschnitte-Sequenz) kann allerdings eine parasitäre Transistorstruktur (z. B. eine parasitäre Feldeffekttransistorstruktur) zusammen mit dem Halbleitersubstrat 102 bilden. Zum Beispiel kann die Dioden-Dotierungsregion des zweiten Leitfähigkeitstyps der Diodenstruktur 130 eine Body-Region der parasitären Feldeffekttransistorstruktur repräsentieren, während eine der Dioden-Dotierungsregion des ersten Leitfähigkeitstyps eine Source-Region repräsentieren kann und die andere Dioden-Dotierungsregion des ersten Leitfähigkeitstyps eine Drain-Region der parasitären Feldeffekttransistorstruktur repräsentieren kann. Die Isolierschicht 104 kann eine Gate-Isolierung repräsentieren und das Halbleitersubstrat 102 kann das Gate der parasitären Feldeffekttransistorstruktur repräsentieren. Um ein Einschalten dieser parasitären Feldeffekttransistorstruktur zu vermeiden und um somit einen Anstieg des Leckstroms (oder um den Leckstrom zu reduzieren) durch die Diodenstruktur 130 zu vermeiden, kann eine Schwellenspannung (z. B. der Absolutwert der Schwellenspannung) der parasitären Feldeffekttransistorstruktur durch Erhöhen einer Dicke der Isolierschicht 104 erhöht werden. Zum Beispiel kann eine Dicke der Isolierschicht 104 größer sein als 300 nm (oder größer als 500 nm oder größer als 1000 nm) und/oder kleiner als 3000 nm (oder kleiner als 2000 nm oder kleiner als 1000 nm).
  • Um ein Einschalten der parasitären Feldeffekttransistorstruktur zu vermeiden, kann der Absolutwert einer Spannung zwischen der Diodenstruktur 130 und jeglichem Punkt auf der Vorderseitenoberfläche des Halbleitersubstrats 102, der sich lateral zwischen der Source-Kontaktregion 134 der Diodenstruktur 130 und der Gate-Kontaktregion 136 der Diodenstruktur 130 befindet (z. B. in einer Draufsicht des Halbleiterbauelements), unter dem Absolutwert der Schwellenspannung der parasitären Transistorstruktur in jeglichem normalen Betriebsmodus (z. B. Vorwärtsmodus, Rückwärtsmodus und/oder Sperrmodus) der Transistoranordnung gehalten werden.
  • Zum Beispiel kann sich der Substrat-pn-Übergang 115 an der Vorderseitenoberfläche des Halbleitersubstrats 102 an einer Position lateral zwischen dem Dioden-pn-Übergang 138 und der Source-Kontaktregion 134 der Diodenstruktur 130 befinden, sodass während des Anlegens einer maximalen Betriebsspannung in einem Sperrmodus (z. B. in einem Aus-Zustand) der Transistoranordnung der Absolutwert einer Spannung zwischen der Diodenstruktur 130 und jeglichem Punkt auf der Vorderseitenoberfläche des Halbleitersubstrats 102, der sich lateral zwischen der Source-Kontaktregion 134 der Diodenstruktur 130 und der Gate-Kontaktregion 136 der Diodenstruktur 130 befindet, kleiner ist der Absolutwert der Schwellenspannung der parasitären Transistorstruktur. Die parasitäre Transistorstruktur kann zumindest eine n-p-n-Dotierungsabschnitte-Sequenz der Diodenstruktur 130 oder zumindest eine p-n-p-Dotierungsabschnitte-Sequenz der Diodenstruktur 130 umfassen.
  • Der Sperrmodus und/oder der Kommutierungsmodus können einer von mehreren Betriebsmodi während eines Normalbetriebs des Halbleiterbauelements 100 sein. Zum Beispiel können Spannungen über der für das Halbleiterbauelement 100 angegebenen Durchbruchspannung oder maximalen Sperrspannung (z. B. in dem Datenblatt des Halbleiterbauelements definiert) während des Normalbetriebs des Halbleiterbauelements 100 nicht auftreten. Zum Beispiel kann der Normalbetrieb ein Kommutieren des Halbleiterbauelements 100 und/oder ein Schalten der vertikalen elektrischen Elementanordnung von einem Ein-Zustand in einen Aus-Zustand und umgekehrt umfassen. Zum Beispiel kann das Halbleiterbauelement 100 durch Ändern von einem Vorwärtsmodus zu einem Rückwärtsmodus (z. B. Ändern der Drain-Source-Spannung Vds von einer positiven zu einer negativen Spannung oder umgekehrt) kommutiert werden. In dem Vorwärtsmodus kann das Halbleiterbauelement abhängig von der angelegten Gate-Source-Spannung Vgs in einem Ein-Zustand oder Aus-Zustand (Sperrzustand) sein.
  • In dem Sperrmodus der Transistoranordnung kann ein Strom (z. B. ein Drain-Source-Strom oder ein Kollektor-Emitter-Strom), der durch die Transistoranordnung fließt, im Wesentlichen gleich null sein (z. B. unter Vernachlässigung von Leckströmen durch die Transistoranordnung). Zum Beispiel, wenn die Transistoranordnung ein Verbesserungsmodus-n-Kanal-Feldeffekttransistor ist, kann eine Drain-Source-Spannung der Transistoranordnung positiv sein (z. B. weist ein NMOS eine positive Vds im Sperrmodus auf) und die Gate-Source-Spannung der Transistoranordnung kann kleiner sein als eine Schwellenspannung der Transistoranordnung (oder kann im Wesentlichen gleich null sein oder kann kleiner als null sein). Eine maximale Betriebsspannung in dem Sperrmodus kann einer Drain-Source-Spannung (oder Kollektor-Emitter-Spannung) entsprechen, die die Transistoranordnung zu dem Rand eines Lawinenzustands (oder Durchbruchzustands) vorspannt. Zum Beispiel kann ein Absolutwert der maximalen Betriebsspannung in dem Sperrmodus etwas weniger sein als die Durchbruchspannung der Transistoranordnung (kann z. B. größer sein als 95 % der Durchbruchspannung oder kleiner als die Durchbruchspannung), während die Gate-Source-Spannung der Transistoranordnung im Wesentlichen null sein kann. Alternativ kann die maximale Betriebsspannung in dem Sperrmodus als (im Wesentlichen) gleich zu der Durchbruchspannung der Transistoranordnung definiert sein.
  • Der Sperrmodus der Transistoranordnung des Halbleiterbauelements 100 mit der auf Maximum gesetzten Betriebsspannung (z. B. der Absolutwert der auf Maximum gesetzten Betriebsspannung) kann einem Worst-Case-Szenario für ein Einschalten der parasitären Transistorstruktur entsprechen. Wenn der Absolutwert einer Spannung zwischen der Diodenstruktur 130 und jeglichem Punkt auf der Vorderseitenoberfläche des Halbleitersubstrats 102 (der sich lateral zwischen der Source-Kontaktregion 134 der Diodenstruktur 130 und der Gate-Kontaktregion 136 der Diodenstruktur 130 befindet) unter dem Absolutwert der Schwellenspannung der parasitären Transistorstruktur gehalten werden kann, kann die parasitäre Transistorstruktur auch daran gehindert werden, sich während irgendeines anderen Betriebsmodus (z. B. eines Vorwärts-, Rückwärts- oder Sperrmodus) der Transistoranordnung des Halbleiterbauelements 100 einzuschalten (z. B. vom Bilden eines leitfähigen Kanals).
  • Zum Beispiel befindet sich der Substrat-pn-Übergang 115 an der Vorderseitenoberfläche des Halbleitersubstrats 102 an einer Position lateral zwischen dem Dioden-pn-Übergang 138 und der Source-Kontaktregion 134 der Diodenstruktur 130, sodass während des Anlegens der maximalen Betriebsspannung in dem Sperrmodus der Transistoranordnung der Absolutwert einer Spannung zwischen der Diodenstruktur 130 und jeglichem Punkt auf der Vorderseitenoberfläche des Halbleitersubstrats 102, der sich lateral zwischen der Source-Kontaktregion 134 der Diodenstruktur 130 und der Gate-Kontaktregion 136 der Diodenstruktur 130 befindet, kleiner ist als 30 V (oder kleiner als 20 V oder kleiner als 10 V oder kleiner als 5 V oder gleich null).
  • Der Randdotierungsabschnitt 120 kann sich lateral an der Vorderseitenoberfläche des Halbleitersubstrats 102 zumindest von dem Substrat-pn-Übergang 115 an der Vorderseitenoberfläche des Halbleitersubstrats 102 zu (unterhalb) einer Gate-Kontaktregion 136 der Diodenstruktur 130 erstrecken. Zusätzlich kann sich der Randdotierungsabschnitt 120 (z. B. zumindest ein Teil des Randdotierungsabschnitts 120) lateral an der Vorderseitenoberfläche des Halbleitersubstrats 102 zumindest (vertikal) unter einer elektrisch leitfähigen Struktur erstrecken. Die elektrisch leitfähige Struktur kann Teil der Gate-Elektrodenstruktur 142 sein und kann sich lateral zwischen der Diodenstruktur 130 und einem Rand des Halbleitersubstrats 102 befinden.
  • Die elektrisch leitfähige Struktur kann eine Gate-Anschlussfläche der Gate-Elektrodenstruktur sein oder kann eine Feldplatte sein, die durch eine unterste elektrisch leitfähige Schicht implementiert ist, die sich über der Vorderseitenoberfläche des Halbleitersubstrats 102 befindet. Die Diodenstruktur 130 kann durch die gleiche (z. B. die unterste) elektrisch leitfähige Schicht wie die Feldplatte implementiert sein und kann von der Feldplatte durch Isoliermaterial lateral getrennt sein. Zum Beispiel können Polysilizium, das in der Diodenstruktur 130 enthalten ist, und Polysilizium, das in der Feldplatte enthalten ist, während des gleichen Herstellungsschrittes gebildet werden.
  • Zusammen mit der abschirmenden Dotierungsregion 110 und dem Randdotierungsabschnitt 120 kann die elektrisch leitfähige Struktur einen Absolutwert einer Spannung zwischen der Diodenstruktur 130 und jeglichem Punkt auf der Vorderseitenoberfläche des Halbleitersubstrats 102, der sich lateral zwischen der Source-Kontaktregion 134 der Diodenstruktur und der Gate-Kontaktregion 136 der Diodenstruktur 130 befindet, reduziert werden.
  • Die abschirmende Dotierungsregion 110 weist eine Position einer maximalen Dotierungsregion auf, die sich lateral näher an der Source-Kontaktregion der Diodenstruktur 130 befindet als an dem Dioden-pn-Übergang 138. Die abschirmende Dotierungsregion 110 weist einen lateralen Verlauf der Dotierungskonzentration der abschirmenden Dotierungsregion auf, umfassend eine Mehrzahl von lokalen Maxima und lokalen Minima lateral zwischen dem Substrat-pn-Übergang und einer Zellregion der Transistoranordnung. Benachbarte lokale Maxima und lokale Minima der Mehrzahl von lokalen Maxima und lokalen Minima unterscheiden sich um mehr als 10 % (oder mehr als 50 %, mehr als 100 %, mehr als 200 % oder bis zu einer Dekade) der maximalen Dotierungskonzentration. Zum Beispiel kann ein lateraler Verlauf der Dotierungskonzentration der abschirmenden Dotierungsregion 110 im Durchschnitt von dem Bereich, der die maximale Dotierungskonzentration der abschirmbaren Dotierungsregion 110 aufweist, zu dem Bereich, der eine geringste Dotierungskonzentration an dem Substrat-pn-Übergang aufweist, abnehmend sein. Zum Beispiel kann die abschirmende Dotierungsregion 110 eine durchschnittliche Dotierungskonzentration an einer Eckregion einer Zellregion der Transistoranordnung aufweisen, die größer ist (z. B. mehr als 10 % oder mehr als 30 % der durchschnittlichen Dotierungskonzentration an der Eckregion) als eine durchschnittliche Dotierungskonzentration an einem Rand der Zellregion, der sich im Wesentlichen parallel zu einem Rand des Halbleitersubstrats für mehr als 200 µm (oder mehr als 500 µm) erstreckt. Zum Beispiel bezieht sich die maximale Dotierungskonzentration der abschirmenden Dotierungsregion 110 nicht auf die Dotierungskonzentration eines Abschnitts der abschirmenden Dotierungsregion 110, der sich direkt an einem elektrischen Kontakt (z. B. einem Metallkontakt) mit der abschirmenden Dotierungsregion befindet (z. B. ein vertikales Verdrahtungselement der Source-Elektrodenstruktur, das zum elektrischen Kontaktieren der abschirmenden Dotierungsregion 110 verwendet wird). Dieser Abschnitt der abschirmenden Dotierungsregion 110 kann im Allgemeinen die höchste Dotierungskonzentration der abschirmenden Dotierungsregion 110 aufweisen, um die Bildung einer parasitären Schottky-Diode an der Kontaktregion zwischen der abschirmenden Dotierungsregion und der Source-Elektrodenstruktur zu vermeiden. Zum Beispiel kann eine minimale laterale Distanz zwischen jeglicher elektrischen Kontaktregion (einer Verdrahtungsstruktur eines Verdrahtungsschichtstapels, die sich über der Vorderseitenoberfläche des Halbleitersubstrats 102 befindet) mit der abschirmenden Dotierungsregion 110 und dem Bereich der abschirmenden Dotierungsregion 110, der die maximale Dotierungskonzentration aufweist, zumindest 1 µm (oder zumindest 2 µm oder zumindest 5 µm) sein.
  • Weil die abschirmende Dotierungsregion 110 den Bereich einer maximalen Dotierungskonzentration und den Bereich der geringeren Dotierungskonzentration umfasst, kann ein Dotierungsverlauf der abschirmenden Dotierungsregion 110 einen Gradienten von einer durchschnittlichen Dotierungskonzentration in lateraler Richtung entlang der abschirmenden Dotierungsregion aufweisen. Auf diese Weise kann eine optimale oder geeignete Dotierung der abschirmenden Dotierungsregion 110 für einen breiten Strombereich der Transistoranordnung bereitgestellt sein, der durch die schnell variierenden Bedingungen während der Kommutierung aufgrund der lateralen Variation der Dotierung der abschirmenden Dotierungsregion 110 verursacht wird. Dies kann die Entladung von Minoritätsladungsträgern verbessern, die in der Randregion (oder dem Randdotierungsabschnitt 120) des Halbleitersubstrats während der Kommutierung gespeichert sind.
  • Zum Beispiel kann die abschirmende Dotierungsregion einen nicht-ausräumbaren Dotierungsabschnitt umfassen. Der nicht-ausräumbare Dotierungsabschnitt kann eine Dotierung aufweisen, die durch während des Sperrmodus der Transistoranordnung an die Transistoranordnung angelegte Spannungen nicht-ausräumbar ist (z. B. eine maximale Betriebsspannung während des Sperrmodus, die verursacht, dass die Transistoranordnung an dem Rand eines Lawinendurchbruchs vorgespannt wird). Der nicht-ausräumbare Dotierungsabschnitt kann sich lateral an der Vorderseitenoberfläche des Halbleitersubstrats von einer Zellregion der Transistoranordnung zu einer Distanz zu dem Substrat-pn-Übergang von weniger als 500 nm (oder weniger als 300 nm oder weniger als 100 nm) erstrecken. Zum Beispiel kann es ausreichend sein, dass sich der nicht-ausräumbare Dotierungsabschnitt nur unter einem kleinen Teil der gesamten Diodenstruktur befindet (z. B. 500 nm), wenn die ausreichend ist aufgrund der Feldplattenabschirmung (z. B. Kombination aus nicht-ausräumbarem Dotierungsabschnitt, ausräumbarem Dotierungsabschnitt, Zener-Poly, Gate-Poly und/oder Metall-1-Feldplatte), um den Verlauf des elektrischen Potentials unter der Z-Diode auf weniger als 20 V zu begrenzen.
  • Zum Beispiel kann der nicht-ausräumbare Dotierungsabschnitt den Bereich einer maximalen Dotierungskonzentration und den Bereich einer geringeren Dotierungskonzentration der abschirmenden Dotierungsregion 110, wie oben beschrieben, umfassen. Zum Beispiel kann der Bereich mit der geringeren Dotierungskonzentration immer noch nicht-ausräumbar sein.
  • Der nicht-ausräumbare Dotierungsabschnitt kann eine eingebrachte Dotierungsdosis von zumindest 5*1011 cm-2 (oder mehr als 1*1012 cm-2 oder mehr als 2*1012 cm-2 oder mehr als 5*1012 cm-2) aufweisen. Zum Beispiel kann der nicht-ausräumbare Dotierungsabschnitt eine maximale Dotierungskonzentration von zumindest 4*1015 cm-3 (oder zumindest 8*1015 cm-3 oder zumindest 5*1016 cm-3 oder zumindest 1*1017 cm-3, z. B. 8*1015 bis 1*1017 cm-3) aufweisen.
  • Optional kann die abschirmende Dotierungsregion 110 einen vergrabenen Abschnitt umfassen, der sich vertikal unter dem Randdotierungsabschnitt 120 befindet. Der vergrabene Abschnitt kann vertikal benachbart zu dem Randdotierungsabschnitt 120 sein und kann sich lateral zumindest von der Position des Substrat-pn-Übergangs 115 an der Vorderseitenoberfläche des Halbleitersubstrats 102 vertikal unter einem Teil des Randdotierungsabschnitts 120 in Richtung eines Randes des Halbleitersubstrats 102 erstrecken. Zum Beispiel kann sich der vergrabene Abschnitt lateral von dem Substrat-pn-Übergang 115 an der Vorderseitenoberfläche des Halbleitersubstrats 102 zu zumindest (unterhalb) der Gate-Kontaktregion 136 der Diodenstruktur 130 erstrecken.
  • Der vergrabene Abschnitt der abschirmenden Dotierungsregion 110 kann den Absolutwert einer Spannung zwischen der Diodenstruktur 130 und jeglichem Punkt auf der Vorderseitenoberfläche des Halbleitersubstrats 102, der sich lateral zwischen der Source-Kontaktregion 134 der Diodenstruktur 130 und der Gate-Kontaktregion 136 der Diodenstruktur 130 befindet, reduzieren. Zusätzlich kann der vergrabene Abschnitt die Entladung von Minoritätsladungsträgern, die in der Randregion (z. B. dem Randdotierungsabschnitt 120) des Halbleitersubstrats 102 gespeichert sind, während der Kommutierung eines Stroms der Transistoranordnung fördern und/oder kann die Randabschlusskompensationsregionen (z. B. Superübergang- (Superjunction-) Säulen) mit der Source-Elektrodenstruktur verbinden.
  • Eine maximale vertikale Erstreckung des Randdotierungsabschnitts 120 zwischen der Vorderseitenoberfläche des Halbleitersubstrats 102 und dem vergrabenen Abschnitt der abschirmenden Dotierungsregion 110 kann kleiner sein als 10 µm (oder kleiner als 5 µm oder kleiner als 2 µm) und/oder kann zumindest 1 µm (oder zumindest 3 µm oder zumindest 5 µm) sein.
  • Die abschirmende Dotierungsregion 110 kann sich lateral zumindest von der Source-Kontaktregion 134 der Diodenstruktur 130 zu (unterhalb) einem Gate-Läufer der Transistoranordnung und/oder zu (unterhalb) einer Gate-Anschlussfläche der Transistoranordnung erstrecken. Zum Beispiel kann sich der Substrat-pn-Übergang 115 an der Vorderseitenoberfläche des Halbleitersubstrats 102 vertikal unter dem Gate-Läufer und/oder vertikal unter der Gate-Anschlussfläche befinden. Alternativ kann sich zumindest ein Anteil des vergrabenen Abschnitts der abschirmenden Dotierungsregion 110 vertikal unter dem Gate-Läufer und/oder vertikal unter der Gate-Anschlussfläche befinden. Diese Anordnung der abschirmenden Dotierungsregion 110, die sich lateral zumindest von der Source-Kontaktregion 134 der Diodenstruktur 130 zu (unterhalb) des Gate-Läufers und/oder der Gate-Anschlussfläche erstreckt, kann ferner die Interaktion von elektrischen Potentialen des Halbleitersubstrats 102 mit der Diodenstruktur 130 reduzieren. Zum Beispiel können der Gate-Läufer und/oder die Gate-Anschlussfläche als eine Feldplatte zum Reduzieren des Absolutwertes eines elektrischen Potentials an einem Teil der Vorderseitenoberfläche des Halbleitersubstrats, der sich vertikal unter der Diodenstruktur 130 befindet, dienen. Die Gate-Anschlussfläche kann eine Verbindung mit elektrischen Bauelementen bereitstellen, die außerhalb des Halbleiterbauelements 100 sind. Die Gate-Anschlussfläche kann sich an einer obersten Metallisierung der Gate-Elektrodenstruktur 142 (z. B. an einer obersten Metallisierung eines Verdrahtungsschichtstapels des Halbleiterbauelements 100) befinden. Die Gate-Anschlussfläche kann sich lateral zwischen der Zellregion der Transistoranordnung und einem Rand des Halbleitersubstrats 102 befinden. Zusätzlich kann sich zumindest ein Abschnitt der Diodenstruktur 130 lateral zwischen einer obersten Metallisierung der Source-Elektrodenstruktur 140 und der obersten Metallisierung der Gate-Elektrodenstruktur 142 befinden. Optional kann eine Gate-Widerstandsstruktur unter der Gate-Anschlussfläche implementiert sein.
  • Der Gate-Läufer kann Teil der Gate-Elektrodenstruktur sein und kann die Zellregion der Transistoranordnung lateral umgeben. Der Gate-Läufer kann als eine elektrische Verbindung mit Gate-Elektroden (oder Gates) der Transistoranordnung dienen.
  • Optional kann der vergrabene Abschnitt der abschirmenden Dotierungsregion 110 zumindest einen Teil (z. B. einen Teil oder den gesamten vergrabenen Abschnitt) mit einer Dotierung umfassen, die während des Anlegens der maximalen Betriebsspannung an die Transistoranordnung in dem Sperrmodus (oder Aus-Zustand) der Transistoranordnung ausräumbar ist. Auf diese Weise kann der vergrabene Abschnitt eine Dotierungskonzentration aufweisen, die geringer ist als eine minimale Dotierungskonzentration eines nicht-ausräumbaren Dotierungsabschnitts der abschirmenden Dotierungsregion 110. Eine geringere Dotierungskonzentration des vergrabenen Abschnitts kann die Injektion von Minoritätsladungsträgern von dem vergrabenen Abschnitt in benachbarte Dotierungsabschnitte des Halbleitersubstrats 102 (z. B. in den Randdotierungsabschnitt 120 und/oder in einen Drift-Dotierungsabschnitt der Transistoranordnung) vermeiden.
  • Zum Beispiel ist eine maximale Dotierungskonzentration des vergrabenen Abschnitts der abschirmenden Dotierungsregion 110 höchstens 50 % (oder höchstens 40 % oder höchstens 10 % oder höchstens 1 % oder höchstens 0,5 %) der maximalen Dotierungskonzentration der abschirmenden Dotierungsregion 110.
  • Zum Beispiel kann der vergrabene Abschnitt der abschirmenden Dotierungsregion 110 eine maximale Dotierungskonzentration von höchstens 8*1015 cm-3 (oder von höchstens 4*1015 cm-3 oder von höchstens 1*1015 cm-3) und/oder von zumindest 4*1014 cm-3 (oder von zumindest 2*1015 cm-3 oder von zumindest 6*1015 cm-3) aufweisen. Der vergrabene Abschnitt der abschirmenden Dotierungsregion kann eine eingebrachte Dotierungsdosis von höchstens 5*1012 cm-2 (oder von höchstens 2*1012 cm-2 oder von höchstens 1*1012 cm-2 oder von höchstens 5*1011 cm-2) und/oder von zumindest 1*1010 cm-2 (oder von zumindest 1*1011 cm-2 oder von zumindest 5*1011 cm-2) aufweisen.
  • Optional umfasst der vergrabene Abschnitt der abschirmenden Dotierungsregion einen ersten Teil und einen zweiten Teil. Der erste Teil des vergrabenen Abschnitts kann sich lateral zwischen dem zweiten Teil des vergrabenen Abschnitts und einem Abschnitt der abschirmenden Dotierungsregion, der sich an der Vorderseitenoberfläche des Halbleitersubstrats befindet, befinden (z. B. kann sich der erste Teil des vergrabenen Abschnitts lateral zu der Position des Substrat-pn-Übergangs an der Vorderseitenoberfläche des Halbleitersubstrats 102 erstrecken). Der erste Teil des vergrabenen Abschnitts kann eine eingebrachte Dotierungsdosis von zumindest zweimal einer eingebrachten Dotierungsdosis des zweiten Teils des vergrabenen Abschnitts aufweisen.
  • Zum Beispiel kann sich der erste Teil des vergrabenen Abschnitts lateral zwischen 5 µm und 100 µm erstrecken, während eine maximale Dotierungskonzentration des ersten Teils über die laterale Erstreckung des ersten Teils im Wesentlichen konstant bleiben kann. Ähnlich kann sich der zweite Teil des vergrabenen Abschnitts lateral zwischen 5 µm und 100 µm von dem ersten Teil des vergrabenen Abschnitts in Richtung eines Randes des Halbleitersubstrats 102 erstrecken, während eine maximale Dotierungskonzentration des zweiten Teils über die laterale Erstreckung des zweiten Teils im Wesentlichen konstant bleiben kann, aber geringer sein kann als die maximale Dotierungskonzentration des ersten Teils. Zum Beispiel kann die maximale Dotierungskonzentration des ersten Teils des vergrabenen Abschnitts weniger sein als 8*1015 cm-3 und/oder kann größer sein als 1*1015 cm-3 (z. B. 3-4*1015 cm-3). Die maximale Dotierungskonzentration des zweiten Abschnitts des vergrabenen Abschnitts kann z. B. weniger sein als 4*1015 cm-3 und/oder kann größer sein als 4*1014 cm-3 (z. B. 5-6*1014 cm-3).
  • Durch Reduzieren der maximalen Dotierungskonzentration des vergrabenen Abschnitts in Richtung des Randes des Halbleitersubstrats 102 kann die Gesamtmenge von Minoritätsladungsträgern, die von dem vergrabenen Abschnitt in benachbarte Dotierungsabschnitte des Halbleitersubstrats 102 (z. B. in den Randdotierungsabschnitt 120 und/oder in eine Drift-Region der Transistoranordnung) injiziert werden, reduziert werden, während der vergrabene Abschnitt immer noch eine ausreichende Abschirmung der Diodenstruktur 130 gegen elektrische Potentiale des Halbleitersubstrats 102 bereitstellen kann.
  • Zum Beispiel können der Randdotierungsabschnitt und eine Drift-Region der Transistoranordnung Teil einer gemeinsamen (gegenseitigen) Dotierungsregion innerhalb des Halbleitersubstrats 102 sein. Anders ausgedrückt, die gemeinsame Dotierungsregion des Halbleitersubstrats 102 kann den Randdotierungsabschnitt 120 und eine Drift-Region der Transistoranordnung umfassen. Zum Beispiel können der Randdotierungsabschnitt 120 und die Drift-Region den zweiten Leitfähigkeitstyp (z. B. n-Dotierung) aufweisen und ein ohmscher Pfad existiert zwischen dem Randdotierungsabschnitt 120 und der Drift-Region innerhalb des Halbleitersubstrats 102.
  • Der Randdotierungsabschnitt 120 kann sich lateral von dem Substrat-pn-Übergang 115 in Richtung eines Rands des Halbleitersubstrats erstrecken. Zum Beispiel kann sich der Randdotierungsabschnitt 120 außerhalb einer Zellregion der Transistoranordnung befinden. Die abschirmende Dotierungsregion 110 kann sich lateral an der Vorderseitenoberfläche des Halbleitersubstrats von (z. B. einem Rand von oder einer Dotierungsregion von) der Zellregion der Transistoranordnung zumindest bis zu dem Substrat-pn-Übergang 115 erstrecken. Zum Beispiel erstreckt sich die abschirmende Dotierungsregion 120 vertikal unter der Diodenstruktur 130 in lateraler Richtung an der Vorderseitenoberfläche des Halbleitersubstrats 102 für zumindest 10 µm (oder zumindest 20 µm oder zumindest 35 µm) und/oder für höchstens 200 µm (oder höchstens 100 µm oder höchstens 60 µm oder höchstens 25 µm).
  • Zum Beispiel kann die abschirmende Dotierungsregion die Zellregion der Transistoranordnung lateral umgeben. Dies kann die Entladung von Minoritätsladungsträgern, die in der Randregion des Halbleitersubstrats 102 (z. B. in dem Randdotierungsabschnitt 120) irgendwo um die Zellregion gespeichert sind, während der Kommutierung eines Stroms der Transistoranordnung fördern. Auf diese Weise kann die abschirmende Dotierungsregion 110 einen kombinierten Effekt aus Abschirmen der Diodenstruktur 130 gegen elektrische Potentiale an dem Halbleitersubstrat 102 und Reduzieren einer maximalen Stromdichte, die bei Schaltoperationen der Transistoranordnung auftritt, aufweisen.
  • Eine maximale Tiefe der abschirmenden Dotierungsregion kann gleich oder größer als eine maximale Tiefe einer Body-Region der Transistoranordnung sein. Zum Beispiel können sich Randkompensationsregionen von der abschirmenden Dotierungsregion vertikal in das Halbleitersubstrat 102 erstrecken. Die Randkompensationsregionen können als eine laterale Spannungsableitung von dem Rand des Halbleitersubstrats 102 in Richtung der Zellregion dienen. Die Randkompensationsregionen, die sich von der abschirmenden Dotierungsregion vertikal in das Halbleitersubstrat 102 erstrecken, können zusätzlich die Entladung von Minoritätsladungsträgern, die in der Randregion des Halbleitersubstrats 102 gespeichert sind, während der Kommutierung eines Stroms der Transistoranordnung fördern.
  • Die Source-Elektrodenstruktur (oder Source-Verdrahtungsstruktur) und die Gate-Elektrodenstruktur (oder Gate-Verdrahtungsstruktur) können in einem Verdrahtungsschichtstapel des Halbleiterbauelements 100 angeordnet sein. Der Verdrahtungsschichtstapel befindet sich auf der Vorderseitenoberfläche des Halbleitersubstrats 102. Die Source-Elektrodenstruktur und/oder die Gate-Elektrodenstruktur können laterale Verdrahtungselemente (z. B Leiterleitungen und/oder leitfähige Ebenen), vertikale Verdrahtungselemente (z. B. Vias) und/oder Kontaktanschlussflächen oder eine Kontaktmetallisierung umfassen. Kontaktanschlussflächen können sich an einem obersten Metallisierungsniveau des Verdrahtungsschichtstapels befinden und können für Verbindungen mit externen Bauelementen verwendet werden. Die Source-Elektrodenstruktur und die Gate-Elektrodenstruktur können Metallmaterialien, z. B. Kupfer, Aluminium, Silber, Gold, Wolfram und/oder Legierungen derselben aufweisen und/oder können Polysilizium und/oder Polysilizium-Metall-Legierungen aufweisen.
  • Die Source-Kontaktregion 134 der Diodenstruktur 130 kann ein zweidimensionaler Schnittstellenbereich (z. B. Schnittstelle zwischen Halbleitermaterial der Diodenstruktur und Metall der Source-Elektrodenstruktur) sein, an dem die Source-Elektrodenstruktur 140 (z. B. ein vertikales Verdrahtungselement der Source-Elektrodenstruktur 140) mit der Diodenstruktur in Kontakt ist. Ferner kann die Source-Elektrodenstruktur zumindest eine Source-Dotierungsregion des Halbleitersubstrats 102 der Transistoranordnung kontaktieren.
  • Die Gate-Kontaktregion 136 der Diodenstruktur 130 kann ein zweidimensionaler Schnittstellenbereich (z. B. Schnittstelle zwischen Halbleitermaterial der Diodenstruktur und Metall der Gate-Elektrodenstruktur) sein, an dem die Gate-Elektrodenstruktur 142 (z. B. ein vertikales Verdrahtungselement der Gate-Elektrodenstruktur 142) mit der Diodenstruktur in Kontakt ist. Ferner kann die Gate-Elektrodenstruktur zumindest eine Gate-Elektrode umfassen, die zum Steuern eines leitfähigen Kanals durch eine Body-Region der Transistoranordnung verwendet wird.
  • Die Diodenstruktur 130 kann eine Z-Diode (z. B. eine Zener-Diode oder eine Lawinen-(Avalanche-) Diode) sein. Die Diodenstruktur 130 kann eine Stromfluss in eine oder in zwei Richtungen zwischen seinen Anschlüssen (z. B. zwischen der Source-Kontaktregion 134 und der Gate-Kontaktregion 136 der Diodenstruktur 130) blockieren. Die Diodenstruktur kann eine Dioden-Durchbruchspannung von mehr als 10 V (z. B. eine Dioden-Durchbruchspannung von 10 V, 20 V oder 50 V), mehr als 100 V (z. B. eine Dioden-Durchbruchspannung von 200 V, 300 V, 400 V oder 500 V), mehr als 500 V (z. B., eine Dioden-Durchbruchspannung von 600 V, 700 V, 800 V oder 1000 V) oder mehr als 1000 V (z. B. eine Dioden-Durchbruchspannung von 1200 V, 1500 V, 1700 V, 2000 V, 3300 V oder 6500 V) aufweisen.
  • Die Transistoranordnung kann z. B. eine Feldeffekttransistoranordnung (z. B. ein Metall-Oxid-Halbleitertransistor, ein doppelt diffundierter Metall-Oxid-Halbleiter-Transistor oder ein Bipolartransistor mit isoliertem Gate) sein. Die Transistoranordnung kann eine Mehrzahl von Zellen oder wiederholten Strukturen (z. B. Feldeffekttransistorzellen, Metall-Oxid-Halbleiter-Transistorzellen oder Bipolartransistorzellen mit isoliertem Gate) innerhalb der Zellregion (oder eines Zellfeldes) umfassen. Eine Transistorzelle der Transistoranordnung kann z. B. zumindest eine Source-Region, eine Body-Region und ein Gate (z. B. ein laterales Gate an einer Vorderseitenoberfläche des Halbleitersubstrats oder ein Graben-Gate, das innerhalb eines Gate-Grabens angeordnet ist, der sich in das Halbleitersubstrat erstreckt) umfassen. Ferner können die Transistorzellen der Mehrzahl von Transistorzellen der Transistoranordnung eine gemeinsame (gegenseitige) Drift-Region und/oder eine gemeinsame Drain-Region (z. B. sind die Transistorzellen MOSFET-Zellen) oder eine gemeinsame Kollektorregion (z. B. sind die Transistorzellen IGBT-Zellen) gemeinschaftlich verwenden.
  • Zum Beispiel kann die Transistoranordnung eine Durchbruchspannung von mehr als 10 V aufweisen. Zum Beispiel kann das Halbleiterbauelement 100 ein Leistungshalbleiterbauelement sein. Das Leistungshalbleiterbauelement oder die Transistoranordnung können eine Durchbruchspannung oder Sperrspannung von mehr als 10 V (z. B. eine Durchbruchspannung von 10 V, 20 V oder 50 V), mehr als 100 V (z. B. eine Durchbruchspannung von 200 V, 300 V, 400 V oder 500 V), mehr als 500 V (z. B. eine Durchbruchspannung von 600 V, 700 V, 800 V oder 1000 V) oder mehr als 1000 V (z. B. eine Durchbruchspannung von 1200 V, 1500 V, 1700 V, 2000 V, 3300 V oder 6500 V) aufweisen.
  • Das Halbleiterbauelement 100 kann ein Kompensationselement (Superübergang-Bauelement) sein. Kompensationsbauelemente können auf einer gegenseitigen Kompensation von zumindest einem Teil der Ladung von n- und p-dotierten Bereichen in der Drift-Region der Transistoranordnung basieren. Zum Beispiel können bei einem vertikalen Transistor p- und n-Säulen oder Platten (Mehrzahl von Drift-Regionen und Mehrzahl von Kompensationsregionen) paarweise angeordnet sein. Zum Beispiel umfasst eine Kompensationsregion einer Mehrzahl von Kompensationsregionen eine lateral summierte Nettoanzahl von Dotierstoffen pro Einheitsbereich des ersten Leitfähigkeitstyps (p oder n), die von einer Hälfte einer lateral summierten Nettoanzahl von Dotierstoffen pro Einheitsbereich des zweiten Leitfähigkeitstyps (n oder p), die in zwei Drift-Region-Abschnitten enthalten sind, die sich benachbart zu gegenüberliegenden Seiten der Kompensationsregion befinden, um weniger als +/- 25 % (oder weniger als 15 %, weniger als +/- 10 %, weniger als +/- 5 %, weniger als 2 % oder weniger als 1 %) der lateral summierten Anzahl von Dotierstoffen pro Einheitsbereich des ersten Leitfähigkeitstyps, die in der Kompensationsregion enthalten sind, abweicht. Die Nettoanzahl von Dotierstoffen pro Einheitsbereich des ersten Leitfähigkeitstyps kann eine Anzahl von Dotierstoffen des ersten Leitfähigkeitstyps minus eine Anzahl von Dotierstoffen des zweiten Leitfähigkeitstyps in dem Einheitsbereich innerhalb einer Region des ersten Leitfähigkeitstyps sein und umgekehrt. Die lateral summierte Nettoanzahl von Dotierstoffen pro Einheitsbereich kann im Wesentlichen konstant sein oder kann für unterschiedliche Tiefen variieren. Die laterale summierte Nettoanzahl von Dotierstoffen pro Einheitsbereich kann zum Beispiel gleich oder proportional zu einer Anzahl von freien Ladungsträgern innerhalb einer Kompensationsregion oder einer Drift-Region sein, die in einer bestimmten Tiefe kompensiert werden soll.
  • Eine Region (oder Abschnitt oder Bereich), die den ersten Leitfähigkeitstyp aufweist, kann eine p-dotierte Region (oder Abschnitt oder Bereich, z. B. verursacht durch ein Einbringen von Aluminiumionen oder Borionen) oder eine n-dotierte Region (oder Abschnitt oder Bereich, z. B. verursacht durch ein Einbringen von Antimonionen, Phosphorionen oder Arsenionen) sein. Folglich zeigt der zweite Leitfähigkeitstyp eine entgegengesetzte n-dotierte Region (oder Abschnitt oder Bereich) oder p-dotierte Region (oder Abschnitt oder Bereich) an. Anders ausgedrückt, der erste Leitfähigkeitstyp kann eine p-Dotierung anzeigen und der zweite Leitfähigkeitstyp kann eine n-Dotierung anzeigen, oder umgekehrt.
  • Das Halbleitersubstrat 102 kann ein Siliziumsubstrat sein. Alternativ kann das Halbleitersubstrat 102 ein Halbleitersubstrat mit breitem Bandabstand mit einem Bandabstand größer als der Bandabstand von Silizium (1,1 eV) sein. Zum Beispiel kann das Halbleitersubstrat ein auf Siliziumcarbid (SiC) basierendes Halbleitersubstrat oder ein auf Galliumarsenid (GaAs) basierendes Halbleitersubstrat oder ein auf Galliumnitrid (GaN) basierendes Halbleitersubstrat sein. Ferner kann das Halbleitersubstrat ein Halbleiterwafer oder ein Halbleiterchip sein.
  • Die Oberfläche (z. B. Vorderseitenoberfläche oder Hauptoberfläche) des Halbleitersubstrats 102 kann eine Halbleiteroberfläche des Halbleitersubstrats in Richtung von Metallschichten, Isolierschichten oder Passivierungsschichten oben auf der Halbleiteroberfläche sein. Im Vergleich zu einem prinzipiell vertikalen Rand (der sich z. B. aus einem Trennen des Halbleitersubstrats von anderen ergibt) des Halbleitersubstrats 102 kann die Oberfläche des Halbleitersubstrats 102 eine prinzipiell horizontale Oberfläche sein, die sich lateral erstreckt. Die Oberfläche des Halbleitersubstrats 102 kann eine prinzipiell ebenflächige Ebene sein (z. B. unter Vernachlässigung einer Unebenheit der Halbleiterstruktur aufgrund des Herstellungsprozesses oder von Gräben). Anders ausgedrückt, die Oberfläche des Halbleitersubstrats 102 kann die Schnittstelle zwischen dem Halbleitermaterial und einer Isolierschicht, Metallschicht oder Passivierungsschicht (eines Verdrahtungsschichtstapels) oben auf dem Halbleitersubstrat 102 sein.
  • Zum Beispiel kann ein laterale Richtung oder laterale Ausdehnung prinzipiell parallel zu der Vorderseitenoberfläche oder Rückseitenoberfläche orientiert sein, und eine vertikale Richtung oder vertikale Ausdehnung kann prinzipiell orthogonal zu der Vorderseitenoberfläche des Halbleitersubstrats 102 orientiert sein. Die Vorderseite oder Vorderseitenoberfläche der Halbleiterschicht 102 oder des Halbleiterchips kann die Seite sein, die zum Implementieren von höher entwickelten und komplexeren Strukturen verwendet wird als an der Rückseite des Halbleitersubstrats 110, da die Prozessparameter (z. B. Temperatur) und die Handhabung für die Rückseite eingeschränkt sein können, wenn z. B. Strukturen bereits an einer Seite des Halbleitersubstrats 110 gebildet sind.
  • 2 zeigt eine schematische Darstellung eines elektrostatischen Potentials 201 an einer Vorderseitenoberfläche eines Halbleitersubstrats eines Halbleiterbauelements während eines Anlegens einer maximalen Spannung an eine Transistoranordnung des Halbleiterbauelements in einem Sperrmodus der Transistoranordnung. Eine Gate-Source-Spannung der Transistoranordnung ist gleich null. Das elektrostatische Potential 201 ist gegen eine laterale Erstreckung (in beliebigen Einheiten a.u.) eines Teils des Halbleitersubstrats aufgetragen. In der Sektion, die als 110 markiert ist, befindet sich die abschirmende Dotierungsregion 110 an der Vorderseitenoberfläche des Halbleitersubstrats (z. B. erstreckt sich die abschirmende Dotierungsregion 110 von x = x1 bis zu x = x2 an der Vorderseitenoberfläche des Halbleitersubstrats). Die laterale Erstreckung der Diodenstruktur ist als „Polysilizium“ markiert. Die Diodenstruktur erstreckt sich lateral über der Vorderseitenoberfläche des Halbleitersubstrats von x = x3 bis zu x = x4 und kann somit eine laterale Überlappung von mehreren µm mit der abschirmenden Dotierungsregion, die sich an der Vorderseitenoberfläche des Halbleitersubstrats befindet, aufweisen. Wie in 2 dargestellt, verbleibt das elektrostatische Potential an der Vorderseitenoberfläche des Halbleitersubstrats bei null, wo sich die abschirmende Dotierungsregion an der Vorderseitenoberfläche befindet. Ein Substrat-pn-Übergang zwischen der abschirmenden Dotierungsregion und einem Randdotierungsabschnitt des Halbleitersubstrats befindet sich bei x = x2, sodass sich der Randdotierungsabschnitt vertikal unter der Diodenstruktur von x = x2 bis zu x = x4 befindet. In dieser Sektion nimmt das elektrostatische Potential an der Vorderseitenoberfläche des Halbleitersubstrats zu, kann aber unter ungefähr 16 V gehalten werden, sodass ein parasitärer Transistoreffekt innerhalb der Diodenstruktur und somit ein Anstieg des Leckstroms der Diodenstruktur vermieden werden kann.
  • 2 zeigt ein Beispiel einer Bauelementsimulation (laterale Sektion an der Si-Oberfläche), die ein elektrisches Potential von 20 V unter der ESD-Diode (deren Position durch „Polysilizium“ angezeigt ist) im Fall einer Lawine (VDS=688V, Ids=10uA/mm2) bereitstellt. In dem Bereich von 110 ist das Potential 0 V. Folglich kann die p-Abschirmung - teilweise - unter einer ESD-Diode positioniert sein zum Erreichen eines hohen möglichen Niveaus von Kommutierungsfestigkeit. Die Fläche von 110 kann reduziert werden, sodass der emittierte Minoritätsstrom kleiner wird. Gleichzeitig kann die 110-Zone unterbrochen werden und kann in kleineren Raten in Richtung des Randes dotiert werden. Somit können dynamische elektrische Feldspitzen reduziert werden. Dies beeinflusst möglicherweise die Abschirmung der Diode ebenfalls nicht.
  • Weitere Einzelheiten und Aspekte sind in Verbindung mit den vor- oder nachstehend beschriebenen Ausführungsbeispielen erwähnt. Das in 2 gezeigte Ausführungsbeispiel kann ein oder mehrere optionale zusätzliche Merkmale aufweisen, die einem oder mehreren Aspekten entsprechen, die in Verbindung mit dem vorgeschlagenen Konzept oder einem oder mehreren vorstehend (z. B. 1) oder nachstehend (z. B. 3 - 10) beschriebenen Ausführungsbeispielen erwähnt sind.
  • 3 zeigt ein Beispiel eines Dotierungsverlaufs 310 (Dotierungskonzentration gegen laterale Distanz) entlang eines lateralen Schnitts etwas unter der Halbleiteroberfläche eines nicht-ausräumbaren Dotierungsabschnitts einer abschirmenden Dotierungsregion 110 des Halbleiterbauelements. Der Dotierungsverlauf umfasst lokale Maxima und Minima (z. B. 8e15cm-3 bis zu 1e17cm-3, p-Typ) im Vergleich zu einem Dotierungsverlauf 320 einer nicht-ausräumbaren Dotierungsregion mit im Wesentlichen konstant hoher Dotierungskonzentration.
  • Der Dotierungsverlauf 310 umfasst mehrere Bereiche, die die beschriebene geringere Dotierungskonzentration 334 von 10 % der maximalen Dotierungskonzentration der abschirmenden Dotierungsregion aufgrund einer Oszillation des Dotierungsverlaufs über die Distanz aufweisen. Zumindest einer der Bereiche mit der geringeren Dotierungskonzentration 334 kann sich in einer lateralen Distanz von dem Substrat-pn-Übergang 115 an der Vorderseitenoberfläche des Halbleitersubstrats von weniger als 90 % und mehr als 10 % einer minimalen lateralen Distanz zwischen der Source-Kontaktregion der Diodenstruktur und dem Substrat-pn-Übergang befinden.
  • Zum Beispiel zeigt 3 eine Netto-Dotierung entlang der Oberfläche (des Halbleitersubstrats). Der Dotierungsverlauf kann eine mögliche Charakteristik einer linear graduierten Region (z. B. der nicht-ausräumbare Dotierungsabschnitt der abschirmenden Region) zeigen. Die Dotierung kann im Durchschnitt linear abnehmen. Mehr oder weniger hohe Berge und Täler (Maxima und Minima) sowie eine mehr oder weniger hohe maximale Konzentration können abhängig von der Ausdiffusion verbleiben.
  • Weitere Einzelheiten und Aspekte sind in Verbindung mit den vor- oder nachstehend beschriebenen Ausführungsbeispielen erwähnt. Das in 3 gezeigte Ausführungsbeispiel kann ein oder mehrere optionale zusätzliche Merkmale aufweisen, die einem oder mehreren Aspekten entsprechen, die in Verbindung mit dem vorgeschlagenen Konzept oder einem oder mehreren vorstehend (z. B. 1-2) oder nachstehend (z. B. 4A - 10) beschriebenen Beispielen erwähnt sind.
  • 4A zeigt einen schematischen Querschnitt eines Teils eines Halbleiterbauelements 400, der eine Feldeffekttransistoranordnung umfasst. Das Halbleiterbauelement 400 kann ähnlich zu dem in Verbindung mit 1 beschriebenen Halbleiterbauelement implementiert sein. Bei dem Beispiel von 4 ist die Transistoranordnung eine Kompensations- oder Superübergang-Feldeffekttransistor-Anordnung.
  • Eine Diodenstruktur 130 ist mit einer Source-Metall-Anschlussfläche 440 und einer Gate-Metall-Anschlussfläche 442 der Transistoranordnung elektrisch verbunden. Die Source-Metall-Anschlussfläche 440 ist Teil einer Source-Elektrodenstruktur und die Gate-Metall-Anschlussfläche 442 ist Teil einer Gate-Elektrodenstruktur der Transistoranordnung. Die Source-Metall-Anschlussfläche 440 und die Gate-Metall-Anschlussfläche 442 sind innerhalb der obersten Metallisierung des Verdrahtungsschichtstapels des Halbleiterbauelements 400 implementiert.
  • Die Diodenstruktur 130 wird durch ein vertikales Verdrahtungselement der Source-Elektrodenstruktur kontaktiert, das sich von der Source-Metall-Anschlussfläche 440 zu der Diodenstruktur erstreckt und eine Source-Kontaktregion 134 mit der Diodenstruktur 130 bildet. Somit kann sich ein Abschnitt der Diodenstruktur vertikal unter der Source-Metall-Anschlussfläche 440 befinden. Ferner wird die Diodenstruktur 130 durch ein vertikales Verdrahtungselement der Gate-Elektrodenstruktur kontaktiert, das sich von der Gate-Metall-Anschlussfläche 442 zu der Diodenstruktur erstreckt und eine Gate-Kontaktregion 136 mit der Diodenstruktur 130 bildet. Somit kann sich ein anderer Abschnitt der Diodenstruktur vertikal unter der Gate-Metall-Anschlussfläche 442 befinden.
  • Die Diodenstruktur kann eine Mehrzahl von Dioden-Dotierungsregionen des ersten Leitfähigkeitstyps und eine Mehrzahl von Dioden-Dotierungsregionen des zweiten Leitfähigkeitstyps umfassen, die lateral abwechselnd angeordnet sind, sodass die Diodenstruktur eine Mehrzahl von Dioden-pn-Übergängen umfassen kann. Die Diodenstruktur 130 ist vertikal von einem Halbleitersubstrat des Halbleiterbauelements 400 durch eine Isolierschicht 104 getrennt.
  • Eine nicht-ausräumbarer Dotierungsabschnitt 411 (z. B. hoch p-dotiert) einer abschirmenden Dotierungsregion 110 erstreckt sich lateral an der Vorderseitenoberfläche des Halbleitersubstrats von einer Zellregion 450 der Transistoranordnung zu einem Substrat-pn-Übergang 115 mit einem Randdotierungsabschnitt 120 (z. B. n-dotiert, z. B. gebildet durch eine maskierte Implantation). Der Substrat-pn-Übergang 115 befindet sich vertikal unter der Diodenstruktur 130, derart, dass er sich an der Vorderseitenoberfläche des Halbleitersubstrats lateral zwischen zumindest einem Dioden-pn-Übergang und der Source-Kontaktregion 134 der Diodenstruktur 130 befindet. Der nicht-ausräumbare Dotierungsabschnitt 411 (z. B. gebildet durch eine maskierte Implantation) ist mit der Source-Metall-Anschlussfläche 440 durch ein vertikales Verdrahtungselement der Source-Elektrodenstruktur elektrisch verbunden.
  • Der Randdotierungsabschnitt 120 erstreckt sich lateral von dem Substrat-pn-Übergang zu (unterhalb) der Gate-Kontaktregion 136 der Diodenstruktur 130 und weiter zu unterhalb der Gate-Metall-Anschlussfläche 442 in Richtung eines Randes des Halbleitersubstrats. Eine erste Gate-Feldplatte 444 ist über ein vertikales Verdrahtungselement mit der Gate-Metall-Anschlussfläche 442 verbunden und befindet sich vertikal über dem Randdotierungsabschnitt 120. Die Isolierschicht 104 isoliert die erste Gate-Feldplatte 444 von dem Halbleitersubstrat.
  • Ein vergrabener Abschnitt (z. B. p-dotiert) der abschirmenden Dotierungsregion 110 erstreckt sich vertikal unter dem Randdotierungsabschnitt 120. Der vergrabene Abschnitt kann ein teilweise ausräumbarer Dotierungsabschnitt der abschirmenden Dotierungsregion 110 sein und umfasst einen ersten Teil 412 (z. B. ausräumbarer Teil, der z. B. durch eine maskierte Implantation gebildet ist) und einen zweiten Teil 413 (z. B. ausräumbarer Teil, der z. B. durch eine maskierte Implantation gebildet ist). Der erste Teil 412 des vergrabenen Abschnitts erstreckt sich lateral für etwa 40 µm von der Position des Substrat-pn-Übergangs 115 (an der Vorderseitenoberfläche des Halbleitersubstrats) zu dem zweiten Teil des vergrabenen Abschnitts. Der zweite Teil 413 des vergrabenen Abschnitts erstreckt sich lateral für ungefähr weitere 40 µm von dem ersten Teil 412 in Richtung des Randes des Halbleitersubstrats. Der erste Teil 412 des vergrabenen Abschnitts kann eine eingebrachte Dotierungsdosis von zumindest zweimal einer eingebrachten Dotierungsdosis des zweiten Teils 413 des vergrabenen Abschnitts aufweisen. Eine Mehrzahl von Randabschlusskompensationsregionen erstreckt sich von dem nicht-ausräumbaren Abschnitt 411 der abschirmenden Region 110 sowie von dem vergrabenen Abschnitt der abschirmenden Region 110 in das Halbleitersubstrat.
  • Die Transistoranordnung des Halbleiterbauelements 400 umfasst eine Mehrzahl von Transistorzellen innerhalb der Zellregion 450. Jede Transistorzelle umfasst eine Source-Dotierungsregion (z. B. n-dotiert) und eine Body-Region (z. B. p-dotiert) und eine Gate-Elektrode 452 zum Steuern eines Kanals durch die Body-Region. Eine Drift-Region 454, eine Kompensationsregion 456 und/oder die Drain-Region 458 (z. B. n-dotiertes Substrat) innerhalb des Halbleitersubstrats sowie eine Drain-Elektrode (in 4 nicht gezeigt) können durch zwei oder mehr oder alle Transistorzellen der Transistoranordnung gemeinschaftlich verwendet werden. Die Kompensationsregionen 456 erstrecken sich von den Body-Regionen in das Halbleitersubstrat. Die Source-Regionen und die Body-Regionen der Transistoranordnung sind durch die Source-Elektrodenstruktur in Kontakt mit den Source-Regionen und den Body-Regionen an der Vorderseitenoberfläche des Halbleitersubstrats kurzgeschlossen. Die Gates 452 der Transistoranordnung sind mit der Gate-Elektrodenstruktur verbunden. Die Gate-Elektrodenstruktur umfasst eine zweite Gate-Feldplatte 460, die die Zellregion 450 an einer niedrigsten, elektrisch leitfähigen Schicht umgibt.
  • Zum Beispiel zeigt 4A ein Beispiel eines Querschnitts durch die Gate-Anschlussflächenstruktur eines Superübergang-Transistors, umfassend eine abstrahierte ESD-Diode. Im Fall einer Lawine mit einer hohen elektrischen Feldstärkenverteilung können die Zonen 412 und 413 ausräumbar sein. 4A zeigt ein Beispiel einer Diodenstruktur in der Nähe der Gate-Anschlussfläche.
  • Weitere Einzelheiten und Aspekte sind in Verbindung mit den vor- oder nachstehend beschriebenen Ausführungsbeispielen erwähnt. Das in 4A gezeigten Ausführungsbeispiel kann ein oder mehrere optionale zusätzliche Merkmale aufweisen, die einem oder mehreren Aspekten entsprechen, die in Verbindung mit dem vorgeschlagenen Konzept oder einem oder mehreren vorstehend (z. B. 1-3) oder nachstehend (z. B. 4B - 10) beschriebenen Beispielen erwähnt sind.
  • 4B zeigt eine schematische Darstellung eines lateralen Dotierungsverlaufs durch zumindest einen Abschnitt einer p-dotierten abschirmenden Dotierungsregion und einer n-dotierten Randdotierungsregion, die sich an einer Vorderseitenoberfläche eines Halbleitersubstrats eines Halbleiterbauelements befinden (z. B. wie in 4A gezeigt). Die p-Dotierungskonzentration 480 variiert stark innerhalb der Zellregion 450 und umfasst eine Mehrzahl von lokalen Maxima und Minima in der abschirmenden Dotierungsregion 110 (z. B. höher dotierte, graduierte Region, z. B. 8*1015 cm-3 bis 1*1017 cm-3, p-Typ) und eine abnehmende durchschnittliche Dotierungskonzentration in Richtung des Substrat-pn-Übergangs 115 zwischen der abschirmenden Dotierungsregion 110 und der Randdotierungsregion 120. An dem Substrat-pn-Übergang 115 wird die Nettodotierungskonzentration 490 größer als die p-Dotierungskonzentration 480, was den Beginn der n-dotierten Randdotierungsregion 120 anzeigt.
  • 4C zeigt eine schematische Darstellung eines lateralen Dotierungsverlaufs durch einen vergrabenen Abschnitt einer abschirmenden Dotierungsregion eines Halbleitersubstrats eines Halbleiterbauelements (z. B. wie in 4A gezeigt). Die p-Dotierungskonzentration 482 variiert stark innerhalb der Zellregion 450 und umfasst eine Mehrzahl von lokalen Maxima und Minima in einem nicht-ausräumbaren Dotierungsabschnitt 411 der abschirmenden Dotierungsregion und eine abnehmende durchschnittliche Dotierungskonzentration in Richtung des vergrabenen Abschnitts der abschirmenden Dotierungsregion. Der vergrabene Abschnitt der abschirmenden Dotierungsregion umfasst einen ausräumbaren Teil 412 (z. B. Spitzenkonzentration 3-4*1015 cm-3, p-Typ) und einen ausräumbaren Teil 413 (z. B. Spitzenkonzentration 5-6*1014 cm-3, p-Typ). Die Nettodotierungskonzentration 492 ist geringer als die p-Dotierungskonzentration 482 in dem nicht-ausräumbaren Dotierungsabschnitt 411 und dem vergrabenen Abschnitt, was eine p-Dotierung anzeigt.
  • 5 zeigt einen schematischen Querschnitt einer Diodenstruktur, die zwischen eine Source-Elektrodenstruktur und eine Gate-Elektrodenstruktur einer Transistoranordnung eines Halbleiterbauelements gekoppelt ist. Die Diodenstruktur kann in eines der vor- oder nachstehend beschriebenen Halbleiterbauelemente implementiert sein.
  • Die Diodenstruktur (z. B. Zener-Polysilizium) umfasst eine Mehrzahl von sehr hoch p-dotierten (p++) Regionen und eine Mehrzahl von hoch n-dotierten (n+) Regionen, die abwechselnd zwischen einem Source-Kontakt-Bereich 134 und einem Gate-Kontakt-Bereich 136 angeordnet sind. Die Source-Anschlussfläche 440 (z. B. umfassend Aluminium-Silizium-Kupfer AlSiCu) ist mit der Diodenstruktur durch zumindest ein Via 550 an dem Source-Kontakt-Bereich 134 verbunden. Die Gate-Anschlussfläche 442 (z. B. umfassend Aluminium-Silizium-Kupfer AlSiCu) ist mit der Diodenstruktur durch zumindest ein Via 540 an dem Gate-Kontakt-Bereich 136 verbunden. Eine Feldoxidschicht 104 befindet sich vertikal zwischen der Diodenstruktur und dem Halbleitersubstrat. Die Source-Anschlussfläche 440 und die Gate-Anschlussfläche 442 sind durch Imid 510 bedeckt (z. B. ausgenommen von Bereichen, die zum Bonden verwendet werden, die nicht gezeigt sind). Die Diodenstruktur kann eine Durchbruchspannung von +/- Vdb=k*Vdb0 (= k pn-Übergänge jeweils mit VDB0) mit Vdb0 z. B. zwischen 5 V und 20 V und k gleich der Anzahl von elektrisch sperrenden pn-Übergängen der Diodenstruktur.
  • Weitere Einzelheiten und Aspekte sind in Verbindung mit den vor- oder nachstehend beschriebenen Ausführungsbeispielen erwähnt. Das in 5 gezeigte Ausführungsbeispiel kann ein oder mehrere optionale zusätzliche Merkmale aufweisen, die einem oder mehreren Aspekten entsprechen, die in Verbindung mit dem vorgeschlagenen Konzept oder einem oder mehreren vorstehend (z. B. 1-4C) oder nachstehend (z. B. 6 - 10) beschriebenen Ausführungsbeispielen erwähnt sind.
  • 6 zeigt einen schematischen Querschnitt eines Teils eines anderen Halbleiterbauelements gemäß einem Ausführungsbeispiel. Das Halbleiterbauelement 600 umfasst eine Transistoranordnung und eine Diodenstruktur 130. Die Diodenstruktur 130 ist zwischen eine Gate-Elektrodenstruktur 142 der Transistoranordnung und eine Source-Elektrodenstruktur 140 der Transistoranordnung gekoppelt. Eine Isolierschicht befindet sich vertikal zwischen der Diodenstruktur und einer Vorderseitenoberfläche eines Halbleitersubstrats des Halbleiterbauelements. Die Diodenstruktur 130 umfasst zumindest einen Dioden-pn-Übergang 138. Eine Verarmungsgrenze 615 (depletion boundary, depletion border) zwischen einem nicht-ausräumbaren Dotierungsabschnitt 610 einer abschirmenden Dotierungsregion des Halbleitersubstrats 102 und einem ausräumbaren Dotierungsabschnitt 620 der abschirmenden Dotierungsregion erstreckt sich von der Vorderseitenoberfläche des Halbleitersubstrats 102 in das Halbleitersubstrat 102 während eines Sperrmodus der Transistoranordnung. Der nicht-ausräumbare Dotierungsabschnitt 610 weist eine Dotierung auf, die durch während des Sperrmodus an das Halbleiterbauelement angelegte Spannungen nicht-ausräumbar ist. Der ausräumbare Dotierungsabschnitt 620 weist eine Dotierung auf, die durch während des Sperrmodus an das Halbleiterbauelement angelegte Spannungen ausräumbar ist. Die Verarmungsgrenze 615 befindet sich an der Vorderseitenoberfläche des Halbleitersubstrats 102 lateral zwischen dem Dioden-pn-Übergang und einer Source-Kontaktregion 134 der Diodenstruktur 130 mit der Source-Elektrodenstruktur 140.
  • Die Implementierung einer abschirmenden Dotierungsregion mit einer Grenze zwischen einem nicht-ausräumbaren und ausräumbaren Abschnitt, der sich lateral zwischen dem Dioden-pn-Übergang und der Source-Kontaktregion 134 befindet, kann einen ähnlichen Effekt verursachen, wie für den Substrat-pn-Übergang in Verbindung mit 1 beschrieben.
  • Zum Beispiel kann der nicht-ausräumbare Dotierungsabschnitt 610 eine eingebrachte Dotierungsdosis von zumindest 5*1011 cm-2 (oder mehr als 1*1012 cm-2 oder mehr als 2*1012 cm-2 oder mehr als 5*1012 cm-2) aufweisen. Zum Beispiel kann der nicht-ausräumbare Dotierungsabschnitt 610 eine maximale Dotierungskonzentration von zumindest 4*1015 cm-3 (oder zumindest 8*1015 cm-3 oder zumindest 5*1016 cm-3 oder zumindest 1*1017 cm-3, z. B. 8*1015 bis 1*1017 cm-3) aufweisen.
  • Zum Beispiel kann der ausräumbare Dotierungsabschnitt 620 eine eingebrachte Dotierungsdosis von weniger als 5*1012 cm-2 (oder weniger als 1*1012 cm-2 oder weniger als 5*1011 cm-2 oder weniger als 1*1011 cm-2) aufweisen. Zum Beispiel kann der ausräumbare Dotierungsabschnitt 620 eine maximale Dotierungskonzentration von weniger als 1*1016 cm-3 (oder weniger als 5*1015 cm-3 oder weniger als 1*1015 cm-3 oder weniger als 5*1014 cm-3) aufweisen.
  • Zum Beispiel kann sich der nicht-ausräumbare Dotierungsabschnitt zumindest lateral von der Verarmungsgrenze an der Vorderseitenoberfläche des Halbleitersubstrats zu der Source-Kontaktregion der Diodenstruktur erstrecken. Zum Beispiel weist der nicht-ausräumbare Dotierungsabschnitt eine Dicke von weniger als 5 µm (oder weniger als 3 µm oder weniger als 2 µm) auf.
  • Weitere Einzelheiten und Aspekte sind in Verbindung mit den vor- oder nachstehend beschriebenen Ausführungsbeispielen erwähnt. Das in 6 gezeigte Ausführungsbeispiel kann ein oder mehrere optionale zusätzliche Merkmale aufweisen, die einem oder mehreren Aspekten entsprechen, die in Verbindung mit dem vorgeschlagenen Konzept oder einem oder mehreren vorstehend (z. B. 1-5) oder nachstehend (z. B. 7A - 10) beschriebenen Beispielen erwähnt sind.
  • 7A zeigt einen schematischen Querschnitt eines Teils eines Halbleiterbauelements, der eine Feldeffekttransistoranordnung umfasst, gemäß einem Ausführungsbeispiel. Die Implementierung des Halbleiterbauelements 700 ist ähnlich zu der in 1 gezeigten Implementierung. Allerdings ist die Randdotierungsregion durch einen ausräumbaren Dotierungsabschnitt 620 der abschirmenden Dotierungsregion, wie in Verbindung mit 6 beschrieben, ersetzt. Ferner befindet sich ein Teil der Diodenstruktur lateral zwischen der Source-Elektrode 440 und einem Gate-Ring 742, der die Source-Metallisierung 440 umgibt. Zusätzlich kann das Halbleiterbauelement 700 einen Drain-Ring 780 umfassen, der den Gate-Ring 742 lateral umgibt und sich entlang eines Randes des Halbleitersubstrats erstreckt. Der ausräumbare Dotierungsabschnitt 620 der abschirmenden Region erstreckt sich lateral an der Vorderseitenoberfläche des Halbleitersubstrats von der Verarmungsgrenze 615 bis zu einer Position vertikal unter dem Drain-Ring 780.
  • 7A zeigt ein Beispiel einer Diodenstruktur an dem Hochspannungs- (HV-; HV = High Voltage) Randabschluss. Ein ESD-Schutz in dem Hochspannungsrandabschluss kann implementiert sein. Die p-Wanne kann in eine nicht-ausräumbare und eine ausräumbare Zone mit einem Übergang (Verarmungsgrenze) zwischen den zwei Zonen unter der Z-Diode geteilt sein. Die Dotierungskonzentration der n- und p-JTE an dem Rand (411, 412 und 413) kann sich von anderen Hochspannungsrandabschlüssen mit einer n-Typ-Randabschlussregion und p-Typ-Randabschlussregion unterscheiden.
  • Weitere Einzelheiten und Aspekte sind in Verbindung mit den vor- oder nachstehend beschriebenen Ausführungsbeispielen erwähnt. Das in 7A gezeigte Ausführungsbeispiel kann ein oder mehrere optionale zusätzliche Merkmale aufweisen, die einem oder mehreren Aspekten entsprechen, die in Verbindung mit dem vorgeschlagenen Konzept oder einem oder mehreren vorstehend (z. B. 1-6) oder nachstehend (z. B. 7B - 10) beschriebenen Ausführungsbeispielen erwähnt sind.
  • 7B zeigt eine schematische Darstellung eines elektrostatischen Potentials 790 an einer Vorderseitenoberfläche eines Halbleitersubstrats eines Halbleiterbauelements (z. B. des Halbleiterbauelements, das in Verbindung mit 7A beschrieben ist) während eines Anlegens einer maximalen Spannungen an eine Transistoranordnung des Halbleiterbauelements in einem Sperrmodus der Transistoranordnung. Eine Gate-Source-Spannung der Transistoranordnung ist gleich null. Das elektrostatische Potential 790 ist gegen eine laterale Erstreckung eines Teils des Halbleitersubstrats aufgetragen. In der Sektion, die als graduierte Dotierungsregion 610 markiert ist, befindet sich der nicht-ausräumbare Abschnitt der abschirmenden Dotierungsregion an der Vorderseitenoberfläche des Halbleitersubstrats (z. B. umfassend eine Dosis gleich oder größer als 2*1012cm-2). Die laterale Erstreckung der Diodenstruktur ist als 130 markiert. Die Diodenstruktur erstreckt sich lateral über der Vorderseitenoberfläche des Halbleitersubstrats von x = x3 bis zu x = x4 und weist somit eine laterale Überlappung von mehreren um mit dem nicht-ausräumbaren Abschnitt der abschirmenden Dotierungsregion auf, der sich an der Vorderseitenoberfläche des Halbleitersubstrats befindet. Der ausräumbare Abschnitt der abschirmenden Dotierungsregion (z. B. implementiert durch Implantation) ist mit einer Dosis von weniger als 2*1012cm-2 implementiert. Die Implantation der ausräumbaren Regionen ist möglicherweise nicht relevant oder nicht erheblich relevant für den Grundmechanismus (des Reduzierens der Spannung an der Oberfläche des Halbleitersubstrats unter der Diodenstruktur). Eine Poly- oder Metall-Elektrode der Gate-Anschlussfläche kann sich über 450 µm bis 1000 µm in Richtung des Randes des Halbleitersubstrats erstrecken und/oder eine Hochspannungsfeldplatte kann sich über 5 µm bis 100 µm in Richtung des Randes des Halbleitersubstrats erstrecken. In der Region des Hochspannungs-, HV-, Randabschlusses zwischen dem lateralen Ende der Gate-Anschlussfläche oder Gate-Ring und/oder der HV-Feldplatte und dem Rand des Halbleitersubstrats kann die Spannung an der Oberfläche von unter 30 V zu der angelegten Source-Drain-Spannung (z. B. mehr als 600 V) zunehmen.
  • Zum Beispiel zeigt 7B ein Beispiel des Grundmechanismus unter der Gate-Anschlussfläche und dem Randabschluss. Das vorgeschlagene Konzept kann ermöglichen, das elektrische Potential unter 20 V in der Nähe der ESD-Schutzdiode während eines D/S-Lawinen-Durchbruchs (z. B. Vds>680 V) zu halten.
  • Weitere Einzelheiten und Aspekte sind in Verbindung mit den vor- oder nachstehend beschriebenen Ausführungsbeispielen erwähnt. Das in 7B gezeigte Ausführungsbeispiel kann ein oder mehrere optionale zusätzliche Merkmale aufweisen, die einem oder mehreren Aspekten entsprechen, die in Verbindung mit dem vorgeschlagenen Konzept oder einem oder mehreren vorstehend (z. B. 1-7A) oder nachstehend (z. B. 8 -10) beschriebenen Ausführungsbeispielen erwähnt sind.
  • 8 zeigt eine schematische Draufsicht eines Halbleiterbauelements 1000, umfassend eine Diodenstruktur 130 (z. B. integrierte ESD-Schutzdiode), die sich lateral zwischen einer Gate-Anschlussfläche 442 und einer Source-Metallisierung einer Source-Anschlussfläche 440 befindet. Ein Gate-Läufer 742 ist mit der Gate-Anschlussfläche verbunden und umgibt die Source-Metallisierung. Der Halbleiterchip ist durch eine Imidschicht 510 bedeckt, ausgenommen Öffnungen 512 für die Gate-Anschlussfläche und die Source-Anschlussfläche. Zusätzlich ist eine Gate-Widerstandsstruktur (integrierte RG) unter der Gate-Anschlussfläche implementiert. Ein Hochspannungs-, HV- Randabschluss erstreckt sich entlang der Ränder des Halbleitersubstrats.
  • 8 zeigt einen Überblick eines Leistung-MOS-Chips mit integrierter ESD-Schutzdiode (Z-Diode). Die ESD-Diode kann in einen Superübergang-Leistung-MOSFET z. B. in einer U-förmigen Form in dem Bereich der Gate-Anschlussfläche integriert sein. Die abschirmende Dotierungsregion unter der Gate-Anschlussfläche kann eine hohe konstante Dotierung in dem Bereich der Gate-Anschlussfläche aufweisen, die allerdings nur sehr niedrige Niveaus von Kommutierungsfestigkeit erreichen kann oder die abschirmende Dotierungsregion ist U-förmig in der Gate-Anschlussfläche. Im Fall einer Kombination überlappt die ESD-Diode z. B. nicht, oder nur etwas, mit der abschirmenden Dotierungsregion. Somit kann ein hohes Niveau von Kommutierungsfestigkeit erreicht werden. Es kann wünschenswert sein zu vermeiden, dass die ESD-Diode über das Drain-Potential gesteuert wird. Ein hohes Niveau von Kommutierungsfestigkeit und gleichzeitig eine ausreichende Abschirmung der ESD-Diode gegen das Drain-Potential kann erwünscht sein.
  • 8 zeigt ein Beispiel einer abschirmenden Dotierungsregion mit einer Ω-förmigen Gate-Anschlussfläche. Ohne die vorgeschlagene Abschirmung kann das elektrische Potential unter der Anschlussfläche bis zu 100 V sein. Durch Verwenden der vorgeschlagenen Abschirmung der Z-Diode kann das Potentials unter der Z-Diode an der Gate-Anschlussfläche und der Randregion unter 20 V sein, was durch eine Kombination von Feldoxid, Poly, abschirmender Dotierungsregion und auch ausräumbaren Dotierungsregionen ermöglicht werden kann.
  • Weitere Einzelheiten und Aspekte sind in Verbindung mit den vor- oder nachstehend beschriebenen Ausführungsbeispielen erwähnt. Das in 5 gezeigte Ausführungsbeispiel kann ein oder mehrere optionale zusätzliche Merkmale aufweisen, die einem oder mehreren Aspekten entsprechen, die in Verbindung mit dem vorgeschlagenen Konzept oder einem oder mehreren vorstehend (z. B. 1-7B) oder nachstehend (z. B. 9 - 10) beschriebenen Ausführungsbeispielen erwähnt sind.
  • 9 zeigt ein Flussdiagramm eines Verfahrens zum Bilden eines Halbleiterbauelements gemäß einem Ausführungsbeispiel. Das Verfahren 1100 umfasst ein Bilden 1110 einer Isolierschicht auf einer Vorderseitenoberfläche eines Halbleitersubstrats und ein Bilden 1120 einer Diodenstruktur, die zwischen eine Gate-Elektrodenstruktur einer Transistoranordnung und eine Source-Elektrodenstruktur der Transistoranordnung gekoppelt ist. Die Isolierschicht befindet sich vertikal zwischen der Diodenstruktur und der Vorderseitenoberfläche des Halbleitersubstrats, wobei die Diodenstruktur zumindest einen Dioden-pn-Übergang aufweist. Ferner erstreckt sich ein Substrat-pn-Übergang von der Vorderseitenoberfläche des Halbleitersubstrats in das Halbleitersubstrat zwischen einer abschirmenden Dotierungsregion und einem Randdotierungsabschnitt, der sich benachbart zu der abschirmenden Dotierungsregion befindet, innerhalb des Halbleitersubstrats. Zusätzlich befindet sich der Substrat-pn-Übergang an der Vorderseitenoberfläche des Halbleitersubstrats lateral zwischen dem Dioden-pn-Übergang und einer Source-Kontaktregion der Diodenstruktur mit der Source-Elektrodenstruktur.
  • Weitere Einzelheiten und Aspekte sind in Verbindung mit den vor- oder nachstehend beschriebenen Ausführungsbeispielen erwähnt. Das in 9 gezeigte Ausführungsbeispiel kann ein oder mehrere optionale zusätzliche Merkmale aufweisen, die einem oder mehreren Aspekten entsprechen, die in Verbindung mit dem vorgeschlagenen Konzept oder mit einem oder mehreren vorstehend (z. B. 1-8) oder nachstehend (z. B. 10) beschriebenen Ausführungsbeispielen erwähnt sind.
  • 10 zeigt ein Flussdiagramm eines Verfahrens zum Bilden eines Halbleiterbauelements gemäß einem Ausführungsbeispiel. Das Verfahren 1200 umfasst ein Bilden 1210 einer Isolierschicht auf einer Vorderseitenoberfläche eines Halbleitersubstrats und ein Bilden 1220 einer Diodenstruktur, die zwischen eine Gate-Elektrodenstruktur einer Transistoranordnung und eine Source-Elektrodenstruktur der Transistoranordnung gekoppelt ist. Die Isolierschicht befindet sich vertikal zwischen der Diodenstruktur und der Vorderseitenoberfläche des Halbleitersubstrats. Die Diodenstruktur umfasst zumindest einen Dioden-pn-Übergang. Ferner erstreckt sich eine Verarmungsgrenze zwischen einem nicht-ausräumbaren Dotierungsabschnitt einer abschirmenden Dotierungsregion des Halbleitersubstrats, und ein ausräumbarer Dotierungsabschnitt der abschirmenden Dotierungsregion erstreckt sich von der Vorderseitenoberfläche des Halbleitersubstrats in das Halbleitersubstrat während eines Sperrmodus der Transistoranordnung. Der nicht-ausräumbare Dotierungsabschnitt weist eine Dotierung auf, die durch während des Sperrmodus an das Halbleiterbauelement angelegte Spannungen nicht-ausräumbar ist, wobei der ausräumbare Dotierungsabschnitt eine Dotierung aufweist, die durch während des Sperrmodus an das Halbleiterbauelement angelegte Spannungen ausräumbar ist. Zusätzlich befindet sich die Verarmungsgrenze an der Vorderseitenoberfläche des Halbleitersubstrats lateral zwischen dem Dioden-pn-Übergang und einer Source-Kontaktregion der Diodenstruktur mit der Source-Elektrodenstruktur.
  • Weitere Einzelheiten und Aspekte sind in Verbindung mit den vor- oder nachstehend beschriebenen Ausführungsbeispielen erwähnt. Das in 10 dargestellte Ausführungsbeispiel kann ein oder mehrere zusätzliche optionale Merkmale umfassen, die einem oder mehreren Aspekten entsprechen, die in Verbindung mit dem vorgeschlagenen Konzept oder mit einem oder mehreren vorstehend (z. B. 1-9) oder nachstehend beschriebenen Ausführungsbeispielen erwähnt sind.
  • Einige Ausführungsbeispiele beziehen sich auf eine abschirmende Dotierungsregionskonstruktion in einem Superübergang-Leistung-MOS für sowohl hohe Kommutierungsrobustheit als auch volle oder teilweise Rückseitenabschirmung der integrierten ESD-Schutzdiode. Zum Beispiel kann eine abschirmende Dotierungsregion unter einer Z-Diode vorgeschlagen sein.
  • Bei vielen Anwendungen werden Leistungstransistoren in dem Rückwärts-Modus (Reverse-Modus) betrieben (z. B. Halbbrückenanordnungen). In dieser Verbindung kann die Body-Diode in den Vorwärtsbetrieb übergehen, und die p-Body-Region sowie das n-Substrat (an einem n-Kanal-MOS, Metall-Oxid-Halbleiter (MOS = Metal Oxide Semiconductor)) injizieren Elektronen und Löcher als Plasma in die Drift-Zone. Viel Plasma kann insbesondere an der Randregion aufgrund des hohen Volumens gespeichert werden, das beim Anlegen einer Sperrspannung (Kommutierung) ausgeräumt werden soll. Alle Löcher von der Randregion sollen durch den äußersten Source/Body-Kontakt abfließen, während die Elektronen zum Beispiel zu dem bereitgestellten großflächigen Substrat abfließen können. Folglich können sehr hohe Löcherstromdichten und hohe Löcherkonzentrationen an der Randregion erreicht werden.
  • Bei Superübergang-Transistoren mit vertikalen Säulen fließt ein Großteil der Löcher in den Säulen zuerst zu der Oberfläche und anschließend nahe der Oberfläche in Richtung der letzten Zelle, sodass bis zu einer Größenordnung höhere Stromdichten oder Löcherstromdichten auftreten können (im Vergleich zu einer Zellregion-Löcherstromdichte). Dies kann zu einer erhöhten Ladungsträgermultiplikation an Regionen höherer Oberflächenfeldstärke führen (z. B. unter Oxidstufen oder -rampen), sodass die dynamische Durchbruchspannung reduziert werden kann und das Bauelement zerstört werden kann. Das Problem kann sich an Chipecken oder an der Gate-Anschlussflächenregion verstärken, da das Plasma-geflutete Volumen (pro Randlänge) an diesen Regionen größer sein kann (wodurch sich die Stromdichte oder Löcherstromdichte erhöht) und das elektrische Feld kann aufgrund einer zusätzlichen Krümmung erhöht sein. Geschmolzene Regionen bei Zerstörung können hauptsächlich an diesen Stellen detektiert werden.
  • Zum Beispiel wird vorgeschlagen, eine hoch dotierte, nicht-ausräumbare, oberflächennahe p-Region (z. B. mit abnehmender Dotierung in Richtung außen) unter dem Feldoxidrand und/oder der Gatepolyplatte und optional der Gate-Anschlussfläche zu implementieren, die durch eine Implantation durch mehrere Löcher (innerhalb einer Maskenschicht) implementiert werden kann. Die Löcher können zumindest teilweise in Richtung des Chip-Randes abnehmen und/oder die Distanzen der Löcher (zwischen einander) können zunehmen. Die Löcher können Streifen, Löcher oder Gitter bilden oder sein.
  • Zum Beispiel kann die maximale p-Dosis an der oberflächennahen p-Region (nicht-ausräumbare Dotierungsregion) innerhalb des Siliziums mehr als 2,5*1012 cm-2 oder mehr als 4*1012 cm-2 oder 7*1013 cm-2 sein. Die Implantationsdosis kann mehr als 3*1012 cm-2 oder 6*1012 cm-2 sein (z. B. ein Faktor von 1... 5 kann aufgrund von Bor-Segregationseffekten verloren gehen). Die Zelle kann zum Beispiel auch als Grabenzelle implementiert werden. Der graduierte Verlauf kann auch anderweitig implementiert werden (z. B. Graustufen-Lithographie (Grey-Scale-Lithographie) und Implantation).
  • Die oberflächennahe, hoch dotierte, graduierte p-Region kann geometrisch zum Beispiel an dem gesamten Umfang des Chips oder nur an den kritischen Regionen angeordnet sein, an denen es erforderlich ist, dass viel Plasma abgeleitet wird (z. B. an den Chipecken und/oder um herum und/oder unter der Gate-Anschlussfläche). Die langen Seiten können keine Graduierung oder eine andere Graduierung (z. B. kleinere Löcher (der Implantationsmaske) als an den äußeren Chipecken) aufweisen.
  • Verglichen mit den anderen Superübergang-Leistung-MOS-Entwürfen kann die abschirmende Dotierungsregion 110 (Implantation) unter der Gate-Anschlussfläche entfernt werden und durch die ausräumbaren Schichten ersetzt werden (Implantationen). Gleichzeitig kann die Emittereffizienz der jetzt stark reduzierten abschirmenden Dotierungsregionsfläche kleiner sein verglichen mit anderen Gate-Anschlussflächen. Somit können weniger Minoritätsladungsträger in die Randstruktur injiziert werden. Die Dotierung von ausräumbaren Abschnitten kann erheblich geringer sein als die Dosis der abschirmenden Dotierungsregion (z. B. Dosis 413: 2e11cm-2, Dosis 412: 1,1e12cm-2, Dosis 411: 3e13cm-2). Die Dotierung der Zener-Dioden-Kette kann z. B. (5e17..1e18...5e18...1e19)cm-3 in dem Bereich der (n+)-Regionen und (1e19... 5e20)cm-3 in dem Bereich der (p++)-Regionen sein.
  • Die Kombination von 411, 412, 413 kann eine graduierte p-JTE (Übergangsabschlusserstreckung) mit drei Dotierungskonzentrationen repräsentieren, die in Richtung des Randes abnehmen. Jedoch kann die Kombination von Feldoxid FOX, Poly-on-FOX, Poly und Metallfeldplatten an dem Rand eine größere Auswirkung haben.
  • Die oben beschriebene ESD-Konstruktion kann auch in diskreten oder integrierten Schaltungen mit Multischichtmetallisierungssystemen verwendet werden.
  • Gemäß einem Aspekt kann ein Verwenden einer teilweisen graduierten p-Abschirmung unterhalb der integrierten ESD-Dioden-Kette für den Zweck des Erreichens eines höheren Niveaus von Kommutierungsfestigkeit vorgeschlagen sein. Der nicht-abgeschirmte Teil der Diode kann eine maximale Rückseitenspannung von 20 V während der Kommutierung und Lawine aufweisen und kann daher durch das 20 nm ..1 um..2 um...3 um -dicke Feldoxid ausreichend geschützt sein.
  • Die vorgeschlagene Struktur kann durch eine Querschnitts- und/oder sekundäre Ionenmassen-Spektrometrie-, SIMS- (SIMS = Secondary Ion Mass Spectrometry), Analyse unterschiedlicher Typen von Atome (z. B. Bor, Phosphor, Arsen) analysiert werden.
  • Die Aspekte und Merkmale, die zusammen mit einem oder mehreren der vorab detailliert beschriebenen Beispiele und Figuren erwähnt und beschrieben wurden, können auch mit einem oder mehreren der anderen Beispiele kombiniert werden, um ein ähnliches Merkmal des anderen Beispiels zu ersetzen oder um das Merkmal zusätzlich in das andere Beispiel einzuführen.
  • Beispiele können weiterhin ein Computerprogramm mit einem Programmcode zum Durchführen eines der obigen Verfahren sein oder sich darauf beziehen, wenn das Computerprogramm auf einem Computer oder Prozessor ausgeführt wird. Schritte, Operationen oder Prozesse verschiedener, oben beschriebener Verfahren können durch programmierte Computer durchgeführt werden können. Beispiele können auch Programmspeichervorrichtungen, z. B. Digitaldatenspeichermedien, abdecken, die maschinen-, prozessor- oder computerlesbar sind und maschinenausführbare, prozessorausführbare oder computerausführbare Programme von Anweisungen codieren. Die Anweisungen führen einige oder alle der Schritte der oben beschriebenen Verfahren durch oder veranlassen die Durchführung. Die Programmspeichervorrichtungen können z. B. Digitalspeicher, magnetische Speichermedien wie beispielsweise Magnetplatten und Magnetbänder, Festplattenlaufwerke oder optisch lesbare Digitaldatenspeichermedien sein. Auch sollen weitere Beispiele Computer, Prozessoren oder Steuerungseinheiten programmiert zum Durchführen der Schritte der oben beschriebenen Verfahren oder (feld-) programmierbare Logik-Arrays ((F)PLA = (Field) Programmable Logic Arrays) oder (feld-) programmierbare Gate-Arrays ((F)PGA = (Field) Programmable Gate Arrays) programmiert zum Durchführen der Schritte der oben beschriebenen Verfahren abdecken.
  • Die Beschreibung und Zeichnungen stellen nur die Grundsätze der Offenbarung dar. Weiterhin sollen alle hier aufgeführten Beispiele ausdrücklich nur Lehrzwecken dienen, um den Leser beim Verständnis der Grundsätze der Offenbarung und der durch den (die) Erfinder beigetragenen Konzepte zur Weiterentwicklung der Technik zu unterstützen. Alle hiesigen Aussagen über Grundsätze, Aspekte und Beispiele der Offenbarung wie auch besondere Ausführungsbeispiele derselben sollen deren Entsprechungen umfassen.
  • Ein Blockdiagramm kann z. B. ein detailliertes Schaltungsdiagramm darstellen, das die Prinzipien der Offenbarung implementiert. Auf ähnliche Weise kann ein Ablaufdiagramm, Flussdiagramm, Zustandsübergangsdiagramm, Pseudocode und dergleichen verschiedene Prozesse, Operationen oder Schritte darstellen, die im Wesentlichen in computerlesbarem Medium dargestellt und so durch einen Computer oder Prozessor ausgeführt werden können, ungeachtet dessen, ob ein solcher Computer oder Prozessor ausdrücklich dargestellt ist. In der Beschreibung oder in den Ansprüchen offenbarte Verfahren können durch eine Vorrichtung implementiert werden, die Mittel zum Ausführen von jedem der entsprechenden Schritte dieser Verfahren aufweist.
  • Weiterhin versteht es sich, dass die Offenbarung vielfacher, in der Beschreibung oder den Ansprüchen offenbarter Schritte, Prozesse, Operationen, Abläufe oder Funktionen nicht als in der bestimmten Reihenfolge befindlich ausgelegt werden sollte, außer dies ist explizit oder implizit anderweitig angegeben, z. B. aus technischen Gründen. Durch die Offenbarung von mehreren Schritten oder Funktionen werden diese daher nicht auf eine bestimmte Reihenfolge begrenzt, es sei denn, dass diese Schritte oder Funktionen aus technischen Gründen nicht austauschbar sind. Weiterhin kann bei einigen Beispielen ein einzelner Schritt, Funktion, Prozess oder Operation mehrere Teil-Schritte, -Funktionen, -Prozesse, oder - Operationen einschließen oder in diese aufgebrochen werden. Solche Teilschritte können eingeschlossen sein und Teil der Offenbarung dieses Einzelschritts sein, sofern sie nicht ausdrücklich ausgeschlossen sind.
  • Weiterhin sind die nachfolgenden Ansprüche hiermit in die detaillierte Beschreibung aufgenommen, wo jeder Anspruch als getrenntes Beispiel für sich stehen kann. Während jeder Anspruch als getrenntes Beispiel für sich stehen kann, ist zu beachten, dass - obwohl ein abhängiger Anspruch sich in den Ansprüchen auf eine spezifische Kombination mit einem oder mehreren anderen Ansprüchen beziehen kann - andere Beispiele auch eine Kombination des abhängigen Anspruchs mit dem Gegenstand jedes anderen abhängigen oder unabhängigen Anspruchs einschließen können. Diese Kombinationen werden hier explizit vorgeschlagen, sofern nicht angegeben ist, dass eine bestimmte Kombination nicht beabsichtigt ist. Weiterhin sollen auch Merkmale eines Anspruchs für jeden anderen unabhängigen Anspruch eingeschlossen sein, selbst wenn dieser Anspruch nicht direkt abhängig von dem unabhängigen Anspruch gemacht ist.

Claims (19)

  1. Ein Halbleiterbauelement (100, 400), umfassend: eine Transistoranordnung; und eine Diodenstruktur (130), die zwischen eine Gate-Elektrodenstruktur (142) der Transistoranordnung und eine Source-Elektrodenstruktur (140) der Transistoranordnung gekoppelt ist, wobei sich eine Isolierschicht (104) vertikal zwischen der Diodenstruktur (130) und einer Vorderseitenoberfläche eines Halbleitersubstrats (102) des Halbleiterbauelements befindet, wobei die Diodenstruktur (130) zumindest einen Dioden-pn-Übergang (138) umfasst, wobei sich ein Substrat-pn-Übergang (115) von der Vorderseitenoberfläche des Halbleitersubstrats (102) in das Halbleitersubstrat (102) zwischen einer abschirmenden Dotierungsregion (110) und einem Randdotierungsabschnitt (120), der sich benachbart zu der abschirmenden Dotierungsregion (110) befindet, innerhalb des Halbleitersubstrats (102) erstreckt, wobei sich der Substrat-pn-Übergang (115) an der Vorderseitenoberfläche des Halbleitersubstrats (102) lateral zwischen dem Dioden-pn-Übergang (138) und einer Source-Kontaktregion (134) der Diodenstruktur (130) mit der Source-Elektrodenstruktur (140) befindet, wobei die abschirmende Dotierungsregion (110) eine Position einer maximalen Dotierungskonzentration aufweist, die sich lateral näher an der Source-Kontaktregion (134) der Diodenstruktur (130) als an dem Substrat-pn-Übergang (115) befindet, wobei die abschirmende Dotierungsregion (110) einen lateralen Verlauf der Dotierungskonzentration der abschirmenden Dotierungsregion (110) aufweist, umfassend eine Mehrzahl von lokalen Maxima und lokalen Minima lateral zwischen dem Substrat-pn-Übergang (115) oder der Verarmungsgrenze (615) und einer Zellregion der Transistoranordnung, wobei sich benachbarte lokale Minima und lokale Minima der Mehrzahl von lokalen Maxima und lokalen Minima um mehr als 10 % der maximalen Dotierungskonzentration unterscheiden.
  2. Das Halbleiterbauelement gemäß Anspruch 1, wobei sich die abschirmende Dotierungsregion (110) an der Vorderseitenoberfläche des Halbleitersubstrats (102) lateral zumindest von dem Substrat-pn-Übergang (115) zu der Source-Kontaktregion (134) der Diodenstruktur (130) erstreckt.
  3. Das Halbleiterbauelement gemäß Anspruch 1 oder 2, wobei die Diodenstruktur (130) eine erste Dioden-Dotierungsregion des ersten Leitfähigkeitstyps umfasst, die sich lateral zwischen dem Dioden-pn-Übergang (138) und der Source-Kontaktregion (134) der Diodenstruktur (130) befindet, und eine zweite Dioden-Dotierungsregion des ersten Leitfähigkeitstyps umfasst, die sich lateral zwischen dem Dioden-pn-Übergang (138) und einer Gate-Kontaktregion (136) der Diodenstruktur (130) mit der Gate-Elektrodenstruktur (142) befindet, wobei die abschirmende Dotierungsregion (110) den ersten Leitfähigkeitstyp aufweist.
  4. Das Halbleiterbauelement gemäß einem der vorherigen Ansprüche, wobei die abschirmende Dotierungsregion (110) einen vergrabenen Abschnitt umfasst, der sich vertikal unter dem Randdotierungsabschnitt (120) befindet, wobei eine gemeinsame Dotierungsregion des Halbleitersubstrats (102) den Randdotierungsabschnitt (120) und eine Drift-Region der Transistoranordnung umfasst.
  5. Das Halbleiterbauelement gemäß Anspruch 4, wobei eine maximale vertikale Erstreckung des Randdotierungsabschnitts (120) zwischen der Vorderseitenoberfläche des Halbleitersubstrats (102) und dem vergrabenen Abschnitt der abschirmenden Dotierungsregion (110) kleiner ist als 10 µm.
  6. Das Halbleiterbauelement gemäß Anspruch 4 oder 5, wobei der vergrabene Abschnitt der abschirmenden Dotierungsregion (110) zumindest einen Teil mit einer Dotierung umfasst, die während eines Anlegens einer maximalen Betriebsspannung an die Transistoranordnung in einem Sperrmodus der Transistoranordnung ausräumbar ist.
  7. Das Halbleiterbauelement gemäß einem der vorherigen Ansprüche, wobei eine gemeinsame Dotierungsregion des Halbleitersubstrats (102) den Randdotierungsabschnitt (120) und eine Drift-Region der Transistoranordnung umfasst.
  8. Das Halbleiterbauelement gemäß einem der vorherigen Ansprüche, wobei die abschirmende Dotierungsregion (110) einen nicht-ausräumbaren Dotierungsabschnitt umfasst, wobei der nicht-ausräumbare Dotierungsabschnitt eine Dotierung aufweist, die durch während eines Sperrmodus der Transistoranordnung an die Transistoranordnung angelegte Spannungen nicht-ausräumbar ist, wobei sich der nicht-ausräumbare Dotierungsabschnitt lateral an der Vorderseitenoberfläche des Halbleitersubstrats von einer Zellregion der Transistoranordnung zu einer Distanz zu dem Substrat-pn-Übergang (115) von weniger als 500 nm erstreckt.
  9. Ein Halbleiterbauelement (600, 700), umfassend: eine Transistoranordnung; und eine Diodenstruktur (130), die zwischen eine Gate-Elektrodenstruktur (142) der Transistoranordnung und eine Source-Elektrodenstruktur (140) der Transistoranordnung gekoppelt ist, wobei sich eine Isolierschicht (104) vertikal zwischen der Diodenstruktur (130) und einer Vorderseitenoberfläche eines Halbleitersubstrats (102) des Halbleiterbauelements befindet, wobei die Diodenstruktur (130) zumindest einen Dioden-pn-Übergang (138) umfasst, wobei sich eine Verarmungsgrenze (615) zwischen einem nicht-ausräumbaren Dotierungsabschnitt (610) einer abschirmenden Dotierungsregion des Halbleitersubstrats (102) und einem ausräumbaren Dotierungsabschnitt (620) der abschirmenden Dotierungsregion von der Vorderseitenoberfläche des Halbleitersubstrats (102) in das Halbleitersubstrat (102) während eines Sperrmodus der Transistoranordnung erstreckt, wobei der nicht-ausräumbare Dotierungsabschnitt (610) eine Dotierung aufweist, die durch während des Sperrmodus an das Halbleiterbauelement angelegte Spannungen nicht-ausräumbar ist, wobei der ausräumbare Dotierungsabschnitt (620) eine Dotierung aufweist, die durch an das Halbleiterbauelement während des Sperrmodus angelegte Spannungen ausräumbar ist, wobei sich die Verarmungsgrenze (615) an der Vorderseitenoberfläche des Halbleitersubstrats (102) lateral zwischen dem Dioden-pn-Übergang (138) und einer Source-Kontaktregion (134) der Diodenstruktur (130) mit der Source-Elektrodenstruktur (140) befindet, wobei die abschirmende Dotierungsregion (110) eine Position einer maximalen Dotierungskonzentration aufweist, die sich lateral näher an der Source-Kontaktregion (134) der Diodenstruktur (130) als an dem Substrat-pn-Übergang (115) befindet, wobei die abschirmende Dotierungsregion (110) einen lateralen Verlauf der Dotierungskonzentration der abschirmenden Dotierungsregion (110) aufweist, umfassend eine Mehrzahl von lokalen Maxima und lokalen Minima lateral zwischen dem Substrat-pn-Übergang (115) oder der Verarmungsgrenze (615) und einer Zellregion der Transistoranordnung, wobei sich benachbarte lokale Minima und lokale Minima der Mehrzahl von lokalen Maxima und lokalen Minima um mehr als 10 % der maximalen Dotierungskonzentration unterscheiden.
  10. Das Halbleiterbauelement gemäß Anspruch 9, wobei sich der nicht-ausräumbare Dotierungsabschnitt (610) zumindest lateral von der Verarmungsgrenze (615) an der Vorderseitenoberfläche des Halbleitersubstrats (102) zu der Source-Kontaktregion (134) der Diodenstruktur (130) erstreckt.
  11. Das Halbleiterbauelement gemäß einem der vorherigen Ansprüche, wobei die abschirmende Dotierungsregion (110) mit der Source-Elektrodenstruktur (140) elektrisch verbunden ist.
  12. Das Halbleiterbauelement gemäß einem der vorherigen Ansprüche, wobei die abschirmende Dotierungsregion (110) den gleichen Leitfähigkeitstyp aufweist wie eine Body-Region der Transistoranordnung.
  13. Das Halbleiterbauelement gemäß einem der vorherigen Ansprüche, wobei sich der Substrat-pn-Übergang (115) oder die Verarmungsgrenze (615) an der Vorderseitenoberfläche des Halbleitersubstrats (102) an einer Position lateral zwischen dem Dioden-pn-Übergang (138) und der Source-Kontaktregion (134) der Diodenstruktur (130) befindet, sodass während des Anlegens einer maximalen Betriebsspannung in einem Sperrmodus der Transistoranordnung ein Absolutwert einer Spannung zwischen der Diodenstruktur (130) und jeglichem Punkt an der Vorderseitenoberfläche des Halbleitersubstrats (102), der sich lateral zwischen der Source-Kontaktregion (134) der Diodenstruktur (130) und einer Gate-Kontaktregion (136) der Diodenstruktur (130) befindet, kleiner ist als ein Absolutwert einer Schwellenspannung einer parasitären Transistorstruktur, wobei die parasitäre Transistorstruktur zumindest eine n-p-n-Dotierungsabschnitte-Sequenz der Diodenstruktur oder zumindest eine p-n-p-Dotierungsabschnitte-Sequenz der Diodenstruktur (136) umfasst.
  14. Das Halbleiterbauelement gemäß einem der vorherigen Ansprüche, wobei sich der Substrat-pn-Übergang (115) oder die Verarmungsgrenze (615) an der Vorderseitenoberfläche des Halbleitersubstrats (102) an einer Position lateral zwischen dem Dioden-pn-Übergang (138) und der Source-Kontaktregion (134) der Diodenstruktur (130) befindet, sodass während des Anlegens einer maximalen Betriebsspannung in einem Sperrmodus der Transistoranordnung ein Absolutwert einer Spannung zwischen der Diodenstruktur (130) und jeglichem Punkt an der Vorderseitenoberfläche des Halbleitersubstrats (102), der sich lateral zwischen der Source-Kontaktregion (134) der Diodenstruktur (130) und einer Gate-Kontaktregion (136) der Diodenstruktur (130) befindet, kleiner ist als 30 V.
  15. Das Halbleiterbauelement gemäß einem der vorherigen Ansprüche, wobei sich zumindest ein Abschnitt der Diodenstruktur (130) lateral zwischen einer obersten Metallisierung der Source-Elektrodenstruktur (140) und einer obersten Metallisierung der Gate-Elektrodenstruktur (142) befindet.
  16. Das Halbleiterbauelement gemäß einem der vorherigen Ansprüche, wobei sich die abschirmende Dotierungsregion (110) lateral zumindest von der Source-Kontaktregion (134) der Diodenstruktur (130) zu einem Gate-Läufer der Transistoranordnung oder zu einer Gate-Anschlussfläche der Transistoranordnung erstreckt.
  17. Das Halbleiterbauelement gemäß einem der vorherigen Ansprüche, wobei eine Dicke der Isolierschicht größer ist als 500 nm.
  18. Das Halbleiterbauelement gemäß einem der vorherigen Ansprüche, wobei das Halbleiterbauelement eine Durchbruchspannung von mehr als 10 V aufweist.
  19. Ein Verfahren (1100) zum Bilden eines Halbleiterbauelements, das Verfahren umfassend: Bilden (1110) einer Isolierschicht auf einer Vorderseitenoberfläche eines Halbleitersubstrats; und Bilden (1120) einer Diodenstruktur, die zwischen eine Gate-Elektrodenstruktur einer Transistoranordnung und eine Source-Elektrodenstruktur der Transistoranordnung gekoppelt ist, wobei sich die Isolierschicht vertikal zwischen der Diodenstruktur und der Vorderseitenoberfläche des Halbleitersubstrats befindet, wobei die Diodenstruktur zumindest einen Dioden-pn-Übergang aufweist, wobei sich ein Substrat-pn-Übergang von der Vorderseitenoberfläche des Halbleitersubstrats in das Halbleitersubstrat zwischen einer abschirmenden Dotierungsregion und einem Randdotierungsabschnitt, der sich benachbart zu der abschirmenden Dotierungsregion befindet, innerhalb des Halbleitersubstrats erstreckt, wobei sich der Substrat-pn-Übergang an der Vorderseitenoberfläche des Halbleitersubstrats lateral zwischen dem Dioden-pn-Übergang und einer Source-Kontaktregion der Diodenstruktur mit der Source-Elektrodenstruktur befindet, wobei die abschirmende Dotierungsregion (110) eine Position einer maximalen Dotierungskonzentration aufweist, die sich lateral näher an der Source-Kontaktregion (134) der Diodenstruktur (130) als an dem Substrat-pn-Übergang (115) befindet, wobei die abschirmende Dotierungsregion (110) einen lateralen Verlauf der Dotierungskonzentration der abschirmenden Dotierungsregion (110) aufweist, umfassend eine Mehrzahl von lokalen Maxima und lokalen Minima lateral zwischen dem Substrat-pn-Übergang (115) oder der Verarmungsgrenze (615) und einer Zellregion der Transistoranordnung, wobei sich benachbarte lokale Minima und lokale Minima der Mehrzahl von lokalen Maxima und lokalen Minima um mehr als 10 % der maximalen Dotierungskonzentration unterscheiden.
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