DE112014006296T5 - Leistungshalbleitervorrichtung - Google Patents

Leistungshalbleitervorrichtung Download PDF

Info

Publication number
DE112014006296T5
DE112014006296T5 DE112014006296.0T DE112014006296T DE112014006296T5 DE 112014006296 T5 DE112014006296 T5 DE 112014006296T5 DE 112014006296 T DE112014006296 T DE 112014006296T DE 112014006296 T5 DE112014006296 T5 DE 112014006296T5
Authority
DE
Germany
Prior art keywords
region
area
electrode
igbt
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
DE112014006296.0T
Other languages
English (en)
Inventor
Katsumi Nakamura
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Publication of DE112014006296T5 publication Critical patent/DE112014006296T5/de
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0288—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using passive elements as protective elements, e.g. resistors, capacitors, inductors, spark-gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H01L29/0623—Buried supplementary region, e.g. buried guard ring
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/083—Anode or cathode regions of thyristors or gated bipolar-mode devices
    • H01L29/0834—Anode regions of thyristors or gated bipolar-mode devices, e.g. supplementary regions surrounding anode regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/404—Multiple field plate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/8611—Planar PN junction diodes

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

Ein Driftbereich (1) weist eine erste Leitfähigkeitsart auf. Ein Wannenbereich ist mindestens teilweise in dem Übergangsbereich (AR2) enthalten, weist ein Endteil zwischen dem Übergangsbereich (AR2) und dem Kantenterminierungsbereich (AR3) auf und weist eine zweite Leitfähigkeitsart auf. Ein Erweiterungsbereich (9j) erstreckt sich von dem Wannenbereich nach außen, ist flacher als der Wellenbereich und weist die zweite Leitfähigkeitsart auf. Eine Mehrzahl von Feldbeschränkungsringen (9g) ist außerhalb des Erweiterungsbereichs (9j) in dem Kantenterminierungsbereich (AR3) vorgesehen. Jeder der Feldbeschränkungsringe (9g) bildet zusammen mit dem auf der Innenseite angeordneten Driftbereich (1) eine Einheitsstruktur (US1 bis US6). Der Feldbeschränkungsring (9g), der näher an der Außenseite angeordnet ist, weist eine geringere Proportion einer Breite zu einer Breite der Einheitsstruktur (US1 bis US6) auf. Die Einheitsstruktur (US1 bis US6), die näher an der Außenseite angeordnet ist, weist eine geringere durchschnittliche Dosierung auf.

Description

  • Technisches Gebiet
  • Die vorliegende Erfindung bezieht sich auf eine Leistungshalbleitervorrichtung.
  • Stand der Technik
  • Gemäß der offengelegten japanischen Patentanmeldung Nr. 2012-231011 (Patentdokument 1) ist ein Extraktionsbereich zwischen einem Transistorbereich und einem Terminierungsbereich angeordnet, der um den Transistorbereich in einem Bipolartransistor mit isoliertem Gate (IGBT) angeordnet ist. Eine p-Typ-Schicht ist auf einer n–-Typ-Driftschicht in dem Extraktionsbereich vorgesehen. Die p-Typ-Schicht ist mit einer Emitter-Elektrode verbunden. Eine Dummy-Gate-Elektrode ist mit einer isolierenden Schicht dazwischen auf der p-Typ-Schicht vorgesehen. Die Dummy-Gate-Elektrode ist mit einer Gate-Elektrode verbunden. Eine Stromdichte steigt an einer Grenze zwischen dem Extraktionsbereich und dem Terminierungsbereich, nämlich an einem äußeren Ende der p-Typ-Schicht, während eines Abschaltvorgangs des IGBT leicht an. Als eine Folge kann ein thermischer Defekt auftreten. Eine Stromunterbrechungsfähigkeit während des Abschaltvorgangs wird durch dieses Phänomen beschränkt.
  • Gemäß der Beschreibung in dem vorstehend genannten Patentdokument 1 wird ein Gitterdefekt in dem Terminierungsbereich eingeführt. Somit wird eine Ladungsträger-Annihilation in dem Terminierungsbereich ermöglicht, was die Ladungsträgerkonzentration in dem Extraktionsbereich während des Abschaltvorgangs des IGBT reduziert. Deshalb wird die Verarmung von der p-Typ-Schicht in Richtung des Kollektors beschleunigt und eine elektrische Feldstärke nimmt ab. Als eine Folge verbessert sich die Stromunterbrechungsfähigkeit während des Abschaltvorgangs des IGBT. Andererseits wird in dem Extraktionsbereich kein Gitterdefekt eingeführt. Dies soll ein Ansteigen einer EIN-Zustand-Spannung verhindern. Wie vorstehend beschrieben, beabsichtigt die Technologie in dem vorstehend genannten Patentdokument 1, die Unterbrechungsfähigkeit während des Abschaltvorgangs zu verbessern, ohne die EIN-Zustand-Spannung des IGBT nachteilig zu beeinflussen.
  • Dokument des Stands der Technik
  • Patent Dokument
    • Patent Dokument 1: Offengelegte, japanische Patentanmeldung Nr. 2012-231011
  • Zusammenfassung der Erfindung
  • Durch die Erfindung zu lösende Probleme
  • Sowohl eine niedrige EIN-Zustand-Spannung als auch eine hohe Unterbrechungsfähigkeit können in gewissem Maße durch die vorstehend genannte Technologie erzielt werden. Ein ausgeglichenes Verhältnis zwischen beiden von ihnen in einem IGBT benötigt jedoch noch Verbesserungen und erfordert weitere Technologien. Andere Leistungshalbleitervorrichtungen weisen ähnliche Herausforderungen auf, und zum Beispiel Dioden benötigen Verbesserungen in dem ausgeglichenen Verhältnis zwischen der niedrigen EIN-Zustand-Spannung und der hohen Unterbrechungsfähigkeit während eines Erholungsbetriebs. Zusätzlich ist ein Reduzieren der Fertigungskosten der Halbleitervorrichtung dringend erforderlich, während die vorstehend genannte grundlegende Leistungsfähigkeit garantiert wird. Wenn die Chip-Größe der Halbleitervorrichtung reduziert werden kann, ohne die Leistungsfähigkeit aufzugeben, steigt die Zahl der aus einem Wafer gefertigten Chips, was ermöglicht, dass die Fertigungskosten reduziert werden können
  • Die vorliegende Erfindung ist angesichts der vorstehend genannten Probleme entwickelt worden, und eine Aufgabe derselben ist, eine Leistungshalbleitervorrichtung zur Verfügung zu stellen, die sowohl eine geringe Größe als auch eine hohe Unterbrechungsfähigkeit aufweist.
  • Maßnahmen zur Lösung der Probleme
  • Eine Leistungshalbleitervorrichtung der vorliegenden Erfindung weist einen aktiven Bereich, einen Übergangsbereich, der um eine Peripherie des aktiven Bereichs herum vorgesehen ist, und einen Kantenterminierungsbereich, der um eine Peripherie des Übergangsbereichs vorgesehen ist, auf. Die Leistungshalbleitervorrichtung weist ein Halbleitersubstrat, eine erste Elektrode und eine zweite Elektrode auf. Das Halbleitersubstrat weist eine erste Oberfläche und eine zweite Oberfläche gegenüber der ersten Oberfläche auf, wobei die erste Oberfläche und die zweite Oberfläche jede über dem aktiven Bereich, dem Übergangsbereich und dem Kantenterminierungsbereich angeordnet sind. Das Halbleitersubstrat weist einen Driftbereich einer ersten Leitfähigkeitsart, einen Wannenbereich einer zweiten Leitfähigkeitsart, die sich von der ersten Leitfähigkeitsart unterscheidet, einen Erweiterungsbereich der zweiten Leitfähigkeitsart und eine Mehrzahl von Feldbeschränkungsringen der zweiten Leitfähigkeitsart auf. Der Driftbereich ist über dem aktiven Bereich, dem Übergangsbereich und dem Kantenterminierungsbereich vorgesehen. Der Wannenbereich ist auf der ersten Oberfläche vorgesehen, ist zumindest teilweise in dem Übergangsbereich enthalten und weist ein Endteil auf der ersten Oberfläche zwischen dem Übergangsbereich und dem Kantenterminierungsbereich auf. Der Erweiterungsbereich erstreckt sich von dem Wannenbereich auf der ersten Oberfläche nach außen und ist flacher als der Wannenbereich. Die Feldbeschränkungsringe sind auf der ersten Oberfläche außerhalb des Erweiterungsbereichs in dem Kantenterminierungsbereich vorgesehen. Die Driftschicht ist auf der Innenseite von jedem der Feldbeschränkungsringe auf der ersten Oberfläche angeordnet, und jeder der Feldbeschränkungsringe bildet zusammen mit der Driftschicht auf der Innenseite eine Einheitsstruktur. Der Feldbeschränkungsring, der näher an der Außenseite angeordnet ist, weist eine geringere Proportion einer Breite zu einer Breite der Einheitsstruktur auf der ersten Oberfläche auf. Die Einheitsstruktur, die näher an der Außenseite angeordnet ist, weist eine geringere durchschnittliche Dosierung auf. Die erste Elektrode ist in dem aktiven Bereich vorgesehen und berührt die erste Oberfläche des Halbleitersubstrats. Die zweite Elektrode berührt die zweite Oberfläche des Halbleitersubstrats.
  • Wirkungen der Erfindung
  • In der Leistungshalbleitervorrichtung gemäß einem Aspekt der vorliegenden Erfindung weist die Einheitsstruktur, die aus dem in dem Kantenterminierungsbereich vorgesehenen Feldbeschränkungsring gebildet ist und die näher an der Außenseite liegt, eine geringere durchschnittliche Dosierung auf. Diese Anordnung kann die elektrische Feldstärke in einem kleineren Kantenterminierungsbereich ausreichend gering halten. Somit kann die Chip-Größe der Leistungshalbleitervorrichtung reduziert werden, ohne die Fläche des aktiven Bereichs aufzugeben. Weiter kann der lokale Temperaturanstieg an der Grenze zwischen dem Schnittstellenbereich und dem Kantenterminierungsbereich verringert werden. Mit anderen Worten kann sowohl die kleine Chip-Größe als auch die hohe statische und dynamische Unterbrechungsfähigkeit erhalten werden.
  • Diese und andere Aufgaben, Merkmale, Aspekte und Vorteile der vorliegenden Erfindung werden aus der folgenden detaillierten Beschreibung der vorliegenden Erfindung ersichtlicher, wenn sie im Zusammenhang mit den begleitenden Zeichnungen betrachtet wird.
  • Kurze Beschreibung der Zeichnungen
  • 1 ist eine Draufsicht, die schematisch eine Struktur B eines IGBTs als einer Leistungshalbleitervorrichtung in einer ersten Ausführungsform der vorliegenden Erfindung zeigt.
  • 2 ist eine schematische Teil-Querschnittsansicht, aufgenommen entlang einer Linie II-II in 1 (IGBT 900B, Struktur B).
  • 3 ist eine Draufsicht, die schematisch eine Anordnung einer zweiten Oberfläche eines Halbleitersubstrats in 2 zeigt.
  • 4 ist eine Teil-Querschnittsansicht, die eine Struktur A eines IGBTs in einem vergleichenden Beispiel zeigt, wenn sie ähnlich gesehen wird wie 2 (IGBT 900A, Struktur A).
  • 5 ist eine Teil-Querschnittsansicht, die schematisch eine Struktur C eines IGBTs als eine Leistungshalbleitervorrichtung in der ersten Ausführungsform der vorliegenden Erfindung zeigt, wenn sie ähnlich gesehen wird wie 2 (IGBT 900C, Struktur C).
  • 6 ist eine Teil-Querschnittsansicht, die schematisch eine Struktur D eines IGBTs als eine Leistungshalbleitervorrichtung in der ersten Ausführungsform der vorliegenden Erfindung zeigt, wenn sie ähnlich gesehen wird wie 2 (IGBT 900D, Struktur D).
  • 7 ist ein Diagramm einer Schaltung, die für eine Simulation eines Abschaltvorgangs eines IGBTs verwendet wird.
  • 8 ist eine graphische Repräsentation, die Abschaltwellenformen zeigt, die von der Simulation erhalten werden, welche die Schaltung in 7 verwendet.
  • 9 ist eine graphische Repräsentation, die eine Temperaturverteilung einer oberen Oberfläche S1 einer Vorrichtung in einer Linie D-D' sowohl in der Struktur A (unterbrochene Linie) des vergleichenden Beispiels als auch der Struktur C (durchgehende Linie) der Ausführungsform zeigt.
  • 10 ist eine graphische Repräsentation, die ein Verhältnis zwischen einer Höchsttemperatur Tmax in 9 und einer Lastwiderstandsbereichsbreite (LEEBR) zeigt.
  • 11 ist eine graphische Repräsentation, die jede Abschaltwellenform einer Kollektor-Emitter-Spannung VCE und eines Kollektor-Stroms IC in dem vergleichenden Beispiel (unterbrochene Linie) mit der Struktur A und in der Ausführungsform (durchgehende Linie) mit der Struktur D zeigt.
  • 12A ist ein Verteilungs-Chart, das ein Strompotential und eine Löcherkonzentration zeigt, wenn t = tON (11) in der Struktur A als dem vergleichenden Beispiel ist.
  • 12B ist ein Verteilungs-Chart, das das Strompotential und die Löcherkonzentration zeigt, wenn t = tpeak (11) in der Struktur A als dem vergleichenden Beispiel ist.
  • 13A ist ein Verteilungs-Chart, das das Strompotential und die Löcherkonzentration zeigt, wenn t = tON (11) in der Struktur D als der Ausführungsform ist.
  • 13B ist ein Verteilungs-Chart, das das Strompotential und die Löcherkonzentration zeigt, wenn t = tpeak (11) in der Struktur D als der Ausführungsform ist.
  • 14A ist ein Verteilungs-Chart, das eine Ladungsträgerkonzentration in der Vorrichtung zeigt, wenn t = tON (11) in der Struktur A als dem vergleichenden Beispiel ist.
  • 14B ist ein Verteilungs-Chart, das die Ladungsträgerkonzentration in der Vorrichtung zeigt, wenn t = tON (11) in der Struktur D als der Ausführungsform ist.
  • 15A ist ein Verteilungs-Chart, das die Ladungsträgerkonzentration in der Vorrichtung zeigt, wenn t = tpeak (11) in der Struktur A als dem vergleichenden Beispiel ist.
  • 15B ist ein Verteilungs-Chart, das die Ladungsträgerkonzentration in der Vorrichtung zeigt, wenn t = tpeak (11) in der Struktur D als der Ausführungsform ist.
  • 16A ist ein Verteilungs-Chart, das die Ladungsträgerkonzentration in der Vorrichtung zeigt, wenn t = ttail (11) in der Struktur A als dem vergleichenden Beispiel ist.
  • 16B ist ein Verteilungs-Chart, das die Ladungsträgerkonzentration in der Vorrichtung zeigt, wenn t = ttail (11) in der Struktur D als der Ausführungsform ist.
  • 17A ist ein Verteilungs-Chart, das eine elektrische Feldstärke in der Vorrichtung zeigt, wenn t = tON (11) in der Struktur A als dem vergleichenden Beispiel ist.
  • 17B ist ein Verteilungs-Chart, das die elektrische Feldstärke in der Vorrichtung zeigt, wenn t = tON (11) in der Struktur D als der Ausführungsform ist.
  • 18A ist ein Verteilungs-Chart, das die elektrische Feldstärke in der Vorrichtung zeigt, wenn t = tpeak (11) in der Struktur A als dem vergleichenden Beispiel ist.
  • 18B ist ein Verteilungs-Chart, das die elektrische Feldstärke in der Vorrichtung zeigt, wenn t = tpeak (11) in der Struktur D als der Ausführungsform ist.
  • 19A ist ein Verteilungs-Chart, das die elektrische Feldstärke in der Vorrichtung zeigt, wenn t = ttail (11) in der Struktur A als dem vergleichenden Beispiel ist.
  • 19B ist ein Verteilungs-Chart, das die elektrische Feldstärke in der Vorrichtung zeigt, wenn t = ttail (11) in der Struktur D als der Ausführungsform ist.
  • 20 ist eine graphische Repräsentation, die ein Beispiel von Verhältnissen zwischen einer Proportion λ einer p-Kollektor-Schicht in der Struktur D und verschiedenen elektrischen Eigenschaften zeigt, welche eine Sättigungsstromdichte JC (sat), eine EIN-Zustand-Spannung VCE (sat), eine maximale Abschalt-Unterbrechungsstromdichte JC (break) und eine maximale Unterbrechungsenergie ESC sind, wenn ein Kurzschluss auftritt.
  • 21 ist eine graphische Repräsentation, die Verhältnisse zwischen einer Dosierung in dem Kollektor und der maximalen Abschalt-Unterbrechungsstromdichte JC (break) in der Struktur A (unterbrochene Linie) als dem vergleichenden Beispiel und der Struktur D (durchgehende Linie) als der Ausführungsform zeigt.
  • 22 ist eine graphische Repräsentation, die Bereiche eines umgekehrten biassicheren Betriebs (RBSOAs) in der Struktur A (unterbrochene Linie) als dem vergleichenden Beispiel und der Struktur D (durchgehende Linie) als der Ausführungsform zeigt.
  • 23 ist eine Teil-Querschnittsansicht, die einen Abschnitt einer Anordnung eines planaren IGBTs als ein anderes vergleichendes Beispiel zeigt, der entlang der Linie II-II (1) (IGBT 900Z) aufgenommen ist.
  • 24 ist eine graphische Repräsentation, die ausgeglichene Eigenschaften zwischen der EIN-Zustand-Spannung VCE (sat) und einem Abschaltverlust EOFF in der Struktur D (durchgehende Linie) als der Ausführungsform, der Struktur A (unterbrochene Linie) als dem vergleichenden Beispiel und dem planaren IGBT (Strich-Punkt-Linie) als dem anderen vergleichenden Beispiel zeigt.
  • 25 ist eine Teil-Querschnittsansicht, die schematisch eine Struktur E in einer Modifikation zeigt, wenn sie ähnlich gesehen wird wie 2 (IGBT 900E, Struktur E).
  • 26 ist eine Teil-Querschnittsansicht, die schematisch eine Struktur F in einer Modifikation zeigt (IGBT 900F, Struktur F).
  • 27 ist eine Teil-Querschnittsansicht, die schematisch eine Struktur G eines IGBTs als eine Leistungshalbleitervorrichtung in einer zweiten Ausführungsform der vorliegenden Erfindung zeigt (IGBT 900G, Struktur G).
  • 28 ist eine Teil-Querschnittsansicht, die einen Bereich XXVIII in 27 detaillierter zeigt.
  • 29 ist eine Teil-Querschnittsansicht, die schematisch eine Anordnung einer Pseudo-Wanne von Feldbeschränkungsringen in 28 zeigt.
  • 30A ist eine graphische Repräsentation, die Simulationsergebnisse jeder Abschaltwellenform der Kollektor-Emitter-Spannung VCE und einer Kollektor-Stromdichte JC in dem vergleichenden Beispiel (unterbrochene Linie) mit der Struktur A und in der Ausführungsform (durchgehende Linie) mit der Struktur G zeigt.
  • 30B ist eine graphische Repräsentation, die Simulationsergebnisse von Höchsttemperaturen in den Vorrichtungen in dem vergleichenden Beispiel (unterbrochene Linie) mit der Struktur A und in der Ausführungsform (durchgehende Linie) mit der Struktur G zeigt.
  • 31A ist ein Verteilungs-Chart, das Simulationsergebnisse von Temperaturen in den Vorrichtungen in dem vergleichenden Beispiel mit der Struktur A und in der Ausführungsform mit der Struktur G zeigt.
  • 31B ist ein Verteilungs-Chart, das Simulationsergebnisse von Stoßionisierungsraten in den Vorrichtungen in dem vergleichenden Beispiel mit der Struktur A und in der Ausführungsform mit der Struktur G zeigt.
  • 32A ist eine graphische Repräsentation, die Verhältnisse zwischen einer Position X und einer elektrischen Feldstärke Eedge auf der oberen Oberfläche des Substrats sowohl in einem dynamischen Zustand (durchgehende Linie) als auch einem statischen Zustand (unterbrochene Linie) des vergleichenden Beispiels mit der Struktur A zeigt.
  • 32B ist eine graphische Repräsentation, die Verhältnisse zwischen einer Position X und der elektrischen Feldstärke Eedge auf der oberen Oberfläche des Substrats sowohl in einem dynamischen Zustand (durchgehende Linie) als auch einem statischen Zustand (unterbrochene Linie) der Ausführungsform mit der Struktur G zeigt.
  • 33 ist eine graphische Repräsentation, die Verhältnisse zwischen einer Position Xedge entlang einer Linie F-F' und einer elektrischen Feldstärke E in dem statischen Zustand des vergleichenden Beispiels (unterbrochene Linie) mit der Struktur A (4) und der Ausführungsform (durchgehende Linie) mit der Struktur G (27) zeigt.
  • 34 ist eine graphische Repräsentation, die Verhältnisse zwischen einer Unterbrechungsspannungsklasse Vclass und einer notwendigen Breite Wedge eines Kantenterminierungsbereichs in dem vergleichenden Beispiel mit der Struktur A und in der Ausführungsform mit der Struktur G zeigt.
  • 35 ist eine Teil-Querschnittsansicht, die schematisch eine Struktur H einer Modifikation von 28 zeigt (IGBT 900H, Struktur H).
  • 36A ist eine Teil-Querschnittsansicht, die schematisch eine Struktur I einer Modifikation von 28 zeigt (IGBT 900I, Struktur I).
  • 36B ist eine Teil-Querschnittsansicht, die schematisch eine Struktur I einer Modifikation von 28 zeigt (IGBT 900J, Struktur J).
  • 37 ist eine Teil-Querschnittsansicht, die schematisch eine Anordnung einer Diode als eine Leistungshalbleitervorrichtung in einer dritten Ausführungsform der vorliegenden Erfindung zeigt (Diode 800A).
  • 38 ist eine Teil-Querschnittsansicht, die eine Anordnung einer Diode in einem vergleichenden Beispiel zeigt (Diode 800Z).
  • 39 ist eine graphische Repräsentation, die Wellenformen einer Spannung VAK und einer Stromdichte JA während eines Erholungsbetriebs und einer Höchsttemperatur T in der Vorrichtung sowohl in der Ausführungsform (durchgehende Linie) als auch in dem vergleichenden Beispiel (unterbrochene Linie) zeigt.
  • 40A ist eine graphische Repräsentation, die ein Verhältnis zwischen einer Position X entlang einer Linie G-G' (37 und 38) und der Stromdichte JA zu einer Zeit td (39) sowohl in der Ausführungsform (durchgehende Linie) als auch in dem vergleichenden Beispiel (unterbrochene Linie) zeigt.
  • 40B ist eine graphische Repräsentation, die ein Verhältnis zwischen der Position X entlang der Linie G-G' (37 und 38) und einer Temperatur T einer oberen Oberfläche S1 der Vorrichtung sowohl in der Ausführungsform (durchgehende Linie) als auch in dem vergleichenden Beispiel (unterbrochene Linie) zeigt.
  • 41 ist ein Verteilungs-Chart, das Verhältnisse zwischen Breiten LABR, Wp0 in 37 und einer Temperatur in der Vorrichtung zu der Zeit td (39) zeigt.
  • 42A ist ein Verteilungs-Chart, das Verhältnisse zwischen Breiten LABR, Wp0 in 37 und einer Stromdichte in der Vorrichtung zu der Zeit td (39) zeigt.
  • 42B ist eine vergrößerte Ansicht von jedem der Bereiche der unterbrochenen Linie in 42A.
  • 43 ist eine graphische Repräsentation, die Verhältnisse zwischen einer Proportion γ einer Fläche Sabr eines Lastwiderstandsbereichs zu einer Fläche Sactive cell eines aktiven Bereichs und einer maximalen Unterbrechungsstromdichte JA (break) oder einer maximalen Temperatur Tmax innerhalb der Vorrichtung während eines Erholungsbetriebs zeigt.
  • 44 ist eine Draufsicht zum Beschreiben der Fläche Sactive cell des aktiven Bereichs und der Fläche Sarb des Lastwiderstandsbereichs.
  • 45A ist eine Teil-Querschnittsansicht, die schematisch eine Anordnung einer Diode als einer Leistungshalbleitervorrichtung in einer vierten Ausführungsform der vorliegenden Erfindung zeigt (Diode 800B).
  • 45B ist eine Teil-Querschnittsansicht, die eine Anordnung einer Modifikation von 45A zeigt (Diode 800C).
  • 45C ist eine Teil-Querschnittsansicht, die eine Anordnung einer Modifikation von 45A zeigt (Diode 800D).
  • 45D ist eine Teil-Querschnittsansicht, die eine Anordnung einer Modifikation von 45A zeigt (Diode 800E).
  • 46A ist eine graphische Repräsentation, die Simulationsergebnisse von Wellenformen einer Spannung VAK und einer Stromdichte JA während eines Erholungsbetriebs sowohl in der Ausführungsform (durchgehende Linie) als auch in dem vergleichenden Beispiel (unterbrochene Linie) zeigt.
  • 46B ist eine graphische Repräsentation, die Simulationsergebnisse einer Höchsttemperatur T in der Vorrichtung während des Erholungsbetriebs sowohl in der Ausführungsform (durchgehende Linie) als auch in dem vergleichenden Beispiel (unterbrochene Linie) zeigt.
  • 47A ist eine graphische Repräsentation, die ein Verhältnis zwischen einer Position X in einer Linie H-H' (38) des vergleichenden Beispiels und einer elektrischen Feldstärke Esurface zeigt, wenn t = t1 (46A und 46B) ist.
  • 47B ist eine graphische Repräsentation, die ein Verhältnis zwischen der Position X in der Linie H-H' (38) des vergleichenden Beispiels und der elektrischen Feldstärke Esurface zeigt, wenn t = t2 (46A und 46B) ist.
  • 47C ist eine graphische Repräsentation, die ein Verhältnis zwischen der Position X in der Linie H-H' (38) des vergleichenden Beispiels und der elektrischen Feldstärke Esurface zeigt, wenn t = t3 (46A und 46B) ist.
  • 47D ist eine graphische Repräsentation, die ein Verhältnis zwischen der Position X in der Linie H-H' (38) des vergleichenden Beispiels und der elektrischen Feldstärke Esurface zeigt, wenn t = t4 (46A und 46B) ist.
  • 48A ist eine graphische Repräsentation, die ein Verhältnis zwischen einer Position X in einer Linie H-H' (45) der Ausführungsform und der elektrischen Feldstärke Esurface zeigt, wenn t = t1 (46A und 46B) ist.
  • 48B ist eine graphische Repräsentation, die ein Verhältnis zwischen der Position X in der Linie H-H' (45) der Ausführungsform und der elektrischen Feldstärke Esurface zeigt, wenn t = t2 (46A und 46B) ist.
  • 48C ist eine graphische Repräsentation, die ein Verhältnis zwischen der Position X in der Linie H-H' (45) der Ausführungsform und der elektrischen Feldstärke Esurface zeigt, wenn t = t3 (46A und 46B) ist.
  • 48D ist eine graphische Repräsentation, die ein Verhältnis zwischen der Position X in der Linie H-H' (45) der Ausführungsform und der elektrischen Feldstärke Esurface zeigt, wenn t = t4 (46A und 46B) ist.
  • 48E ist eine graphische Repräsentation, die ein Verhältnis zwischen der Position X in der Linie H-H' (45) der Ausführungsform und der elektrischen Feldstärke Esurface zeigt, wenn t = t5 (46A und 46B) ist.
  • 48F ist eine graphische Repräsentation, die ein Verhältnis zwischen der Position X in der Linie H-H' (45) der Ausführungsform und der elektrischen Feldstärke Esurface zeigt, wenn t = t6 (46A und 46B) ist.
  • 49A ist eine graphische Repräsentation, die ein Verhältnis zwischen der Position X in der Linie H-H' (38) des vergleichenden Beispiels und einer Stromdichte jsurface zeigt, wenn t = t1 (46A und 46B) ist
  • 49B ist eine graphische Repräsentation, die ein Verhältnis zwischen der Position X in der Linie H-H' (38) des vergleichenden Beispiels und der Stromdichte jsurface zeigt, wenn t = t2 (46A und 46B) ist.
  • 49C ist eine graphische Repräsentation, die ein Verhältnis zwischen der Position X in der Linie H-H' (38) des vergleichenden Beispiels und der Stromdichte jsurface zeigt, wenn t = t3 (46A und 46B) ist.
  • 49D ist eine graphische Repräsentation, die ein Verhältnis zwischen der Position X in der Linie H-H' (38) des vergleichenden Beispiels und der Stromdichte jsurface zeigt, wenn t = t4 (46A und 46B) ist.
  • 50A ist eine graphische Repräsentation, die ein Verhältnis zwischen der Position X in der Linie H-H' (45) der Ausführungsform und der Stromdichte jsurface zeigt, wenn t = t1 (46A und 46B) ist.
  • 50B ist eine graphische Repräsentation, die ein Verhältnis zwischen der Position X in der Linie H-H' (45) der Ausführungsform und der Stromdichte jsurface zeigt, wenn t = t2 (46A und 46B) ist.
  • 50C ist eine graphische Repräsentation, die ein Verhältnis zwischen der Position X in der Linie H-H' (45) der Ausführungsform und der Stromdichte jsurface zeigt, wenn t = t3 (46A und 46B) ist.
  • 50D ist eine graphische Repräsentation, die ein Verhältnis zwischen der Position X in der Linie H-H' (45) der Ausführungsform und der Stromdichte jsurface zeigt, wenn t = t4 (46A und 46B) ist.
  • 50E ist eine graphische Repräsentation, die ein Verhältnis zwischen der Position X in der Linie H-H' (45) der Ausführungsform und der Stromdichte jsurface zeigt, wenn t = t5 (46A und 46B) ist.
  • 50F ist eine graphische Repräsentation, die ein Verhältnis zwischen der Position X in der Linie H-H' (45) der Ausführungsform und der Stromdichte jsurface zeigt, wenn t = t6 (46A und 46B) ist.
  • 51A ist eine graphische Repräsentation, die ein Verhältnis zwischen der Position X in der Linie H-H' (38) des vergleichenden Beispiels und einer Temperatur Tsurface einer oberen Oberfläche S1 der Vorrichtung zeigt, wenn t = t1 (46A und 46B) ist.
  • 51B ist eine graphische Repräsentation, die ein Verhältnis zwischen der Position X in der Linie H-H' (38) des vergleichenden Beispiels und der Temperatur Tsurface der oberen Oberfläche S1 der Vorrichtung zeigt, wenn t = t2 (46A und 46B) ist.
  • 51C ist eine graphische Repräsentation, die ein Verhältnis zwischen der Position X in der Linie H-H' (38) des vergleichenden Beispiels und der Temperatur Tsurface der oberen Oberfläche S1 der Vorrichtung zeigt, wenn t = t3 (46A und 46B) ist.
  • 51D ist eine graphische Repräsentation, die ein Verhältnis zwischen der Position X in der Linie H-H' (38) des vergleichenden Beispiels und der Temperatur Tsurface der oberen Oberfläche S1 der Vorrichtung zeigt, wenn t = t4 (46A und 46B) ist.
  • 52A ist eine graphische Repräsentation, die ein Verhältnis zwischen der Position X in der Linie H-H' (45) der Ausführungsform und der Temperatur Tsurface einer oberen Oberfläche S1 der Vorrichtung zeigt, wenn t = t1 (46A und 46B) ist.
  • 52B ist eine graphische Repräsentation, die ein Verhältnis zwischen der Position X in der Linie H-H' (45) der Ausführungsform und der Temperatur Tsurface der oberen Oberfläche S1 der Vorrichtung zeigt, wenn t = t2 (46A und 46B) ist.
  • 52C ist eine graphische Repräsentation, die ein Verhältnis zwischen der Position X in der Linie H-H' (45) der Ausführungsform und der Temperatur Tsurface der oberen Oberfläche S1 der Vorrichtung zeigt, wenn t = t3 (46A und 46B) ist.
  • 52D ist eine graphische Repräsentation, die ein Verhältnis zwischen der Position X in der Linie H-H' (45) der Ausführungsform und der Temperatur Tsurface der oberen Oberfläche S1 der Vorrichtung zeigt, wenn t = t4 (46A und 46B) ist.
  • 52E ist eine graphische Repräsentation, die ein Verhältnis zwischen der Position X in der Linie H-H' (45) der Ausführungsform und der Temperatur Tsurface der oberen Oberfläche S1 der Vorrichtung zeigt, wenn t = t5 (46A und 46B) ist.
  • 52F ist eine graphische Repräsentation, die ein Verhältnis zwischen der Position X in der Linie H-H' (45) der Ausführungsform und der Temperatur Tsurface der oberen Oberfläche S1 der Vorrichtung zeigt, wenn t = t6 (46A und 46B) ist.
  • 53 ist eine graphische Repräsentation zum Beschreiben von erholungssicheren Betriebsbereichen in dem vergleichenden Beispiel (durch Dreiecke gekennzeichnet) und der Ausführungsform (durch Kreise gekennzeichnet).
  • Beschreibung der Ausführungsformen
  • Nachfolgend werden Ausführungsformen der vorliegenden Erfindung mit Bezug auf die Zeichnungen beschrieben. Die gleichen oder korrespondierende Teile weisen die gleichen Bezugszeichen in den Zeichnungen auf und ihre Beschreibung wird nicht wiederholt.
  • Erste Ausführungsform
  • (Über den IGBT 900B)
  • Mit Bezug auf 1 weist ein IGBT 900B (Leistungshalbleitervorrichtung) einen aktiven Bereich AR1, einen Übergangsbereich AR2, der um eine Peripherie des aktiven Bereichs AR1 vorgesehen ist, und einen Kantenterminierungsbereich AR3, der um eine Peripherie des Übergangsbereichs AR2 vorgesehen ist, auf. Der aktive Bereich AR1 ist ein Teil, der grundlegende Funktionen der Leistungshalbleitervorrichtung aufweist, und ein Teil der in dieser Ausführungsform grundlegende Funktionen des IGBTs aufweist. Der Kantenterminierungsbereich AR3 ist ein Teil zum Verbessern von Durchbruchsspannungseigenschaften, einer Stabilität und einer Zuverlässigkeit in einem statischen Zustand der Leistungshalbleitervorrichtung und zum Erhalten einer Durchbruchsstärke in einem dynamischen Zustand. Der Übergangsbereich AR2 ist ein Teil, der den aktiven Bereich AR1 und den Kantenterminierungsbereich AR3 miteinander verbindet, und ein besonders wichtiger Teil zum Erhalten der Durchbruchsstärke in einem dynamischen Zustand.
  • Der aktive Bereich AR1 des IGBTs 900B weist Emitter-Elektroden 13a, die ein Emitter-Potential aufweisen, eine Gate-Kontaktstelle 29, die ein Gate-Potential aufweist, und ein Gate-Verdrahtungsteil 28, das sich von der Gate-Kontaktstelle 29 erstreckt, auf.
  • Mit Bezug auf 2 wird eine Struktur (als eine Struktur B bezeichnet) des IGBTs 900B beschrieben. 2 zeigt eine Querschnittsstruktur, aufgenommen entlang einer Linie II-II in 1. Der IGBT 900B weist ein Substrat SB (Halbleitersubstrat), eine Emitter-Elektrode 13a (erste Elektrode), eine Gate-Verbindungselektrode 13b, Elektroden 13c, 13d, eine Kollektor-Elektrode 4 (zweite Elektrode), eine Gate-Elektrode 22, eine Gate-Verdrahtungsschicht 22w, Kondensator-Elektroden 23, 32, eine Grabenisolierungsschicht 10, Zwischenlagenisolierungsschichten 12a, 12b und Passivierungsschichten 14, 15 auf. In dieser Ausführungsform besteht das Substrat SB aus Silizium (Si). Das Substrat SB weist eine obere Oberfläche S1 (erste Oberfläche) und eine untere Oberfläche S2 (zweite Oberfläche gegenüber der ersten Oberfläche) auf. Die obere Oberfläche S1 und die untere Oberfläche S2 sind jede über dem aktiven Bereich AR1, dem Übergangsbereich AR2 und dem Kantenterminierungsbereich AR3 angeordnet. Das Substrat SB weist eine n–-Driftschicht 1 (Driftbereich), eine n-Pufferschicht 2, eine p-Kollektor-Schicht 3 (Kollektor-Bereich), eine n+-Emitter-Schicht 5, eine p+-Schicht 6, eine Basisschicht 8, eine n-Schicht 24 und einen p-Schutzring 9 auf.
  • Die n–-Driftschicht 1 ist über dem aktiven Bereich AR1, dem Übergangsbereich AR2 und dem Kantenterminierungsbereich AR3 vorgesehen. Die n–-Driftschicht 1 weist einen n-Typ (erste Leitfähigkeitsart) auf und weist eine Störstellenkonzentration von zum Beispiel ungefähr 1 × 1012 bis 1 × 1015 cm–3 auf. Eine potentialfreie Zone (FZ), die durch ein FZ-Verfahren auf dem Wafer hergestellt wird, oder ein epitaxischer Wafer, der durch ein Epitaxialverfahren hergestellt wird, können für die n–-Driftschicht 1 vorbereitet werden. In diesem Fall kann ein Teil des Substrats SB außer der n–-Driftschicht 1 durch Ionenimplantierung und eine Tempertechnik ausgebildet werden.
  • Die n-Schicht 24 ist zwischen der n–-Driftschicht 1 und der p-Basisschicht 8 vorgesehen. Die n-Schicht 24 weist den n-Typ auf, weist eine Störstellen-Höchstkonzentration bei einer Konzentration höher als die Störstellenkonzentration in der n–-Driftschicht 1 und bei einer Konzentration niedriger als die p-Basisschicht 8 auf und weist die Störstellen-Höchstkonzentration von zum Beispiel ungefähr 1 × 1015 bis 1 × 1017 cm–3 auf. Eine Tiefenposition, welche die n-Schicht 24 von der der oberen Oberfläche S1 des Substrats SB erreicht, ist tiefer als die p-Basisschicht 8 und weist eine Tiefe von zum Beispiel ungefähr 0,5 bis 1,0 μm tiefer als die p-Basisschicht 8 auf.
  • In dieser Ausführungsform weist die n-Pufferschicht 2 ein Teil auf, das zwischen der n–-Driftschicht 1 und der p-Kollektor-Schicht 3 in dem aktiven Bereich AR1 angeordnet ist, und weist ein Teil auf, das zwischen der n–-Driftschicht 1 und der Kollektor-Elektrode 4 in dem Übergangsbereich AR2 und dem Kantenterminierungsbereich AR3 angeordnet ist. Die n-Pufferschicht 2 weist den n-Typ auf, weist eine Störstellenkonzentration höher als die Störstellenkonzentration in der n–-Driftschicht 1 auf und weist eine Störstellen-Höchstkonzentration von zum Beispiel ungefähr 1 × 1015 bis 1 × 1017 cm–3 auf. Eine Tiefenposition, welche die n-Pufferschicht 2 von der unteren Oberfläche S2 des Substrats SB erreicht, ist zum Beispiel ungefähr 1,5 bis 50 μm.
  • Die n–-Driftschicht 1, die n-Schicht 24 und die Pufferschicht 2, welche vorstehend beschrieben worden sind, bilden insgesamt einen Bereich, der den n-Typ aufweist (erster Bereich). Zusätzlich können eine oder beide von der n-Schicht 24 und der n-Pufferschicht 2 weggelassen werden.
  • Die p-Basisschicht 8 (zweiter Bereich) ist auf dem Bereich (erster Bereich) vorgesehen, der die n–-Driftschicht 1 und die n-Schicht 24 aufweist, und ist in dieser Ausführungsform direkt über der n-Schicht 24 vorgesehen. Eine Tiefenposition, welche die p-Basisschicht 8 von der oberen Oberfläche S1 des Substrats SB erreicht, ist tiefer als die n+-Emitter-Schicht 5 und weniger tief als die n-Schicht 24. Die p-Basisschicht 8 weist einen p-Typ auf (zweite Leitfähigkeitsart, die sich von der ersten Leitfähigkeitsart unterscheidet), und weist eine Störstellen-Höchstkonzentration von zum Beispiel ungefähr 1 × 1016 bis 1 × 1018 cm–3 auf.
  • Die n+-Emitter-Schicht 5 (dritter Bereich) ist auf der p-Basisschicht 8 vorgesehen und auf der oberen Oberfläche S1 angeordnet. Die n+-Emitter-Schicht 5 weist zum Beispiel eine Tiefe von ungefähr 0,2 bis 1,0 μm auf. Die n+-Emitter-Schicht 5 weist den n-Typ auf und weist eine Störstellen-Höchstkonzentration von zum Beispiel ungefähr 1 × 1018 bis 1 × 1021 cm–3 auf.
  • Die p+-Schicht 6 ist auf der Basisschicht 8 vorgesehen und auf der oberen Oberfläche S1 angeordnet. Die p+-Schicht 6 weist eine Oberflächen-Störstellenkonzentration von zum Beispiel ungefähr 1 × 1018 bis 1 × 1021 cm–3 auf. Eine Tiefenposition, welche die p+-Schicht 6 von der oberen Oberfläche S1 des Substrats SB erreicht, ist vorzugsweise gleich oder tiefer als die n+-Emitter-Schicht 5.
  • Die p-Kollektor-Schicht 3 ist nur in dem aktiven Bereich AR1 vorgesehen und bildet einen Teil der unteren Oberfläche S2. Die p-Kollektor-Schicht 3 weist den p-Typ auf und weist eine Oberflächen-Störstellenkonzentration von zum Beispiel ungefähr 1 × 1016 bis 1 × 1020 cm–3 auf. Die p-Kollektor-Schicht 3 weist eine Tiefe von zum Beispiel ungefähr 0,3 bis 1,0 μm von der unteren Oberfläche S2 des Substrats SB auf.
  • Der p-Schutzring 9 ist auf der oberen Oberfläche S1 vorgesehen und weist den p-Typ auf. Der p-Schutzring 9 weist einen p-Wannenbereich 9a und einen p-Kantenbereich 9b auf. Der p-Wannenbereich 9a ist durch die p+-Schicht 6, die auf der oberen Oberfläche S1 in dem aktiven Bereich AR1 vorgesehen ist, mit der Emitter-Elektrode 13a verbunden. Der p-Wannenbereich 9a ist mindestens teilweise in dem Übergangsbereich AR2 enthalten und weist ein Endteil auf der oberen Oberfläche S1 zwischen dem Übergangsbereich AR2 und dem Kantenterminierungsbereich AR3 auf. Der p-Wannenbereich 9a erhöht weiter die Unterbrechungsfähigkeit des IGBTs 900B.
  • Der p-Kantenbereich 9b ist in dem Kantenterminierungsbereich AR3 enthalten und ist weit von dem Übergangsbereich AR2 angeordnet. Zusätzlich zeigt 2 schematisch nur einen p-Kantenbereich 9b, aber eine Mehrzahl von p-Kantenbereichen 9b sind so ausgelegt, dass sie in einem Abstand voneinander gemäß einer aufrechtzuerhaltenden Spannung angeordnet sind.
  • Ein Gate-Graben TG und ein Kondensator-Graben TC sind auf der oberen Oberfläche S1 des Substrats SB in dem aktiven Bereich AR1 vorgesehen. Eine Seitenwand des Gate-Grabens TG liegt jeder von der n–-Driftschicht 1 und der n-Schicht 24 (erster Bereich), der p-Basisschicht 8 und der n+-Emitter-Schicht 5 gegenüber. Eine Seitenwand des Kondensator-Grabens TC liegt in dieser Ausführungsform jeder von der n–-Driftschicht 1, der n-Schicht 24 und der p-Basisschicht 8 gegenüber. Der Kondensator-Graben TC, der auf der äußersten Seite des aktiven Bereichs AR1 angeordnet ist, erreicht die Innenseite des p-Wannenbereichs 9a des p-Schutzrings 9. Die Graben-Isolierungsschicht 10 bedeckt den Gate-Graben TG und den Kondensator-Graben TC des Substrats SB.
  • Die Gate-Elektrode 22 weist ein Teil auf, das den Gate-Graben TG mit der Graben-Isolierungsschicht 10 dazwischen füllt und der p-Basisschicht 8 zwischen der n+-Emitter-Schicht 5 und der n-Schicht 24 (erster Bereich) gegenüberliegt, mit der Graben-Isolierungsschicht 10 zwischen der p-Basisschicht 8 und der Gate-Elektrode 22. Die Kondensator-Elektrode 23 weist ein Teil auf, das den Kondensator-Graben TC mit der Graben-Isolierungsschicht 10 dazwischen füllt. Die Kondensator-Elektrode 23 vorzusehen, verringert eine Sättigungsstromdichte in dem IGBT 900B und unterbindet eine Oszillationserscheinung der Gate-Spannung, wenn eine Last an dem IGBT 900B kurzgeschlossen wird. Zusätzlich können der Kondensator-Graben TC und die Kondensator-Elektrode 23 weggelassen werden.
  • Die Zwischenlagenisolierungsschicht 12a ist auf der oberen Oberfläche S1 des Substrats SB vorgesehen. Die Emitter-Elektrode 13a, die Gate-Verbindungselektrode 13b und die Elektroden 13c, 13d sind auf der Zwischenlagenisolierungsschicht 12a vorgesehen. Die Emitter-Elektrode 13a ist in dem aktiven Bereich AR1 vorgesehen und berührt die obere Oberfläche S1 des Substrats SB. Insbesondere berührt die Emitter-Elektrode 13a sowohl die n+-Emitter-Schicht 5 als auch die p+-Schicht 6 durch eine Kontaktbohrung, die in der Zwischenlagenisolierungsschicht 12a vorgesehen ist. Die Gate-Verbindungselektrode 13b berührt die Gate-Verdrahtungsschicht 22w durch eine Kontaktbohrung. Somit ist die Gate-Verbindungselektrode 13b mit der Gate-Elektrode 22 kurzgeschlossen und weist somit ein Gate-Potential auf. Die Elektrode 13c berührt den p-Wannenbereich 9a durch eine Kontaktbohrung. Die Elektrode 13c kann mit der Emitter-Elektrode 13a kurzgeschlossen sein. Die Elektrode 13d ist eine potentialfreie Elektrode und berührt den p-Kantenbereich 9b durch eine Kontaktbohrung in dem IGBT 900B.
  • Die Zwischenlagenisolierungsschicht 12b ist auf der oberen Oberfläche S1 des Substrats SB vorgesehen. Die Zwischenlagenisolierungsschicht 12b isoliert das Substrat SB und die Gate-Verdrahtungsschicht 22w voneinander. Die Zwischenlagenisolierungsschicht 12b kann ein Teil aufweisen, das zwischen einem Teil der Zwischenlagenisolierungsschicht 12a und dem Substrat SB angeordnet ist.
  • Die Kollektor-Elektrode 4 ist auf der unteren Oberfläche S2 des Substrats SB vorgesehen. Die Kollektor-Elektrode 4 berührt die p-Kollektor-Schicht 3 in dem aktiven Bereich AR1. Die Kollektor-Elektrode 4 kann die n-Pufferschicht 2 (allgemeiner den vorstehend beschriebenen ersten Bereich) in dem Übergangsbereich AR2 und dem Kantenterminierungsbereich AR3 berühren, wie in 2 gezeigt.
  • Eine Kanalstopper-Struktur CS ist bevorzugt in dem Kantenterminierungsbereich AR3 vorgesehen. In dieser Ausführungsform sind ein n-Bereich 34, ein p-Bereich 38 und ein n+-Bereich 35 auf der oberen Oberfläche S1 des Substrats SB in der genannten Reihenfolge ausgebildet. Weiter ist ein Kanalstopper-Graben TS, der diese Bereiche durchdringt und die n–-Driftschicht 1 erreicht, auf der oberen Oberfläche S1 vorgesehen. Eine Kanalstopper-Elektrode 32 ist in dem Kanalstopper-Graben TS mit der Graben-Isolierungsschicht 10 dazwischen vorgesehen. Eine Elektrode 13, die potentialfrei ist, kann auf der Kanalstopper-Elektrode 32 vorgesehen sein. Eine andere Struktur kann anstelle der Kanalstopper-Struktur CS, die vorstehend beschrieben ist, verwendet werden, und eine Struktur, die aus dem n+-Bereich 35 gebildet ist, kann zum Beispiel einfach verwendet werden.
  • Mit Bezug auf 3, wenn eine Proportion einer Fläche der p-Kollektor-Schicht 3 zu der unteren Oberfläche S2 des Substrats SB festgelegt ist, λ zu sein, ist λ vorzugsweise größer als oder gleich 55% und kleiner als oder gleich 70%. Mit anderen Worten wird vorzugsweise 55 ≤ 100 × (Xp × Yp)/(Xn × Yn) ≤ 70 erfüllt. Hierbei repräsentieren Xn und Yn die Chip-Größe des IGBT 900B. Wenn λ < 55% ist, ist eine Löcher-Injektion von der p-Kollektor-Schicht 3 in dem aktiven Bereich AR1 des IGBT nicht ausreichend, und somit steigt eine EIN-Zustand-Spannung (VCE (sat)). Wenn λ > 70% ist, wird die elektrische Feldstärke einer Schwachstelle (Pfeil WS in 2) aufgrund eines lokalen Temperaturanstiegs während eines Abschaltvorgangs des IGBTs, wie nachstehend beschrieben, nicht reduziert, weil eine Ladungsträgerinjektion von der p-Kollektorschicht 3 in einem EIN-Zustand des IGBTs auftritt und für Ladungsträger in dem Bereich des Pfeils WS sorgt, wodurch die Unterbrechungsfähigkeit reduziert wird. Folglich weist ein Wert von λ einen geeigneten Bereich gemäß einer Balance der Leistungsfähigkeit des IGBT auf. Zusätzlich überschreitet ein Verhältnis einer Summe des aktiven Bereichs AR1 und des Übergangsbereichs AR2 zu der unteren Oberfläche S2 vorzugsweise 70% und ist zum Beispiel ungefähr 75%.
  • (Über den IGBT 900A)
  • Mit Bezug auf 4 unterscheidet sich ein IGBT 900A in einem vergleichenden Beispiel von dem IGBT 900B und weist die p-Kollektor-Schicht 3 in einem anderen Bereich zusätzlich zu dem aktiven Bereich AR1 auf. Insbesondere ist die p-Kollektor-Schicht 3 auf der gesamten unteren Oberfläche S2 des Substrats SB vorgesehen. Abgesehen davon ist die Anordnung fast die gleiche wie diejenige des vorstehend beschriebenen IGBTs 900B.
  • In dem IGBT 900A ist es wahrscheinlich, dass wiederholte Abschaltvorgänge einen lokalen Temperaturanstieg an der Grenze zwischen dem aktiven Bereich AR1 und dem Übergangsbereich AR2 auf der oberen Oberfläche S1 des Substrats SB, nämlich dem Pfeil WS (2) verursachen. Dieses Phänomen kann die Unterbrechungsfähigkeit des IGBTs 900A einschränken.
  • (Über Betriebswirkungen des IGBTs 900B)
  • Anders als bei dem IGBT 900A ist in dem in 2 gezeigten IGBT 900B die p-Kollektor-Schicht 3 nicht in dem Kantenterminierungsbereich AR3 und dem Übergangsbereich AR2 vorgesehen. Dies unterbindet einen Temperaturanstieg in dem Pfeil WS in dem Unterbrechungsbetrieb des IGBTs 900B. Der aktive Bereich AR1 weist die gleiche Anordnung auf wie diejenige in dem IGBT 900A und ist somit nicht in einer solchen Weise, dass die EIN-Zustand-Spannung ansteigt, nachteilig betroffen. Entsprechend weist der IGBT 900B sowohl die niedrige EIN-Zustand-Spannung als auch die hohe Unterbrechungsfähigkeit auf.
  • (Über den IGBT 900C)
  • Mit Bezug auf 5 ist ein Kontakt (siehe 4) der Elektrode 13c zu dem p-Wannenbereich 9a in einem IGBT 900C nicht vorgesehen. Der p-Wannenbereich 9a weist eine elektrische Bahn auf, welche die Emitter-Elektrode 13a mit einem Endteil (Pfeil WS in dem Diagramm) des p-Wannenbereichs 9a mit dem p-Typ-Bereich auf der oberen Oberfläche S1 verbindet. Diese elektrische Bahn quert den Übergangsbereich AR2 zwischen dem aktiven Bereich AR1 und dem Kantenterminierungsbereich AR3 und weist einen Widerstandsbereich auf, der eine Breite LEEBR aufweist. Der gesamte Widerstandsbereich ist mit der Zwischenlagenisolierungsschicht 12b bedeckt. Die Breite LEEBR, welche nachfolgend detailliert beschrieben wird, ist so festgelegt, dass sie einen lokalen Temperaturanstieg in einem der Enden des Widerstandsbereichs durch Verteilen des Temperaturanstiegs an beiden Enden während des Unterbrechungsbetriebs des IGBTs unterbindet. Ein lokaler Temperaturanstieg tritt in dem Teil des Pfeils WS in dem IGBT 900A (4) auf, während der Widerstandsbereich in dem IGBT 900C vorgesehen ist, um einen Temperaturanstieg an beide Enden des Widerstandsbereichs zu verteilen. Solch eine Wirkung wird als ein Lastwiderstand bezeichnet, und der Widerstandsbereich wird auch als ein Lastwiderstandsbereich bezeichnet.
  • Die Anordnung ist bis auf die vorstehend beschriebene Anordnung fast die gleiche wie diejenige des vorstehend beschriebenen IGBTs 900B.
  • Während des Betriebs des IGBTs 900C tritt ein lokaler Temperaturanstieg nicht nur an einer Stelle eines Endes (rechtes Ende der Breite LEEBR in dem Diagramm) des Lastwiderstandsbereichs sondern auch an einer Stelle eines anderen Endes (linkes Ende der Breite LEEBR in dem Diagramm) auf, wobei die Stelle des einen Endes mit der Stelle der Grenze zwischen dem Übergangsbereich AR2 und dem Kantenterminierungsbereich AR3 (Pfeil WS in 5) korrespondiert. Dies bewirkt, dass der Temperaturanstieg verteilt wird, und somit kann der lokale Temperaturanstieg in dem Pfeil WS reduziert werden. Hierbei weist der aktive Bereich AR1 die gleiche Anordnung auf wie derjenige in dem IGBT 900A, sodass die EIN-Zustand-Spannung nicht nachteilig beeinflusst wird. Entsprechend weist der IGBT 900C sowohl die niedrige EIN-Zustand-Spannung als auch die hohe Unterbrechungsfähigkeit auf.
  • (Über den IGBT 900D)
  • Mit Bezug auf 6 weist ein IGBT 900D die Eigenschaften von jedem der vorstehend beschriebenen IGBTs 900B, 900C auf. Insbesondere ist die p-Kollektor-Schicht 3 ähnlich dem IGBT 900B nur in dem aktiven Bereich AR1 vorgesehen. Weiter ist der Lastwiderstandsbereich, der die Breite LEEBR aufweist, ähnlich dem IGBT 900C vorgesehen. Abgesehen davon ist die Anordnung fast die gleiche wie diejenige des vorstehend beschriebenen IGBTs 900B oder IGBTs 900C. Der IGBT 900D kann sowohl eine niedrige EIN-Zustand-Spannung als auch eine hohe Unterbrechungsfähigkeit durch den Betrieb von jedem der vorstehend beschriebenen IGBTs 900B und 900C aufweisen.
  • (Verifikation der Wirkungen des IGBTs 900C)
  • 7 ist ein Diagramm einer Schaltung, die für eine Simulation eines Abschaltbetriebs eines IGBTs einer 4500 V-Klasse verwendet wird. 8 zeigt Abschaltwellenformen, die von einem Verwenden der Schaltung in 7 erhalten werden, nämlich Verhältnisse zwischen einer Zeit t und einer Kollektor-Emitter-Spannung VCE. 9 zeigt eine Temperaturverteilung in der X-Koordinate entlang einer Linie D-D' (4 und 5), unmittelbar bevor eine Kollektor-Stromdichte JC abrupt abfällt (an dem Punkt, der in 8 durch einen Pfeil angezeigt wird), sowohl in dem IGBT 900A (unterbrochene Linie) als dem vergleichenden Beispiel als auch in dem IGBT 900C (durchgehende Linie) als der Ausführungsform, in welcher LEEBR = 200 μm ist. 10 zeigt ein Verhältnis zwischen einer Höchsttemperatur Tmax innerhalb der Vorrichtung und LEEBR.
  • Wie aus den Simulationsergebnissen zu sehen ist, kann die Höchsttemperatur Tmax innerhalb der Vorrichtung durch Verteilen der Spannung in dem Lastwiderstandsbereich verringert werden, und wenn LEEBR insbesondere festgelegt ist, größer oder gleich 100 μm zu sein, kann Tmax festgelegt werden, kleiner oder gleich 800 K zu sein. Wie vorstehend beschrieben, ist klar, dass ein Vorsehen des Lastwiderstandsbereichs einen Betriebsausfall aufgrund von Wärmeerzeugung verhindern kann, das heißt, ein Vorsehen des Lastwiderstandsbereichs kann die Unterbrechungsfähigkeit des IGBTs erhöhen.
  • (Verifikation der Wirkungen des IGBTs 900B und des IGBTs 900D)
  • 11 zeigt ein Beispiel von jeder Abschaltwellenform in dem IGBT 900A (unterbrochene Linie) als dem vergleichenden Beispiel und in dem IGBT 900D (durchgehende Linie) als der Ausführungsform. 12A zeigt ein Strompotential und eine Löcherkonzentration in einem EIN-Zustand des vergleichenden Beispiels (tON in 11) aus der Ansicht von 4. 12B zeigt das Strompotential und die Löcherkonzentration bei einem Höchstwert einer Kollektor-Emitter-Spannung VCE während des Abschaltens des vergleichenden Beispiels (tpeak der unterbrochenen Linie in 11) aus der Ansicht von 4. 13A zeigt das Strompotential und die Löcherkonzentration in einem EIN-Zustand der Ausführungsform (tON in 11) aus der Ansicht von 6. 13B zeigt das Strompotential und die Löcherkonzentration bei einem Höchstwert der Kollektor-Emitter-Spannung VCE während des Abschaltens der Ausführungsform (tpeak der durchgehenden Linie in 11) aus der Ansicht von 4. 14A und 14B zeigen jeweils eine Ladungsträgerkonzentration innerhalb der Vorrichtung, wenn t = tON (11) in dem vergleichenden Beispiel und der Ausführungsform. 15A und 15B zeigen jeweils die Ladungsträgerkonzentration innerhalb der Vorrichtung, wenn t = tpeak (11) in dem vergleichenden Beispiel und der Ausführungsform. 16A und 16B zeigen jeweils die Ladungsträgerkonzentration innerhalb der Vorrichtung, wenn t = ttail (11) in dem vergleichenden Beispiel und der Ausführungsform. 17A und 17B zeigen jeweils eine elektrische Feldstärke innerhalb der Vorrichtung, wenn t = tON (11) in dem vergleichenden Beispiel und der Ausführungsform. 18A und 18B zeigen jeweils die elektrische Feldstärke innerhalb der Vorrichtung, wenn t = tpeak (11) in dem vergleichenden Beispiel und der Ausführungsform. 19A und 19B zeigen die elektrische Feldstärke innerhalb der Vorrichtung, wenn t = ttail (11) in dem vergleichenden Beispiel und der Ausführungsform.
  • Wie aus 12A, 12B, 13A, 13B, 14A, 14B, 15A, 15B, 16A, und 16B ersichtlich ist, ist die Ladungsträgerkonzentration des IGBTs 900D (Struktur D) in der Ausführungsform fast die gleiche wie diejenige in dem aktiven Bereich AR1 des IGBTs 900A in dem vergleichenden Beispiel, aber die Ladungsträgerkonzentration in dem Kantenterminierungsbereich AR3 des IGBTs 900D ist geringer als diejenige des IGBTs 900A. Der Grund ist denkbar, dass eine Löcherinjektion von der p-Kollektor-Schicht 3 nicht in dem Übergangsbereich AR2 und in dem Kantenterminierungsbereich AR3 auftritt. Es ist denkbar, dass dieser Betrieb auch ähnlich zu dem in demjenigen IGBT 900B (Struktur B) ist, welcher die gleiche Kollektor-Struktur wie der IGBT 900D aufweist.
  • Weiter beschleunigt, wie in 17A, 17B, 18A, 18B, 19A und 19B gezeigt, der vorstehend genannte Betrieb eine Abnahme des elektrischen Feldes und eine Verarmung in dem Übergangsbereich AR2 und dem Kantenterminierungsbereich AR3 während des Abschaltbetriebs. Insbesondere trägt mit Bezug auf 19A und 19B die Abnahme des elektrischen Feldes an der Grenze zwischen dem Übergangsbereich AR2 und dem Kantenterminierungsbereich AR3 auf der oberen Oberfläche S1 zu einer Verbesserung der Unterbrechungsfähigkeit bei.
  • Mit Bezug auf 20 muss ein Verhältnis λ einer Fläche der p-Kollektor-Schicht 3 zu der unteren Oberfläche S2 des Substrats SB geeignet sein, um eine geeignete Balance zwischen einer hohen Unterbrechungsfähigkeit und einer niedrigen EIN-Zustand-Spannung beizubehalten. In dem Diagramm korrespondiert λ = 100% zu der Kollektor-Struktur des IGBTs 900A in dem vergleichenden Beispiel. Wie aus den gezeigten Ergebnissen zu sehen ist, ist λ vorzugsweise größer als oder gleich 55% und kleiner als oder gleich 70%. Einen Wert von λ von 55% bis 70% festzulegen, kann sowohl eine hohe maximale Abschalt-Unterbrechungsstromdichte JC (break) als auch keinen nachteiligen Effekt einer steigenden EIN-Zustand-Spannung VCE (sat) erzielen.
  • Das Ergebnis, dass λ = 75% in dem Graphen ist, korrespondiert zu der Struktur, in welcher die p-Kollektor-Schicht 3 in dem aktiven Bereich AR1 und dem Übergangsbereich AR2 vorgesehen ist und nicht in dem Kantenterminierungsbereich AR3 vorgesehen ist. Wenn λ auf 75% erhöht wird, ist ein bemerkbarer Abfall der maximalen Abschalt-Unterbrechungsstromdichte JC (break) zu sehen. Dies indiziert, dass kein Vorsehen der p-Kollektor-Schicht 3 in dem Übergangsbereich AR2 wichtig ist, um JC (break) zu erhöhen.
  • 21 zeigt ein Beispiel von Verhältnissen zwischen einer Dosierung von Ionenimplantation zum Bilden der p-Kollektor-Schicht 3 und der maximalen Abschalt-Unterbrechungsstromdichte JC (break) in dem IGBT 900A (unterbrochene Linie) als dem vergleichenden Beispiel und dem IGBT 900D (durchgehende Linie) als der Ausführungsform. 22 zeigt Verhältnisse zwischen einer Leistungsversorgungsspannung VCC und einer Sättigungsstromdichte JC (sat) oder einer maximalen Leistungsdichte Pmax als RBSOAs in dem vergleichenden Beispiel (unterbrochene Linie) und der Ausführungsform (durchgehende Linie). Ein Bereich, der durch jede Linie in 22 umgeben ist, ist ein Bereich, der ein erholungssicherer Betriebsbereich (SOA, bzw. recovery Safe Operating Area) genannt wird. Die Unterbrechungsfähigkeit während des Abschaltens des IGBTs wird durch eine Effizienz der Löcherinjektion von der p-Kollektor-Schicht 3 beeinflusst. Eine Dosierung in der p-Kollektor-Schicht 3 ist ein Parameter zum Steuern der ausgeglichenen Eigenschaften zwischen der EIN-Zustand-Spannung VCE (sat) und einem Abschaltverlust EOFF in dem IGBT. Selbst wenn die Dosierung in der p-Kollektor-Schicht 3 angepasst ist, die ausgeglichenen Eigenschaften zwischen VCE (sat) und EOFF zu steuern, kann die Ausführungsform (durchgehende Linie) eine höhere JC (break) erreichen als die in dem vergleichenden Beispiel (unterbrochene Linie), wie aus 21 zu sehen ist, und ist der hervorragende IGBT, der eine geringe Abhängigkeit der Dosierung in der p-Kollektor-Schicht 3 von JC (break) aufweist. Weiter zeigt 22 die hervorragenden Wirkungen der Ausführungsform, welche die RBSOA erweitert und die Leistungsdichte für die Unterbrechung während des Abschaltens erhöht.
  • Nachfolgende Tabelle 1 liefert eine Zusammenfassung von Verhältnissen zwischen strukturellen Eigenschaften der IGBTs 900A bis 900D (Strukturen A bis D) und der maximalen Abschalt-Unterbrechungsstromdichte JC (break) mit Bezug auf eine bewertete Stromdichte JC (rated). [Tabelle 1]
    Struktur Struktur der hinteren Oberfläche des Übergangsbereichs Lastwiderstand JC (break) bei VCC = 3600 V
    A (vergleichendes Beispiel) (IGBT 900A) p-Kollektor Nein 1,0 JC (rated)
    B (IGBT 900B) n-Puffer Nein 4,0 JC (rated)
    C (IGBT 900C) p-Kollektor Ja 3,0 JC (rated)
    D (IGBT 900D) n-Puffer Ja ≥ 7,0 JC (rated)
  • Wie vorstehend gezeigt, weisen die Strukturen B bis D (IGBTs 900B bis 900D) die höhere JC (break), nämlich die höhere Abschalt-Unterbrechungsfähigkeit, als diejenige in der Struktur A (IGBT 900A) auf. Die Struktur D (IGBT 900D) weist insbesondere die bemerkenswert hohe Fähigkeit auf.
  • 23 zeigt eine Anordnung eines IGBTs 900Z als ein anderes vergleichendes Beispiel. Der IGBT 900Z unterscheidet sich von den vorstehend beschriebenen IGBTs 900A bis 900D und weist eine planare Gate-Elektrode 11 auf. 24 zeigt die ausgeglichenen Eigenschaften zwischen der EIN-Zustand-Spannung VCE (sat) und dem Abschaltverlust EOFF in dem IGBT 900D (durchgehende Linie) als der Ausführungsform und dem IGBT 900A (unterbrochene Linie) und dem IGBT 900Z (strich-punktierte Linie) als den vergleichenden Beispielen. Aus den Ergebnissen wird klar, dass der IGBT 900D die hohe Abschalt-Unterbrechungsfähigkeit aufweist, wie mit Bezug auf 21 und Tabelle 1 beschrieben, und außerdem die hervorragenden ausgeglichenen Eigenschaften zwischen der EIN-Zustand-Spannung VCE (sat) und dem Abschaltverlust EOFF aufweist.
  • (Über den IGBT 900E und den IGBT 900F)
  • Mit Bezug auf 25 ist in einem IGBT 900E als einer Modifikation des IGBTs 900D (6) die n-Pufferschicht 2 nur in dem aktiven Bereich AR1 vorgesehen und nicht in dem Übergangsbereich AR2 und dem Kantenterminierungsbereich AR3 vorgesehen. Das Muster der n-Pufferschicht 2 kann das gleiche sein wie das Muster der p-Kollektor-Schicht 3. Zusätzlich kann eine solche Struktur mit dem IGBT 900B anstelle von dem IGBT 900D kombiniert werden.
  • Mit Bezug auf 26 weist in einem IGBT 900F als einer Modifikation des IGBTs 900B (2) der aktive Bereich AR1 einen Metallhalbleiter-Halbleiter (MIS), strukturelle Teile (ein linkes Teil und ein rechtes Teil in dem Diagramm), in welchen eine strukturelle MIS-Zelle angeordnet ist, und ein strukturelles Teil ohne MIS (zentrales Teil in dem Diagramm), in welchem keine strukturelle MIS-Zelle angeordnet ist, auf. In dem Diagramm ist das zentrale Teil ein Teil AR1g, in welchem das Gate-Verdrahtungsteil 28 und die Gate-Kontaktstelle 29 (1) in dem aktiven Bereich AR1 vorgesehen sind. Die p-Kollektor-Schicht 3 ist nicht in dem Bereich AR1g vorgesehen, und als eine Folge berührt die Pufferschicht 2 die Kollektor-Elektrode 4 auf der unteren Oberfläche S2. Die MIS-Struktur ist typischerweise eine Metalloxid-Halbleiter-(MOS-)Struktur. Eine solche Struktur weist auch die gleichen Wirkungen auf wie diejenigen des IGBTs 900D.
  • Zweite Ausführungsform
  • Mit Bezug auf 27 wird eine Struktur (als eine Struktur G bezeichnet) eines IGBTs 900G in dieser Ausführungsform beschrieben.
  • Ein Substrat SB in der Struktur G weist eine n–-Driftschicht 1, eine n-Pufferschicht 2, eine p-Kollektor-Schicht 3, eine n+-Emitter-Schicht 5, eine p+-Schicht 6, eine p-Basisschicht 8, eine n-Schicht 24, einen p-Wannenbereich 9a, einen p–-Erweiterungsbereich 9j und eine Mehrzahl von p–-Feldbeschränkungsringen 9g auf. Der p-Wannenbereich 9a ist mit einer Zwischenlagenisolierungsschicht 12b in einem Übergangsbereich AR2 bedeckt.
  • Der p–-Erweiterungsbereich 9j erstreckt sich nach außen (zu der rechten Seite in dem Diagramm) von dem p-Wannenbereich 9a auf einer oberen Oberfläche S1 und ist flacher als der p-Wannenbereich 9a. Der p–-Erweiterungsbereich 9j weist einen p-Typ auf und weist eine Störstellenhöchstkonzentration und eine Oberflächen-Störstellenkonzentration auf, die niedriger sind als diejenigen der p-Wanne.
  • Weiter weisen mit Bezug auf 28 die p–-Feldbeschränkungsringe 9g den p-Typ auf. Die p–-Feldbeschränkungsringe 9g sind auf der oberen Oberfläche S1 außerhalb des p–-Erweiterungsbereichs 9j in einem Kantenterminierungsbereich AR3 vorgesehen. Die n–-Driftschicht 1 ist auf der Innenseite von jedem der p–-Feldbeschränkungsringe 9g auf der oberen Oberfläche S1 angeordnet, und jeder der p–-Feldbeschränkungsringe 9g bildet zusammen mit der n–-Driftschicht 1 auf der Innenseite korrespondierende Einheitsstrukturen US1 bis US6 (gemeinsam als USs bezeichnet). Eine Breite Wcellpitch der Einheitsstruktur US ist ein fester Wert. Der p–-Feldbeschränkungsring 9g, der näher an der Außenseite (rechte Seite in dem Diagramm) angeordnet ist, weist eine geringere Proportion einer Breite Wp– zu der Breite Wcellpitch der Einheitsstruktur US auf der oberen Oberfläche S1 auf. Die Einheitsstruktur US, die näher an der Außenseite angeordnet ist, weist eine geringere durchschnittliche Dosierung auf. Hierbei ist die durchschnittliche Dosierung in der Einheitsstruktur US ein numerischer Wert, wobei die Anzahl von Ionen, die zum Bilden des p–-Feldbeschränkungsrings 9g der speziellen Einheitsstruktur US implantiert werden, durch eine Fläche der Einheitsstruktur auf der oberen Oberfläche S1 geteilt wird. Mit anderen Worten ist die durchschnittliche Dosierung in der Einheitsstruktur US eine Dosierung aus einer makroskopischen Sicht, welche die interne Struktur der Einheitsstruktur US ignoriert.
  • In der in 28 dargestellten Struktur weist jede der Einheitsstrukturen USs auf der oberen Oberfläche S1 des Substrats SB die feste Breite Wcellpitch auf. Der p–-Feldbeschränkungsring 9g, der näher an der Außenseite (rechte Seite in dem Diagramm) angeordnet ist, weist das kleinere Wp– auf der oberen Oberfläche S1 auf. Um die Einheitsstrukturen USs zu erhalten, kann eine Ionenimplantierungsmaske, die eine Mehrzahl von Öffnungen in einem festen Abstand aufweist, in einem Ionenimplantierungsschritt des Ausbildens der Feldbeschränkungsringe 9g verwendet werden, wobei zum Beispiel die Öffnung, die näher an der Außenseite angeordnet ist, eine geringere Breite aufweist. Der Feldbeschränkungsring 9g, der die geringere Breite aufweist, weist schließlich, wenn er der Ionenimplantierung ausgesetzt wird, nach einem Aktivierungstempern, nämlich nach einer Diffusion, eine geringere Tiefe auf. 28 sieht so aus, als seien die p–-Feldbeschränkungsringe 9g einzeln, aber ungefähr 1/3 bis 1/2 der Mehrzahl von p–-Feldbeschränkungsringen 9g, die ursprünglich als Störstellenbereich gebildet wurden, sind aufgrund des Aktivierungstemperns mit dem p–-Erweiterungsbereich 9j verbunden.
  • Die Breite Wp– wird vorzugsweise mit jeder Einheitsstruktur US in Richtung der Außenseite um einen festen Wert reduziert. In diesem Fall ändert sich eine durchschnittliche Dosierung in der Einheitsstruktur US linear für jede Einheitsstruktur US in Richtung der Außenseite unter der Bedingung, dass die Breite Wcellpitch fest ist. Aus einer makroskopischen Sicht, welche die interne Struktur der Einheitsstruktur US ignoriert, soll eine Pseudo-p–-Wanne 9p so vorgesehen sein, dass eine Störstellenkonzentration davon mit einem festen Konzentrationsgradienten in einer Richtung des Pfeils in dem Diagramm abnimmt, wie in 29 gezeigt. In dieser Anordnung auf der oberen Oberfläche S1 weist der p–-Erweiterungsbereich 9j (27) die fast feste Störstellenkonzentration auf, während die Pseudo-p–-Wanne 9p, die außerhalb des p–-Erweiterungsbereichs 9j angeordnet ist, die linear in Richtung der Außenseite abnehmende Störstellenkonzentration aufweist.
  • Bis auf die vorstehend beschriebene Anordnung ist die Anordnung fast die gleiche wie die Anordnung des IGBTs 900D in der vorstehend beschriebenen ersten Ausführungsform, sodass die gleichen oder korrespondierende Komponenten die gleichen Bezugszeichen aufweisen und ihre Beschreibung nicht wiederholt wird.
  • In dieser Ausführungsform sind die Einheitsstrukturen US aus den p–-Feldbeschränkungsringen 9g ausgebildet, die in dem Kantenterminierungsbereich AR3 vorgesehen sind, und die Einheitsstruktur US, die näher an der Außenseite angeordnet ist, weist die niedrigere durchschnittliche Dosierung auf. Diese Anordnung kann die elektrische Feldstärke in dem Übergangsbereich AR2 ausreichend unterbinden, selbst wenn der Kantenterminierungsbereich AR3 kleiner ist als der Kantenterminierungsbereich AR3, in welchem die durchschnittliche Dosierung nicht, wie vorstehend beschrieben, gesteuert wird. Somit kann ein Temperaturanstieg an der Grenze zwischen dem aktiven Bereich AR1 und dem Übergangsbereich AR2 unterbunden werden, ohne die Fläche des aktiven Bereichs AR1 außerordentlich zu verkleinern. Mit anderen Worten kann sowohl eine niedrige EIN-Zustand-Spannung als auch eine hohe Unterbrechungsfähigkeit erhalten werden. Insbesondere kann in einem Fall, in welchem jede der Einheitsstrukturen USs die feste Breite Wcellpitch aufweist, sowohl die niedrige EIN-Zustand-Spannung als auch die hohe Unterbrechungsfähigkeit mit höherer Zuverlässigkeit erhalten werden
  • Als Nächstes werden nachfolgend die Verifikationsergebnisse der vorstehend beschriebenen Betriebswirkungen beschrieben.
  • 30A zeigt die Simulationsergebnisse jeder Abschaltwellenform der Kollektor-Emitter-Spannung VCE und der Kollektor-Stromdichte JC in dem IGBT 900A (4) als dem vergleichenden Beispiel (unterbrochene Linie) und in dem IGBT 900G (27) als der Ausführungsform (durchgehende Linie). 30B ist eine graphische Repräsentation, die Simulationsergebnisse von Höchsttemperaturen innerhalb der Vorrichtungen in dem vergleichenden Beispiel (unterbrochene Linie) und der Ausführungsform (durchgehende Linie) zeigt. ”×” in 30A und 30B repräsentiert den Ausfall der Vorrichtung. Die Simulationsergebnisse des internen Zustands der Vorrichtung an dem Punkt, der durch einen Pfeil in 30A gekennzeichnet ist, sind detaillierter in 31A und 31B gezeigt. 31A zeigt Temperaturen innerhalb der Vorrichtungen in dem vergleichenden Beispiel und der Ausführungsform. 31B zeigt Stoßionisierungsraten innerhalb der Vorrichtungen in dem vergleichenden Beispiel und der Ausführungsform. In 31A und 31B korrespondiert der Teil der unterbrochenen Linie, der durch einen Pfeil gekennzeichnet ist, zu dem Übergangsbereich AR2. Wie aus den Simulationsergebnissen zu sehen ist, ist ein lokaler Temperaturanstieg in dem Übergangsbereich AR2 in der Ausführungsform geringer als derjenige in dem vergleichenden Beispiel. Somit weist die Ausführungsform denkbar den geringeren Temperaturanstieg innerhalb der Vorrichtung während des Abschaltbetriebs des IGBTs und die höhere Unterbrechungsfähigkeit auf.
  • 32A zeigt Verhältnisse zwischen einer Position X und einer elektrischen Feldstärke Eedge auf der oberen Oberfläche des Substrats sowohl in einem dynamischen Zustand (durchgehende Linie) als auch einem statischen Zustand (unterbrochene Linie) des IGBTs 900A (4) als des vergleichenden Beispiels. 32B zeigt Verhältnisse zwischen der Position X und der elektrischen Feldstärke Eedge auf der oberen Oberfläche des Substrats sowohl in einem dynamischen Zustand (durchgehende Linie) als auch einem statischen Zustand (unterbrochene Linie) des IGBTs 900G (27) als der Ausführungsform. Hierbei ist die Bedingung für den statischen Zustand, dass eine Kollektor-Emitter-Spannung VCES = 3600 V ist, eine Gate-Spannung VG = 0 V ist und eine Temperatur T = 423 K ist. Für den dynamischen Zustand wird der Zustand verwendet, der durch den Pfeil in 30A angezeigt wird. Wie aus den Ergebnissen zu sehen ist, ist die elektrische Feldstärke Eedge um die Grenze zwischen dem Übergangsbereich AR2 und dem Kantenterminierungsbereich AR3 nicht nur in dem statischen Zustand sondern auch in dem dynamischen Zustand des IGBTs 900G geringer als diejenige in dem IGBT 900A. Auf diese Weise wird die elektrische Feldstärke in dem IGBT 900G niedriger gehalten als diejenige in dem IGBT 900A, und somit wird die Stoßionisierung unterbunden (31B), was den lokalen Temperaturanstieg denkbar unterbindet (31A).
  • Wie vorstehend beschrieben, kann diese Ausführungsform die Abschalt-Unterbrechungsfähigkeit erhöhen. Weiter kann der aktive Bereich AR1 die gleiche Anordnung aufweisen wie diejenige in dem IGBT 900A (4) in dem vergleichenden Beispiel, sodass die anderen Eigenschaften nicht besonders nachteilig beeinflusst werden. Somit kann diese Ausführungsform auch die ähnlichen Eigenschaften zu denen des vorstehend beschriebenen IGBTs 900D (6) erhalten.
  • Weiter kann diese Ausführungsform die Breite des Kantenterminierungsbereichs AR3 reduzieren. Gemäß Abschätzungen durch die Simulation kann die Abmessung der Breite um ungefähr 40 bis 50% reduziert werden. Dies wird nachfolgend beschrieben.
  • 33 zeigt Verhältnisse zwischen einer Position Xedge entlang einer Linie F-F' und einer elektrischen Feldstärke E in dem IGBT 900A (4) als dem vergleichenden Beispiel (unterbrochene Linie) und in dem IGBT 900G (27) als der Ausführungsform (durchgehende Linie) unter den Bedingungen, dass eine Kollektor-Emitter-Spannung VCES = 4500 V ist und eine Temperatur T = 298 K ist. Wie aus den Ergebnissen zu sehen ist, hält, wenn das vergleichende Beispiel und die Ausführungsform die gleiche Kollektor-Emitter-Spannung VCES beibehalten, die Ausführungsform die elektrische Feldstärke E niedriger (siehe den Pfeil nach unten in dem Diagramm) als das vergleichende Beispiel, während sie das Maß, das für die Position Xedge notwendig ist, gering hält (siehe den Linkspfeil in dem Diagramm).
  • 34 ist eine graphische Repräsentation, die Verhältnisse zwischen einer Unterbrechungsspannungsklasse Vclass und einer notwendigen Breite Wedge des Kantenterminierungsbereichs AR3 in dem vergleichenden Beispiel (unterbrochene Linie) und in der Ausführungsform (durchgehende Linie) zeigt. Die notwendige Breite Wedge des Kantenterminierungsbereichs AR3 kann in der Ausführungsform um 40 bis 50% weiter reduziert werden als in dem vergleichenden Beispiel, unabhängig von der Unterbrechungsspannungsklasse Vclass. Mit anderen Worten ermöglicht die Vorrichtungsanordnung aus 27 in dieser Ausführungsform Chip-Größen-Verkleinerungseffekte des Reduzierens von Xn und Yn, welches die Chip-Größe der in 3 gezeigten Halbleitervorrichtung ist, ohne die Größe des aktiven Bereichs AR1 zu verändern, der in der Halbleitervorrichtung belegt wird. Insbesondere kann diese Ausführungsform die Anzahl von Halbleitervorrichtungen (die theoretische Anzahl von Chips) pro Wafer, in welchem die Halbleitervorrichtungen ausgebildet werden, erhöhen und kann die Kosten des Chips reduzieren.
  • Als Nächstes wird nachfolgend eine Modifikation beschrieben. Mit Bezug auf 35 weist ein IGBT 900H eine potentialfreie Elektrode 13e auf jedem der p–-Feldbeschränkungsringe 9g mit den Zwischenlagenisolierungsschichten 12a, 12b dazwischen auf. Jede der potentialfreien Elektroden 13e ist innerhalb des p–-Feldbeschränkungsrings 9g angeordnet, der direkt unter der potentialfreien Elektrode 13e in einer Breitenrichtung (seitliche Richtung in 35) mit den Zwischenlagenisolierungsschichten 12a, 12b dazwischen angeordnet ist. Mit Bezug auf 36A erstreckt sich in einem IGBT 900I eine Gate-Verbindungselektrode 13b (siehe 27) zu dem p–-Erweiterungsbereich 9j mit den Zwischenlagenisolierungsschichten 12a, 12b, welche den p–-Erweiterungsbereich 9j bedecken, zwischen der Gate-Verbindungselektrode 13b und dem p–-Erweiterungsbereich 9j. Es sollte beachtet werden, dass die Gate-Verbindungselektrode 13b so ausgebildet ist, dass sie auf der Innenseite des p–-Erweiterungsbereichs 9j angeordnet ist, und die potentialfreien Elektroden 13e so ausgebildet sind, dass sie, wie vorstehend beschrieben, innerhalb der p–-Feldbeschränkungsringe 9g in der Breitenrichtung (seitliche Richtung in dem Diagramm) angeordnet sind. Mit Bezug auf 36B weist ein IGBT 900J die Struktur des IGBTs 900I (36A) auf, von dem die potentialfreien Elektroden 13e weggelassen sind. Diese Strukturen können die höhere Ausfallspannung und die höhere Unterbrechungsfähigkeit erreichen, während eine Verteilung der elektrischen Feldstärke in dem Kantenterminierungsbereich AR3, die durch den IGBT 900G in 32B und 33 gekennzeichnet wird, nicht mit der Zeit variiert und in einem Bereich von Betriebstemperaturen stabilisiert ist, welche die Leistungsfähigkeit des IGBTs garantieren, selbst wenn elektrischer Stress ausgeübt wird.
  • Dritte Ausführungsform
  • Diese Ausführungsform liefert Beschreibungen einer Diode, welche die gleiche Anordnung wie der Lastwiderstandsbereich (5: der Teil mit der Breite LEEBR in dem p-Wannenbereich 9a in dem IGBT 900C) aufweist, der in der ersten Ausführungsform beschrieben ist. Zusätzlich wird ein Teil der Beschreibungen der gleichen Anordnung wie in dem IGBT 900C nicht wiederholt.
  • Mit Bezug auf 37 weist eine Diode 800A (Leistungshalbleitervorrichtung) in dieser Ausführungsform einen aktiven Bereich AR1, einen Übergangsbereich AR2, der um eine Peripherie des aktiven Bereichs AR1 vorgesehen ist, und einen Kantenterminierungsbereich AR3, der um eine Peripherie des Übergangsbereichs AR2 vorgesehen ist, auf, ähnlich dem in 11 gezeigten IGBT. Der aktive Bereich AR1 ist ein Teil, der die grundlegenden Funktionen der Diode in dieser Ausführungsform aufweist.
  • Die Diode 800A weist ein Substrat SB (Halbleitersubstrat), eine Anoden-Elektrode 13 (erste Elektrode), eine Kathoden-Elektrode 4D (zweite Elektrode) und eine Zwischenlagenisolierungsschicht 12 auf. Das Substrat SB weist eine n–-Driftschicht 1 (Driftbereich), eine n-Pufferschicht 2, eine Anoden-Schicht 8D, einen p-Schutzring 9, eine p-Schicht 26, eine n+-Schicht 27 und einen n+-Bereich 35 auf. Die Anoden-Elektrode 13 ist in dem aktiven Bereich AR1 vorgesehen und berührt die Anoden-Schicht 8D auf einer oberen Oberfläche S1 des Substrats SB. Die Anoden-Schicht 8D ist auf der n–-Driftschicht 1 vorgesehen. Die Kathoden-Elektrode 4D berührt eine Halbleiterschicht, die aus der p-Schicht 26 und der n+-Schicht 27 auf einer unteren Oberfläche S2 des Substrats gebildet ist. Die n+-Schicht 27 ist nur in dem aktiven Bereich AR1 vorgesehen. Die n-Pufferschicht 2 ist zwischen der Halbleiterschicht und der n–-Driftschicht 1 vorgesehen. Die Zwischenlagenisolierungsschicht 12 weist Öffnungen in dem aktiven Bereich AR1 auf.
  • Die Anoden-Schicht 8D weist eine Tiefe von zum Beispiel ungefähr 0,5 bis 10 μm auf. Die Anoden-Schicht 8D weist einen p-Typ auf und weist eine Störstellenhöchstkonzentration von zum Beispiel ungefähr 1 × 1016 bis 1 × 1020 cm–3 auf. Der p-Schutzring 9 weist eine Tiefe von zum Beispiel ungefähr 5 bis 10 μm auf. Der p-Schutzring 9 weist eine Störstellenhöchstkonzentration von zum Beispiel ungefähr 1 × 1016 bis 1 × 1020 cm–3 auf. Der n+-Bereich 35 weist eine Tiefe von zum Beispiel ungefähr 0,2 bis 1 μm auf. Der n+-Bereich 35 weist einen n-Typ auf und weist eine Störstellenhöchstkonzentration von zum Beispiel ungefähr 1 × 1018 bis 1 × 1021 cm–3 auf. Die p-Schicht 26 weist eine Tiefe von zum Beispiel ungefähr 0,3 bis 5 μm auf. Die p-Schicht 26 weist eine Oberflächen-Störstellenkonzentration von zum Beispiel ungefähr 1 × 1016 bis 1 × 1020 cm–3 auf. Die n+-Schicht 27 weist eine Tiefe von zum Beispiel ungefähr 0,3 bis 5 μm auf. Die n+-Schicht 27 weist eine Oberflächen-Störstellenkonzentration von zum Beispiel ungefähr 1 × 1018 bis 1 × 1020 cm–3 auf.
  • Ein p-Wannenbereich 9a in der Diode 800A bildet eine elektrische Bahn, welche die Anoden-Elektrode 13 mit einem Endteil (rechtes Ende in dem Diagramm) des p-Wannenbereichs 9a mit dem p-Typ-Bereich auf der oberen Oberfläche S1 verbindet. Diese elektrische Bahn quert den Übergangsbereich AR2 zwischen dem aktiven Bereich AR1 und dem Kantenterminierungsbereich AR3 und weist einen Widerstandsbereich auf, der eine Breite LABR aufweist. Der gesamte Widerstandsbereich ist mit der Zwischenlagenisolierungsschicht 12 bedeckt. Der p-Wannenbereich 9a weist eine Breite Wp0 auf. Das äußere Umfangsende der n+-Schicht 27 und die Grenze zwischen dem Übergangsbereich AR2 und dem Kantenterminierungsbereich AR3 sind durch einen Abstand getrennt, der eine Breite WGR dazwischen aufweist.
  • Die Breiten LABR, Wp0, und WGR sind wichtige Parameter in der Gestaltung der Diode 800A. Die Breite LABR ist festgelegt, um eine Lastwiderstandswirkung des Verteilens eines Temperaturanstiegs an beiden Enden eines Widerstandsbereichs während eines Erholungsvorgangs der Diode zu erhalten, um einen lokalen Temperaturanstieg in einem der Enden zu unterbinden. Insbesondere wird ein Temperaturanstieg aufgrund einer lokalen Stromkonzentration an einem in 37 gezeigten Pfeil WS verteilt, um dadurch einen lokalen Temperaturanstieg zu unterbinden. In dieser Hinsicht ist die Breite LABR insbesondere größer oder gleich 100 μm.
  • Der vorstehend beschriebene Lastwiderstandsbereich ist in einer Diode 800Z (38) in einem vergleichenden Beispiel nicht vorgesehen. 38 zeigt schematisch einen p-Kantenbereich 9b, aber es gibt eine Mehrzahl von p-Kantenbereichen 9b, ähnlich zu 37. In der Diode 800Z ist es wahrscheinlich, dass ein lokaler Temperaturanstieg an der Grenze zwischen dem aktiven Bereich AR1 und dem Übergangsbereich AR2, nämlich einem Pfeil WS, auf der oberen Oberfläche S1 des Substrats SB während eines Erholungsvorgangs auftritt. Dieses Phänomen schränkt die Unterbrechungsfähigkeit der Diode 800Z ein.
  • Im Gegensatz dazu unterbindet diese Ausführungsform einen lokalen Temperaturanstieg aufgrund einer Stromkonzentration an der Grenze zwischen dem Übergangsbereich AR2 und dem Kantenterminierungsbereich AR3 durch Verteilen des Stroms in dem Lastwiderstandsbereich korrespondierend zu der Position der Grenze zwischen dem Übergangsbereich AR2 und dem Kantenterminierungsbereich AR3 während des Erholungsbetriebs der Diode, wie nachfolgend mit Bezug auf 40 beschrieben. Hierbei kann der aktive Bereich AR1 die gleiche Anordnung aufweisen wie derjenige in der konventionellen Diode, sodass ein nachteiliger Effekt wie ein Anstieg einer EIN-Zustand-Spannung nicht zu bemerken ist. Wie vorstehend beschrieben, weist die Diode 800A ähnlich wie der IGBT 900C sowohl die niedrige EIN-Zustand-Spannung als auch die hohe Unterbrechungsfähigkeit auf.
  • Als Nächstes werden nachfolgend die Verifikationsergebnisse der vorstehend beschriebenen Betriebswirkungen beschrieben.
  • 39 zeigt Wellenformen einer Spannung VAK und einer Stromdichte JA während eines Erholungsbetriebs und eine Höchsttemperatur T innerhalb der Vorrichtung sowohl in der Diode 800A als der Ausführungsform (durchgehende Linie) als auch in der Diode 800Z als dem vergleichenden Beispiel (unterbrochene Linie). 40A zeigt ein Verhältnis zwischen einer Position X entlang einer Linie G-G' (37 und 38) und der Stromdichte JA zu einer Zeit td (39) sowohl in der Ausführungsform (durchgehende Linie) als auch dem vergleichenden Beispiel (unterbrochene Linie), und 40B zeigt ein Verhältnis zwischen einer Position X und einer Temperatur T. In dem vergleichenden Beispiel (unterbrochene Linie), in welchem der Lastwiderstandsbereich nicht vorgesehen ist, tritt eine Konzentration der Stromsichte JA an dem Endteil des Übergangsbereichs AR2 auf, das sich um die Grenze zwischen dem Übergangsbereich AR2 und dem Kantenterminierungsbereichs AR3 befindet, und ein lokaler Anstieg der Temperatur T tritt auf. Als eine Folge ist die Diode 800Z, wie in 39 gezeigt, nicht in der Lage, den Unterbrechungsbetrieb abzuschließen, was zu einem Ausfall führt. Im Gegensatz dazu wird in der Diode 800A die Stromdichte JA in dem Übergangsbereich AR2 verteilt, ohne stark konzentriert zu sein, und es existiert keine Stelle, die auf 800 K oder mehr erhitzt wird, ein Richtwert einer Temperatur, bei welcher ein Ausfall der Diode wahrscheinlich auftritt. Der Lastwiderstandsbereich verteilt den Strom, sodass die Diode 800A den Unterbrechungsbetrieb ohne Ausfall ausführt. Somit verbessert sich die Unterbrechungsfähigkeit der Diode in der Ausführungsform.
  • 41, 42A und 42B zeigen Verhältnisse zwischen den Breiten LABR, Wp0 (37) der Diode 800A und einer Temperatur oder einer Stromdichte innerhalb der Vorrichtung zu der Zeit td (39). Wie aus den Ergebnissen zu sehen ist, muss LABR < Wp0 festgelegt werden, um eine Konzentration der Stromdichte und einen lokalen Temperaturanstieg zu unterbinden, um die Unterbrechungsfähigkeit der Diode zu verbessern.
  • 43 zeigt Verhältnisse zwischen einer Proportion γ einer Fläche Sabr des Lastwiderstandsbereichs zu einer Fläche Sactive cell (nämlich der Fläche der Anoden-Elektrode 13) des aktiven Bereichs AR1 (37) und einer maximalen Unterbrechungsstromdichte JA (break) oder einer maximalen Temperatur Tmax innerhalb der Vorrichtung während eines Erholungsbetriebs. In dem Beispiel aus 37 ist die Fläche Sabr im Wesentlichen die gleiche wie die Fläche des Übergangsbereichs AR2, wie in 44 gezeigt. JA (break) ist ein experimentelles Ergebnis in der tatsächlichen Vorrichtung und Tmax ist ein Simulationsergebnis. Wenn γ durch die Simulation so festgelegt ist, dass Tmax festgelegt ist, kleiner oder gleich 800 K (in einem Sicherheitsbereich SZ in dem Diagramm) zu sein, kann die tatsächliche Vorrichtung mit der hohen JA (break) erhalten werden. Insbesondere ist klar, dass die hohe JA (break) erhalten werden kann, wenn γ größer oder gleich 2% und kleiner oder gleich 40% ist.
  • Mit Bezug auf 37 ist die Breite WGR vorzugsweise festgelegt, größer zu sein als die Breite Wp0. Um das Thema der Parameter zusammenzufassen, müssen die nachfolgenden Verhältnisse erfüllt sein, um die Unterbrechungsfähigkeit der Diode 800A zu erhöhen.
    LABR < Wp0
    2% ≤ γ ≤ 40%
    WGR > Wp0
  • Vierte Ausführungsform
  • Diese Ausführungsform liefert Beschreibungen einer Diode, welche die gleiche Anordnung aufweist wie die Einheitsstruktur US in dem IGBT 900G (28), die in der zweiten Ausführungsform beschrieben ist. Zusätzlich wird ein Teil der Beschreibungen der gleichen Anordnung wie in dem IGBT 900G oder der vorstehend beschriebenen Diode 800A (37) nicht wiederholt.
  • Mit Bezug auf 45A weist eine Diode 800B in dieser Ausführungsform eine Zwischenlagenisolierungsschicht 12a und eine Zwischenlagenisolierungsschicht 12b auf einer oberen Oberfläche S1 eines Substrats SB in einem Übergangsbereich AR2 und einem Kantenterminierungsbereich AR3 auf. Das Substrat SB weist eine Anoden-Schicht 8D (Störstellenschicht) auf, die auf der oberen Oberfläche S1 vorgesehen ist und einen p-Typ aufweist. Das Substrat SB weist einen p–-Erweiterungsbereich 9j und eine Mehrzahl von p–-Feldbeschränkungsringen 9g auf der oberen Oberfläche S1 in dem Kantenterminierungsbereich AR3 auf. Ähnlich der dritten Ausführungsform ist eine n–-Driftschicht 1 auf der Innenseite von jedem der p–-Feldbeschränkungsringe 9g auf der oberen Oberfläche S1 angeordnet, und jeder der p–-Feldbeschränkungsringe 9g bildet zusammen mit der n–-Driftschicht 1 auf der Innenseite die Einheitsstruktur US (28). 45B bis 45D zeigen jeweils Dioden 800C bis 800E, welche Modifikationen sind. Die Diode 800C (45B) weist ähnlich dem IGBT 900H (35) potentialfreie Elektroden 13e auf. In der Diode 800D (45C) erstreckt sich eine Anoden-Elektrode 13 mit den Zwischenlagenisolierungsschichten 12a, 12b dazwischen zu dem p–-Erweiterungsbereich 9j, ähnlich der Gate-Verbindungselektrode 13b in dem IGBT 900I (36A). Die Diode 800E (45D) weist die Struktur der Diode 800D (45C) auf, von welcher die potentialfreien Elektroden 13e weggelassen sind.
  • 46A zeigt Wellenformen einer Spannung VAK und einer Stromdichte JA während eines Erholungsbetriebs sowohl in der Diode 800B als der Ausführungsform (durchgehende Linie) als auch der Diode 800Z als dem vergleichenden Beispiel (unterbrochene Linie), und 46B zeigt Höchsttemperaturen T innerhalb der Vorrichtungen während des Erholungsbetriebs. In dem vergleichenden Beispiel treten, wenn t = 5.5 μs ist, ein abrupter Abfall von VAK und ein abrupter Temperaturanstieg auf T > 800 K auf. Mit anderen Worten tritt ein Ausfall der Diode mitten in dem Erholungsbetrieb auf. Im Gegensatz dazu wird in dieser Ausführungsform die Unterbrechung ohne den Ausfall abgeschlossen.
  • 47A bis 47D zeigen jeweils ein Verhältnis zwischen einer Position X in einer Linie H-H' (38) des vergleichenden Beispiels und einer elektrischen Oberflächenfeldstärke Esurface, wenn t = t1 bis t4 ist (46A und 46B). 48A bis 48F zeigen jeweils ein Verhältnis zwischen einer Position X in einer Linie H-H' (45A) der Ausführungsform und der elektrischen Oberflächenfeldstärke Esurface, wenn t = t1 bis t6 ist (46A und 46B). 49A bis 49D zeigen jeweils ein Verhältnis zwischen der Position X in der Linie H-H' des vergleichenden Beispiels und einer Stromdichte jsurface, wenn t = t1 bis t4 ist. 50A bis 50F zeigen jeweils ein Verhältnis zwischen der Position X in der Linie H-H' der Ausführungsform und der Stromdichte jsurface, wenn t = t1 bis t6 ist. 51A bis 51D zeigen jeweils ein Verhältnis zwischen der Position X in der Linie H-H' des vergleichenden Beispiels und einer Temperatur Tsurface der oberen Oberfläche S1 der Vorrichtung, wenn t = t1 bis t4 ist. 52A bis 52F zeigen jeweils ein Verhältnis zwischen der Position X in der Linie H-H' der Ausführungsform und der Temperatur Tsurface der oberen Oberfläche S1 der Vorrichtung, wenn t = t1 bis t6 ist.
  • Wie aus den Ergebnissen zu sehen ist, ist die elektrische Feldstärke in dem Übergangsbereich AR2 und in dem Kantenterminierungsbereich AR3, insbesondere in dem Übergangsbereich AR2, während des Erholungsbetriebs in der Ausführungsform geringer als diejenige in dem vergleichenden Beispiel, und der Temperaturanstieg in dem Übergangsbereich AR2 wird unterbunden. Somit weist die Diode 800B denkbar die hohe Unterbrechungsfähigkeit ähnlich dem IGBT 900G auf. Als ein Ergebnis kann die Wirkung eines Erweiterns der SOA erhalten werden.
  • 53 ist eine graphische Repräsentation zum Beschreiben von Erholungs-SOAs in dem vergleichenden Beispiel (durch Dreiecke gekennzeichnet) und der Ausführungsform (durch Kreise gekennzeichnet). Hierbei repräsentiert (dj/dt)max einen Maximalwert einer Zeitableitung einer Stromdichte, die während der Unterbrechung zulässig ist, und Pmax repräsentiert eine maximale Leistungsdichte. Der Wert von dj/dt ist eine Flanke einer Wellenform einer Stromdichte in einem Bereich, der zum Beispiel in 46A gezeigt ist, und der größere Wert ermöglicht, dass die Diode den Erholungsbetrieb bei höherer Geschwindigkeit ausführt (das heißt, die Unterbrechungsfähigkeit während des Erholungsbetriebs der Diode ist höher). Aus den Ergebnissen wird klar, dass die Erholungs-SOA sich verbessert, da diese Ausführungsform, welche den Wert von dj/dt etwa dreimal so groß aufweist wie derjenige in dem vergleichenden Beispiel, den Erholungsbetrieb bei höherer Geschwindigkeit ermöglicht und die Unterbrechung der Leistungsdichte 50-mal so groß ermöglicht, wie diejenige in dem vergleichenden Beispiel.
  • Die Leistungshalbleitervorrichtung in jeder der Ausführungsformen ist besonders geeignet für die hohe Durchbruchspannungsklasse von ungefähr 3300 bis 6500 V, aber der Wert der Durchbruchspannung der Leistungshalbleitervorrichtung ist nicht besonders eingeschränkt und kann zum Beispiel größer oder ungefähr gleich 600 V sein. Weiter ist das Material für das Halbleitersubstrat nicht auf Silizium beschränkt und kann ein Material mit breiter Bandlücke sein, wie zum Beispiel Siliziumkarbid (SiC) und Galliumnitrid (GaN). Die erste Leitfähigkeitsart und die zweite Leitfähigkeitsart des Halbleitersubstrats kann jeweils der n-Typ und der p-Typ sein und umgekehrt.
  • Zusätzlich kann gemäß der vorliegenden Erfindung jede Ausführungsform innerhalb des Gültigkeitsumfangs der Erfindung geeignet variiert oder weggelassen werden. Obwohl die Erfindung detailliert gezeigt und beschrieben worden ist, ist die vorstehende Beschreibung die Veranschaulichung in allen Aspekten und die vorliegende Erfindung ist nicht gedacht, darauf beschränkt zu sein. Es wird daher verstanden, dass zahlreiche Modifikationen und Variationen entwickelt werden können, ohne den Gültigkeitsumfang der Erfindung zu verlassen.
  • Bezugszeichenliste
    • 1 n–-Driftschicht (Driftbereich); 2 n-Pufferschicht (Pufferschicht); 3 p-Kollektor-Schicht (Kollektor-Bereich); 4 Kollektor-Elektrode (zweite Elektrode); 4D Kathoden-Elektrode (zweite Elektrode); 5 n+-Emitter-Schicht; 6 p+-Schicht; 8 p-Basisschicht; 8D Anoden-Schicht (Störstellenschicht); 9 p-Schutzring; 9a p-Wannenbereich; 9b p-Kantenbereich; 9g p–-Feldbeschränkungsring; 9j p–-Erweiterungsbereich; 10 Grabenisolierungsschicht; 11 Gate-Elektrode; 12, 12a, 12b Zwischenlagenisolierungsschicht; 13 Anoden-Elektrode (erste Elektrode); 13a Emitter-Elektrode (erste Elektrode); 13b Gate-Verbindungselektrode; 13c, 13d Elektrode; 13e potentialfreie Elektrode; 14, 15 Passivierungsschicht; 22 Gate-Elektrode; 22w Gate-Verdrahtungsschicht; 23 Kondensator-Elektrode; 24 n-Schicht; 26 p-Schicht; 27 n+-Schicht; 28 Gate-Verdrahtungsteil; 29 Gate-Kontaktstelle; 32 Kanalstopper-Elektrode; 34 n-Bereich; 35 n+-Bereich; 38 p-Bereich; 800A, 800B Diode; 900A bis 900I IGBT; AR1 aktiver Bereich; AR2 Übergangsbereich; AR3 Kantenterminierungsbereich; CS Kanalstopperstruktur; S1 obere Oberfläche (erste Oberfläche); S2 untere Oberfläche (zweite Oberfläche); SB Substrat (Halbleitersubstrat); TC Kondensatorgraben; TG Gate-Graben; TS Kanalstoppergraben; US, US1 bis US6 Einheitsstruktur.

Claims (12)

  1. Leistungshalbleitervorrichtung (800B bis 800E, 900G bis 900J), die einen aktiven Bereich (AR1), einen Übergangsbereich (AR2), der um eine Peripherie des aktiven Bereichs vorgesehen ist, und einen Kantenterminierungsbereich (AR3), der um eine Peripherie des Übergangsbereichs vorgesehen ist, aufweist, wobei die Leistungshalbleitervorrichtung aufweist: ein Halbleitersubstrat (SB), das eine erste Oberfläche (S1) und eine zweite Oberfläche (S2) gegenüber der ersten Oberfläche aufweist, wobei die erste Oberfläche und die zweite Oberfläche jede über dem aktiven Bereich, dem Übergangsbereich und dem Kantenterminierungsbereich angeordnet sind, wobei das Halbleitersubstrat aufweist einen Driftbereich (1), der über dem aktiven Bereich, dem Übergangsbereich und dem Kantenterminierungsbereich vorgesehen ist und eine erste Leitfähigkeitsart aufweist, einen Wannenbereich (9a), der auf der ersten Oberfläche vorgesehen ist, mindestens teilweise in dem Übergangsbereich enthalten ist, ein Endteil auf der ersten Oberfläche zwischen dem Übergangsbereich und dem Kantenterminierungsbereich aufweist und eine zweite Leitfähigkeitsart aufweist, die sich von der ersten Leitfähigkeitsart unterscheidet, einen Erweiterungsbereich (9j), der sich von dem Wannenbereich auf der ersten Oberfläche nach außen erstreckt, flacher ist als der Wellenbereich und die zweite Leitfähigkeitsart aufweist, und eine Mehrzahl von Feldbeschränkungsringen (9g), die auf der ersten Oberfläche außerhalb des Erweiterungsbereichs in dem Kantenterminierungsbereich vorgesehen sind und die zweite Leitfähigkeitsart aufweisen, wobei der Driftbereich auf der Innenseite von jedem der Feldbeschränkungsringe auf der ersten Oberfläche angeordnet ist, wobei jeder der Feldbeschränkungsringe zusammen mit dem auf der Innenseite angeordneten Driftbereich mindestens eine Einheitsstruktur (U1 bis U6) bildet, wobei der näher an der Außenseite angeordnete Feldbeschränkungsring eine geringere Proportion einer Breite zu einer Breite der Einheitsstruktur auf der ersten Oberfläche aufweist, wobei die Einheitsstruktur näher an der Außenseite eine geringere durchschnittliche Dosierung aufweist; eine erste Elektrode (13a), die in dem aktiven Bereich vorgesehen ist und die erste Oberfläche des Halbleitersubstrats berührt; und eine zweite Elektrode (4), welche die zweite Oberfläche des Halbleitersubstrats berührt.
  2. Leistungshalbleitervorrichtung gemäß Anspruch 1, wobei jede der Einheitsstrukturen auf der ersten Oberfläche des Halbleitersubstrats eine feste Breite (Wcellpitch) aufweist.
  3. Leistungshalbleitervorrichtung gemäß Anspruch 1, wobei das Halbleitersubstrat einen Kollektor-Bereich (3) aufweist, der nur in dem aktiven Bereich vorgesehen ist, einen Teil der zweiten Oberfläche bildet und die zweite Leitfähigkeitsart aufweist, wobei die zweite Oberfläche in dem Kantenterminierungsbereich nur die erste Leitfähigkeitsart aufweist
  4. Leistungshalbleitervorrichtung gemäß Anspruch 1, wobei der Kollektor-Bereich eine Fläche aufweist, die mehr oder gleich 55% und weniger oder gleich 70% der zweiten Oberfläche des Halbleitersubstrats ausmacht.
  5. Leistungshalbleitervorrichtung gemäß Anspruch 1, wobei die erste Oberfläche des Halbleitersubstrats eine elektrische Bahn darauf ausgebildet aufweist, wobei die elektrische Bahn die erste Elektrode mit dem Endteil des Wannenbereichs mit einem Bereich der zweiten Leitfähigkeitsart verbindet, die elektrische Bahn einen Lastwiderstandsbereich aufweist, der aus dem Wannenbereich gebildet ist und eine Breite L aufweist, und die Breite L so festgelegt ist, dass sie einen lokalen Temperaturanstieg an beiden Enden des Lastwierstandsbereichs während eines Unterbrechungsbetriebs der Leistungshalbleitervorrichtung verursacht.
  6. Leistungshalbleitervorrichtung gemäß Anspruch 5, wobei die Breite L größer oder gleich 100 μm ist.
  7. Leistungshalbleitervorrichtung gemäß Anspruch 5, wobei die erste Oberfläche des Halbleitersubstrats in dem aktiven Bereich eine Fläche Sact aufweist, der Lastwiderstandsbereich auf der ersten Oberfläche des Halbleitersubstrats in dem Übergangsbereich eine Fläche Sabr aufweist, und die Fläche Sabr größer oder gleich 2% und kleiner oder gleich 40% der Fläche Sact ist.
  8. Leistungshalbleitervorrichtung (800C, 900H) gemäß Anspruch 1, weiter aufweisend eine potentialfreie Elektrode (13e), die auf jedem der Feldbeschränkungsringe vorgesehen ist.
  9. Leistungshalbleitervorrichtung (900J) gemäß Anspruch 1, weiter aufweisend: eine Zwischenlagenisolierungsschicht (12a, 12b), die den Erweiterungsbereich bedeckt; eine Gate-Elektrode (22); und eine Gate-Verbindungselektrode (13b), die mit der Zwischenlagenisolierungsschicht dazwischen auf dem Erweiterungsbereich vorgesehen ist und mit der Gate-Elektrode kurzgeschlossen ist.
  10. Leistungshalbleitervorrichtung (900I) gemäß Anspruch 1, weiter aufweisend: eine potentialfreie Elektrode (13e), die auf jedem der Feldbeschränkungsringe vorgesehen ist; eine Zwischenlagenisolierungsschicht (12a, 12b), die den Erweiterungsbereich bedeckt; eine Gate-Elektrode (22); und eine Gate-Verbindungselektrode (13b), die mit der Zwischenlagenisolierungsschicht dazwischen auf dem Erweiterungsbereich vorgesehen ist und mit der Gate-Elektrode kurzgeschlossen ist.
  11. Leistungshalbleitervorrichtung (800E) gemäß Anspruch 1, wobei das Halbleitersubstrat eine Störstellenschicht (8D) aufweist, die auf der ersten Oberfläche vorgesehen ist und die zweite Leitfähigkeitsart aufweist, wobei die Leistungshalbleitervorrichtung weiter aufweist eine Zwischenlagenisolierungsschicht (12a, 12b), die den Erweiterungsbereich bedeckt, eine erste Elektrode (13), die einen Bereich, der die Störstellenschicht in dem aktiven Bereich berührt, und einen Bereich, der auf dem Erweiterungsbereich angeordnet ist, aufweist, mit der Zwischenlagenisolierungsschicht zwischen dem Erweiterungsbereich und der ersten Elektrode, und eine zweite Elektrode (4), welche auf der zweiten Oberfläche des Halbleitersubstrats vorgesehen ist
  12. Leistungshalbleitervorrichtung (800D) gemäß Anspruch 1, wobei das Halbleitersubstrat eine Störstellenschicht (8D) aufweist, die auf der ersten Oberfläche vorgesehen ist und die zweite Leitfähigkeitsart aufweist, wobei die Leistungshalbleitervorrichtung weiter aufweist eine potentialfreie Elektrode (13e), die auf jedem der Feldbeschränkungsringe vorgesehen ist, eine Zwischenlagenisolierungsschicht (12a, 12b), die den Erweiterungsbereich bedeckt, eine erste Elektrode (13), die einen Bereich, der die Störstellenschicht in dem aktiven Bereich berührt, und einen Bereich, der auf dem Erweiterungsbereich angeordnet ist, aufweist, mit der Zwischenlagenisolierungsschicht zwischen dem Erweiterungsbereich und der ersten Elektrode, und eine zweite Elektrode (4), welche auf der zweiten Oberfläche des Halbleitersubstrats vorgesehen ist.
DE112014006296.0T 2014-01-29 2014-01-29 Leistungshalbleitervorrichtung Pending DE112014006296T5 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2014/051910 WO2015114748A1 (ja) 2014-01-29 2014-01-29 電力用半導体装置

Publications (1)

Publication Number Publication Date
DE112014006296T5 true DE112014006296T5 (de) 2017-03-16

Family

ID=53756367

Family Applications (1)

Application Number Title Priority Date Filing Date
DE112014006296.0T Pending DE112014006296T5 (de) 2014-01-29 2014-01-29 Leistungshalbleitervorrichtung

Country Status (6)

Country Link
US (1) US9941269B2 (de)
JP (1) JP6150908B2 (de)
KR (1) KR101917486B1 (de)
CN (1) CN105940495B (de)
DE (1) DE112014006296T5 (de)
WO (1) WO2015114748A1 (de)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105789331B (zh) * 2014-12-25 2019-09-17 无锡华润上华科技有限公司 半导体整流器件及其制作方法
CN108431962B (zh) * 2015-12-28 2021-05-18 三菱电机株式会社 半导体装置、半导体装置的制造方法
JP6784148B2 (ja) * 2016-11-10 2020-11-11 三菱電機株式会社 半導体装置、絶縁ゲート型バイポーラトランジスタ、絶縁ゲート型バイポーラトランジスタの製造方法
US9985125B1 (en) * 2016-11-25 2018-05-29 Panasonic Intellectual Property Management Co., Ltd. Silicon carbide semiconductor device
JP6960602B2 (ja) * 2016-11-25 2021-11-05 パナソニックＩｐマネジメント株式会社 炭化珪素半導体装置
JP6844228B2 (ja) * 2016-12-02 2021-03-17 富士電機株式会社 半導体装置および半導体装置の製造方法
JP6820738B2 (ja) 2016-12-27 2021-01-27 三菱電機株式会社 半導体装置、電力変換装置および半導体装置の製造方法
JP6854654B2 (ja) * 2017-01-26 2021-04-07 ローム株式会社 半導体装置
CN109979935A (zh) * 2017-12-28 2019-07-05 富士电机株式会社 半导体装置及半导体装置的制造方法
JP7143085B2 (ja) * 2018-01-31 2022-09-28 三菱電機株式会社 半導体装置、電力変換装置及び半導体装置の製造方法
JP7052476B2 (ja) * 2018-03-27 2022-04-12 三菱電機株式会社 半導体装置
JP6987015B2 (ja) * 2018-04-26 2021-12-22 三菱電機株式会社 半導体装置
JP6964566B2 (ja) 2018-08-17 2021-11-10 三菱電機株式会社 半導体装置およびその製造方法
JP7070303B2 (ja) * 2018-10-04 2022-05-18 三菱電機株式会社 半導体装置
CN112470291A (zh) * 2019-02-07 2021-03-09 富士电机株式会社 半导体装置以及半导体模块
JP7355526B2 (ja) * 2019-05-28 2023-10-03 ローム株式会社 半導体装置
JP7442932B2 (ja) * 2020-03-09 2024-03-05 三菱電機株式会社 半導体装置
JP7246423B2 (ja) 2021-03-16 2023-03-27 ローム株式会社 半導体装置
JP2023101242A (ja) * 2022-01-07 2023-07-20 株式会社東芝 半導体装置

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08167714A (ja) 1994-12-14 1996-06-25 Sanyo Electric Co Ltd 縦型ｍｏｓ半導体装置
JP3444081B2 (ja) * 1996-02-28 2003-09-08 株式会社日立製作所 ダイオード及び電力変換装置
US6002159A (en) 1996-07-16 1999-12-14 Abb Research Ltd. SiC semiconductor device comprising a pn junction with a voltage absorbing edge
US6870201B1 (en) 1997-11-03 2005-03-22 Infineon Technologies Ag High voltage resistant edge structure for semiconductor components
JP4017258B2 (ja) * 1998-07-29 2007-12-05 三菱電機株式会社 半導体装置
JP2006073740A (ja) * 2004-09-01 2006-03-16 Toshiba Corp 半導体装置及びその製造方法
JP5011748B2 (ja) * 2006-02-24 2012-08-29 株式会社デンソー 半導体装置
JP2010050147A (ja) * 2008-08-19 2010-03-04 Panasonic Corp 半導体装置
JP2010135526A (ja) * 2008-12-04 2010-06-17 Toyota Central R&D Labs Inc 半導体装置
US8507352B2 (en) * 2008-12-10 2013-08-13 Denso Corporation Method of manufacturing semiconductor device including insulated gate bipolar transistor and diode
JP5525940B2 (ja) * 2009-07-21 2014-06-18 ローム株式会社 半導体装置および半導体装置の製造方法
JP5515922B2 (ja) * 2010-03-24 2014-06-11 富士電機株式会社 半導体装置
JP5925991B2 (ja) * 2010-05-26 2016-05-25 三菱電機株式会社 半導体装置
CN103155152B (zh) * 2011-03-28 2015-07-01 丰田自动车株式会社 纵型半导体装置
JP5621703B2 (ja) 2011-04-26 2014-11-12 三菱電機株式会社 半導体装置
JP5708803B2 (ja) 2011-07-05 2015-04-30 三菱電機株式会社 半導体装置
JP5677222B2 (ja) 2011-07-25 2015-02-25 三菱電機株式会社 炭化珪素半導体装置
JP5742668B2 (ja) 2011-10-31 2015-07-01 三菱電機株式会社 炭化珪素半導体装置
JP5783893B2 (ja) 2011-12-16 2015-09-24 三菱電機株式会社 半導体装置
JP5640969B2 (ja) 2011-12-26 2014-12-17 三菱電機株式会社 半導体素子
JP2013168549A (ja) 2012-02-16 2013-08-29 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP5701447B2 (ja) 2012-03-05 2015-04-15 三菱電機株式会社 半導体装置
DE112012007207B4 (de) * 2012-12-06 2023-11-09 Mitsubishi Electric Corporation Halbleitervorrichtung

Also Published As

Publication number Publication date
JP6150908B2 (ja) 2017-06-21
KR20160103118A (ko) 2016-08-31
US20160260703A1 (en) 2016-09-08
JPWO2015114748A1 (ja) 2017-03-23
KR101917486B1 (ko) 2018-11-09
US9941269B2 (en) 2018-04-10
CN105940495A (zh) 2016-09-14
WO2015114748A1 (ja) 2015-08-06
CN105940495B (zh) 2019-11-08

Similar Documents

Publication Publication Date Title
DE112014006289B4 (de) Leistungshalbleitervorrichtung
DE112014006296T5 (de) Leistungshalbleitervorrichtung
DE112016003510B4 (de) HALBLEITERVORRlCHTUNG UND VERFAHREN ZUR HERSTELLUNG EINER HALBLEITERVORRICHTUNG
DE112014000679B4 (de) Isolierschichtsiliciumcarbidhalbleiterbauteil und Verfahren zu dessen Herstellung
DE112012004043B4 (de) Halbleitereinrichtung
DE102008000660B4 (de) Siliziumkarbid-Halbleitervorrichtung
DE102010040842B4 (de) Halbleitervorrichtung und Verfahren zum Herstellen derselben
DE102012219645B4 (de) Halbleitervorrichtungen und Verfahren zu ihrer Herstellung
DE112013000677B4 (de) Halbleitervorrichtung
DE112014006762B4 (de) Siliciumcarbid-Halbleiteranordnung
DE102016118499B4 (de) Halbleiterbauelemente und Verfahren zum Bilden eines Halbleiterbauelements
DE102007029121B3 (de) Verfahren zur Herstellung eines Halbleiterbauelements, sowie Halbleiterbauelement
DE102015224428B4 (de) Halbleitervorrichtung
DE102018203693A1 (de) Halbleitervorrichtung
DE112019003790T5 (de) Superjunction-siliziumkarbid-halbleitervorrichtung und verfahren zum herstellen einer superjunction-siliziumkarbid-halbleitervorrichtung
DE19954351A1 (de) Halbleiterbauelement und Verfahren zu seiner Herstellung
DE112016007257B4 (de) Siliziumcarbid-Halbleitervorrichtung
DE102011077841A1 (de) Leistungshalbleitervorrichtung
DE102016219094B4 (de) Halbleiterbauelement und Verfahren zur Herstellung eines Halbleiterbauelements
DE102010039258A1 (de) Transistorbauelement mit reduziertem Kurzschlussstrom
DE102017201147A1 (de) Halbleitervorrichtung
DE112014007266T5 (de) Halbleitervorrichtung
DE112017003667B4 (de) Halbleitereinheit und Verfahren zur Herstellung einer Halbleitereinheit
DE112013004146T5 (de) Halbleitervorrichtung
EP0748520B1 (de) Mis-struktur auf siliciumcarbid-basis mit hoher latch-up-festigkeit

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R082 Change of representative

Representative=s name: HOEFER & PARTNER PATENTANWAELTE MBB, DE

R084 Declaration of willingness to licence
R016 Response to examination communication