JPH08167714A - 縦型ｍｏｓ半導体装置 - Google Patents
縦型ｍｏｓ半導体装置Info
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
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Abstract
(57)【要約】
【目的】 パターンの微細化によるオン抵抗の低減を維
持しつつ、且つ更に高耐圧化することのできる縦型ＭＯ
Ｓ半導体装置を提供する。 【構成】 一導電型のドレイン領域２に規則的に配列さ
れた反対導電型のボディ領域６と、ボディ領域６内に配
置された一導電型のソース領域５と、ソース領域５とド
レイン領域２間にチャネルを形成するゲート電極８とを
備えた縦型ＭＯＳ半導体装置において、チップの周辺部
に規則的に配列されたボディ領域６を取り囲むガードリ
ング拡散領域３Ａ，３Ｂ，３Ｃ，３Ｄを３本以上備え、
３本以上のガードリング拡散領域３Ａ，３Ｂ，３Ｃ，３
Ｄはセル側の１本目より２本目が深く拡散されて形成さ
れ、セル側の２本目より３本目以降が浅く拡散されて形
成された。
持しつつ、且つ更に高耐圧化することのできる縦型ＭＯ
Ｓ半導体装置を提供する。 【構成】 一導電型のドレイン領域２に規則的に配列さ
れた反対導電型のボディ領域６と、ボディ領域６内に配
置された一導電型のソース領域５と、ソース領域５とド
レイン領域２間にチャネルを形成するゲート電極８とを
備えた縦型ＭＯＳ半導体装置において、チップの周辺部
に規則的に配列されたボディ領域６を取り囲むガードリ
ング拡散領域３Ａ，３Ｂ，３Ｃ，３Ｄを３本以上備え、
３本以上のガードリング拡散領域３Ａ，３Ｂ，３Ｃ，３
Ｄはセル側の１本目より２本目が深く拡散されて形成さ
れ、セル側の２本目より３本目以降が浅く拡散されて形
成された。
Description
【０００１】
【産業上の利用分野】本発明は、縦型ＭＯＳ半導体装置
に係り、特に、パワーＭＯＳＦＥＴ、または絶縁ゲート
バイポーラトランジスタ（ＩＧＢＴ）等で１５００Ｖ以
上の高耐圧高出力の縦型ＭＯＳ半導体装置に関する。
に係り、特に、パワーＭＯＳＦＥＴ、または絶縁ゲート
バイポーラトランジスタ（ＩＧＢＴ）等で１５００Ｖ以
上の高耐圧高出力の縦型ＭＯＳ半導体装置に関する。
【０００２】
【従来の技術】図３は、従来の一般的な高耐圧パワーＭ
ＯＳＦＥＴの断面図である。Ｎ+ 型のシリコン半導体基
板１にはＮ- 型のエピタキシャル層２を有している。ド
レイン領域となるＮ- 型のエピタキシャル層２には、多
数の規則的に配列されたＰ型のボディ領域６を備えてお
り、Ｐ型のボディ領域６内にはＮ+ 型のソース領域５が
形成され、個々のセルを構成している。相隣接するボデ
ィ領域６，６間の上部には、薄いゲート絶縁膜を介して
多結晶シリコンからなるゲート電極８が配置されてい
る。そして、アルミ膜からなるソース電極９は、ソース
領域５及びボディ領域６を短絡した状態で接続してい
る。
ＯＳＦＥＴの断面図である。Ｎ+ 型のシリコン半導体基
板１にはＮ- 型のエピタキシャル層２を有している。ド
レイン領域となるＮ- 型のエピタキシャル層２には、多
数の規則的に配列されたＰ型のボディ領域６を備えてお
り、Ｐ型のボディ領域６内にはＮ+ 型のソース領域５が
形成され、個々のセルを構成している。相隣接するボデ
ィ領域６，６間の上部には、薄いゲート絶縁膜を介して
多結晶シリコンからなるゲート電極８が配置されてい
る。そして、アルミ膜からなるソース電極９は、ソース
領域５及びボディ領域６を短絡した状態で接続してい
る。
【０００３】半導体基板１裏面のドレイン電極に正電圧
を与え、ソース電極９を接地した状態でゲート電極８に
閾値以上の一定電圧が印加されると、Ｎ+ 型のソース領
域５とドレイン領域２間のボディ領域６表面（チャネル
領域４表面）に反転層が生じ、多数キャリアのチャネル
が形成され、ＭＯＳＦＥＴはオン状態となる。
を与え、ソース電極９を接地した状態でゲート電極８に
閾値以上の一定電圧が印加されると、Ｎ+ 型のソース領
域５とドレイン領域２間のボディ領域６表面（チャネル
領域４表面）に反転層が生じ、多数キャリアのチャネル
が形成され、ＭＯＳＦＥＴはオン状態となる。
【０００４】Ｎ- 型エピタキシャル層２には、規則的に
配列された多数のボディ領域６を取り囲むようにＰ+ 型
のガードリング拡散領域３がチップ周辺部に形成されて
いる。更にチップの表面端部には、Ｎ+ 型のチャネルス
トップ領域１０が設けられ、例えばアルミ膜からなるシ
ールド電極１１がチャネルストップ領域１０にオーミッ
ク接触している。かかる構成においてガードリング領域
３は、逆バイアス時の空乏層を均等に広がらせて高耐圧
を得るためのものである。ドレイン領域となるＮ- 型エ
ピタキシャル層２上には厚い酸化膜７が設けられてい
る。酸化膜７では界面の不安定さを押さえ、空乏層の均
一な広がりを実現するようにリン処理等が施され、ドレ
イン・ボディ間の耐圧の劣化及びリーク電流の増大を防
止している。
配列された多数のボディ領域６を取り囲むようにＰ+ 型
のガードリング拡散領域３がチップ周辺部に形成されて
いる。更にチップの表面端部には、Ｎ+ 型のチャネルス
トップ領域１０が設けられ、例えばアルミ膜からなるシ
ールド電極１１がチャネルストップ領域１０にオーミッ
ク接触している。かかる構成においてガードリング領域
３は、逆バイアス時の空乏層を均等に広がらせて高耐圧
を得るためのものである。ドレイン領域となるＮ- 型エ
ピタキシャル層２上には厚い酸化膜７が設けられてい
る。酸化膜７では界面の不安定さを押さえ、空乏層の均
一な広がりを実現するようにリン処理等が施され、ドレ
イン・ボディ間の耐圧の劣化及びリーク電流の増大を防
止している。
【０００５】
【発明が解決しようとする課題】係る従来の縦型ＭＯＳ
半導体装置においては、耐圧が１５００Ｖ以上の高耐圧
デバイスの場合には、３本以上のガードリング拡散領域
を備えている。これらのガードリング拡散領域３とボデ
ィ領域６の深い部分とは同一の拡散工程で形成され、通
常同じ拡散深さの拡散領域となっている。このため、高
耐圧化のためにガードリング拡散領域３の拡散深さを深
くすると、セル内のボディ領域６の深い部分も深く拡散
される。このため高耐圧化はできるものの、各ボディ領
域６，６間は一定距離だけ離隔する必要があり、このた
めセルサイズが大型化し、オン抵抗も増大する。一方
で、ガードリング領域３及びボディ領域６の拡散深さを
ともに浅くすれば、パターンの微細化が可能でオン抵抗
も低減するが、それに伴い耐圧も低下する。
半導体装置においては、耐圧が１５００Ｖ以上の高耐圧
デバイスの場合には、３本以上のガードリング拡散領域
を備えている。これらのガードリング拡散領域３とボデ
ィ領域６の深い部分とは同一の拡散工程で形成され、通
常同じ拡散深さの拡散領域となっている。このため、高
耐圧化のためにガードリング拡散領域３の拡散深さを深
くすると、セル内のボディ領域６の深い部分も深く拡散
される。このため高耐圧化はできるものの、各ボディ領
域６，６間は一定距離だけ離隔する必要があり、このた
めセルサイズが大型化し、オン抵抗も増大する。一方
で、ガードリング領域３及びボディ領域６の拡散深さを
ともに浅くすれば、パターンの微細化が可能でオン抵抗
も低減するが、それに伴い耐圧も低下する。
【０００６】本発明は上述の事情に鑑みて為されたもの
で、パターンの微細化によるオン抵抗の低減を維持しつ
つ、且つ更に高耐圧化することのできる縦型ＭＯＳ半導
体装置を提供することを目的とする。
で、パターンの微細化によるオン抵抗の低減を維持しつ
つ、且つ更に高耐圧化することのできる縦型ＭＯＳ半導
体装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明の縦型ＭＯＳ半導
体装置は、一導電型のドレイン領域に規則的に配列され
た反対導電型のボディ領域と、該ボディ領域内に配置さ
れた一導電型のソース領域と、該ソース領域と前記ドレ
イン領域間にチャネルを形成するゲート電極とを備えた
縦型ＭＯＳ半導体装置において、チップの周辺部に前記
規則的に配列されたボディ領域を取り囲むガードリング
拡散領域を３本以上備え、前記３本以上のガードリング
拡散領域はセル側の１本目より２本目が深く拡散されて
形成され、セル側の２本目より３本目以降が浅く拡散さ
れて形成されたことを特徴とする。
体装置は、一導電型のドレイン領域に規則的に配列され
た反対導電型のボディ領域と、該ボディ領域内に配置さ
れた一導電型のソース領域と、該ソース領域と前記ドレ
イン領域間にチャネルを形成するゲート電極とを備えた
縦型ＭＯＳ半導体装置において、チップの周辺部に前記
規則的に配列されたボディ領域を取り囲むガードリング
拡散領域を３本以上備え、前記３本以上のガードリング
拡散領域はセル側の１本目より２本目が深く拡散されて
形成され、セル側の２本目より３本目以降が浅く拡散さ
れて形成されたことを特徴とする。
【０００８】又、前記縦型ＭＯＳ半導体装置は、４本の
ガードリング拡散領域を備え、セル側より１本目のガー
ドリング拡散領域は深いボディ領域と同じ深さで、セル
側より２本目のガードリング拡散領域はボディ領域の拡
散とは別の拡散により更に深く形成し、セル側より３本
目のガードリング拡散領域は深いボディ領域と同じ深さ
で、セル側より４本目のガードリング拡散領域はチャネ
ル部分のボディ領域と同じ深さで形成されたことを特徴
とする。
ガードリング拡散領域を備え、セル側より１本目のガー
ドリング拡散領域は深いボディ領域と同じ深さで、セル
側より２本目のガードリング拡散領域はボディ領域の拡
散とは別の拡散により更に深く形成し、セル側より３本
目のガードリング拡散領域は深いボディ領域と同じ深さ
で、セル側より４本目のガードリング拡散領域はチャネ
ル部分のボディ領域と同じ深さで形成されたことを特徴
とする。
【０００９】
【作用】チップの外周に配置された３本以上のガードリ
ング拡散領域を、セル側から１本目より２本目を深くし
て、３本目以降を又、浅くすることにより、なだらかな
下方に向って凸状に空乏層を広がらせることができる。
これにより、空乏層をより深く均一に広がらせることが
でき、一層の高耐圧を実現できる。そして、比較的浅い
ボディ領域によりセルサイズの微細化と、低オン抵抗を
維持できる。
ング拡散領域を、セル側から１本目より２本目を深くし
て、３本目以降を又、浅くすることにより、なだらかな
下方に向って凸状に空乏層を広がらせることができる。
これにより、空乏層をより深く均一に広がらせることが
でき、一層の高耐圧を実現できる。そして、比較的浅い
ボディ領域によりセルサイズの微細化と、低オン抵抗を
維持できる。
【００１０】セル側より１本目と３本目のガードリング
拡散領域は深いボディ領域の拡散により、４本目のガー
ドリング拡散領域はチャネル部分のボディ領域の拡散に
より形成でき、最も深い２本目のガードリング拡散領域
のみ、独立したマスクにより拡散を行えばよい。このた
め、一枚のマスクと一回の拡散工程の追加のみで、上述
した下方に向って凸状に空乏層を広げ、一層の高耐圧を
達成した縦型ＭＯＳ半導体装置を製造できる。
拡散領域は深いボディ領域の拡散により、４本目のガー
ドリング拡散領域はチャネル部分のボディ領域の拡散に
より形成でき、最も深い２本目のガードリング拡散領域
のみ、独立したマスクにより拡散を行えばよい。このた
め、一枚のマスクと一回の拡散工程の追加のみで、上述
した下方に向って凸状に空乏層を広げ、一層の高耐圧を
達成した縦型ＭＯＳ半導体装置を製造できる。
【００１１】
【実施例】以下、本発明の一実施例について図１乃至図
２を参照しながら説明する。
２を参照しながら説明する。
【００１２】図１は、本発明の一実施例のパワーＭＯＳ
ＦＥＴの断面図である。本実施例においては、セル側よ
り１本目のガードリング拡散領域３Ａは深いボディ領域
６と同程度の深さに、２本目のガードリング拡散領域３
Ｂは更に深く、３本目のガードリング拡散領域３Ｃは深
いボディ領域６と同程度の深さに、４本目のガードリン
グ拡散領域はボディ領域６のチャネル部分４の深さと同
程度の深さとなっている。ボディ領域６の深い部分の拡
散深さと、ボディ領域６のチャネル部分４の拡散深さ
と、Ｎ+ 型ソース領域５の拡散深さとは従来のものと変
らない。又、ゲート電極８等の配置も従来の技術に述べ
た構造と同じであり、相隣接するボディ領域６，６間の
距離も同じである。
ＦＥＴの断面図である。本実施例においては、セル側よ
り１本目のガードリング拡散領域３Ａは深いボディ領域
６と同程度の深さに、２本目のガードリング拡散領域３
Ｂは更に深く、３本目のガードリング拡散領域３Ｃは深
いボディ領域６と同程度の深さに、４本目のガードリン
グ拡散領域はボディ領域６のチャネル部分４の深さと同
程度の深さとなっている。ボディ領域６の深い部分の拡
散深さと、ボディ領域６のチャネル部分４の拡散深さ
と、Ｎ+ 型ソース領域５の拡散深さとは従来のものと変
らない。又、ゲート電極８等の配置も従来の技術に述べ
た構造と同じであり、相隣接するボディ領域６，６間の
距離も同じである。
【００１３】本実施例では、セル側より２本目のＰ+ 型
ガードリング拡散領域３Ｂの拡散深さを１５〜３０μｍ
程度とし、Ｐ+ 型のボディ領域６の深い部分の拡散深さ
を５〜１０μｍ程度とし、ボディ領域６のチャネル部分
４の拡散深さを３μｍ程度としている。かかる構造によ
り、パターンの微細化及びオン抵抗を従来の値に維持し
たまま、耐圧を大きく向上させることができる。
ガードリング拡散領域３Ｂの拡散深さを１５〜３０μｍ
程度とし、Ｐ+ 型のボディ領域６の深い部分の拡散深さ
を５〜１０μｍ程度とし、ボディ領域６のチャネル部分
４の拡散深さを３μｍ程度としている。かかる構造によ
り、パターンの微細化及びオン抵抗を従来の値に維持し
たまま、耐圧を大きく向上させることができる。
【００１４】従来のガードリング拡散領域３とボディ領
域６の拡散とを一回の拡散で行う方式として、本実施例
のガードリング拡散領域３Ｂの深さ迄、ボディ領域６を
拡散してボディ領域間の間隔を維持した場合と比較する
と、チップ上のセル数を４倍とする程度にパターンを微
細化でき、これによりオン抵抗を１／２程度に低減する
ことができる。
域６の拡散とを一回の拡散で行う方式として、本実施例
のガードリング拡散領域３Ｂの深さ迄、ボディ領域６を
拡散してボディ領域間の間隔を維持した場合と比較する
と、チップ上のセル数を４倍とする程度にパターンを微
細化でき、これによりオン抵抗を１／２程度に低減する
ことができる。
【００１５】図１に示すように、３本以上のガードリン
グ拡散領域の深さを、セル側から段階的に深くして、次
に段階的にチップ表面端部に向って浅くすることによ
り、逆バイアス時の空乏層を下方に向かって凸状に湾曲
して広がらせることができる。これにより、空乏層の広
がりの曲率半径がより滑らかに拡大して、従来より一層
の高耐圧化が達成できる。
グ拡散領域の深さを、セル側から段階的に深くして、次
に段階的にチップ表面端部に向って浅くすることによ
り、逆バイアス時の空乏層を下方に向かって凸状に湾曲
して広がらせることができる。これにより、空乏層の広
がりの曲率半径がより滑らかに拡大して、従来より一層
の高耐圧化が達成できる。
【００１６】尚、セル領域最外周のボディ領域６の外周
部分６Ａは、点線で図示するようにチャネル部分の深さ
に浅く形成してもよい。これにより、ガードリング拡散
領域の空乏層の下方への凸状の拡がりをより大きくする
ことができる。
部分６Ａは、点線で図示するようにチャネル部分の深さ
に浅く形成してもよい。これにより、ガードリング拡散
領域の空乏層の下方への凸状の拡がりをより大きくする
ことができる。
【００１７】次に本発明の一実施例のパワーＭＯＳＦＥ
Ｔの製造方法について図２を参照しながら説明する。
Ｔの製造方法について図２を参照しながら説明する。
【００１８】まずＮ- 型エピタキシャル層２を有するＮ
+ 型半導体基板１を準備する。そしてレジストパターニ
ングによりＰ+ 型不純物を導入して、図２（Ａ）に示す
ように２本目の深いガードリング拡散領域３Ｂをチップ
の周辺部分に形成する。尚、従来の製造工程と異なりセ
ル領域部分には深いボディ領域６を形成しない。
+ 型半導体基板１を準備する。そしてレジストパターニ
ングによりＰ+ 型不純物を導入して、図２（Ａ）に示す
ように２本目の深いガードリング拡散領域３Ｂをチップ
の周辺部分に形成する。尚、従来の製造工程と異なりセ
ル領域部分には深いボディ領域６を形成しない。
【００１９】次に図２（Ｂ）に示すようにセル部分に深
いＰ+ 型ボディ領域６を形成すると共に、セル側より１
本目のガードリング拡散領域３Ａ及びセル側より３本目
のガードリング拡散領域３Ｃを形成する。
いＰ+ 型ボディ領域６を形成すると共に、セル側より１
本目のガードリング拡散領域３Ａ及びセル側より３本目
のガードリング拡散領域３Ｃを形成する。
【００２０】次に半導体基板１，２の表面に付着した酸
化膜等を除去し、従来と同様の手順によりパワーＭＯＳ
ＦＥＴを製造する。即ち、まず厚い酸化膜を半導体基板
の表面に形成し、セル領域をレジストパターニングによ
り開口する。次に図３（Ｃ）に示すように、薄い酸化膜
を成長させて多結晶シリコン膜を全面に被着し、レジス
トパターニングによりゲート電極８を形成する。そして
ゲート電極８をマスクとしてＰ型のチャネル領域４を拡
散により形成する。この時、セル側より４本目のガード
リング拡散領域３Ｄも同時に形成する。そして、ゲート
電極８及びレジストパターンをマスクとしてＮ+ 型ソー
ス領域５をイオン注入と熱処理により形成する。そして
コンタクト部分の開口を行いアルミ膜を全面にスパッタ
リング等により被着して、レジストパターニングにより
アルミ電極９を形成する。
化膜等を除去し、従来と同様の手順によりパワーＭＯＳ
ＦＥＴを製造する。即ち、まず厚い酸化膜を半導体基板
の表面に形成し、セル領域をレジストパターニングによ
り開口する。次に図３（Ｃ）に示すように、薄い酸化膜
を成長させて多結晶シリコン膜を全面に被着し、レジス
トパターニングによりゲート電極８を形成する。そして
ゲート電極８をマスクとしてＰ型のチャネル領域４を拡
散により形成する。この時、セル側より４本目のガード
リング拡散領域３Ｄも同時に形成する。そして、ゲート
電極８及びレジストパターンをマスクとしてＮ+ 型ソー
ス領域５をイオン注入と熱処理により形成する。そして
コンタクト部分の開口を行いアルミ膜を全面にスパッタ
リング等により被着して、レジストパターニングにより
アルミ電極９を形成する。
【００２１】尚、上述の実施例は、パワーＭＯＳＦＥＴ
についてのものであるが、Ｎ+ 型の半導体基板１をＰ+
型として、エピタキシャル層２のデバイス構造を同じと
することにより、絶縁ゲートバイポーラトランジスタ
（ＩＧＢＴ）にも、本発明の趣旨を全く同様に適用でき
る。即ち、ガードリング拡散領域３Ａ，３Ｂ，３Ｃ，３
Ｄをセル側から段階的に深くして、チップ端側に向って
浅く、下方に向って凸状に形成することにより、空乏層
をより広がらせることができ、これにより一層の高耐圧
化を実現できる。
についてのものであるが、Ｎ+ 型の半導体基板１をＰ+
型として、エピタキシャル層２のデバイス構造を同じと
することにより、絶縁ゲートバイポーラトランジスタ
（ＩＧＢＴ）にも、本発明の趣旨を全く同様に適用でき
る。即ち、ガードリング拡散領域３Ａ，３Ｂ，３Ｃ，３
Ｄをセル側から段階的に深くして、チップ端側に向って
浅く、下方に向って凸状に形成することにより、空乏層
をより広がらせることができ、これにより一層の高耐圧
化を実現できる。
【００２２】また、上述した実施例においてはＮチャネ
ル型縦型ＭＯＳ半導体装置の例について説明したが、Ｐ
チャネル型の縦型ＭＯＳ半導体装置についても同様に適
用できるのは勿論のことである。また、上述の実施例は
チャネルストップ拡散領域を４本設けた例について説明
したが、チャネルストップ拡散領域は３本でも５本以上
でも、同様に本発明の趣旨を適用できるのは勿論のこと
である。このように本発明の趣旨を逸脱することなく、
種々の変形実施例が可能である。
ル型縦型ＭＯＳ半導体装置の例について説明したが、Ｐ
チャネル型の縦型ＭＯＳ半導体装置についても同様に適
用できるのは勿論のことである。また、上述の実施例は
チャネルストップ拡散領域を４本設けた例について説明
したが、チャネルストップ拡散領域は３本でも５本以上
でも、同様に本発明の趣旨を適用できるのは勿論のこと
である。このように本発明の趣旨を逸脱することなく、
種々の変形実施例が可能である。
【００２３】尚、各図中同一符号は同一又は相当部分を
示す。
示す。
【００２４】
【発明の効果】以上に説明したように、本発明は高耐圧
型の縦型ＭＯＳ半導体装置のチップ周辺部に配列された
３本以上のガードリング拡散領域を、下方に向って段階
的に凸状に形成したものである。従って、逆バイアス時
に下方に向って凸状に滑らかに空乏層の曲率半径を拡げ
ることができる。これにより、縦型ＭＯＳ半導体装置の
一層の高耐圧化を実現しながら、パターンの微細化、低
オン抵抗化を維持できる。
型の縦型ＭＯＳ半導体装置のチップ周辺部に配列された
３本以上のガードリング拡散領域を、下方に向って段階
的に凸状に形成したものである。従って、逆バイアス時
に下方に向って凸状に滑らかに空乏層の曲率半径を拡げ
ることができる。これにより、縦型ＭＯＳ半導体装置の
一層の高耐圧化を実現しながら、パターンの微細化、低
オン抵抗化を維持できる。
【図１】本発明の一実施例の縦型ＭＯＳ半導体装置の断
面図。
面図。
【図２】本発明の一実施例の縦型ＭＯＳ半導体装置の製
造工程を示す断面図。
造工程を示す断面図。
【図３】従来の縦型ＭＯＳ半導体装置の断面図。
Claims (3)
- 【請求項１】 一導電型のドレイン領域に規則的に配列
された反対導電型のボディ領域と、該ボディ領域内に配
置された一導電型のソース領域と、該ソース領域と前記
ドレイン領域間にチャネルを形成するゲート電極とを備
えた縦型ＭＯＳ半導体装置において、チップの周辺部に
前記規則的に配列されたボディ領域を取り囲むガードリ
ング拡散領域を３本以上備え、前記３本以上のガードリ
ング拡散領域はセル側の１本目より２本目が深く拡散さ
れて形成され、セル側の２本目より３本目以降が浅く拡
散されて形成されたことを特徴とする縦型ＭＯＳ半導体
装置。 - 【請求項２】 前記縦型ＭＯＳ半導体装置は、セル側よ
り４本目のガードリング拡散領域を備え、該４本目のガ
ードリング拡散領域は前記３本目のガードリング拡散領
域と同じ深さかもしくは浅く形成されたことを特徴とす
る請求項１記載の縦型ＭＯＳ半導体装置。 - 【請求項３】 前記縦型ＭＯＳ半導体装置は、セル側よ
り１本目のガードリング拡散領域は深いボディ領域と同
じ深さで、セル側より２本目のガードリング拡散領域は
ボディ領域の拡散とは別の拡散により更に深く形成し、
セル側より３本目のガードリング拡散領域は深いボディ
領域と同じ深さで、セル側より４本目のガードリング拡
散領域はチャネル部分のボディ領域と同じ深さで形成さ
れたことを特徴とする請求項２記載の縦型ＭＯＳ半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6310812A JPH08167714A (ja) | 1994-12-14 | 1994-12-14 | 縦型ｍｏｓ半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6310812A JPH08167714A (ja) | 1994-12-14 | 1994-12-14 | 縦型ｍｏｓ半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08167714A true JPH08167714A (ja) | 1996-06-25 |
Family
ID=18009719
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6310812A Pending JPH08167714A (ja) | 1994-12-14 | 1994-12-14 | 縦型ｍｏｓ半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08167714A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1011146A1 (en) * | 1998-12-09 | 2000-06-21 | STMicroelectronics S.r.l. | Integrated edge structure for high voltage semiconductor devices and related manufacturing process |
| JP2001094095A (ja) * | 1999-09-21 | 2001-04-06 | Denso Corp | 炭化珪素半導体装置及びその製造方法 |
| JP2017163158A (ja) * | 2017-05-22 | 2017-09-14 | 三菱電機株式会社 | 電力用半導体装置 |
| US9941269B2 (en) | 2014-01-29 | 2018-04-10 | Mitsubishi Electric Corporation | Power semiconductor device including well extension region and field-limiting rings |
-
1994
- 1994-12-14 JP JP6310812A patent/JPH08167714A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1011146A1 (en) * | 1998-12-09 | 2000-06-21 | STMicroelectronics S.r.l. | Integrated edge structure for high voltage semiconductor devices and related manufacturing process |
| JP2000183350A (ja) * | 1998-12-09 | 2000-06-30 | Stmicroelectronics Srl | 高電圧半導体デバイス用集積エッジ構造の製造方法及び該集積エッジ構造 |
| US6300171B1 (en) | 1998-12-09 | 2001-10-09 | Stmicroelectronics S.R.L. | Method of manufacturing an integrated edge structure for high voltage semiconductor devices, and related integrated edge structure |
| JP4597293B2 (ja) * | 1998-12-09 | 2010-12-15 | エスティーマイクロエレクトロニクス エス．アール．エル． | 高電圧半導体デバイス用集積エッジ構造の製造方法及び該集積エッジ構造 |
| JP2001094095A (ja) * | 1999-09-21 | 2001-04-06 | Denso Corp | 炭化珪素半導体装置及びその製造方法 |
| US9941269B2 (en) | 2014-01-29 | 2018-04-10 | Mitsubishi Electric Corporation | Power semiconductor device including well extension region and field-limiting rings |
| JP2017163158A (ja) * | 2017-05-22 | 2017-09-14 | 三菱電機株式会社 | 電力用半導体装置 |
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