JPH08167617A - 高耐圧半導体装置 - Google Patents
高耐圧半導体装置Info
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
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Abstract
(57)【要約】
【目的】 初期耐圧が高く、且つＢＴ試験等においても
経時的な劣化の少ないＰ型高耐圧半導体装置を提供す
る。 【構成】 Ｐ型の半導体基板２表面に反対導電型の高耐
圧素子部分の拡散領域６を設け、該拡散領域６を取り囲
むように複数のＮ型のガードリング拡散領域３を備えた
Ｐ型高耐圧半導体装置において、前記ガードリング拡散
領域３，３間及び前記反対導電型の拡散領域６とガード
リング拡散領域３間に、前記半導体基板と同一導電型
で、該基板の濃度よりも高い濃度の拡散領域１２を該基
板の最大反転層幅以下の厚さに設けた。
経時的な劣化の少ないＰ型高耐圧半導体装置を提供す
る。 【構成】 Ｐ型の半導体基板２表面に反対導電型の高耐
圧素子部分の拡散領域６を設け、該拡散領域６を取り囲
むように複数のＮ型のガードリング拡散領域３を備えた
Ｐ型高耐圧半導体装置において、前記ガードリング拡散
領域３，３間及び前記反対導電型の拡散領域６とガード
リング拡散領域３間に、前記半導体基板と同一導電型
で、該基板の濃度よりも高い濃度の拡散領域１２を該基
板の最大反転層幅以下の厚さに設けた。
Description
【０００１】
【産業上の利用分野】本発明は、Ｐ型高耐圧半導体装置
に係り、特にＰチャネル型パワーＭＯＳＦＥＴ、Ｐチャ
ネル型絶縁ゲートバイポーラトランジスタ（ＩＧＢ
Ｔ）、ＰＮＰ型高耐圧プレーナトランジスタ等のＰ型高
耐圧半導体装置に関する。
に係り、特にＰチャネル型パワーＭＯＳＦＥＴ、Ｐチャ
ネル型絶縁ゲートバイポーラトランジスタ（ＩＧＢ
Ｔ）、ＰＮＰ型高耐圧プレーナトランジスタ等のＰ型高
耐圧半導体装置に関する。
【０００２】
【従来の技術】図５は、従来の一般的な高耐圧パワーＭ
ＯＳＦＥＴの断面図である。Ｐ+ 型のシリコン半導体基
板１にはＰ- 型のエピタキシャル層２を有している。ド
レイン領域となるＰ- 型のエピタキシャル層２には、多
数の規則的に配列されたＮ型のボディ領域６を備えてお
り、Ｎ型のボディ領域６内にはＰ+ 型のソース領域５が
形成され、個々のセルを構成している。相隣接するボデ
ィ領域６，６間の上部には、薄いゲート絶縁膜を介して
多結晶シリコンからなるゲート電極８が配置されてい
る。そして、アルミ膜からなるソース電極９は、ソース
領域５及びボディ領域６を短絡した状態で接続してい
る。
ＯＳＦＥＴの断面図である。Ｐ+ 型のシリコン半導体基
板１にはＰ- 型のエピタキシャル層２を有している。ド
レイン領域となるＰ- 型のエピタキシャル層２には、多
数の規則的に配列されたＮ型のボディ領域６を備えてお
り、Ｎ型のボディ領域６内にはＰ+ 型のソース領域５が
形成され、個々のセルを構成している。相隣接するボデ
ィ領域６，６間の上部には、薄いゲート絶縁膜を介して
多結晶シリコンからなるゲート電極８が配置されてい
る。そして、アルミ膜からなるソース電極９は、ソース
領域５及びボディ領域６を短絡した状態で接続してい
る。
【０００３】半導体基板１裏面のドレイン電極に負電圧
を与え、ソース電極９を接地した状態でゲート電極８に
閾値以上の一定電圧が印加されると、Ｐ+ 型のソース領
域５とドレイン領域２間のボディ領域６表面（チャネル
領域４表面）に反転層が生じ、多数キャリアのチャネル
が形成され、ＭＯＳＦＥＴはオン状態となる。
を与え、ソース電極９を接地した状態でゲート電極８に
閾値以上の一定電圧が印加されると、Ｐ+ 型のソース領
域５とドレイン領域２間のボディ領域６表面（チャネル
領域４表面）に反転層が生じ、多数キャリアのチャネル
が形成され、ＭＯＳＦＥＴはオン状態となる。
【０００４】Ｐ- 型エピタキシャル層２には、規則的に
配列された多数のボディ領域６を取り囲むようにＮ+ 型
のガードリング拡散領域３がチップ周辺部に形成されて
いる。更にチップの表面端部には、Ｐ+ 型のチャネルス
トップ領域１０が設けられ、例えばアルミ膜からなるシ
ールド電極１１がチャネルストップ領域１０にオーミッ
ク接触している。かかる構成においてガードリング領域
３は、逆バイアス時の空乏層を均等に広がらせて高耐圧
を得るためのものである。ドレイン領域となるＰ- 型エ
ピタキシャル層２上には厚い酸化膜７が設けられてい
る。酸化膜７では界面の不安定さを押さえ、空乏層の均
一な広がりを実現するようにリン処理等が施され、ドレ
イン・ボディ間の耐圧の劣化及びリーク電流の増大を防
止している。
配列された多数のボディ領域６を取り囲むようにＮ+ 型
のガードリング拡散領域３がチップ周辺部に形成されて
いる。更にチップの表面端部には、Ｐ+ 型のチャネルス
トップ領域１０が設けられ、例えばアルミ膜からなるシ
ールド電極１１がチャネルストップ領域１０にオーミッ
ク接触している。かかる構成においてガードリング領域
３は、逆バイアス時の空乏層を均等に広がらせて高耐圧
を得るためのものである。ドレイン領域となるＰ- 型エ
ピタキシャル層２上には厚い酸化膜７が設けられてい
る。酸化膜７では界面の不安定さを押さえ、空乏層の均
一な広がりを実現するようにリン処理等が施され、ドレ
イン・ボディ間の耐圧の劣化及びリーク電流の増大を防
止している。
【０００５】
【発明が解決しようとする課題】係る従来のＰ型高耐圧
半導体装置においては、耐圧が１５００Ｖ以上の高耐圧
デバイスの場合には、通常３本以上のガードリング拡散
領域を備えている。しかしながら、酸化膜中に正電荷を
有する金属イオン等の蓄積が起り易く、ＢＴ試験等を実
施すると半導体と酸化膜の界面で分極が起こり、Ｐ- エ
ピタキシャル層２の表面でＮ型への反転層が形成され
る。これによりガードリング３，３間がつながってしま
い、ガードリング３，３間で稼いでいた耐圧分が劣化し
て耐圧が低下するという問題がある。
半導体装置においては、耐圧が１５００Ｖ以上の高耐圧
デバイスの場合には、通常３本以上のガードリング拡散
領域を備えている。しかしながら、酸化膜中に正電荷を
有する金属イオン等の蓄積が起り易く、ＢＴ試験等を実
施すると半導体と酸化膜の界面で分極が起こり、Ｐ- エ
ピタキシャル層２の表面でＮ型への反転層が形成され
る。これによりガードリング３，３間がつながってしま
い、ガードリング３，３間で稼いでいた耐圧分が劣化し
て耐圧が低下するという問題がある。
【０００６】一方で、Ｐ- 型半導体基板の表面に浅く且
つ薄く、基板の濃度よりも高い濃度のＰ型層を全面に形
成すれば、このような経時的な変化による耐圧の低下が
防止できることが分かっている。しかしながら、Ｐ- 型
エピタキシャル層２の表面全面に浅いＰ型層を形成する
と、ガードリング最外周とチップ端の間の半導体基板表
面の不純物濃度で初期耐圧が決まるため、初期の耐圧が
低下してしまうという問題がある。
つ薄く、基板の濃度よりも高い濃度のＰ型層を全面に形
成すれば、このような経時的な変化による耐圧の低下が
防止できることが分かっている。しかしながら、Ｐ- 型
エピタキシャル層２の表面全面に浅いＰ型層を形成する
と、ガードリング最外周とチップ端の間の半導体基板表
面の不純物濃度で初期耐圧が決まるため、初期の耐圧が
低下してしまうという問題がある。
【０００７】本発明は上述の事情に鑑みて為されたもの
で、初期耐圧が高く、且つＢＴ試験等においても経時的
な耐圧劣化の少ないＰ型高耐圧半導体装置を提供するこ
とを目的とする。
で、初期耐圧が高く、且つＢＴ試験等においても経時的
な耐圧劣化の少ないＰ型高耐圧半導体装置を提供するこ
とを目的とする。
【０００８】
【課題を解決するための手段】本発明の高耐圧半導体装
置は、Ｐ型の半導体基板表面に反対導電型の高耐圧素子
部分の拡散領域を設け、該拡散領域を取り囲むように複
数のＮ型のガードリング拡散領域を備えたＰ型高耐圧半
導体装置において、前記ガードリング拡散領域間及び前
記反対導電型の拡散領域とガードリング拡散領域間に、
前記半導体基板と同一導電型で、該基板の濃度よりも高
い濃度の拡散領域を該基板の最大反転層幅以下の厚さに
設けたことを特徴とする。
置は、Ｐ型の半導体基板表面に反対導電型の高耐圧素子
部分の拡散領域を設け、該拡散領域を取り囲むように複
数のＮ型のガードリング拡散領域を備えたＰ型高耐圧半
導体装置において、前記ガードリング拡散領域間及び前
記反対導電型の拡散領域とガードリング拡散領域間に、
前記半導体基板と同一導電型で、該基板の濃度よりも高
い濃度の拡散領域を該基板の最大反転層幅以下の厚さに
設けたことを特徴とする。
【０００９】
【作用】本発明は最外周のガードリングとチップ端間に
はＰ型不純物の基板濃度よりも高い濃度の拡散領域を設
けず、ガードリング間及びガードリングと反対導電型の
素子拡散領域間の半導体基板表面に基板の濃度よりも高
い濃度の拡散領域を基板の最大反転層幅以下の厚さに設
けたものである。初期耐圧は、通常、ガードリング最外
周とチップ端の間の半導体基板表面の不純物濃度で決ま
るため、この部分の不純物濃度を低いままにしておくこ
とにより、高い初期耐圧が得られる。
はＰ型不純物の基板濃度よりも高い濃度の拡散領域を設
けず、ガードリング間及びガードリングと反対導電型の
素子拡散領域間の半導体基板表面に基板の濃度よりも高
い濃度の拡散領域を基板の最大反転層幅以下の厚さに設
けたものである。初期耐圧は、通常、ガードリング最外
周とチップ端の間の半導体基板表面の不純物濃度で決ま
るため、この部分の不純物濃度を低いままにしておくこ
とにより、高い初期耐圧が得られる。
【００１０】耐圧の経時的な劣化は、半導体基板表面に
Ｐ- 層のＮ型への反転が起こることにより、ガードリン
グ間にＮ型層のつながりが生じ、ガードリング拡散領域
３，３の下部での空乏層の広がりが変形して電位傾度に
きつい部分が発生することによって生じる。従って、ガ
ードリング拡散領域間及びガードリング拡散領域とボデ
ィ拡散領域等の素子拡散領域間にあらかじめ、基板の不
純物濃度より濃度の高いＰ型層を表面に浅く形成してお
くことにより、経時的な耐圧の劣化が防止される。そし
て、あらかじめ不純物濃度を上昇させる深さは、基板の
最大反転層幅以下の厚さにすることにより、酸化膜中の
金属イオン濃度が高くなっても、基板表面がＮ型に反転
して空乏層の広がり具合を変形させ耐圧を低下させるこ
とを抑圧できる。
Ｐ- 層のＮ型への反転が起こることにより、ガードリン
グ間にＮ型層のつながりが生じ、ガードリング拡散領域
３，３の下部での空乏層の広がりが変形して電位傾度に
きつい部分が発生することによって生じる。従って、ガ
ードリング拡散領域間及びガードリング拡散領域とボデ
ィ拡散領域等の素子拡散領域間にあらかじめ、基板の不
純物濃度より濃度の高いＰ型層を表面に浅く形成してお
くことにより、経時的な耐圧の劣化が防止される。そし
て、あらかじめ不純物濃度を上昇させる深さは、基板の
最大反転層幅以下の厚さにすることにより、酸化膜中の
金属イオン濃度が高くなっても、基板表面がＮ型に反転
して空乏層の広がり具合を変形させ耐圧を低下させるこ
とを抑圧できる。
【００１１】
【実施例】以下、本発明の実施例について図１乃至図４
を参照しながら説明する。
を参照しながら説明する。
【００１２】図１は、本発明の第１実施例のパワーＭＯ
ＳＦＥＴの断面図である。本実施例においては、Ｐ-型
エピタキシャル層２の表面にガードリング３，３間及び
ガードリング領域３とセル領域最外周のボディ領域６間
にエピタキシャル層２の濃度よりも高い濃度のＰ型拡散
領域１２をエピタキシャル層２の最大反転層幅以下の厚
さに設けている。一例としてＰ- 型エピタキシャル層２
は、その比抵抗が１００〜３００Ω−cmであり、拡散領
域１２の濃度は、Ｐ型の比抵抗が３０〜５０Ω−cm、そ
の拡散深さは１〜２μｍ程度である。
ＳＦＥＴの断面図である。本実施例においては、Ｐ-型
エピタキシャル層２の表面にガードリング３，３間及び
ガードリング領域３とセル領域最外周のボディ領域６間
にエピタキシャル層２の濃度よりも高い濃度のＰ型拡散
領域１２をエピタキシャル層２の最大反転層幅以下の厚
さに設けている。一例としてＰ- 型エピタキシャル層２
は、その比抵抗が１００〜３００Ω−cmであり、拡散領
域１２の濃度は、Ｐ型の比抵抗が３０〜５０Ω−cm、そ
の拡散深さは１〜２μｍ程度である。
【００１３】本実施例では、ガードリング拡散領域及び
Ｎ+ 型のボディ領域６の深い部分の拡散深さを５〜１０
μｍ程度とし、ボディ領域６のチャネル部分４の拡散深
さを３μｍ程度としている。かかる構造により、初期耐
圧１５００Ｖ〜２０００ＶのパワーＭＯＳＦＥＴを作る
ことができる。
Ｎ+ 型のボディ領域６の深い部分の拡散深さを５〜１０
μｍ程度とし、ボディ領域６のチャネル部分４の拡散深
さを３μｍ程度としている。かかる構造により、初期耐
圧１５００Ｖ〜２０００ＶのパワーＭＯＳＦＥＴを作る
ことができる。
【００１４】図２は、本実施例のパワーＭＯＳＦＥＴの
ＢＴ試験における耐圧の推移を示すグラフである。耐圧
ＶR は、初期耐圧は２０００Ｖ程度であるが、図５に示
す従来技術の構造であると、ＢＴ試験を一定時間経過す
ると、耐圧ＶR はかなり低下する。本実施例において
は、初期耐圧は同様にＶR が２０００Ｖ程度であり、Ｂ
Ｔ試験の時間経過と共に耐圧は低下するが、耐圧の低下
は小幅で押さえられる。これは、ガードリング拡散領域
３，３間及びガードリング拡散領域３と素子拡散領域６
との間に基板濃度より高いＰ型の不純物拡散領域１２が
最大反転層幅以下に設けられることにより、基板表面の
Ｎ型層への反転が起こらないためと考えられる。
ＢＴ試験における耐圧の推移を示すグラフである。耐圧
ＶR は、初期耐圧は２０００Ｖ程度であるが、図５に示
す従来技術の構造であると、ＢＴ試験を一定時間経過す
ると、耐圧ＶR はかなり低下する。本実施例において
は、初期耐圧は同様にＶR が２０００Ｖ程度であり、Ｂ
Ｔ試験の時間経過と共に耐圧は低下するが、耐圧の低下
は小幅で押さえられる。これは、ガードリング拡散領域
３，３間及びガードリング拡散領域３と素子拡散領域６
との間に基板濃度より高いＰ型の不純物拡散領域１２が
最大反転層幅以下に設けられることにより、基板表面の
Ｎ型層への反転が起こらないためと考えられる。
【００１５】次に本発明の一実施例のパワーＭＯＳＦＥ
Ｔの製造方法について図３を参照しながら説明する。
Ｔの製造方法について図３を参照しながら説明する。
【００１６】まずＰ- 型エピタキシャル層２を有するＰ
+ 型半導体基板１を準備する。そしてレジストパターニ
ングによりＮ+ 型不純物を導入して、図３（Ａ）に示す
ようガードリング拡散領域３をチップの周辺部分に形成
すると共にセル領域部分に深いボディ領域６を形成す
る。
+ 型半導体基板１を準備する。そしてレジストパターニ
ングによりＮ+ 型不純物を導入して、図３（Ａ）に示す
ようガードリング拡散領域３をチップの周辺部分に形成
すると共にセル領域部分に深いボディ領域６を形成す
る。
【００１７】次に図３（Ｂ）に示すように最外周のガー
ドリング領域３とセル部分の最外周のボディ領域６の形
成予定領域間をレジストパターニングして、イオン注入
により、基板濃度より高い濃度のＰ型不純物拡散領域１
２を形成する。これは比抵抗で１００Ω−cm程度の濃度
のＰ型層を基板の最大反転層幅以下である１〜２μｍ程
度の深さに形成する。
ドリング領域３とセル部分の最外周のボディ領域６の形
成予定領域間をレジストパターニングして、イオン注入
により、基板濃度より高い濃度のＰ型不純物拡散領域１
２を形成する。これは比抵抗で１００Ω−cm程度の濃度
のＰ型層を基板の最大反転層幅以下である１〜２μｍ程
度の深さに形成する。
【００１８】次に半導体基板１，２の表面に付着した酸
化膜等を除去し、従来と同様の手順によりパワーＭＯＳ
ＦＥＴを製造する。即ち、まず厚い酸化膜を半導体基板
の表面に形成し、セル領域をレジストパターニングによ
り開口する。次に図３（Ｃ）に示すように、薄い酸化膜
を成長させて多結晶シリコン膜を全面に被着し、レジス
トパターニングによりゲート電極８を形成する。そして
ゲート電極８をマスクとしてＮ型のチャネル領域４を拡
散により形成する。そして、ゲート電極８及びレジスト
パターンをマスクとしてＰ+ 型ソース領域５をイオン注
入と熱処理により形成する。そしてコンタクト部分の開
口を行いアルミ膜を全面にスパッタリング等により被着
して、レジストパターニングによりアルミ電極９を形成
する。
化膜等を除去し、従来と同様の手順によりパワーＭＯＳ
ＦＥＴを製造する。即ち、まず厚い酸化膜を半導体基板
の表面に形成し、セル領域をレジストパターニングによ
り開口する。次に図３（Ｃ）に示すように、薄い酸化膜
を成長させて多結晶シリコン膜を全面に被着し、レジス
トパターニングによりゲート電極８を形成する。そして
ゲート電極８をマスクとしてＮ型のチャネル領域４を拡
散により形成する。そして、ゲート電極８及びレジスト
パターンをマスクとしてＰ+ 型ソース領域５をイオン注
入と熱処理により形成する。そしてコンタクト部分の開
口を行いアルミ膜を全面にスパッタリング等により被着
して、レジストパターニングによりアルミ電極９を形成
する。
【００１９】尚、上述の実施例は、パワーＭＯＳＦＥＴ
についてのものであるが、Ｐ+ 型の半導体基板１をＮ+
型として、エピタキシャル層２に設けるデバイス構造を
同じとすることにより、絶縁ゲートバイポーラトランジ
スタ（ＩＧＢＴ）にも、本発明の趣旨を全く同様に適用
できる。
についてのものであるが、Ｐ+ 型の半導体基板１をＮ+
型として、エピタキシャル層２に設けるデバイス構造を
同じとすることにより、絶縁ゲートバイポーラトランジ
スタ（ＩＧＢＴ）にも、本発明の趣旨を全く同様に適用
できる。
【００２０】図４は、本発明の第２実施例の高耐圧ＰＮ
Ｐバイポーラプレーナトランジスタの断面図である。図
示するように、ガードリング拡散領域３，３間及びガー
ドリング領域３とベース拡散領域１３間には、基板濃度
よりも高い濃度のＰ型不純物拡散領域１２が設けられて
いる。最外周のガードリング拡散領域３とチップ端間に
は、この拡散領域１２は設けられていない。これによ
り、第１実施例と同様に、初期耐圧ＶR を高くとり、Ｂ
Ｔ試験における耐圧ＶR の低下を少なく押さえることが
できる。
Ｐバイポーラプレーナトランジスタの断面図である。図
示するように、ガードリング拡散領域３，３間及びガー
ドリング領域３とベース拡散領域１３間には、基板濃度
よりも高い濃度のＰ型不純物拡散領域１２が設けられて
いる。最外周のガードリング拡散領域３とチップ端間に
は、この拡散領域１２は設けられていない。これによ
り、第１実施例と同様に、初期耐圧ＶR を高くとり、Ｂ
Ｔ試験における耐圧ＶR の低下を少なく押さえることが
できる。
【００２１】また、上述の実施例はガードリング拡散領
域を３本設けた例について説明したが、ガードリング拡
散領域は４本でも５本以上でも、同様に本発明の趣旨を
適用できるのは勿論のことである。また、ガードリング
拡散領域をボディ領域よりも深くすることによって、よ
り高耐圧化を図ることができる。このように本発明の趣
旨を逸脱することなく、種々の変形実施例が可能であ
る。
域を３本設けた例について説明したが、ガードリング拡
散領域は４本でも５本以上でも、同様に本発明の趣旨を
適用できるのは勿論のことである。また、ガードリング
拡散領域をボディ領域よりも深くすることによって、よ
り高耐圧化を図ることができる。このように本発明の趣
旨を逸脱することなく、種々の変形実施例が可能であ
る。
【００２２】尚、各図中同一符号は同一又は相当部分を
示す。
示す。
【００２３】
【発明の効果】以上に説明したように、本発明は最外周
のガードリング拡散領域の更に外周部分の表面を基板濃
度に維持したまま、その内側の素子形成拡散領域との間
の基板表面に基板濃度よりも高い濃度の同一導電型の拡
散領域を浅く形成したものである。これにより、高耐圧
Ｐ型半導体装置の初期耐圧を高く取ることができ、且つ
ＢＴ試験等での経時的な耐圧の劣化を低く押さえること
ができる。
のガードリング拡散領域の更に外周部分の表面を基板濃
度に維持したまま、その内側の素子形成拡散領域との間
の基板表面に基板濃度よりも高い濃度の同一導電型の拡
散領域を浅く形成したものである。これにより、高耐圧
Ｐ型半導体装置の初期耐圧を高く取ることができ、且つ
ＢＴ試験等での経時的な耐圧の劣化を低く押さえること
ができる。
【図１】本発明の一実施例のＰ型高耐圧半導体装置の断
面図。
面図。
【図２】耐圧の経時的変化を示すグラフ。
【図３】図１に示すＰ型高耐圧半導体装置の製造工程を
示す断面図。
示す断面図。
【図４】本発明の他の実施例の高耐圧Ｐ型半導体装置の
断面図。
断面図。
【図５】従来のＰ型高耐圧半導体装置の断面図。
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 9055−4Ｍ Ｈ０１Ｌ 29/78 ６５５ Ｆ
Claims (1)
- 【請求項１】 Ｐ型の半導体基板表面に反対導電型の高
耐圧素子部分の拡散領域を設け、該拡散領域を取り囲む
ように複数のＮ型のガードリング拡散領域を備えたＰ型
高耐圧半導体装置において、前記ガードリング拡散領域
間及び前記反対導電型の拡散領域とガードリング拡散領
域間に、前記半導体基板と同一導電型で、該基板の濃度
よりも高い濃度の拡散領域を該基板の最大反転層幅以下
の厚さに設けたことを特徴とする高耐圧半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6310814A JPH08167617A (ja) | 1994-12-14 | 1994-12-14 | 高耐圧半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6310814A JPH08167617A (ja) | 1994-12-14 | 1994-12-14 | 高耐圧半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08167617A true JPH08167617A (ja) | 1996-06-25 |
Family
ID=18009741
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6310814A Pending JPH08167617A (ja) | 1994-12-14 | 1994-12-14 | 高耐圧半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08167617A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1076363A2 (en) * | 1999-08-11 | 2001-02-14 | Dynex Semiconductor Limited | High voltage semiconductor device |
| WO2002025700A3 (en) * | 2000-09-21 | 2002-06-06 | Cambridge Semiconductor Ltd | Semiconductor device and method of forming a semiconductor device |
| JP2006332217A (ja) * | 2005-05-25 | 2006-12-07 | Hitachi Ltd | 高耐圧ｐ型ＭＯＳＦＥＴ及びそれを用いた電力変換装置 |
-
1994
- 1994-12-14 JP JP6310814A patent/JPH08167617A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1076363A2 (en) * | 1999-08-11 | 2001-02-14 | Dynex Semiconductor Limited | High voltage semiconductor device |
| EP1076363A3 (en) * | 1999-08-11 | 2003-07-30 | Dynex Semiconductor Limited | High voltage semiconductor device |
| WO2002025700A3 (en) * | 2000-09-21 | 2002-06-06 | Cambridge Semiconductor Ltd | Semiconductor device and method of forming a semiconductor device |
| US6703684B2 (en) * | 2000-09-21 | 2004-03-09 | Cambridge Semiconductor Limited | Semiconductor device and method of forming a semiconductor device |
| US6900518B2 (en) | 2000-09-21 | 2005-05-31 | Cambridge Semiconductor Limited | Semiconductor device |
| US6927102B2 (en) | 2000-09-21 | 2005-08-09 | Cambridge Semiconductor Limited | Semiconductor device and method of forming a semiconductor device |
| US7235439B2 (en) | 2000-09-21 | 2007-06-26 | Cambridge Semiconductor Limited | Method of forming a MOS-controllable power semiconductor device for use in an integrated circuit |
| US7411272B2 (en) | 2000-09-21 | 2008-08-12 | Cambridge Semiconductor Limited | Semiconductor device and method of forming a semiconductor device |
| JP2006332217A (ja) * | 2005-05-25 | 2006-12-07 | Hitachi Ltd | 高耐圧ｐ型ＭＯＳＦＥＴ及びそれを用いた電力変換装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040106 |