JPS63227063A - 高耐圧半導体装置 - Google Patents
高耐圧半導体装置Info
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- JPS63227063A JPS63227063A JP62060229A JP6022987A JPS63227063A JP S63227063 A JPS63227063 A JP S63227063A JP 62060229 A JP62060229 A JP 62060229A JP 6022987 A JP6022987 A JP 6022987A JP S63227063 A JPS63227063 A JP S63227063A
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
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- H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
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- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
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- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は高耐圧半導体装置、特にそのブレークダウン特
性の向上を図る技術に関するものである。
性の向上を図る技術に関するものである。
（従来の技術）
近年において、高耐圧、大電力用のトランジスタの需要
が増加する中で、特に高性能、高信顛性のトランジスタ
が望まれるようになった。
が増加する中で、特に高性能、高信顛性のトランジスタ
が望まれるようになった。
一般的には、例えば８００ Ｖまたは１００ＯＶ以上の
高耐圧トランジスタでは、低不純物濃度のシリコン基板
上に空乏層を広げるためのフィールド・リミッティング
・リングや、空乏層を拡がり易くするとともに電位を安
定させるためのフィールド・プレートが設けられ、さら
に信顧性の向上を図るためにリンネ鈍物がドープされた
Ｐ Ｓ Ｇ （Ｐｈｏｓｐｈ。
高耐圧トランジスタでは、低不純物濃度のシリコン基板
上に空乏層を広げるためのフィールド・リミッティング
・リングや、空乏層を拡がり易くするとともに電位を安
定させるためのフィールド・プレートが設けられ、さら
に信顧性の向上を図るためにリンネ鈍物がドープされた
Ｐ Ｓ Ｇ （Ｐｈｏｓｐｈ。
５ｉｌｉｃａｔｅ Ｇｌａｓｓ）膜等のパッシベーショ
ン膜を設けている。
ン膜を設けている。
第４図は従来の高耐圧半導体装置の一例としてＤＳＡ（
Ｄｉｆｆｕｓｉｏｎ Ｓｅｌｆ−Ａｌｉｇｍｅｎｔ）構
造のパワーＭＯ３ＦＥＴの構成を示すものである。ＤＳ
Ａ ＭＯＳ ＰＥＴは二重拡散によってチャンネルを形
成するもので、ゲート酸化膜を介して形成された格子状
のゲート多結晶シリコン膜により囲まれた同じ拡散窓を
介してチャンネル領域を形成するための不純物拡散と、
ソース領域を形成するための不純物拡散とを行っている
のが特徴である。
Ｄｉｆｆｕｓｉｏｎ Ｓｅｌｆ−Ａｌｉｇｍｅｎｔ）構
造のパワーＭＯ３ＦＥＴの構成を示すものである。ＤＳ
Ａ ＭＯＳ ＰＥＴは二重拡散によってチャンネルを形
成するもので、ゲート酸化膜を介して形成された格子状
のゲート多結晶シリコン膜により囲まれた同じ拡散窓を
介してチャンネル領域を形成するための不純物拡散と、
ソース領域を形成するための不純物拡散とを行っている
のが特徴である。
第４図に示すように、ドレイン領域を構成するｎ４型半
導体基板１の上にｎ型エピタキシャル層２を形成したｎ
オンｎ“構造となっており、ドレイン電極１ａはｎ°半
導体基板１の裏面に形成されている。ｎ型エピタキシャ
ル層２の主面にはゲート酸化膜５ａが形成され、その上
にゲート多結晶シリコン膜６が形成されている。このゲ
ート多結晶シリコン膜６は所定のパターンに形成されて
おり、セルを構成している。各セル内にはｐ“型半導体
層３と、チャンネル領域を構成するｐ型半導体層４と、
ソース領域を構成するｎ゛型型温導体層８が形成されて
いる。多結晶シリコン膜６の上には酸化膜５ｂとＰＳＧ
膜５ｃとが形成されており、これらの絶縁膜にあけた開
口を介してｐ゛゛半導体Ｎ３およびｎ“型半導体Ｎ８の
双方にオーミック接触しているアルミニウムより成るソ
ース電極９がＰＳＧ膜５ｃ上に形成されている。空乏層
を広げるためにセル集合領域を囲むようにｐ゛゛半導体
層より成るフィールド・リミッティング・リング（以下
ＦＬＲと略記するＨＯａ、 １０ｂが形成されており、
これらのＦＬＲと接触するようにフィールド゛・プレー
ト（以下ＦＰと略記するＨｌａ、 ｌｌｂがフィールド
酸化膜５ｄ上に堆積されたＰＳＧ膜５ｃ上に形成されて
いる。さらにチップの最外周にはｎ゛゛半導体層より成
るチャンネル・ストッパ１２が形成され、これにはイク
イ・ポテンシャル・リング（以下、ｅｑｕｔ−ｐｏｔｅ
ｎｔｔａｌｒｔｎｇの頭文字をとってＥＱＲと略記する
。）１３が接続されている。
導体基板１の上にｎ型エピタキシャル層２を形成したｎ
オンｎ“構造となっており、ドレイン電極１ａはｎ°半
導体基板１の裏面に形成されている。ｎ型エピタキシャ
ル層２の主面にはゲート酸化膜５ａが形成され、その上
にゲート多結晶シリコン膜６が形成されている。このゲ
ート多結晶シリコン膜６は所定のパターンに形成されて
おり、セルを構成している。各セル内にはｐ“型半導体
層３と、チャンネル領域を構成するｐ型半導体層４と、
ソース領域を構成するｎ゛型型温導体層８が形成されて
いる。多結晶シリコン膜６の上には酸化膜５ｂとＰＳＧ
膜５ｃとが形成されており、これらの絶縁膜にあけた開
口を介してｐ゛゛半導体Ｎ３およびｎ“型半導体Ｎ８の
双方にオーミック接触しているアルミニウムより成るソ
ース電極９がＰＳＧ膜５ｃ上に形成されている。空乏層
を広げるためにセル集合領域を囲むようにｐ゛゛半導体
層より成るフィールド・リミッティング・リング（以下
ＦＬＲと略記するＨＯａ、 １０ｂが形成されており、
これらのＦＬＲと接触するようにフィールド゛・プレー
ト（以下ＦＰと略記するＨｌａ、 ｌｌｂがフィールド
酸化膜５ｄ上に堆積されたＰＳＧ膜５ｃ上に形成されて
いる。さらにチップの最外周にはｎ゛゛半導体層より成
るチャンネル・ストッパ１２が形成され、これにはイク
イ・ポテンシャル・リング（以下、ｅｑｕｔ−ｐｏｔｅ
ｎｔｔａｌｒｔｎｇの頭文字をとってＥＱＲと略記する
。）１３が接続されている。
（発明が解決しようとする問題点）
上述した従来の高耐圧トランジスタにおいては素子特性
、特に耐圧を安定なものとするために、活性化領域の周
囲に空乏層が広がり易くするためのＦＬＲ１０ａ、 １
０ｂと、これに接続されたＦＰ ｌｌａ、 ｌｌｂが形
成されているとともにトランジスタの周囲の電位を安定
させるためのチャンネル・ストッパ１２と、これに接続
されたＥＱＲ１３が形成されている。
、特に耐圧を安定なものとするために、活性化領域の周
囲に空乏層が広がり易くするためのＦＬＲ１０ａ、 １
０ｂと、これに接続されたＦＰ ｌｌａ、 ｌｌｂが形
成されているとともにトランジスタの周囲の電位を安定
させるためのチャンネル・ストッパ１２と、これに接続
されたＥＱＲ１３が形成されている。
このようなりＳＡ槽構造パワーＭＯ５ＦＥＴにおいて、
オン抵抗を低くするためには、限られたチップ面積内で
チャンネル幅を長くとれるようにセルの数を多くするこ
とが必要である。しかしながら高耐圧、特に９００ｖあ
るいは１００ＯＶ以上ともなると、フィールド・リミッ
ティング・リング（ガードリング）を複数配列して所望
の特性が得られるようにしている。このように複数のフ
ィールド・リミッティング・リングを設けると、これら
が占める面積はきわめて大きくなり、その分セルの個数
が少なくなり、オン抵抗を十分に低くすることができな
い欠点がある。一方、フィールド・リミッティング・リ
ングの幅を狭くすれば、それが占める面積を少なくでき
る。しかしながら、そのような高耐圧半導体装置は、そ
れを取巻く周囲の諸条件によって初期耐圧が劣化し易く
、例えばフィールド・リミッティング・リング１０ａ、
１０ｂの上に、例えばポリイミド樹脂より成る誘電体
膜を形成すると、第５図に示すように低電流領域におい
てリーク電流が生ずるリニアブレークダウン現象が起き
る欠点ある。
オン抵抗を低くするためには、限られたチップ面積内で
チャンネル幅を長くとれるようにセルの数を多くするこ
とが必要である。しかしながら高耐圧、特に９００ｖあ
るいは１００ＯＶ以上ともなると、フィールド・リミッ
ティング・リング（ガードリング）を複数配列して所望
の特性が得られるようにしている。このように複数のフ
ィールド・リミッティング・リングを設けると、これら
が占める面積はきわめて大きくなり、その分セルの個数
が少なくなり、オン抵抗を十分に低くすることができな
い欠点がある。一方、フィールド・リミッティング・リ
ングの幅を狭くすれば、それが占める面積を少なくでき
る。しかしながら、そのような高耐圧半導体装置は、そ
れを取巻く周囲の諸条件によって初期耐圧が劣化し易く
、例えばフィールド・リミッティング・リング１０ａ、
１０ｂの上に、例えばポリイミド樹脂より成る誘電体
膜を形成すると、第５図に示すように低電流領域におい
てリーク電流が生ずるリニアブレークダウン現象が起き
る欠点ある。
また、フィールド・リミッティング・リングを細くした
半導体装置では第６図に示すように耐圧のクリープまた
はウオーク等の変動が生ずるとともに第７図に示すよう
にアバランシェブレークダウン特性がソフトとなり理論
値に近い耐圧が得られず信顧性の点でも問題があった。
半導体装置では第６図に示すように耐圧のクリープまた
はウオーク等の変動が生ずるとともに第７図に示すよう
にアバランシェブレークダウン特性がソフトとなり理論
値に近い耐圧が得られず信顧性の点でも問題があった。
本発明の目的は、上述した問題に鑑みてなされたもので
、耐圧の劣化が生ぜず、ハードなブレークダウン特性が
得られ、しかも信顛性の高い高耐圧半導体装置を提供し
ようとするものである。
、耐圧の劣化が生ぜず、ハードなブレークダウン特性が
得られ、しかも信顛性の高い高耐圧半導体装置を提供し
ようとするものである。
（問題点を解決するための手段および作用）本発明の高
耐圧半導体装置は、一導電型の半導体基体と、その表面
に形成した逆導電型の半導体層と、この逆導電型の半導
体層を囲むように形成した逆導電型の複数のフィールド
・リミッティング・リングとを具え、最外側のフィール
ド・リミッティング・リングの幅を、その内側にある少
なくとも１つのフィールド・リミッティング・リングの
幅よりも広くしたことを特徴とするものである。
耐圧半導体装置は、一導電型の半導体基体と、その表面
に形成した逆導電型の半導体層と、この逆導電型の半導
体層を囲むように形成した逆導電型の複数のフィールド
・リミッティング・リングとを具え、最外側のフィール
ド・リミッティング・リングの幅を、その内側にある少
なくとも１つのフィールド・リミッティング・リングの
幅よりも広くしたことを特徴とするものである。
本発明の高耐圧半導体装置を実施するに当たっては、例
えば３本のフィールド・リミッティング・リングを設け
、その幅を内側から外側に向けて大きくしていったり、
内側の２本の幅を等しくし、外側の幅をそれよりも大き
くしたりすることができる。また、４本のフィールド・
リミッティング・リングを設ける場合、内側から外側に
向けて段々と幅を広くすることできる他、内側から外側
に向けて狭−狭一広一広としたり、狭−広一狭一広とす
ることができる。いずれの場合でも最外側のフィールド
・リミッティング・リングの幅が最大となるようにすれ
ばよい。このように構成すると、空乏層が広がり易くな
るとともに耐圧が安定化し、ハードなブレークダウン特
性が得られることになる。
えば３本のフィールド・リミッティング・リングを設け
、その幅を内側から外側に向けて大きくしていったり、
内側の２本の幅を等しくし、外側の幅をそれよりも大き
くしたりすることができる。また、４本のフィールド・
リミッティング・リングを設ける場合、内側から外側に
向けて段々と幅を広くすることできる他、内側から外側
に向けて狭−狭一広一広としたり、狭−広一狭一広とす
ることができる。いずれの場合でも最外側のフィールド
・リミッティング・リングの幅が最大となるようにすれ
ばよい。このように構成すると、空乏層が広がり易くな
るとともに耐圧が安定化し、ハードなブレークダウン特
性が得られることになる。
（実施例）
第１図（ａ）〜（ｄ）は本発明の高耐圧半導体装置の一
実施例であるＤＳＡ ＭＯＳ ＦＥＴの順次の製造工程
における構成を示す断面図である。
実施例であるＤＳＡ ＭＯＳ ＦＥＴの順次の製造工程
における構成を示す断面図である。
ｎ型不純物を高濃度にドープしたｎ゛゛シリコン半導体
基板２Ｉの上に、例えば比抵抗が４０Ω−ＣＩｌｌで、
厚さが１００μｍ程度のｎ型シリコンエピタキシャル半
導体層２２を形成してｎオンｎ゛構造の半導体基体を形
成した後、ｎ型半導体層２２上に約１０００人の厚さの
酸化膜３を形成し、その後選択的にｐ゛型型半体体層２
４１〜２４−４を形成した様子を第１図（ａ）に示す。
基板２Ｉの上に、例えば比抵抗が４０Ω−ＣＩｌｌで、
厚さが１００μｍ程度のｎ型シリコンエピタキシャル半
導体層２２を形成してｎオンｎ゛構造の半導体基体を形
成した後、ｎ型半導体層２２上に約１０００人の厚さの
酸化膜３を形成し、その後選択的にｐ゛型型半体体層２
４１〜２４−４を形成した様子を第１図（ａ）に示す。
ｐ゛型半導体Ｍ ２４−３〜２４−５は、ρ゛型型半体
体層２４−２周囲を取囲むようにリング状に形成されて
いる。また、これらの３本のｐ゛型半導体Ｍ２４−３．
２４−４および２４−５の幅は、それぞれ１５μｍ、３
０μｍおよび４５μ頂と外側に行く程広くなっている。
体層２４−２周囲を取囲むようにリング状に形成されて
いる。また、これらの３本のｐ゛型半導体Ｍ２４−３．
２４−４および２４−５の幅は、それぞれ１５μｍ、３
０μｍおよび４５μ頂と外側に行く程広くなっている。
次に、約２μｍの厚い酸化膜２５を形成し、その後フォ
トエツチング法によってゲートＳＮ域を形成すべき部分
の厚い酸化膜を選択的にエツチングした後、ゲート酸化
膜２６を、例えば１０００人程度定形成し、さらにこの
ゲート酸化膜上にゲート電極を構成する多結晶シリコン
パターン２７を選択的に形成した様子を第１図（ｂ）に
示す。
トエツチング法によってゲートＳＮ域を形成すべき部分
の厚い酸化膜を選択的にエツチングした後、ゲート酸化
膜２６を、例えば１０００人程度定形成し、さらにこの
ゲート酸化膜上にゲート電極を構成する多結晶シリコン
パターン２７を選択的に形成した様子を第１図（ｂ）に
示す。
続いて多結晶シリコンパターン２７をマスクとしてｐ型
不純物をイオン注入し、加熱処理してこれを０１型工ピ
タキシヤル半導体層２２中にドライブしてチャンネル領
域を構成するｐ型半導体層２８を形成し、再度多結晶シ
リコンパターン２７をマスクとしてｎ型不純物をイオン
注入し、ドライブしてソース領域を構成するｎ゛型型厚
導体層２９形成した後、ＣＶＤ−５ｉＯ□膜３０を約５
０００人の厚さに形成した様子を第１図（ｃ）に示す。
不純物をイオン注入し、加熱処理してこれを０１型工ピ
タキシヤル半導体層２２中にドライブしてチャンネル領
域を構成するｐ型半導体層２８を形成し、再度多結晶シ
リコンパターン２７をマスクとしてｎ型不純物をイオン
注入し、ドライブしてソース領域を構成するｎ゛型型厚
導体層２９形成した後、ＣＶＤ−５ｉＯ□膜３０を約５
０００人の厚さに形成した様子を第１図（ｃ）に示す。
この場合ｐ型半導体層２８はｐゝ型型半体体層２４１．
２４−２と連続するように形成し、ｎ゛型半導体Ｍ２９
はｐ型半導体層２８中に浅く形成する。
２４−２と連続するように形成し、ｎ゛型半導体Ｍ２９
はｐ型半導体層２８中に浅く形成する。
続いて、第１図（ｄ）に示すように厚い酸化膜２５、ゲ
ート酸化膜２６、ＣＣＶＤ−５ｉｎ膜３０にコンタクト
ホールを形成した後、ＡＩより成る金属電極膜３１−１
〜３１−４を約３μｍの厚さに形成する。この際、チッ
プ周辺の電位を安定化するために、イクイ・ポテンシャ
ル・リング３１−５も同時に形成する。また、第１図（
ｄ）では図示していないが、ｎ＋型半導体基板２１の裏
面にドレイン電極を構成する金属電極膜を形成する。こ
のようにして、ソース−ドレイン間の耐圧が約１０００
Ｖの高耐圧パワーＭＯＳ ＦＥＴが得られる。
ート酸化膜２６、ＣＣＶＤ−５ｉｎ膜３０にコンタクト
ホールを形成した後、ＡＩより成る金属電極膜３１−１
〜３１−４を約３μｍの厚さに形成する。この際、チッ
プ周辺の電位を安定化するために、イクイ・ポテンシャ
ル・リング３１−５も同時に形成する。また、第１図（
ｄ）では図示していないが、ｎ＋型半導体基板２１の裏
面にドレイン電極を構成する金属電極膜を形成する。こ
のようにして、ソース−ドレイン間の耐圧が約１０００
Ｖの高耐圧パワーＭＯＳ ＦＥＴが得られる。
第２図は本実施例のアバランシェブレークダウン特性を
示すものであり、ハードな特性が得られていることがわ
かる。また、リニアブレークダウン現象やクリープ現象
も生じておらず、理論値にきわめて近い特性が得られた
。
示すものであり、ハードな特性が得られていることがわ
かる。また、リニアブレークダウン現象やクリープ現象
も生じておらず、理論値にきわめて近い特性が得られた
。
このように、本発明によればフィールド・リミッティン
グ・リングを複数設け、最外側のものの幅を最大とする
ことにより、高耐圧の条件である空乏層の伸びが得られ
、また伸びた空乏層の範囲が広くなり、例えばフィード
酸化膜を介して有機系（例えばポリイミド系）のパッシ
ベーション膜を設けても耐圧の劣化は殆んど起らなくな
る。その理由は、次のようなものである。半導体素子に
電圧を印加すると、空乏層は外側に向けて伸びて行き、
Ｐ゛゛半導体層より成る複数のフィールド・リミッティ
ング・リングに次々と到達するが、このとき一番外側の
フィールド・リミッティング・リングには最も強い電界
が加わる。本発明では、空乏層が到達した部分の最後の
フィールド・リミッティング・リングの幅は他のリング
よりも広くしであるので、空乏層がこの最外側のフィー
ルド・リミッティング・リングで安定することになる。
グ・リングを複数設け、最外側のものの幅を最大とする
ことにより、高耐圧の条件である空乏層の伸びが得られ
、また伸びた空乏層の範囲が広くなり、例えばフィード
酸化膜を介して有機系（例えばポリイミド系）のパッシ
ベーション膜を設けても耐圧の劣化は殆んど起らなくな
る。その理由は、次のようなものである。半導体素子に
電圧を印加すると、空乏層は外側に向けて伸びて行き、
Ｐ゛゛半導体層より成る複数のフィールド・リミッティ
ング・リングに次々と到達するが、このとき一番外側の
フィールド・リミッティング・リングには最も強い電界
が加わる。本発明では、空乏層が到達した部分の最後の
フィールド・リミッティング・リングの幅は他のリング
よりも広くしであるので、空乏層がこの最外側のフィー
ルド・リミッティング・リングで安定することになる。
これによって理論値通りの良好なブレークダウン特性が
得られることになる。
得られることになる。
第３図は本発明の高耐圧半導体装置の他の実施例の製造
工程の途中における構成を示す平面図である。本例では
、バイポーラトランジスタとして構成したものであり、
ｎ型の半導体層４１の表面にベース領域を構成するｐ型
半導体層４２を形成し、さらにこのｐ型半導体層を囲む
ように３本のｐ型半導体層より成るフィールド・リミッ
ティング・リング４３−１．４３−２．４３−３をリン
グ状に形成したものである。これらフィールド・リミッ
ティング・リング４３−１．４３−２．４３−３の幅を
内側から外側に段々と広（しである。さらにｐ型半導体
層４２中にエミッタ領域を構成するｎ゛゛半導体層を形
成してバイポーラトランジスタを構成することができる
。
工程の途中における構成を示す平面図である。本例では
、バイポーラトランジスタとして構成したものであり、
ｎ型の半導体層４１の表面にベース領域を構成するｐ型
半導体層４２を形成し、さらにこのｐ型半導体層を囲む
ように３本のｐ型半導体層より成るフィールド・リミッ
ティング・リング４３−１．４３−２．４３−３をリン
グ状に形成したものである。これらフィールド・リミッ
ティング・リング４３−１．４３−２．４３−３の幅を
内側から外側に段々と広（しである。さらにｐ型半導体
層４２中にエミッタ領域を構成するｎ゛゛半導体層を形
成してバイポーラトランジスタを構成することができる
。
本実施例ではフィールド・リミッティング・リング４３
−１．４３−２．４３−３の幅をそれぞれ１５μｍ、
２６μｍ、３２μｍとすることにより耐圧が高く信頬性
の良いバイポーラトランジスタが得られた。
−１．４３−２．４３−３の幅をそれぞれ１５μｍ、
２６μｍ、３２μｍとすることにより耐圧が高く信頬性
の良いバイポーラトランジスタが得られた。
本発明は上述した実施例に限られるものではなく、幾多
の変更や変形が可能である。例えば上述した実施例では
３本のフィールド・リミッティング・リングを設け、そ
れらの幅を内側から外側にかけて段々と広くしていった
が、必ずしも段々と広くする必要はなく、例えば狭−狭
一広としたり、狭−広一広とすることもできる。またフ
ィールド・リミッティング・リングの本数は２本以上で
あればよく、例えば４本とする場合には内側から外側に
向けて段々と広くしたり、狭−狭一広一広としたり、狭
−広一狭一広としたりすることができる。また、上述し
た実施例ではフィールド・リミッティング・リングと接
続する電極膜を設け、これに所定の電位を与えてフィー
ルド・プレートとして作用させるようにしたが、フィー
ルド・プレートは設けなくてもよい。
の変更や変形が可能である。例えば上述した実施例では
３本のフィールド・リミッティング・リングを設け、そ
れらの幅を内側から外側にかけて段々と広くしていった
が、必ずしも段々と広くする必要はなく、例えば狭−狭
一広としたり、狭−広一広とすることもできる。またフ
ィールド・リミッティング・リングの本数は２本以上で
あればよく、例えば４本とする場合には内側から外側に
向けて段々と広くしたり、狭−狭一広一広としたり、狭
−広一狭一広としたりすることができる。また、上述し
た実施例ではフィールド・リミッティング・リングと接
続する電極膜を設け、これに所定の電位を与えてフィー
ルド・プレートとして作用させるようにしたが、フィー
ルド・プレートは設けなくてもよい。
（発明の効果）
上述した本発明の高耐圧半導体装置の利点を要約すると
次の通りである。
次の通りである。
（１）フィールド・リミッティング・リングの上の酸化
膜の上に誘電率の大きい物質、例えばポリイミド樹脂膜
を形成してもリニアブレークダウンや耐圧劣化が生じな
い。
膜の上に誘電率の大きい物質、例えばポリイミド樹脂膜
を形成してもリニアブレークダウンや耐圧劣化が生じな
い。
（２）耐圧のクリープまたはウオークが生じない。
（３）アバランシェブレークダウン特性がハードである
。
。
（４）耐圧の値が理論値に近いものが得られる。
（５）バイアス・トリートメント等の信顧性が良い。
第１図（ａ）〜（ｄ）は本発明による高耐圧半導体装置
の一実施例であるパワーＭＯ５ＦＥＴの順次の製造工程
における構成を示す断面図、第２図は同じくそのブレー
クダウン特性を示す図、 第３図は本発明の高耐圧半導体装置の他の実施例である
パワーバイポーラトランジスタの製造途中における構成
を示す平面図、 第４図は従来のパワーＭＯ３ＦＥＴの構造を示す断面図
、 第５図、第６図および第７図は従来のパワーＭＯ５ＦＥ
Ｔのブレークダウン特性を示す図である。 ２１・・・ｎ゛゛半導体基板 ２２・・・ｎ型半導体層
２３・・・酸化膜 ２４−１〜２４−２・・・ｐ゛型型厚導体層２４３〜２
４−５・・・フィールド・リミッティング、リング２５
・・・厚い酸化膜 ２６・・・ゲート酸化膜２７
・・・多結晶シリコンパターン ２８・・・ｐ型半導体層 ２９・・・ｎ゛型型半体
体層３０・・ＣＶＤ−５ｉＯｚ膜 ３１−１〜３１−５・・・金属電極膜 ４１・・・ｎ型半導体層 ４２・・・ρ゛型型厚導
体層４３−１〜４３−３・・フィールド・リミッティン
グ・リング特許出願人 ティーディーケイ株式会社
電圧（Ｖ）□ 第３図 且 第５図 第７図 弓ＥＴＪ三、（Ｖン − 第６図 電圧（Ｖ）−
の一実施例であるパワーＭＯ５ＦＥＴの順次の製造工程
における構成を示す断面図、第２図は同じくそのブレー
クダウン特性を示す図、 第３図は本発明の高耐圧半導体装置の他の実施例である
パワーバイポーラトランジスタの製造途中における構成
を示す平面図、 第４図は従来のパワーＭＯ３ＦＥＴの構造を示す断面図
、 第５図、第６図および第７図は従来のパワーＭＯ５ＦＥ
Ｔのブレークダウン特性を示す図である。 ２１・・・ｎ゛゛半導体基板 ２２・・・ｎ型半導体層
２３・・・酸化膜 ２４−１〜２４−２・・・ｐ゛型型厚導体層２４３〜２
４−５・・・フィールド・リミッティング、リング２５
・・・厚い酸化膜 ２６・・・ゲート酸化膜２７
・・・多結晶シリコンパターン ２８・・・ｐ型半導体層 ２９・・・ｎ゛型型半体
体層３０・・ＣＶＤ−５ｉＯｚ膜 ３１−１〜３１−５・・・金属電極膜 ４１・・・ｎ型半導体層 ４２・・・ρ゛型型厚導
体層４３−１〜４３−３・・フィールド・リミッティン
グ・リング特許出願人 ティーディーケイ株式会社
電圧（Ｖ）□ 第３図 且 第５図 第７図 弓ＥＴＪ三、（Ｖン − 第６図 電圧（Ｖ）−
Claims (1)
- １、一導電型の半導体基体と、その表面に形成した逆導
電型の半導体層と、この逆導電型の半導体層を囲むよう
に形成した逆導電型の複数のフィールド・リミッティン
グ・リングとを具え、最外側のフィールド・リミッティ
ング・リングの幅を、その内側にある少なくとも１つの
フィールド・リミッティング・リングの幅よりも広くし
たことを特徴とする高耐圧半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62060229A JPS63227063A (ja) | 1987-03-17 | 1987-03-17 | 高耐圧半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62060229A JPS63227063A (ja) | 1987-03-17 | 1987-03-17 | 高耐圧半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63227063A true JPS63227063A (ja) | 1988-09-21 |
Family
ID=13136133
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62060229A Pending JPS63227063A (ja) | 1987-03-17 | 1987-03-17 | 高耐圧半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63227063A (ja) |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5233215A (en) * | 1992-06-08 | 1993-08-03 | North Carolina State University At Raleigh | Silicon carbide power MOSFET with floating field ring and floating field plate |
| US5691553A (en) * | 1994-09-20 | 1997-11-25 | Hitachi, Ltd. | Semiconductor device and power converter using same |
| JP2007012801A (ja) * | 2005-06-29 | 2007-01-18 | Shindengen Electric Mfg Co Ltd | 半導体装置 |
| JP2011249580A (ja) * | 2010-05-27 | 2011-12-08 | Fuji Electric Co Ltd | 半導体装置 |
| CN102956685A (zh) * | 2011-10-19 | 2013-03-06 | 扬州杰利半导体有限公司 | 一种耐高温平面结构型超高压二极管芯片 |
| JP2015070184A (ja) * | 2013-09-30 | 2015-04-13 | サンケン電気株式会社 | 半導体装置 |
| JP6030806B1 (ja) * | 2015-08-27 | 2016-11-24 | 新電元工業株式会社 | ワイドギャップ型半導体装置及びワイドギャップ型半導体装置の製造方法 |
| JP2016225363A (ja) * | 2015-05-27 | 2016-12-28 | トヨタ自動車株式会社 | 半導体装置 |
| CN109119341A (zh) * | 2018-08-22 | 2019-01-01 | 盛世瑶兰（深圳）科技有限公司 | 一种vdmos器件终端结构及其制作方法 |
| CN109417086A (zh) * | 2017-01-25 | 2019-03-01 | 富士电机株式会社 | 半导体装置 |
| CN109616511A (zh) * | 2018-12-18 | 2019-04-12 | 深圳市威兆半导体有限公司 | 一种纵向多重pn结的vdmos分压环的设计方法 |
| CN111244158A (zh) * | 2020-01-21 | 2020-06-05 | 上海华虹宏力半导体制造有限公司 | 超级结器件及其制造方法 |
-
1987
- 1987-03-17 JP JP62060229A patent/JPS63227063A/ja active Pending
Cited By (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5233215A (en) * | 1992-06-08 | 1993-08-03 | North Carolina State University At Raleigh | Silicon carbide power MOSFET with floating field ring and floating field plate |
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| JP2016225363A (ja) * | 2015-05-27 | 2016-12-28 | トヨタ自動車株式会社 | 半導体装置 |
| WO2017033216A1 (ja) * | 2015-08-27 | 2017-03-02 | 新電元工業株式会社 | ワイドギャップ型半導体装置及びワイドギャップ型半導体装置の製造方法 |
| JP6030806B1 (ja) * | 2015-08-27 | 2016-11-24 | 新電元工業株式会社 | ワイドギャップ型半導体装置及びワイドギャップ型半導体装置の製造方法 |
| CN107078167A (zh) * | 2015-08-27 | 2017-08-18 | 新电元工业株式会社 | 宽带隙半导体装置以及宽带隙半导体装置的制造方法 |
| US9960228B2 (en) | 2015-08-27 | 2018-05-01 | Shindengen Electric Manufacturing Co., Ltd. | Wide gap semiconductor device and method of manufacturing the same |
| CN109417086A (zh) * | 2017-01-25 | 2019-03-01 | 富士电机株式会社 | 半导体装置 |
| CN109417086B (zh) * | 2017-01-25 | 2021-08-31 | 富士电机株式会社 | 半导体装置 |
| CN109119341A (zh) * | 2018-08-22 | 2019-01-01 | 盛世瑶兰（深圳）科技有限公司 | 一种vdmos器件终端结构及其制作方法 |
| CN109616511A (zh) * | 2018-12-18 | 2019-04-12 | 深圳市威兆半导体有限公司 | 一种纵向多重pn结的vdmos分压环的设计方法 |
| CN109616511B (zh) * | 2018-12-18 | 2021-11-26 | 深圳市威兆半导体有限公司 | 一种纵向多重pn结的vdmos分压环的设计方法 |
| CN111244158A (zh) * | 2020-01-21 | 2020-06-05 | 上海华虹宏力半导体制造有限公司 | 超级结器件及其制造方法 |
| CN111244158B (zh) * | 2020-01-21 | 2023-10-20 | 上海华虹宏力半导体制造有限公司 | 超级结器件及其制造方法 |
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