JPH0818041A - 高耐圧半導体装置およびその製造方法 - Google Patents

高耐圧半導体装置およびその製造方法

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JPH0818041A
JPH0818041A JP14730994A JP14730994A JPH0818041A JP H0818041 A JPH0818041 A JP H0818041A JP 14730994 A JP14730994 A JP 14730994A JP 14730994 A JP14730994 A JP 14730994A JP H0818041 A JPH0818041 A JP H0818041A
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breakdown voltage
depletion layer
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Shinya Imoto
晋也 井元
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Rohm Co Ltd
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Abstract

(57)【要約】 【目的】 高耐圧を満足しつつ低いオン抵抗の高耐圧Ｍ
ＯＳトランジスタを提供する。 【構成】 ドリフトドレイン領域７に所定の電圧が印加
された場合にキャップ領域８とドリフトドレイン領域７
との間の上部空乏層のうち、キャップ領域８側へ伸びる
空乏層の厚みよりもキャップ領域８の厚みが薄くなるよ
う、ドレインドリフト領域７とキャップ領域８との不純
物濃度の比が決定されている。このようにして、キャッ
プ領域８が完全空乏化することにより、ドリフトドレイ
ン領域７におけるチャネル方向の電位分布だけでなく、
キャップ領域８におけるチャネル方向の電位分布も均一
となる。したがって、ドレイン３近傍の表面にて電界集
中が起こることを防止でき、高耐圧を得られる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、高耐圧半導体装置に
関するものであり、特に、その高耐圧構造に関する。
【０００２】
【従来の技術およびその課題】特開昭６３−３１４８６
９号公報には、図１１に示すような高耐圧ＭＯＳトラン
ジスタ７１が開示されている。
【０００３】高耐圧ＭＯＳトランジスタ７１は、Ｐ-型
の半導体基板７２内に、Ｎ+型のドレイン７３、Ｎ+型の
ソース７４およびゲート７５を備えている。ドレイン７
３は、Ｎ-型のドリフトドレイン領域７７を有してい
る。このドリフトドレイン領域７７は表面にＰ型のキャ
ップ領域７８を有している。
【０００４】高耐圧ＭＯＳトランジスタ７１において
は、ソース７４、ゲート７５、および半導体基板７２が
低電位で、ドレイン７３が高電位で、キャップ領域７８
が半導体基板７２と同電位の場合（トランジスタオフ
時）に、ドリフトドレイン領域７７は、半導体基板７２
およびキャップ領域７８の双方から空乏層が伸びて、完
全空乏化する。これにより、ドリフトドレイン領域７７
におけるチャネル方向の電位分布が均一となり、高耐圧
が実現できる。
【０００５】すなわち、キャップ領域７８を設けること
により、高耐圧を得つつ、耐圧とトレードオフの関係に
あるオン抵抗を低くすることができるというものであ
る。
【０００６】しかしながら、発明者が前記高耐圧ＭＯＳ
トランジスタ７１を製造し実験したところ、目的とする
耐圧が得られず、理論耐圧以下でも絶縁破壊が生じるこ
とが判明した。また、この絶縁破壊は、ドリフトドレイ
ン領域７７をチャネル方向に延しても防止することがで
きなかった。すなわち、前記高耐圧ＭＯＳトランジスタ
７１においては、高耐圧を得つつオン抵抗を低くするに
は限界があった。
【０００７】この発明は、上記のような問題点を解決
し、消費電力を大きくすることなく高耐圧を実現できる
高耐圧半導体装置およびその製造方法を提供することを
目的とする。
【０００８】
【課題を解決するための手段】請求項１にかかる高耐圧
半導体装置においては、前記所定の電圧が印加された場
合に前記上部空乏層のうち前記不純物領域側へ伸びる空
乏層の厚みの方が前記不純物領域の厚みよりも厚くなる
ように、前記不純物領域の不純物濃度およびその厚みが
決定されていることを特徴とする。
【０００９】請求項２にかかる高耐圧半導体装置におい
ては、前記不純物領域の厚みＬ、前記第２領域の不純物
濃度Ｎ1、および前記不純物領域の不純物濃度Ｎ2が、下
記の式を満足するよう構成されていることを特徴とす
る： Ｌ≦Ｘ/{１＋(Ｎ2/Ｎ1)} 但し、Ｘ＝〔{２εs・ε0・(Ｖ＋φ)}/ｑ〕1/2・｛(１/
Ｎ1)＋(１/Ｎ2)｝1/2であり、φ＝(ｋＴ/ｑ)・loge{(Ｎ1
・Ｎ2）/ｎｉ2}であり、ｋはボルツマン定数であり、Ｔ
は絶対温度であり、εsは前記半導体基板の比誘電率で
あり、ε0は真空における誘電率であり、φは拡散電位
であり、Ｖは前記所定の電圧であり、ｑは電子の電荷で
あり、ｎｉは前記半導体基板における真性半導体のキャ
リア濃度である。
【００１０】請求項３の高耐圧半導体装置においては、
前記不純物領域は、前記第２領域表面に露出することな
く前記第２領域内に形成されていることを特徴とする。
【００１１】請求項４にかかる高耐圧半導体装置の製造
方法においては、前記第２領域に前記連結空乏層が形成
される場合には、前記不純物領域がすべて空乏化するよ
うに、前記第２領域の不純物濃度と前記不純物領域の不
純物濃度との比、および前記不純物領域の厚みが決定さ
れていることを特徴とする。
【００１２】請求項５の高耐圧半導体装置の製造方法に
おいては、前記第２領域の表面付近の不純物濃度を、こ
の表面付近以外の領域と比べて前記第２領域形成時にま
たは前記第２領域形成後、低くすることを特徴とする。
【００１３】
【作用】請求項１にかかる高耐圧半導体装置において
は、前記第２領域に所定の電圧が印加された場合に前記
上部空乏層のうち前記不純物領域側へ伸びる空乏層の厚
みの方が前記不純物領域の厚みよりも厚くなるように、
前記不純物領域の不純物濃度および前記厚みが決定され
ている。これにより、前記第２領域に所定の電圧が印加
された場合に前記不純物領域は完全空乏化する。したが
って、前記不純物領域内における電界集中を防止でき
る。
【００１４】請求項２にかかる高耐圧半導体装置におい
ては、前記不純物領域の厚みＬ、前記第２領域の不純物
濃度Ｎ1、および前記不純物領域の不純物濃度Ｎ2が、Ｌ
≦Ｘ/{１＋(Ｎ2/Ｎ1)}という式を満足するよう構成され
ている。したがって、前記第２領域に前記連結空乏層が
形成される場合には、前記不純物領域が完全空乏化す
る。したがって、前記不純物領域内における電界集中を
防止できる。
【００１５】請求項３の高耐圧半導体装置においては、
前記不純物領域は、前記第２領域表面に露出することな
く前記第２領域内に形成されている。したがって、前記
不純物領域の上にもＰＮ接合面が形成され、より完全空
乏化しやすくなる。
【００１６】請求項４にかかる高耐圧半導体装置の製造
方法においては、前記第２領域に前記連結空乏層が形成
される場合には、前記不純物領域がすべて空乏化するよ
うに、前記第２領域の不純物濃度と前記不純物領域の不
純物濃度との比、および前記不純物領域の厚みが決定さ
れている。したがって、前記不純物領域内における電界
集中を防止できる。
【００１７】請求項５の高耐圧半導体装置の製造方法に
おいては、前記第２領域の表面付近の不純物濃度を、こ
の表面付近以外の領域と比べて、前記第２領域形成時に
または前記第２領域形成後、低くする。したがって、前
記不純物領域の不純物濃度制御が容易になる。
【００１８】
【実施例】本発明の一実施例を図面に基づいて説明す
る。図１に示すように、高耐圧ＭＯＳトランジスタ１
は、ドリフトドレインＭＯＳＦＥＴであり、Ｐ-型の半
導体基板２内に、Ｎ+型のドレイン３、Ｎ+型のソース４
およびゲート電極５を備えている。ドレイン３は、Ｎ-
型のドリフトドレイン領域７で取囲まれている。ドリフ
トドレイン領域７表面には、Ｐ-型のキャップ領域８が
設けられている。ドレイン３およびソース４は、各々ド
レイン電極３ａおよびソース電極４ａが接続されてい
る。
【００１９】なお、本実施例においては、ドリフトドレ
イン領域７が第２領域を構成し、キャップ領域８が不純
物領域を構成し、Ｐ型が第１導電型を、Ｎ型が第２導電
型を構成する。
【００２０】高耐圧ＭＯＳトランジスタ１においては、
ソース４、ゲート５、および半導体基板２が低電位で、
ドレイン３が高電位で、キャップ領域８が半導体基板と
同電位、またはフローティングの場合、すなわちドレイ
ン３のドレイン電極３ａに逆バイアスとなる電圧を印加
した場合には、ドリフトドレイン領域７とキャップ領域
８との間の上部空乏層が、半導体基板２とドリフトドレ
イン領域７との間の下部空乏層とつながり、ドリフトド
レイン領域７に連結空乏層が形成される。なお、この実
施例では、ドリフトドレイン領域７に連結空乏層が形成
されると、ドリフトドレイン領域７は完全空乏化する。
【００２１】また、高耐圧ＭＯＳトランジスタ１におい
ては、前記キャップ領域８の厚みＬ、ドリフトドレイン
領域７の不純物濃度Ｎ1、およびキャップ領域８の不純
物濃度Ｎ2が、下記の（１）式を満足するよう構成され
ている。
【００２２】Ｌ≦Ｘ/{１＋(Ｎ2/Ｎ1)}・・・（１） 但し、Ｘ＝〔{２εs・ε0・(Ｖ＋φ)}/ｑ〕1/2・｛(１/
Ｎ1)＋(１/Ｎ2)｝1/2であり、φ＝(ｋＴ/ｑ)・loge{(Ｎ1
・Ｎ2）/ｎｉ2}であり、ｋはボルツマン定数であり、Ｔ
は絶対温度であり、εsは前記半導体基板の比誘電率で
あり、ε0は真空における誘電率であり、φは拡散電位
であり、Ｖは前記所定の電圧であり、ｑは電子の電荷で
あり、ｎｉは前記半導体基板における真性半導体のキャ
リア濃度である。
【００２３】なお、本実施例においては、半導体基板材
料としてシリコンを用いているので、εsはシリコンの
比誘電率を、ｎｉはシリコンの真性キャリア濃度を用い
て計算すればよい。
【００２４】このように、キャップ領域８の厚みＬ、ド
リフトドレイン領域７の不純物濃度Ｎ1、およびキャッ
プ領域８の不純物濃度Ｎ2が、前記（１）式を満足する
よう構成されていることにより、前記上部空乏層のうち
キャップ領域８側へ伸びる空乏層の厚みが、キャップ領
域８の厚みより厚くなる。すなわち、キャップ領域８は
完全空乏化する。
【００２５】キャップ領域８の完全空乏化について、図
２を用いて説明する。図２は基板表面からの深さ方向と
不純物濃度の関係を示す図である。図において、領域４
２部分が半導体基板２の不純物濃度を示す部分であり、
領域４７部分がドリフトドレイン領域７の不純物濃度を
示す部分であり、領域４８部分がキャップ領域８の不純
物濃度を示す部分である。このように、キャップ領域８
の厚みＬ、ドリフトドレイン領域７の不純物濃度Ｎ1、
およびキャップ領域８の不純物濃度Ｎ2が、前記（１）
式を満足させるためには、図２Ａに示すようにキャップ
領域８の厚みＬを薄くすればよい。また、キャップ領域
８の不純物濃度Ｎ2を薄くすることによっても、図２Ｂ
に示すように完全空乏化させることができる。なお、キ
ャップ領域８の厚みＬを薄くしつつさらに不純物濃度Ｎ
2を薄くしてもよい。
【００２６】このようにキャップ領域８が完全空乏化す
ることにより、図３Ａに示すように、ドリフトドレイン
領域７におけるチャネル方向の電位分布だけでなく、キ
ャップ領域８におけるチャネル方向の電位分布も均一と
なる。したがって、図３Ｃの従来の高耐圧ＭＯＳトラン
ジスタ７１における電位分布のように、ドレイン６３近
傍の表面Ｈ部分にて電界集中が起こることがない。
【００２７】図３Ｂに本発明に係る高耐圧ＭＯＳトラン
ジスタ１の電圧電流特性を、図３Ｄに従来の高耐圧ＭＯ
Ｓトランジスタ７１の電圧電流特性を示す。図３Ｂと図
３Ｄを比較すれば明らかなように、高耐圧ＭＯＳトラン
ジスタ１においては、従来と比べて耐圧が高くなり、か
つオン抵抗も低下している。このようにして、図３Ｂに
示すように、高耐圧ＭＯＳトランジスタ１においては、
オン抵抗を大きくするとなく、このオン抵抗とトレード
オフの関係にある耐圧を高くすることができる。
【００２８】さらに、ドレイン３近傍の表面部分におけ
る電界集中を防止できるので（図３Ａ参照）、ドリフト
ドレイン領域７のチャネル方向の長さを変更すれば、そ
れに応じて耐圧を高くすることもできる。
【００２９】ドリフトドレイン領域７について、種々の
製造方法における深さ方向と不純物濃度の関係を図４Ａ
〜Ｄに示す。図４Ａ〜図４Ｃは、ドリフトドレイン領域
７について、表面付近を将来Ｐ-型にするため、表面付
近の不純物濃度を予め薄く形成する場合である。これに
対して、図４Ｄは、同じ不純物濃度でドリフトドレイン
領域７を形成した後、表面付近を将来Ｐ-型にしやすく
するために、表面から反対導電型の不純物を拡散させた
場合である。
【００３０】なお、図４Ａ、図４Ｂは、ドリフトドレイ
ン領域７をエピタキシャル成長法にて製造した場合であ
る。図４Ｂは、エピタキシャル成長において徐々にＮ型
不純物の濃度を低くした場合であり、図４ＡはＮ型不純
物の濃度を急激に低くした場合である。また、図４Ｃ
は、ドリフトドレイン領域７をレトログレードウェルと
した場合である。なお、図４Ａ〜図４Ｄにおいて、破線
で示す部分が、キャップ領域８の不純物濃度を示す部分
である。また、図４Ｄにおいては、表面から反対導電型
の不純物拡散前が実線で、拡散後が一点鎖線で、キャッ
プ領域８の不純物形成後を破線で示す。
【００３１】このように、図４Ａ〜図４Ｃは、ドリフト
ドレイン領域７について、表面付近の不純物濃度を予め
薄く形成することにより、Ｐ-型のキャップ領域８の形
成が容易になる。
【００３２】他の実施例について図５〜図９を参照しつ
つ説明する。図５Ａに横型ＤＭＯＳトランジスタ２１を
示す。ＤＭＯＳトランジスタ２１においては、Ｐ-型の
半導体基板２内に、Ｎ型のウェル領域１７が設けられて
いる。このウェル領域１７には、Ｎ+型のドレイン３、
Ｎ+型のソース４およびゲート電極５を備えている。こ
のウェル領域１７はＰ-型のキャップ領域８を有してい
る。ドレイン３およびソース４は、各々ドレイン電極お
よびソース電極（図示せず）が接続されている。また、
半導体基板２表面は酸化膜１０で覆われている。キャッ
プ領域８は、半導体基板２と同電位またはフローティン
グとされる。なお、本実施例においては、ウェル領域７
が第２領域を構成する。
【００３３】ＤＭＯＳトランジスタ２１においても、高
耐圧ＭＯＳトランジスタ１と同様に、キャップ領域８の
厚みＬ、ウェル領域７の不純物濃度Ｎ1、およびキャッ
プ領域８の不純物濃度Ｎ2が、前記（１）式を満足させ
るよう決定される。これにより、高耐圧ＭＯＳトランジ
スタ１と同様に、キャップ領域８が完全空乏化し、ドレ
イン３近傍にて電界集中が起こることがない。
【００３４】なお、高耐圧ＭＯＳトランジスタ１におい
ては、ドリフトドレイン領域７が全て空乏化したが、Ｄ
ＭＯＳトランジスタ２１においては、チャネル領域１８
からドレイン３の領域が空乏化する。
【００３５】図５Ｂに、図５ＡのＤＭＯＳトランジスタ
２１のウェル領域７をエピタキシャル成長法にて形成し
たＤＭＯＳトランジスタ２２を示す。なお、各素子は素
子分離用のＰ+型拡散領域２ａで分離される。
【００３６】なお、図５ＡのＤＭＯＳトランジスタ２１
のドレイン３をＮ+型ではなく、Ｐ+型とすることによ
り、ＮチャネルＩＧＢＴ（Insulated Gate Bipolar Tra
nsistor）を構成することができる。この場合、ドレイ
ン３をＮ+型からＰ+型だけでなく、ソース４と同様にＮ
+型およびＰ+型とすることもできる。
【００３７】また、Ｎ+型のドレイン３をショットキー
接合させることにより、ＮチャネルＩＧＢＴを構成する
ことができる。
【００３８】図６は、本発明をバイポーラトランジスタ
に適用した実施例である。バイポーラトランジスタ２３
は、Ｐ-型の半導体基板２内に、Ｎ型領域１７が設けら
れている。このＮ型領域１７は、Ｎ+型のコレクタ３
６、Ｎ+型のエミッタ３４およびＰ+型のベース３５を備
えている。このＮ型領域１７は表面付近にＰ-型のキャ
ップ領域８を有している。コレクタ３６、エミッタ３４
およびベース３５は、各々アルミ電極が接続されてい
る。また、半導体基板表面は酸化膜１０およびパッシベ
ーション膜１１で覆われている。キャップ領域８は、半
導体基板と同電位またはフローティングとされる。な
お、本実施例においては、Ｎ型領域１７が第２領域を構
成する。
【００３９】また、本実施例においてはＮ型領域１７と
半導体基板２との間にＮ+型の埋め込み層３８が形成さ
れているが、この埋め込み層３８については、設けなく
ともよい。
【００４０】バイポーラトランジスタ２３においても、
高耐圧ＭＯＳトランジスタ１と同様に、キャップ領域８
の厚みＬ、Ｎ型領域１７の不純物濃度Ｎ1、およびキャ
ップ領域８の不純物濃度Ｎ2が、前記（１）式を満足さ
せるよう決定される。これにより、高耐圧ＭＯＳトラン
ジスタ１と同様に、キャップ領域８が完全空乏化し、コ
レクタ３６近傍にて電界集中が起こることを防止でき
る。
【００４１】なお、この実施例においては、各素子は素
子分離用のＰ+型拡散領域２ａで分離される。また、Ｎ
型領域１７をエピタキシャル成長法にて形成したが、Ｎ
型領域１７をウェルとして形成してもよい。
【００４２】図７は、本発明をダイオードに適用した実
施例である。ダイオード２４は、Ｐ-型の半導体基板２
内に、Ｎ型領域１７が設けられている。このＮ型領域１
７には、Ｎ+型のカソード３３が設けられている。この
Ｎ型領域１７はＰ-型のキャップ領域８を有している。
また、Ｎ型領域１７以外の半導体基板２の表面には、Ｐ
+型のアノード３２が設けられている。カソード３３お
よびアノード３２は、各々アルミ電極が接続されてい
る。また、半導体基板２表面は酸化膜１０およびパッシ
ベーション膜１１で覆われている。キャップ領域８は、
半導体基板と同電位またはフローティングとされる。な
お、本実施例においては、Ｎ型領域１７が第２領域を構
成する。
【００４３】ダイオード２４においても、高耐圧ＭＯＳ
トランジスタ１と同様に、キャップ領域８の厚みＬ、Ｎ
型領域１７の不純物濃度Ｎ1、およびキャップ領域８の
不純物濃度Ｎ2が、前記（１）式を満足させるよう決定
される。これにより、高耐圧ＭＯＳトランジスタ１と同
様に、キャップ領域８が完全空乏化し、カソード３３近
傍にて電界集中が起こることを防止できる。
【００４４】なお、Ｎ型領域１７をエピタキシャル成長
法にて形成してもよい。
【００４５】図８は、本発明を抵抗に適用した実施例で
ある。抵抗２５は、Ｐ-型の半導体基板２内に、Ｎ型領
域１７が設けられている。このＮ型領域１７には、Ｎ+
型の取り出し領域４１、４２が設けられている。このＮ
型領域１７はＰ-型のキャップ領域８を有している。前
記取り出し領域４１、４２には、各々アルミ電極が接続
されている。また、半導体基板２表面は酸化膜１０およ
びパッシベーション膜１１で覆われている。キャップ領
域８は、半導体基板と同電位またはフローティングとさ
れる。なお、本実施例においては、Ｎ型領域１７が第２
領域を構成する。
【００４６】抵抗２５においても、高耐圧ＭＯＳトラン
ジスタ１と同様に、キャップ領域８の厚みＬ、Ｎ型領域
１７の不純物濃度Ｎ1、およびキャップ領域８の不純物
濃度Ｎ2が、前記（１）式を満足させるよう決定され
る。これにより、高耐圧ＭＯＳトランジスタ１と同様
に、キャップ領域８が完全空乏化し、取り出し領域４１
近傍または取り出し領域４２近傍にて、電界集中が起こ
ることを防止できる。なお、Ｎ型領域１７をエピタキシ
ャル成長法にて形成してもよい。
【００４７】図９Ａは、本発明を終端ガードリングを有
するＤＭＯＳトランジスタに応用した実施例である。す
なわち、図９Ａに示すＤＭＯＳトランジスタ２６は、図
９Ｃに示す終端ガードリング付きＤＭＯＳトランジスタ
２８のガードリング４５の代りに、キャップ領域８を設
けたＤＭＯＳトランジスタである。ＤＭＯＳトランジス
タ２６は、半導体基板のＮ型層２９に複数のＰ+領域３
０が設けられ、各Ｐ+領域には、Ｎ+型ソース４が設けら
れている。ゲート電極５にしきい値を超える電圧を印加
すると、Ｐ+領域３０表面にＮチャネルが形成され、ト
ランジスタがオン状態となる。なお、本実施例において
は、Ｎ型層２９が第２領域を構成する。
【００４８】ＤＭＯＳトランジスタ２６においても、高
耐圧ＭＯＳトランジスタ１と同様に、キャップ領域８の
厚みＬ、Ｎ型領域１７の不純物濃度Ｎ1、およびキャッ
プ領域８の不純物濃度Ｎ2が、前記（１）式を満足させ
るよう決定される。これにより、高耐圧ＭＯＳトランジ
スタ１と同様に、キャップ領域８が完全空乏化し、図９
Ｂに示す様に、電界強度がなだらかになる。これによ
り、電界集中が起こることを防止できる。これに対し
て、図９Ｃに示すように従来のガードリング４５を設け
た場合は、図９Ｄに示すような急峻な電界強度となる。
【００４９】図１０Ａは、キャップ領域８を埋め込み層
で構成した場合の実施例である。ドリフトドレインＭＯ
ＳＦＥＴ２９は、Ｐ-型の半導体基板２内に、Ｎ+型のド
レイン３、Ｎ+型のソース４およびゲート電極５を備え
ている。ドレイン３は、Ｎ-型のドリフトドレイン領域
７を有している。このドリフトドレイン領域７内にはＰ
-型のキャップ領域８が埋め込み層として形成されてい
る。ドレイン３およびソース４は、各々ドレイン電極お
よびソース電極（図示せず）が接続されている。なお、
キャップ領域８は、半導体基板と同電位またはフローテ
ィングとされる。本実施例においては、ドリフトドレイ
ン領域７が第２領域を構成する。
【００５０】このように、キャップ領域８を埋め込み層
で形成することにより、キャップ領域８の上面側からも
空乏層が伸びる為、より確実にキャップ領域８を完全空
乏化することができる。図１０ＢにドリフトドレインＭ
ＯＳＦＥＴ２９における深さ方向と不純物濃度の関係を
示す。
【００５１】このように、キャップ領域８を形成する場
合に、工程のばらつきにより、キャップ領域８の不純物
濃度がばらついた場合でも、より確実にキャップ領域８
を空乏化することができる。
【００５２】なお、キャップ領域８を埋め込み層とする
のは、高エネルギーにて不純物を注入すればよい。ま
た、ドリフトドレイン領域１７をエピタキシャル成長法
にて形成してもよい。
【００５３】なお、この実施例では、ドリフトドレイン
ＭＯＳＦＥＴにおいて、キャップ領域８を埋め込み層で
形成した場合について説明したが、前記他の実施例（図
５〜図９参照）についても、同様にキャップ領域８を埋
め込み層で形成することができる。
【００５４】また、上記各実施例においては、半導体基
板がＰ-型の半導体基板２である場合について説明した
が、Ｐ-型の領域を一部に有する半導体基板を用いても
よい。この場合、このＰ-型の領域が第１領域を構成
し、Ｐ-型の第１領域を有する半導体基板が半導体基板
を構成する。
【００５５】なお、第１導電型をＰ型とし、第２導電型
をＮ型とした場合について説明したが、逆に第１導電型
をＮ型とし、第２導電型をＰ型としてもよい。さらに、
ＭＯＳトランジスタにおいて、ウェル等を用いてＣＭＯ
Ｓトランジスタとしてもよい。
【００５６】また、本実施例においては、半導体基板内
に高耐圧ＭＯＳトランジスタ１等のみを形成した状態で
説明したが、上記高耐圧ＭＯＳトランジスタを含む半導
体装置、例えばＩＣとして構成してもよい。
【００５７】
【発明の効果】請求項１にかかる高耐圧半導体装置にお
いては、前記第２領域に所定の電圧が印加された場合に
前記上部空乏層のうち前記不純物領域側へ伸びる空乏層
の厚みの方が前記不純物領域の厚みよりも厚くなるよう
に、前記不純物領域の不純物濃度および前記厚みが決定
されている。これにより、前記第２領域に所定の電圧が
印加された場合に前記不純物領域は完全空乏化する。し
たがって、前記不純物領域内における電界集中を防止で
きる。これにより、消費電力を大きくすることなく高耐
圧を実現できる高耐圧半導体装置を提供することができ
る。
【００５８】請求項２にかかる高耐圧半導体装置におい
ては、前記不純物領域の厚みＬ、前記第２領域の不純物
濃度Ｎ1、および前記不純物領域の不純物濃度Ｎ2が、Ｌ
≦Ｘ/{１＋(Ｎ2/Ｎ1)}という式を満足するよう構成され
ている。したがって、前記第２領域に前記連結空乏層が
形成される場合には、前記不純物領域が完全空乏化す
る。したがって、前記不純物領域内における電界集中を
防止できる。これにより、消費電力をおおきくすること
なく高耐圧を実現できる高耐圧半導体装置を提供するこ
とができる。
【００５９】請求項３の高耐圧半導体装置においては、
前記不純物領域は、前記第２領域表面に露出することな
く前記第２領域内に形成されている。したがって、前記
不純物領域の上にもＰＮ接合面が形成され、より完全空
乏化しやすくなる。これにより、より高耐圧を実現でき
る高耐圧半導体装置を提供することができる。
【００６０】請求項４にかかる高耐圧半導体装置の製造
方法においては、前記第２領域に前記連結空乏層が形成
される場合には、前記不純物領域がすべて空乏化するよ
うに、前記第２領域の不純物濃度と前記不純物領域の不
純物濃度との比、および前記不純物領域の厚みが決定さ
れている。したがって、前記第２領域に前記連結空乏層
が形成される場合には、前記不純物領域が完全空乏化す
る。よって、前記不純物領域内における電界集中を防止
できる。これにより、消費電力を大きくすることなく高
耐圧を実現できる高耐圧半導体装置の製造方法を提供す
ることができる。
【００６１】請求項５の高耐圧半導体装置の製造方法に
おいては、前記第２領域の表面付近の不純物濃度を、こ
の表面付近以外の領域と比べて、前記第２領域形成時に
または前記第２領域形成後、低くする。したがって、前
記不純物領域の不純物濃度制御が容易になる。これによ
り、消費電力を大きくすることなく高耐圧を実現できる
高耐圧半導体装置を容易に製造できる製造方法を提供す
ることができる。
【図面の簡単な説明】
【図１】本発明にかかる高耐圧ＭＯＳトランジスタ１を
示す要部断面図である。
【図２】基板表面からの深さと不純物濃度（対数）との
関係を示す図である。
【図３】高耐圧ＭＯＳトランジスタ１における電位分布
を示す図である。
【図４】ドリフトドレイン領域の種々の製造方法におけ
る深さ方向と不純物濃度との関係を示す図である。
【図５】本発明にかかるＤＭＯＳトランジスタ２１、２
２を示す要部断面図である。
【図６】本発明にかかるバイポーラトランジスタ２３を
示す要部断面図である。
【図７】本発明にかかるダイオード２４を示す要部断面
図である。
【図８】本発明にかかる抵抗２５を示す要部断面図であ
る。
【図９】本発明にかかるＤＭＯＳトランジスタ２６を示
す要部断面図である。
【図１０】キャップ領域８を埋め込み層で構成した実施
例である。
【図１１】従来の高耐圧ＭＯＳトランジスタ７１の要部
断面図である。
【符号の説明】
２・・・・・・・・半導体基板 ７・・・・・・・・ドリフトドレイン領域 ８・・・・・・・・キャップ領域 Ｌ・・・・・・・・キャップ領域８の厚み Ｎ1 ・・・・・・・ドリフトドレイン領域７の不純物濃
度 Ｎ2 ・・・・・・・キャップ領域８の不純物濃度 ｋ・・・・・・・・ボルツマン定数 Ｔ・・・・・・・・絶対温度 εs ・・・・・・・半導体基板の比誘電率 ε0 ・・・・・・・真空における誘電率 φ・・・・・・・・拡散電位 Ｖ・・・・・・・・所定の電圧 ｑ・・・・・・・・電子の電荷 ｎｉ・・・・・・・半導体基板における真性半導体のキ
ャリア濃度

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】第１導電型の第１領域を有する半導体基
    板、 前記半導体基板の前記第１領域表面に形成された第２導
    電型の第２領域、 前記第２領域に形成された第１導電型の不純物領域、を
    備え、 前記第２領域に所定の電圧が印加されると、前記不純物
    領域と前記第２領域との間の上部空乏層が、前記半導体
    基板の前記第１領域と前記第２領域との間の下部空乏層
    とつながり、前記第２領域に連結空乏層が形成される高
    耐圧半導体装置において、 前記所定の電圧が印加された場合に前記上部空乏層のう
    ち前記不純物領域側へ伸びる空乏層の厚みの方が前記不
    純物領域の厚みよりも厚くなるように、前記不純物領域
    の不純物濃度およびその厚みが決定されていること、 を特徴とする高耐圧半導体装置。
  2. 【請求項２】第１導電型の第１領域を有する半導体基
    板、 前記半導体基板の前記第１領域表面に形成された第２導
    電型の第２領域、 前記第２領域に形成された第１導電型の不純物領域、を
    備え、 前記第２領域に所定の電圧が印加されると、前記不純物
    領域と前記第２領域との間の上部空乏層が、前記半導体
    基板の前記第１領域と前記第２領域との間の下部空乏層
    とつながり、前記第２領域に連結空乏層が形成される高
    耐圧半導体装置において、 前記不純物領域の厚みＬ、前記第２領域の不純物濃度Ｎ
    1、および前記不純物領域の不純物濃度Ｎ2が、下記の式
    を満足するよう構成されていることを特徴とする高耐圧
    半導体装置： Ｌ≦Ｘ/{１＋(Ｎ2/Ｎ１）｝ 但し、Ｘ＝〔｛２εs・ε0・(Ｖ＋φ)}/ｑ〕1/2・｛(１/Ｎ
    1)＋(１/Ｎ2)｝1/2であり、φ＝(ｋＴ/ｑ)・loge{(Ｎ1・
    Ｎ2）/ｎｉ2}であり、ｋはボルツマン定数であり、Ｔは
    絶対温度であり、εsは前記半導体基板の比誘電率であ
    り、ε0は真空における誘電率であり、φは拡散電位で
    あり、Ｖは前記所定の電圧であり、ｑは電子の電荷であ
    り、ｎｉは前記半導体基板における真性半導体のキャリ
    ア濃度である。
  3. 【請求項３】請求項２の高耐圧半導体装置において、 前記不純物領域は、前記第２領域表面に露出することな
    く前記第２領域内に形成されていること、 を特徴とする高耐圧半導体装置。
  4. 【請求項４】第１導電型の第１領域を有する半導体基板
    に、第２導電型の第２領域を形成し、 前記第２領域に所定の電圧が印加されると、前記第２領
    域との間の上部空乏層が、前記半導体基板の前記第１領
    域と前記第２領域との間の下部空乏層とつながり、前記
    第２領域に連結空乏層が形成されるような第１導電型の
    不純物領域を、前記第２領域に形成する高耐圧半導体装
    置の製造方法において、 前記第２領域に前記連結空乏層が形成される場合には、
    前記不純物領域がすべて空乏化するように、前記第２領
    域の不純物濃度と前記不純物領域の不純物濃度との比お
    よび前記不純物領域の厚みが決定されていること、 を特徴とする高耐圧半導体装置の製造方法。
  5. 【請求項５】請求項４の高耐圧半導体装置の製造方法に
    おいて、 前記第２領域の表面付近の不純物濃度を、この表面付近
    以外の領域と比べて、前記第２領域形成時にまたは前記
    第２領域形成後、低くすること、 を特徴とする高耐圧半導体装置の製造方法。
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