JP2002026328A - 横型半導体装置 - Google Patents

横型半導体装置

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JP2002026328A JP2000202341A JP2000202341A JP2002026328A JP 2002026328 A JP2002026328 A JP 2002026328A JP 2000202341 A JP2000202341 A JP 2000202341A JP 2000202341 A JP2000202341 A JP 2000202341A JP 2002026328 A JP2002026328 A JP 2002026328A
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Abstract

(57)【要約】 【課題】 更なる破壊耐量の向上を図ることが可能な横
型半導体装置を提供すること。 【解決手段】 N-型島領域2と、N-型島領域2に互い
に離間して形成されたP型ベース層3およびP型ドレイ
ン層8と、P型ベース層3に形成されたN+型ソース層
5と、P型ベース層3およびN+型ソース層5それぞれ
に電気的に接続されるソース電極7と、P型ドレイン層
8に電気的に接続されるドレイン電極9と、N-型島領
域2上に形成されたゲート酸化膜11およびフィールド
酸化膜35と、少なくともN-型島領域2上、およびN-
型島領域2とN+型ソース層5との間のP型ベース層3
上に、ゲート酸化膜11を介して形成されたゲート電極
10とを具備する。そして、ゲート電極10の端部領域
13下のN-型島領域2に、電気的に浮遊なP型拡散層
14を形成したことを特徴としている。

Description

【発明の詳細な説明】

【0001】

【発明の属する技術分野】この発明は、横型IGBT等
に代表される横型半導体装置の破壊耐量の向上に関す
る。

【0002】

【従来の技術】図14は、従来の横型IGBTを示す断
面図である。

【0003】図14に示すように、誘電体分離基板、例
えばSOI基板101には、N-型島領域102が分離
されている。N-型島領域102内には、P型ベース層
103、N型バッファ層104が互いに離間して形成さ
れている。P型ベース層103内には、N+型ソース層
105が形成され、このN+型ソース層105内には、
P型ベース層103に達するように、P+型ベースコン
タクト層106が形成されている。ソース電極(ソース
配線、なお、エミッタ電極、エミッタ配線と呼ばれるこ
ともある)107は、P+型ベースコンタクト層106
を介して、P型ベース層103に電気的に接続されると
ともに、N+型ソース層105に電気的に接続される。
また、N型バッファ層104内には、P+型ドレイン層
108が形成されている。ドレイン電極(ドレイン配
線、なお、コレクタ電極、コレクタ配線と呼ばれること
もある)109は、P+型ドレイン層108に電気的に
接続される。P型ベース層103のうち、N-型島領域
102とN+型ソース層105との間の部分は、MOS
トランジスタのチャネルである。ゲート電極110は、
ゲート酸化膜111を介して、チャネル上から、N-
島領域102にかけて形成されている。

【0004】このような横型IGBTの動作は、概略的
に次の通りである。

【0005】例えばドレイン電極109を高電位に、ま
た、ソース電極107を低電位にする。この状態で、ゲ
ート電極110を“HIGH”レベルとすると、チャネルの
導電型が反転し、矢印112に示すように、N+型ソー
ス領域105からチャネルを介してエレクトロンがN-
型島領域102に注入される。この結果、N型バッファ
層104およびN-型島領域102をベース、P+型ドレ
イン層108をコレクタ、P型ベース層103をエミッ
タとしたPNP型バイポーラトランジスタがターンオン
する。これにより、横型IGBTは“オン状態”とな
る。

【0006】また、ゲート電極110を“LOW”レベル
とすると、チャネルの導電型が元に戻り、N-型島領域
102へのエレクトロンの注入が停止されて、上記PN
P型バイポーラトランジスタがターンオフする。これに
より、横型IGBTは“オフ状態”となる。

【0007】

【発明が解決しようとする課題】N-型島領域102の
表面(主面)上方には、ゲート酸化膜111を介してゲ
ート電極110が形成されている。このゲート電極11
0の端部領域113においては、強い電界が生じる。

【0008】さらに横型IGBTにおいては、矢印11
2に示すように、エレクトロンがN -型島領域102の
表面(主面)部分に集中して流れる。つまり、ゲート電
極110直下にエレクトロンが集中して流れる。この結
果、端部領域113直下に電流が集中し、端部領域11
3を中心に破壊が起き易くなっており、その破壊耐量の
向上が妨げられている。

【0009】この発明は、上記の事情に鑑み為されたも
ので、その目的は、更なる破壊耐量の向上を図ることが
可能な横型半導体装置を提供することにある。

【0010】

【課題を解決するための手段】上記目的を達成するため
に、この発明の第1態様では、主面を有する第1導電型
の半導体基体と、前記半導体基体に、互いに離間して形
成された第2導電型の第1、第2半導体領域と、前記第
1半導体領域に形成された第1導電型の第3半導体領域
と、前記半導体基体の主面上に形成された、前記第1、
第3半導体領域それぞれに電気的に接続される第1主電
極と、前記半導体基体の主面上に形成された、前記第2
半導体領域に電気的に接続される第2主電極と、前記半
導体基体の主面上に形成された絶縁膜と、少なくとも前
記半導体基体上、および前記半導体基体と前記第3半導
体領域との間の前記第1半導体領域上に、前記絶縁膜を
介して形成されたゲート電極と、前記ゲート電極の端部
領域下の前記半導体基体に形成された、第2導電型の第
4半導体領域とを具備することを特徴としている。

【0011】また、この発明の第2態様では、主面を有
する第1導電型の半導体基体と、前記半導体基体に形成
された第2導電型の第1半導体領域と、前記第1半導体
領域に形成された第1導電型の第2半導体領域と、前記
半導体基体の主面上に形成された、前記第1、第2半導
体領域それぞれに電気的に接続される第1主電極と、前
記半導体基体の主面上に形成された、前記半導体基体に
電気的に接続される第2主電極と、前記半導体基体の主
面上に形成された絶縁膜と、少なくとも前記半導体基体
上、および前記半導体基体と前記第2半導体領域との間
の前記第1半導体領域上に、前記絶縁膜を介して形成さ
れたゲート電極と、前記ゲート電極の端部領域下の前記
半導体基体に形成された、第2導電型の第3半導体領域
とを具備することを特徴としている。

【0012】

【発明の実施の形態】以下、この発明の実施形態を、図
面を参照して説明する。この説明に際し、全図にわた
り、共通する部分には共通する参照符号を付す。

【0013】(第1実施形態)図1は、この発明の第1
実施形態に係る誘電体分離横型高耐圧絶縁ゲート型バイ
ポーラトランジスタを示す断面図である。

【0014】図1に示すように、横型IGBTは、誘電
体分離基板、例えばSOI基板1に分離されたN-型島
領域2内に形成される。横型IGBTは、図1中の一点
鎖線枠内に示す基本構造(以下単位セルと呼ぶ)を、繰
り返し形成することで構成される。図1中の一点鎖線枠
内(単位セル1個分)の拡大図を図2に示す。以下、単
位セル1個分に着目して、この発明の実施形態のいくつ
かを説明することにする。

【0015】図2に示すように、半導体素子が形成され
る半導体基体、即ちN-型島領域2内には、P型ベース
層3、N型バッファ層4が互いに離間して形成されてい
る。P型ベース層3内には、N+型ソース層5が形成さ
れ、このN+型ソース層5内には、P型ベース層3に達
するように、P+型ベースコンタクト層6が形成されて
いる。ソース電極(ソース配線、なお、IGBTでは、
エミッタ電極、エミッタ配線と呼ばれることもある)7
は、P+型ベースコンタクト層6を介して、P型ベース
層3に電気的に接続されるとともに、N+型ソース層5
に電気的に接続される。また、N型バッファ層4内に
は、P+型ドレイン層8が形成されている。ドレイン電
極(ドレイン配線、なお、IGBTでは、コレクタ電
極、コレクタ配線と呼ばれることもある)9は、P+
ドレイン層8に電気的に接続される。P型ベース層3の
うち、N-型島領域2とN+型ソース層5との間の部分
は、MOSトランジスタのチャネルである。ゲート電極
10は、ゲート酸化膜11を介して、チャネル上から、
-型島領域2にかけて形成されている。

【0016】さらに本第1実施形態に係る横型IGBT
では、ゲート電極10のドレイン側端部領域13下、例
えばその直下のN-型島領域2内に、P型拡散層14が
形成されている。このP型拡散層14は、例えば電気的
に浮遊な状態で形成される。

【0017】次に、その動作の一例を説明する。

【0018】例えばドレイン電極9を高電位に、また、
ソース電極7を低電位にする。この状態で、ゲート電極
10を“HIGH”レベルとすると、チャネルの導電型が反
転し、矢印12に示すように、N+型ソース領域5から
チャネルを介してエレクトロンがN-型島領域2に注入
される。この結果、N型バッファ層4およびN-型島領
域2をベース、P+型ドレイン層8をコレクタ、P型ベ
ース層3をエミッタとしたPNP型バイポーラトランジ
スタがターンオンする。これにより、横型IGBTは
“オン状態”となる。

【0019】また、ゲート電極10を“LOW”レベルと
すると、チャネルの導電型が元に戻り、N-型島領域2
へのエレクトロンの注入が停止されて、上記PNP型バ
イポーラトランジスタがターンオフする。これにより、
横型IGBTは“オフ状態”となる。

【0020】次に、その製造方法の一例を説明する。

【0021】図3〜図11は、第1実施形態に係る横型
IGBTを、主要な製造工程毎に示した断面図である。

【0022】まず、図3に示すように、N-型島領域2
上に、N型バッファ層形成領域に対応した窓32を持つ
フォトレジスト膜31を形成する。次いで、窓32を介
して、N-型島領域2に、N型不純物をイオン注入す
る。

【0023】次に、図4に示すように、フォトレジスト
膜31を除去した後、SOI基板1を熱処理し、注入さ
れたN型不純物を拡散させ、N型バッファ層4を形成す
る。次いで、N-型島領域2上に、P型ベース層形成領
域に対応した窓34を持つフォトレジスト膜33を形成
する。次いで、窓34を介して、N-型島領域2に、P
型不純物をイオン注入する。

【0024】次に、図5に示すように、フォトレジスト
膜33を除去した後、SOI基板1を熱処理し、注入さ
れたP型不純物を拡散させ、P型ベース層3を形成す
る。次に、例えばLOCOS法を用いて、N-型島領域
2上に、フィールド酸化膜35を形成する。

【0025】次に、図6に示すように、フィールド酸化
膜35が形成されたN-型島領域2上に、P型拡散層形
成領域に対応した窓37を持つフォトレジスト膜36を
形成する。次いで、窓37を介して、N-型島領域2
に、P型不純物をイオン注入する。

【0026】次に、図7に示すように、フォトレジスト
膜36を除去した後、SOI基板1を熱処理し、注入さ
れたP型不純物を拡散させ、P型拡散層14を形成す
る。次いで、SOI基板1を熱酸化し、ゲート酸化膜1
1を形成する。次いで、ゲート酸化膜11およびフィー
ルド酸化膜35が形成されたN-型島領域2上に、導電
性シリコンを堆積し、導電性ポリシリコン膜を形成す
る。次いで、導電性ポリシリコン膜をパターニングし、
ゲート電極10を形成する。このとき、ゲート電極10
は、そのドレイン側の端部領域13が上記P型拡散層1
4上方に位置するようにパターニングされる。

【0027】次に、図8に示すように、N-型島領域2
上に、P+型ドレイン層形成領域に対応した窓39を持
つフォトレジスト膜38を形成する。次いで、窓39を
介して、N型バッファ層4に、P型不純物をイオン注入
する。

【0028】次に、図9に示すように、フォトレジスト
膜38を除去した後、SOI基板1を熱処理し、注入さ
れたP型不純物を拡散させ、P+型ドレイン層8を形成
する。次いで、N-型島領域2上に、P+型コンタクト層
形成領域に対応した窓41を持つフォトレジスト膜40
を形成する。次いで、窓41を介して、P型ベース層3
に、P型不純物をイオン注入する。

【0029】次に、図10に示すように、フォトレジス
ト膜40を除去した後、SOI基板1を熱処理し、注入
されたP型不純物を拡散させ、P+型コンタクト層6を
形成する。次いで、N-型島領域2上に、N+型ソース層
形成領域に対応した窓43を持つフォトレジスト膜42
を形成する。次いで、窓43を介して、P型ベース層3
およびP+型コンタクト層6にN型不純物をイオン注入
する。

【0030】次に、図11に示すように、フォトレジス
ト膜42を除去した後、SOI基板1を熱処理し、注入
されたN型不純物を拡散させ、N+型ソース層5を形成
する。次いで、N-型島領域2上に、例えば二酸化シリ
コンを堆積し、層間絶縁膜44を形成する。次いで、ホ
トリソグラフィ法を用いて、層間絶縁膜44に、N+
ソース層5およびP+型コンタクト層6に達するソース
コンタクト孔45、P+型ドレイン層8に達するドレイ
ンコンタクト孔46、およびゲート電極10に達するゲ
ートコンタクト孔(図示せず)をそれぞれ形成する。

【0031】最後に、図2に示すように、図11に示す
構造上に、例えばアルミニウムをスパッタし、アルミニ
ウム膜を形成する。次いで、アルミニウム膜をパターニ
ングし、ソース電極(またはソース配線)7、ドレイン
電極(またはドレイン配線)9、および図示せぬゲート
配線をそれぞれ形成する。

【0032】以上のようにして、第1実施形態に係る横
型IGBTが完成する。

【0033】このような横型IGBTによれば、ゲート
電極10のドレイン側端部領域13の直下のN-型島領
域2内に形成された、電気的に浮遊なP型拡散層14を
持つ。このP型拡散層14を持つことにより、N-型島
領域102の表面(主面)部分に集中して流れていたエ
レクトロンは、矢印12に示すように、P型拡散層14
とN-型島領域2とのPN接合に沿って分散されて流れ
るようになる。この結果、従来、電流が集中しやすくな
っていたドレイン側端部領域13の直下において、電流
の集中が緩和され、端部領域13を中心とした破壊を抑
制することができる。よって、横型IGBTにおいて、
その更なる破壊耐量の向上を図ることができる。

【0034】(第2の実施形態)図12は、この発明の
第2実施形態に係る誘電体分離横型高耐圧IGBTを示
す断面図である。

【0035】図12に示すように、第2実施形態が第1
実施形態と異なるところは、ドレイン側端部領域13
が、ゲート酸化膜11上にではなく、フィールド酸化膜
35上に形成されていることである。

【0036】このようにドレイン側端部領域13がフィ
ールド酸化膜35上に形成されている場合でも、ドレイ
ン側端部領域13直下のN-型島領域2内に、P型拡散
層14を形成することにより、ドレイン側端部領域13
の直下において、電流の集中が緩和され、端部領域13
を中心とした破壊を抑制することができる。よって、第
1実施形態と同様に、更なる破壊耐量の向上を図ること
ができる。

【0037】(第3の実施形態)図13は、この発明の
第3実施形態に係る誘電体分離横型高耐圧MOSFET
を示す断面図である。

【0038】図13に示すように、第3実施形態が第1
実施形態と異なるところは、N型バッファ層4内に、P
+型ドレイン層8に代えて、N+型ドレイン層15が形成
されていることである。つまり、横型IGBTではな
く、横型MOSFET(横型二重拡散MOSFET)と
なっていることである。

【0039】次に、その動作の一例を説明する。

【0040】例えばドレイン電極9を高電位に、また、
ソース電極7を低電位にする。この状態で、ゲート電極
10を“HIGH”レベルとすると、チャネルの導電型が反
転し、N+型ソース層5とN-型島領域2とが電気的に接
続される。この結果、N+型ソース層5からN-型島領域
2に向かってエレクトロンが流れ、N-型島領域2、N
型バッファ層4およびN+型ドレイン層15をそれぞれ
ドレイン、P型ベース層3をバックゲート、N+型ソー
ス層5をソースとした、MOSFETがターンオンし、
横型MOSFETは“オン状態”となる。

【0041】また、ゲート電極10を“LOW”レベルと
すると、チャネルの導電型が元に戻り、N+型ソース層
5とN-型島領域2とが電気的に分離され、上記MOS
FETがターンオフし、横型MOSFETは“オフ状
態”となる。

【0042】この発明は、横型IGBTだけでなく、横
型MOSFETにも適用できる。つまり、この発明は、
電流が、素子が形成される半導体基体の深さ方向ではな
く、その平面方向、例えばN-型島領域2の表面(主
面)に沿って流れる横型半導体装置であれば、その効果
を損なうことなく、適用することができる。

【0043】以上、この発明を第1〜第3実施形態によ
り説明したが、この発明は、これら実施形態に限定され
るものではなく、その実施にあたっては、発明の要旨を
逸脱しない範囲で種々に変形することが可能である。

【0044】例えばN型バッファ層4は、このN型バッ
ファ層4は、例えばN-型島領域4に生ずる空乏層の伸
びを抑制し、ソース〜ドレイン間の破壊耐量の向上を一
つの目的として設けられるものである。したがって、必
要に応じて設けられればよく、N型バッファ層4を設け
る必要が無い場合には、省略することが可能である。

【0045】また、P+型ベースコンタクト層3は、ア
ルミニウムで構成されたソース電極7を、シリコンで構
成されたP型ベース層3に、オーミックに接触させるた
めに設けられるものである。よって、N型バッファ層4
と同様に、P+型ベースコンタクト層3は必要に応じて
設けられ、設ける必要が無い場合には、省略することが
可能である。

【0046】また、上記実施形態では、ドレイン電極9
を高電位に、また、ソース電極7を低電位とした状態で
の動作を説明したが、必要に応じて、ドレイン電極9を
低電位に、また、ソース電極7を高電位とした状態で動
作させても良い。

【0047】また、上記各実施形態はそれぞれ、単独で
実施するばかりでなく、適宜組み合わせて実施すること
も勿論可能である。

【0048】さらに、上記各実施形態には種々の段階の
発明が含まれており、各実施形態において開示した複数
の構成要件の適宜な組み合わせにより、種々の段階の発
明を抽出することも可能である。

【0049】

【発明の効果】以上説明したように、この発明によれ
ば、更なる破壊耐量の向上を図ることが可能な横型半導
体装置を提供できる。

【図面の簡単な説明】

【図1】 図1はこの発明の第1実施形態に係る誘電体
分離横型高耐圧IGBTを示す断面図。

【図2】 図2は図1中の一点鎖線枠内を示す拡大図。

【図3】 図3はこの発明の第1実施形態に係る誘電体
分離横型高耐圧IGBTの一製造工程を示す断面図。

【図4】 図4はこの発明の第1実施形態に係る誘電体
分離横型高耐圧IGBTの一製造工程を示す断面図。

【図5】 図5はこの発明の第1実施形態に係る誘電体
分離横型高耐圧IGBTの一製造工程を示す断面図。

【図6】 図6はこの発明の第1実施形態に係る誘電体
分離横型高耐圧IGBTの一製造工程を示す断面図。

【図7】 図7はこの発明の第1実施形態に係る誘電体
分離横型高耐圧IGBTの一製造工程を示す断面図。

【図8】 図8はこの発明の第1実施形態に係る誘電体
分離横型高耐圧IGBTの一製造工程を示す断面図。

【図9】 図9はこの発明の第1実施形態に係る誘電体
分離横型高耐圧IGBTの一製造工程を示す断面図。

【図10】 図10はこの発明の第1実施形態に係る誘
電体分離横型高耐圧IGBTの一製造工程を示す断面
図。

【図11】 図11はこの発明の第1実施形態に係る誘
電体分離横型高耐圧IGBTの一製造工程を示す断面
図。

【図12】 図12はこの発明の第2実施形態に係る誘
電体分離横型高耐圧IGBTを示す断面図。

【図13】 図13はこの発明の第3実施形態に係る誘
電体分離横型高耐圧MOSFETを示す断面図。

【図14】 図14は従来の誘電体分離横型高耐圧IG
BTを示す断面図。

【符号の説明】

1…SOI基板、 2…N-型島領域、 3…P型ベース層、 4…N型バッファ層、 5…N+型ソース層、 6…P+型ベースコンタクト層、 7…ソース電極、 8…P+型ドレイン層、 9…ドレイン電極、 10…ゲート電極、 11…ゲート酸化膜、 12…エレクトロンの流れ、 13…ドレイン側端部領域、 14…P型拡散層、 15…N+型ドレイン層、 35…フィールド酸化膜。

Claims (10)

    【特許請求の範囲】
  1. 【請求項1】 主面を有する第1導電型の半導体基体
    と、 前記半導体基体に、互いに離間して形成された第2導電
    型の第1、第2半導体領域と、 前記第1半導体領域に形成された第1導電型の第3半導
    体領域と、 前記半導体基体の主面上に形成された、前記第1、第3
    半導体領域それぞれに電気的に接続される第1主電極
    と、 前記半導体基体の主面上に形成された、前記第2半導体
    領域に電気的に接続される第2主電極と、 前記半導体基体の主面上に形成された絶縁膜と、 少なくとも前記半導体基体上、および前記半導体基体と
    前記第3半導体領域との間の前記第1半導体領域上に、
    前記絶縁膜を介して形成されたゲート電極と、 前記ゲート電極の端部領域下の前記半導体基体に形成さ
    れた、第2導電型の第4半導体領域とを具備することを
    特徴とする横型半導体装置。
  2. 【請求項2】 前記絶縁膜は、ゲート絶縁膜部分と、こ
    のゲート絶縁膜部分よりも厚いフィールド絶縁膜部分と
    を有し、 前記ゲート電極の端部領域は、前記ゲート絶縁膜部分上
    に配置されていることを特徴とする請求項1に記載の横
    型半導体装置。
  3. 【請求項3】 前記絶縁膜は、ゲート絶縁膜部分と、こ
    のゲート絶縁膜部分よりも厚いフィールド絶縁膜部分と
    を有し、 前記ゲート電極の端部領域は、前記フィールド絶縁膜部
    分上に配置されていることを特徴とする請求項1に記載
    の横型半導体装置。
  4. 【請求項4】 前記半導体基体は、誘電体分離基板にさ
    れた島領域であることを特徴とする請求項1乃至請求項
    3いずれか一項に記載の横型半導体装置。
  5. 【請求項5】 前記横型半導体装置は、前記半導体基体
    をベース、前記第1半導体領域をエミッタ、前記第2半
    導体領域をコレクタとした横型絶縁ゲート型バイポーラ
    トランジスタであることを特徴とする請求項1乃至請求
    項3いずれか一項に記載の横型半導体装置。
  6. 【請求項6】 主面を有する第1導電型の半導体基体
    と、 前記半導体基体に形成された第2導電型の第1半導体領
    域と、 前記第1半導体領域に形成された第1導電型の第2半導
    体領域と、 前記半導体基体の主面上に形成された、前記第1、第2
    半導体領域それぞれに電気的に接続される第1主電極
    と、 前記半導体基体の主面上に形成された、前記半導体基体
    に電気的に接続される第2主電極と、 前記半導体基体の主面上に形成された絶縁膜と、 少なくとも前記半導体基体上、および前記半導体基体と
    前記第2半導体領域との間の前記第1半導体領域上に、
    前記絶縁膜を介して形成されたゲート電極と、 前記ゲート電極の端部領域下の前記半導体基体に形成さ
    れた、第2導電型の第3半導体領域とを具備することを
    特徴とする横型半導体装置。
  7. 【請求項7】 前記絶縁膜は、ゲート絶縁膜部分と、こ
    のゲート絶縁膜部分よりも厚いフィールド絶縁膜部分と
    を有し、 前記ゲート電極の端部領域は、前記ゲート絶縁膜部分上
    に配置されていることを特徴とする請求項6に記載の横
    型半導体装置。
  8. 【請求項8】 前記絶縁膜は、ゲート絶縁膜部分と、こ
    のゲート絶縁膜部分よりも厚いフィールド絶縁膜部分と
    を有し、 前記ゲート電極の端部領域は、前記フィールド絶縁膜部
    分上に配置されていることを特徴とする請求項6に記載
    の横型半導体装置。
  9. 【請求項9】 前記半導体基体は、誘電体分離基板にさ
    れた島領域であることを特徴とする請求項6乃至請求項
    8いずれか一項に記載の横型半導体装置。
  10. 【請求項10】 前記横型半導体装置は、前記半導体基
    体をドレイン、前記第1半導体領域をバックゲート、前
    記第2半導体領域をソースとした横型MOSFETであ
    ることを特徴とする請求項6乃至請求項9いずれか一項
    に記載の横型半導体装置。
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