CN107078167A - 宽带隙半导体装置以及宽带隙半导体装置的制造方法 - Google Patents

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Abstract

一种宽带隙半导体装置，其特征在于，包括:第一导电型半导体层(32)；第二导电型区域(41)、(42)，设置在所述第一导电型半导体层(32)上；第一电极(10)，其一部分位于第二导电型区域(41)、(42)上，其残余部分位于所述第一导电型半导体层(32)上；绝缘层(51)、(52)、(53)，在所述第一导电型半导体层(32)上与所述第一电极(10)邻接设置，并延伸至所述宽带隙半导体装置的端部；以及,第二电极(20)，设置在所述第一电极(10)与所述宽带隙半导体装置的端部之间，并与所述第一导电型半导体层(32)形成肖特基接触。

Description

宽带隙半导体装置以及宽带隙半导体装置的制造方法
技术领域
本发明涉及一种宽带隙半导体装置以及宽带隙半导体装置的制造方法
背景技术
近年来，由于具有各种有利特点，作为宽带隙(Wild Gap Type)半导体装置中的一例，碳化硅(Si)半导体装置(SiC半导体装置)正在被关注。然而这种碳化硅半导体装置存在如下问题。即，从形成主动区(Active Area)的电极或接线到碳化硅半导体装置的端部为止的距离变短时，一旦碳化硅半导体装置的表面一侧的电极被外加类似浪涌(Surge)电压的负电压，电极与碳化硅半导体装置的端部之间会引起放电(参照特开2009-231321号公报)。
为了防止这个问题的发生，可以考虑用绝缘层(包括绝缘膜)将碳化硅半导体装置的第一导电型半导体层的表面完全覆盖。然而，在结缘层与由碳化硅构成的第一导电型半导体层之间的界面处，存在界面态。特别是绝缘层与碳化硅之间的界面中的界面态密度与绝缘层与硅之间的界面相比会变得更大。由于结缘层与由碳化硅构成的第一导电型半导体层之间的界面处存在的该界面态使电子被陷阱捕集，被捕集的电子中位于深界面态的电子由于时间常数大而无法摆脱，所以其实质上作为了负的固定电荷在起作用(参照图6(a))。特别是，由于碳化硅比硅的带隙更大，当固定电荷为-1×1011～-1×1013与硅比较时会变大。因此，位于绝缘层正下方的第一导电型半导体层由于被陷阱捕集的电子，能带被抬高，使其第二导电型化(该第二导电型化的区域称为(反转层))。其结果为，经由第二导电型区域、反转层以及碳化硅半导体装置的端部(芯片端)流通的漏电流会变大。像这样的碳化硅半导体装置中的问题，除了碳化硅之外的氮化镓(GaN)、氧化镓(Ga2O3)之类的宽带隙半导体也会发生。
发明内容
鉴于以上问题点,本发明的目的在于提供能够抑制放电并减小漏电流的宽带隙半导体装置以及宽带隙半导体装置的制造方法。
为了达成所述目的,根据本发明的宽带隙半导体装置，其特征在于，包括:
第一导电型半导体层；
第二导电型区域，设置在所述第一导电型半导体层上；
第一电极，其一部分位于第二导电型区域上，其残余部分位于所述第一导电型半导体层上；
绝缘层，在所述第一导电型半导体层上与所述第一电极邻接设置，并延伸至所述宽带隙半导体装置的端部；以及
第二电极，设置在所述第一电极与所述宽带隙半导体装置的端部之间，并与所述第一导电型半导体层形成肖特基(Schottky)接触。
本发明的宽带隙半导体装置中，一个所述第二电极也可设置为连续性地或是断续性地包围所述第一电极的一部分或是整体。
本发明的宽带隙半导体装置中，所述第二导电型区域的端部与所述第二电极和第一导电型半导体之间的接触面的端部之间的距离，也可比理论上的耗尽层宽度大。
本发明的宽带隙半导体装置中，所述绝缘层也可具有设置在所述第一导电型半导体层上的第一绝缘层，
所述第二电极也可具有在所述第一绝缘层上沿平面方向突出的突出部。
本发明的宽带隙半导体装置中，所述绝缘层也可具有设置在所述第一导电型半导体层上的第一绝缘层；以及，具有设置在所述第一绝缘层上并且将所述第二电极完全覆盖的第二绝缘层。
本发明的宽带隙半导体装置中，所述第二电极也可不设置在所述宽带隙半导体装置的端部上。
本发明的宽带隙半导体装置中，第二导电型电场松弛区域的至少一部分也可设置在所述第二电极的下方。
本发明的宽带隙半导体装置中，所述第二导电型电场松弛区域包含高浓度第二导电型电场松弛区域；以及与所述高浓度第二导电型电场松弛区域相比，第二导电型掺杂物浓度较低的低浓度第二导电型电场松弛区域，所述高浓度第二导电型电场松弛区域也可位于所述低浓度第二导电型电场松弛区域的内侧。
本发明的宽带隙半导体装置的制造方法，包括：
在第一导电型半导体层上设置第二导电型区域；
在第二导电型区域上设置第一电极的一部分，在所述第一导电型半导体层上设置第一电极的残余部分；
在所述第一电极与所述宽带隙半导体装置的端部之间设置第二电极，并与所述第一导电型半导体层形成肖特基接触；以及
在所述第一导电型半导体层上将延伸至所述宽带隙半导体装置端部的绝缘层与所述第一电极邻接设置。
本发明的宽带隙半导体装置的制造方法中，所述第二电极也可在设置所述第一电极时设置，并且所述第一电极与所述第一导电型半导体层形成肖特基接触。
本发明的宽带隙半导体装置的制造方法中，所述第二导电型电场松弛区域也可在设置所述第二导电型区域时设置，所述第二电极设置在所述第二导电型电场松弛区域的至少一部分的上方。
【发明效果】
根据本发明，由于绝缘层延伸至宽带隙半导体装置的端部，因此能够防止第一电极与宽带隙半导体装置的端部之间放电的发生。另外，第一电极与宽带隙半导体装置的端部之间设置有第二电极，由于该第二电极与第一导电型半导体层形成肖特基接触，该位置的电子不会被陷阱捕集，能带不会被抬高，因此不会形成“反转层”。其结果为，能够减小漏电流。
【简单附图说明】
图1是第一实施方式涉及的碳化硅半导体装置中层结构概略的纵向切面示意图。
图2是将图1中第二电极附近放大后的纵向切面示意图。
图3是第一实施方式的变形例涉及的碳化硅半导体装置中层结构概略的纵向切面示意图。
图4是第一实施方式的其他变形例涉及的碳化硅半导体装置中层结构概略的纵向切面示意图。
图5是第一实施方式涉及的碳化硅半导体装置的上方平面图。
图6是对第一实施方式涉及的碳化硅半导体装置解决的课题以及其解决手段进行说明的图。
图7是第一实施方式的又一个其他的变形例涉及的碳化硅半导体装置的上方平面图。
图8是对第一实施方式涉及的碳化硅半导体装置的制造方法进行说明的纵向切面图。
图9是第二实施方式的一种方式涉及的碳化硅半导体装置中层结构概略的纵向切面示意图。
图10是第二实施方式的其他方式涉及的碳化硅半导体装置中层结构概略的纵向切面示意图。
发明实施方式
本实施方式中，虽然以碳化硅半导体装置作为宽带隙半导体装置的一例进行说明，但不仅限于此，本发明也可用于例如氮化镓、氧化镓的其他宽带隙半导体装置。
如图1所示，本实施方式的碳化硅半导体装置，包括：第一导电型半导体基板31；第一导电型半导体层32，其设置在第一导电型半导体基板31上，掺杂物浓度低于第一导电型半导体基板31；以及第二导电型区域41、42，其设置在第一导电型半导体层32上。本实施方式中，以下，使用n型作为“第一导电型”进行说明、使用p型作为“第二导电型”进行说明，第一导电型半导体基板31也称为n型半导体基板31、第一导电型半导体层32也称为n型半导体层32、第二导电型区域41、42也称为p型区域41、42。但是，不仅限于这种方式，也可使用p型作为“第一导电型”、使用n型作为“第二导电型”。再有，本实施方式中，第一导电型半导体基板31，其上方一侧的面为一方的主平面，其下方一侧的面为其他方的主平面。
碳化硅半导体装置包括一部分位于p型区域41、42上，其残余部分位于n型半导体层32上的第一电极10，第一电极10与第一半导体层32形成肖特基接触。本实施方式中，p型区域41、42位于该第一电极10的外围部下方，该p型区域41、42有松弛电场的功能。碳化硅半导体装置包括：绝缘层51、52、53，其在n型半导体层32上与第一电极10邻接设置，并延伸至碳化硅半导体装置的端部(图1的右端部)；以及第二电极20，其设置于第一电极10与碳化硅半导体装置的端部之间，并与n型半导体层32形成肖特基接触。本实施方式中“碳化硅半导体装置的端部”的意思是指碳化硅半导体装置的端面周边区域。该端面周边区域的表面在未覆盖结缘层51、52、53的状态下一旦外加了负的高电压，则从第一电极10处放出的电子容易电击在该端面周边区域内。即，容易产生“放电”。
本实施方式的绝缘层51、52、53，如图1所示，也可包含设置在n型半导体层32以及p型区域41、42上的第一绝缘层51；以及设置在第一绝缘层51上，将第二电极20完全覆盖的第二绝缘层52。另外，本实施方式中，也可将第一绝缘层的上方一面设置第三绝缘层53，让第二绝缘层52覆盖第三绝缘层53。第二绝缘层52完全覆盖第二电极20的情况下，平面图中(从图1的上方开始看)第二电极20代表未从第二绝缘层52处裸露出。举一例来说，可以使用PSG(Phosphorus Silicon Glass)以及含有SiO2的材料作为第一绝缘层51，可以使用含有聚酰亚胺(Polyimide)，如高耐热聚酰亚胺的材料作为第二绝缘层52，可以使用含有SiN的材料作为第三绝缘层53。
为了抑制放电，位于端面周边区域的表面上的第一绝缘层51最好到达半导体装置的端部。此情况下，在芯片(Dicing)分割前，第一绝缘层51会到达邻接元件的端部。为了抑制漏(leakage)电流，及第二导电型区域41、42中的电场集中，也可追加第三绝缘层53。也可设置第二绝缘层52将第二电极20完全覆盖。此情况下，也如图1所示，第二绝缘层52没有必要延伸至第一绝缘层51的端面(图1的右端面)(也可不设置在宽带隙半导体装置的端面上。)。设置这样的第二绝缘层52，能够抑制第一电极10与第二电极20之间的放电。第二绝缘层52覆盖第一电极10与第二电极20的情况下，从抑制放电的观点来讲是最好的。另一方面，如图1所示，即使不到达宽带隙半导体装置的端部也能够期待抑制放电。之所以这么说，是因为仅仅是第一绝缘层51的效果，以及由于第二绝缘层52对第一电极10与第二电极20之间的放电进行抑制的效果就已经能够大幅抑制放电。再有，举一例来说，在将第二绝缘层52设计为达到宽带隙半导体装置的端部，且使用大粘性的聚酰亚胺树脂的情况下，在进行芯片分割时，会成为装置短暂停止(Mom ent stop)的原因。因此，从生产性的角度来考虑，有时还是第二绝缘层52不达到宽带隙半导体装置的端部更好。就这一点而言，可以根据适用于第二绝缘层52的材质，以及芯片的分割方法来进行适宜的选择。再有，第一绝缘层51只要延伸至第一电极10与碳化硅半导体装置的端部之间不会发生放电的程度足以。所以，碳化硅半导体装置的端面周边也可存在有不设置第一绝缘层51的区域。
再有，作为一例，n型半导体基板31的掺杂物浓度(例如氮浓度)也可为5×1017～5×1019cm-3,n型半导体层32的掺杂物浓度也可为1×1015～1×1018cm-3。另外，n型半导体基板31的厚度例如也可为30～400μm,n型半导体层32的厚度例如也可为3～20μm。另外，第一电极10也可为使用多种金属的积层结构，例如也可包含厚度为0.5μm的(Titann)钛，以及也可包含在该钛上设置的例如厚度为3μm的(Aluminum)铝，另外也可在铝上设置(Nickel)镍。
虽然本实施方式中的第一电极10与n型半导体层32形成肖特基接触，但不仅限于此。作为变形例，第一电极10’也可与n型半导体层32或是与p型区域41、42形成(Ohmic)欧姆接触。图3所示方式中，后述高浓度p型区域41位于第一电极10’的下方，高浓度p型区域41与第一电极10’形成欧姆接触。另外，如图7所示，也可使n型半导体层32内形成岛区域并形成岛状p型区域59，该p型区域与第一电极10也可形成欧姆接触，n型半导体层32与第一电极10也可形成肖特基接触。
本实施方式中，也可将第一电极10的一部分或则整体连续的或是断续的包围，并设置一个第二电极20(参照图5)。也就是说，本实施方式中，也可不设置多个第二电极20，而只设置一个第二电极20。当然，也可设置多个第二电极20，在设置多个第二电极20时，也可使一个第二电极20被多个其他的第二电极20连续的或是断续的包围。另外，也可将多个第二电极20以中心部等间隔设置，也可设置为间隔渐渐变窄，也可设置为间隔渐渐变宽。
第一电极10的一部分被第二电极20包围时，会产生未被第二电极20包围到的部分。另一方面，第一电极10全部被第二电极20包围时，第一电极10的全部会被第二电极20连续的包围。本实施方式中，如图5所示，第一电极10全部被第二电极20连续的包围，平面图中(从图1的上方看时)，表示第一电极10全部被第二电极20连续的包围。图5中，为了方便说明，只标注出了第一电极10、第二电极20、以及后述第一绝缘层51，未标注出第二绝缘层52、以及第三绝缘层53等。再有，图5中，虽然第二电极20呈略矩形状将略矩形状的第一电极10包围，但不仅限于此，二电极20也可呈略圆形状将第一电极10包围。
本实施方式中，p型区域41、42的端部与第二电极20和n型半导体层32之间的接触面的端部之间的距离X(参照图1等)也可比理论上的耗尽层宽度大。作为理论上的耗尽层宽度，例如可按
(公式1)
举例。距离X比理论上的耗尽层宽度大时，距离X可以比由上述(公式1)得出的值大1.5倍～2倍以上。再有，(公式1)中，εs为半导体的透电率，Vbi为内置电位，Nd为施主浓度。
本实施方式的第二电极20如图2所示，也可具有在第一绝缘层51上以平面方向突出的突出部20a。该突出部20a的宽度W2例如为第二电极20与n型半导体层32的接触面的宽度W1的1倍至1.5倍之间，1.1倍至1.3倍更好。当然，也可不设置该突出部20a，此时，第二电极20的纵切面形状为略矩形状。
如图1所示，本实施方式的p型区域41,42包含高浓度p型区域41，以及与高浓度p型区域41相比p型掺杂物浓度较低的低浓度p型区域42。高浓度p型区域41的位置比低浓度p型区域42更靠近第一电极10，低浓度p型区域42设置为将高浓度p型区域41包围。另外，低浓度p型区域42的深度大于高浓度p型区域41的深度。低浓度p型区域42的宽度大于高浓度p型区域41。上述本实施方式中的距离X表示低浓度p型区域42的端部(图1中低浓度p型区域42的右端)与，第二电极20和n型半导体层32之间的接触面的端部(图1中该接触面的左端部)之间的距离。
如图1所示，本实施方式中，第一电极10的外围部包含段状部11。该段状部11被设置为载于第一绝缘层51上。另外第二绝缘层52的第一电极10侧的端部(图1的左侧端部)被设置为覆盖段状部11的至少一部分。
本实施方式的碳化硅半导体装置包含位于n型半导体基板31背面侧(图1的下方侧)，作为背面侧电极的欧姆电极80。该欧姆电极80与n型半导体基板31形成欧姆接触。欧姆电极80例如可为单层镍结构，也可由包含镍与钛的多层结构构成。
接下来，就上述结构构成的碳化硅半导体装置的制造方法的概略作说明。此处虽然以第一电极10也与第一导电型半导体层32形成肖特基接触的方式进行说明，但有必要留意这归根结底只是一例而已。
首先，准备高浓度的n型半导体基板31(参照图8(a))。
接着，在高浓度的n型半导体基板31上，由外延(Epitaxial)生长形成低浓度的n型半导体层32(参照图8(a))。
接下来，形成包含低浓度p型区域42以及高浓度p型区域41的p型区域41、42(参照图8(b))。像这样形成p型区域41、42并使其活化时，可使用众所周知的方法。举一个例子来说，可使用下述方法。首先，在对应p型区域41、42的部分形成具有开口的(Mask)掩膜。然后，通过该掩膜，将p型掺杂物(Ion)离子(例如铝离子)分多个阶段以较高能量，且较少量地注入n型半导体层32的所定部位处。然后，去除掩膜。再以1600℃以上的温度进行加热使p型掺杂物活化。
接下来，将第一绝缘层51设置在n型半导体层32以及p型区域41、42上。然后，在第一绝缘层51中一部分位于第二导电型区域41、42上，其残余部分位于第一导电型半导体层32上的位置上形成第一电极用开口部51a，在第一电极用开口部51a与碳化硅半导体装置的端部之间形成第二电极用开口部51b(参照图8(b))。在此，第一电极用开口部51a和第二电极用开口部51b同时，即通过相同处理工序形成。因此，能够在不设置形成第一电极用开口部51a的工序之外的工序的情况下，形成第二电极用开口部51b。另外，像这样在形成第一电极用开口部51a和第二电极用开口部51b时，例如可以使用缓冲氟酸。
接下来，在第一电极用开口部51a内设置第一电极10，在第二电极用开口部51b内设置第二电极20(参照图8(c))。像这样在设置第一电极10和第二电极20时，可以使用众所周知的方法。举一个例子来说，将含有钛、镍以及/或是铝等的电极，例如通过蒸镀、化学气相沉积法(CVD法)、涂布·涂层(Coating)法、电镀法等的方法设置。此时，第二电极20被形成为具有突出部20a，另外，第一电极10的外围部被形成为具有段状部11。
接下来，在第一绝缘层51上设置第三绝缘层53(参照图8(d))。然后，将第二绝缘层52设置为覆盖第一电极10的段状部11的一部分(外围部)、第三绝缘层53的全部、以及第二电极20的全部。
在n型半导体基板31的下面(背面)设置欧姆电极80(参照图8(d))。此时也可使用众所周知的方法形成欧姆电极80，例如，将含有镍以及/或是钛等的金属，例如通过蒸镀、化学气相沉积法(CVD法)、涂布·涂层(Coating)法、电镀法等的方法设置。
在所述工序内以适宜的时间点(Timing)并且以所定的温度(例如500℃)进行加热处理，使第一电极10和第二电极20各自与n型半导体层32形成肖特基接触。另外，在所述工序内以适宜的时间点(Timing)并且以所定的温度(例如1000℃)进行加热处理，使n型半导体基板31的下面(背面)与欧姆电极80形成欧姆接触。
接下来，对由上述结构构成的本实施方式的作用以及效果进行说明。
根据本实施方式，如图1所示由于绝缘层51、52、53延伸至碳化硅半导体装置的端部，因此能够防止第一电极10与碳化硅半导体装置的端部之间放电的发生。另外，第一电极10与碳化硅半导体装置的端部之间设置有第二电极20，由于该第二电极20与n型半导体层32形成肖特基接触，该位置的电子不会被陷阱捕集，能带不会被抬高，因此不会形成“反转层”(参照图6(b))。其结果为，能够减小漏电流。
就这一点而言，也可考虑设置n型掺杂物浓度较高的高浓度n型半导体区域代替设置第二电极20从而防止漏电流的发生。然而，像这样设置高浓度n型半导体区域，就需要宽带隙半导体专用(例如碳化硅专用)的离子注入装置从而需要大量投资，致使制造成本(Cost)被抬高。
另外，第一电极10也与n型半导体层32形成肖特基接触，不仅可以将第一电极10和第二电极20作为相同材料，而且能够同时形成第一电极10和第二电极20。因此不必增设新的制造工序，从而能够进一步压低制造成本。
本实施方式的第二电极20设置为将第一电极10包围(参照图5)时，上述肖特基接触可以通过将第一电极10包围来形成，从不会抬高第一电极10周围的能隙这一点来讲是有益的。当设置了多个第二电极20的情况下，可在各个第二电极20处形成肖特基接触，从而能够更切实地减小漏电流。再有，有必要留意即使是只设置一个第二电极20，也能够期待其具有充分减小漏电流的效果。另外，像这样将第二电极20的数量设为一个在抑制制造成本的同时，也能够抑制半导体装置的平面方向上的尺寸。
另外，可视情况，将第二电极20设置为断续地包围第一电极10，也可将第二电极20设置为只包围第一电极10的一部分。
另外，通过将图1所示的p型区域41、42的端部与第二电极20和n型半导体层32之间的接触面的端部之间的距离X设为大于理论上的耗尽层宽度，可以得到不同于一般的(Guard Ring)保护环的效果。假设如使第二电极20作为保护环发挥功能，为了通过连接耗尽层，渐渐较小(Anode)阳极电位从而进行电场松弛，所述距离X会被设计为小于耗尽层宽度。但是，本实施方式中的第二电极20并非以连接耗尽层为目的。一旦原本就延伸的耗尽层超过了第二电极20，第二电极20具有的抑制反转(Channel)沟道的效果就无法充分发挥。因此，本实施方式中，所述距离X被设计为大于理论上的耗尽层宽度。
鉴于制造误差以及其他的重要因素，距离X可为：
(公式1)
上述(公式1)得出的值大1.5倍～2倍以上。通过采用这种方式，能够防止耗尽层的意外连接。例如，额定电压为1200V的碳化硅(Schottky bar rier diode)肖特基势垒二极管，Nd为0.8×1016cm-3,并外加1200V的额定电压时，距离X至少需要为12.9μm。这样的情况下，从防止耗尽层意外连接的观点看，可将距离X设计为20微米程度。
另外，第二电极20如图4所示，可设置在碳化硅半导体装置的端部。通过采用这种方式，可以获得更大的距离X，从而更切实地防止耗尽层的连接。
在施加反向电压时，电场会集中于第二电极20与n型半导体层32之间的接触面的端处。
本发明的发明者们了解到，在施加反向电压时，碳化硅半导体装置的端面(图1的右端面)与进入内侧的区域(图1中设置第二电极20的区域)之间会产生电位差(残留电位差)。因此畏惧由于该电位差有可能使第二电极20发生故障。因此，第二电极20具有在第一绝缘层51上的平面方向上突出的突出部20a(参照图2)时,通过该突出部20a，从能够对第二电极20与第一导电半导体层32之间的接触面的端部产生的电场集中进行松弛这一点来看是有益的。为了像这样对第二电极20与第一导电型半导体层32之间的接触面的端部产生的电场集中进行有效的松弛，突出部20a的宽度W2最好是在第二电极20与n型半导体层32之间的接触面的宽度W1的1.1倍至1.3倍之间。
第二电极20被绝缘层51、52、53完全覆盖时，由于第二电极20不露出表面，因为可以防止第一电极10与第二电极20之间产生放电。另外，通过第一绝缘层51与不同的第二绝缘层52将第二电极20覆盖，就可以在设置第一电极10后再将第一电极10覆盖，因此其制造起来变得容易，从而能够抑制制造成本。
第二实施方式
接下来，就本发明的第二实施方式进行说明。
第二实施方式为在第二电极20的下方设置p型电场松弛区域21、22(该当于权利要求范围中的“第二导电型电场松弛区域”)的至少一部分。该p型电场松弛区域21、22如图9所示，可由一种区域所构成。但是，不仅限于此，p型电场松弛区域21、22也可由两种以上区域所构成。作为一例，如图10所示，p型电场松弛区域21、22可包含高浓度p型电场松弛区域21(该当于权利要求范围中的“高浓度第二导电型电场松弛区域”)，以及与高浓度p型电场松弛区域21相比p型掺杂物浓度更低的低浓度p型电场松弛区域22该当于权利要求范围中的“低浓度第二导电型电场松弛区域”)。而且，高浓度p型电场松弛区域21可位于低浓度p型电场松弛区域22的内侧。该“内侧”如图10所示，是指第二电极20一侧。另外，低浓度p型电场松弛区域22的深度可比高浓度p型电场松弛区域21更深，低浓度p型电场松弛区域22的宽度可比高浓度p型电场松弛区域21的宽度更宽。
p型电场松弛区域21、22可连续的设置在第二电极20的下方的全部的区域(参照图5)。另外，不仅限于此，p型电场松弛区域21、22也可断续的设置在第二电极20的下方的全部的区域。另外，p型电场松弛区域21、22也可设置在第二电极20的下方的一部分的区域。
第二实施方式中，其他的结构属于与第一实施方式略同的方式。
本实施方式也可与第一实施方式发挥同样的效果。具体来说，除了第一实施方式能够达到的效果外，还能够得到以下的效果。
如前述中，了解到在施加反向电压时，碳化硅半导体装置的端面与进入内侧的区域之间会产生残留电位差。因此，畏惧由于该电位差有可能使第二电极20发生故障。
就这一点而言，本实施方式中，由于在第二电极20的下方设置p型电场松弛区域21、22，能够对施加在第二电极20处的电场进行松弛，进一步而言，能够防止第二电极20故障的发生。另外，p型电场松弛区域21、22包含高浓度p型电场松弛区域21，以及包含设置在该高浓度p型电场松弛区域21的内侧的低浓度p型电场松弛区域22的情况下，能够更有效率的对施加在第二电极20处的电场进行松弛，从而能够经受高电位差(残留电位差)。再有，这种情况下对残留电位差的承受力，相比第一实施方式中阐述的设置“突出部20a”时来得更大。
再有，由于p型电场松弛区域21、22能够与p型区域41、42在同一时间点形成，所以从能够在不增加制造成本的情况下形成p型电场松弛区域21、22这一点来说是有益的。具体来说，能够在形成高浓度p型区域41时形成高浓度p型电场松弛区域21，在形成低浓度p型区域42时形成低浓度p型电场松弛区域22。而且，高浓度p型区域41可与高浓度p型电场松弛区域21以大致相同的深度形成，低浓度p型区域42可与低浓度p型电场松弛区域22以大致相同的深度形成。通过使用这样的方式，从能够与不设置p型电场松弛区域21、22的方式以同等程度的制造成本来设置p型电场松弛区域21、22这一点来说是有益的。
最后，上述各实施方式中的记载、变形例中的记载、以及图中的公开内容仅仅是为了对权利要求范围中记载的发明进行说明的一例而已，所以，根据上述实施方式中的记载、以及图中的公开内容，权利要求范围中记载的发明不仅限于此。
符号说明
10 第一电极
20 第二电极
20a 突出部
21 高浓度p型电场松弛区域(高浓度第二导电型电场松弛区域)
22 低浓度p型电场松弛区域(低浓度第二导电型电场松弛区域)
31 第一导电型半导体基板
32 第一导电型半导体层
41 高浓度p型区域(高浓度第二导电型区域)
42 低浓度p型区域(低浓度第二导电型区域)
51 第一绝缘层(绝缘层)
52 第二绝缘层(绝缘层)
53 第三绝缘层(绝缘层)
59 岛状p型区域
80 欧姆电极

Claims (11)

1.一种宽带隙半导体装置，其特征在于，包括：
第一导电型半导体层；
第二导电型区域，设置在所述第一导电型半导体层上；
第一电极，其一部分位于第二导电型区域上，其残余部分位于所述第一导电型半导体层上；
绝缘层，在所述第一导电型半导体层上与所述第一电极邻接设置，并延伸至所述宽带隙半导体装置的端部；以及
第二电极，设置在所述第一电极与所述宽带隙半导体装置的端部之间，并与所述第一导电型半导体层形成肖特基接触。
2.根据权利要求1所述的宽带隙半导体装置，其特征在于：
其中，一个所述第二电极被设置为连续性地或是断续性地包围所述第一电极的一部分或是整体。
3.根据权利要求1或2中任意一项所述的宽带隙半导体装置，其特征在于：
其中，所述第二导电型区域的端部与所述第二电极和第一导电型半导体之间的接触面的端部之间的距离，比理论上的耗尽层宽度大。
4.根据权利要求1～3中的任意一项所述的宽带隙半导体装置，其特征在于：
其中，所述绝缘层具有设置在所述第一导电型半导体层上的第一绝缘层，
所述第二电极具有在所述第一绝缘层上沿平面方向突出的突出部。
5.根据权利要求1～4中的任意一项所述的宽带隙半导体装置，其特征在于：
其中，所述绝缘层具有设置在所述第一导电型半导体层上的第一绝缘层；以及
具有设置在所述第一绝缘层上并且将所述第二电极完全覆盖的第二绝缘层。
6.根据权利要求5所述的宽带隙半导体装置，其特征在于：
其中，所述第二电极不设置在所述宽带隙半导体装置的端部上。
7.根据权利要求1～6中任意一项所述的宽带隙半导体装置，其特征在于：
其中，第二导电型电场松弛区域的至少一部分设置在所述第二电极的下方。
8.根据权利要求7所述的宽带隙半导体装置，其特征在于：
其中，所述第二导电型电场松弛区域包含高浓度第二导电型电场松弛区域；以及
与所述高浓度第二导电型电场松弛区域相比，第二导电型掺杂物浓度较低的低浓度第二导电型电场松弛区域，
其中，所述高浓度第二导电型电场松弛区域位于所述低浓度第二导电型电场松弛区域的内侧。
9.一种宽带隙半导体装置的制造方法，其特征在于，包括：
在第一导电型半导体层上设置第二导电型区域；
在第二导电型区域上设置第一电极的一部分，在所述第一导电型半导体层上设置第一电极的残余部分；
在所述第一电极与所述宽带隙半导体装置的端部之间设置第二电极，并与所述第一导电型半导体层形成肖特基接触；以及
在所述第一导电型半导体层上将延伸至所述宽带隙半导体装置端部的绝缘层与所述第一电极邻接设置。
10.根据权利要求9所述的宽带隙半导体装置的制造方法，其特征在于：
其中，所述第二电极在设置所述第一电极时设置，并且所述第一电极与所述第一导电型半导体层形成肖特基接触。
11.根据权利要求9或10中任意一项所述的宽带隙半导体装置的制造方法，其特征在于：
其中，所述第二导电型电场松弛区域在设置所述第二导电型区域时设置，所述第二电极设置在所述第二导电型电场松弛区域的至少一部分的上方。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7113220B2 (ja) * 2018-02-06 2022-08-05 パナソニックＩｐマネジメント株式会社 半導体素子およびその製造方法
DE102019111308A1 (de) * 2018-05-07 2019-11-07 Infineon Technologies Ag Siliziumcarbid halbleiterbauelement
JP7085959B2 (ja) * 2018-10-22 2022-06-17 三菱電機株式会社 半導体装置
JP7113230B2 (ja) * 2019-02-19 2022-08-05 パナソニックＩｐマネジメント株式会社 半導体素子
JP2021118218A (ja) * 2020-01-23 2021-08-10 パナソニックＩｐマネジメント株式会社 半導体素子

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63227063A (ja) * 1987-03-17 1988-09-21 Tdk Corp 高耐圧半導体装置
US20030038333A1 (en) * 2001-08-22 2003-02-27 Mitsubishi Denki Kabushiki Kaisha Semiconductor device
CN101887884A (zh) * 2009-05-12 2010-11-17 三菱电机株式会社 半导体装置
CN104126219A (zh) * 2012-02-20 2014-10-29 富士电机株式会社 SiC半导体器件及其制造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03185870A (ja) * 1989-12-15 1991-08-13 Toshiba Corp 半導体装置
JP4535151B2 (ja) * 2008-03-19 2010-09-01 株式会社デンソー 炭化珪素半導体装置の製造方法
JP2015109292A (ja) * 2012-03-19 2015-06-11 三菱電機株式会社 半導体モジュール
US9087718B2 (en) 2013-03-13 2015-07-21 Transphorm Inc. Enhancement-mode III-nitride devices
JP6194779B2 (ja) * 2013-12-09 2017-09-13 富士電機株式会社 半導体装置および半導体装置の製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63227063A (ja) * 1987-03-17 1988-09-21 Tdk Corp 高耐圧半導体装置
US20030038333A1 (en) * 2001-08-22 2003-02-27 Mitsubishi Denki Kabushiki Kaisha Semiconductor device
CN101887884A (zh) * 2009-05-12 2010-11-17 三菱电机株式会社 半导体装置
CN104126219A (zh) * 2012-02-20 2014-10-29 富士电机株式会社 SiC半导体器件及其制造方法

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