KR100888290B1 - 쇼트키 배리어 다이오드 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 쇼트키 배리어 다이오드 및 그 제조 방법에 관한 것으로서, 해결하고자 하는 기술적 과제는 순방향의 전압 강하를 줄이고, 순방향 전류 효율을 증가시키며, 칩 사이즈를 축소하는데 있다.
이를 위해 본 발명은 제1도전형의 반도체 기판과, 반도체 기판에 형성된 제1도전형의 반도체층과, 반도체층에 일정 깊이로 형성된 제2도전형의 가드링과, 반도체층 및 가드링에 증착된 제1전극과, 반도체 기판에 형성된 제2전극을 포함하고, 반도체층의 표면이 가드링의 표면보다 아래에 형성된 쇼트키 배리어 다이오드 및 그 제조 방법을 개시한다.
쇼트키 배리어 다이오드, 쇼트키 접합, 순방향 전압, 순방향 전류, 저항

Description

쇼트키 배리어 다이오드 및 그 제조 방법{SCHOTTKY BARRIER DIODE AND MANUFACTURING METHOD THEREOF}
본 발명은 쇼트키 배리어 다이오드 및 그 제조 방법에 관한 것으로서, 보다 상세히는 순방향의 전압 강하를 줄이고, 순방향의 전류 효율을 증가시키며, 칩 사이즈를 축소시킬 수 있는 쇼트키 배리어 다이오드 및 그 제조 방법에 관한 것이다.
도 1은 종래의 쇼트키 배리어 다이오드를 도시한 단면도이다.
도시된 바와 같이 종래의 쇼트키 배리어 다이오드(100')는 N+형 반도체 기판(110')과, 상기 N+형 반도체 기판(110')에 일정 두께로 형성된 N형 반도체층(120')과, 상기 N형 반도체층(120')에 일정 깊이로 형성된 P+형 가드링(130')과, 상기 N형 반도체층(120') 및 P+형 가드링(130')에 전기적으로 접속된 애노드 전극(140')과, 상기 N형 반도체 기판(110')의 이면에 형성된 캐소드 전극(150')으로 이루어져 있다.
여기서, 상기 P+형 가드링(130')에는 포토 공정에 의해 일정 깊이의 요홈(131')이 형성되며, 이러한 방식을 곡방식이라고 한다. 또한, 도면중 미설명 부호 160'은 P+형 가드링(130')과 애노드 전극(140') 또는 N+형 반도체층(120')과 애 노드 전극(140') 사이에 형성된 절연막이다.
한편, 이러한 종래의 쇼트키 배리어 다이오드는 애노드 전극에 플러스 전압을 인가하고, 캐소드 전극에 마이너스 전압을 인가하면, 순방향의 전류 IF가 흐르는데, 이때의 전압을 순방향 전압 VF라고 한다.
여기서, 상기 순방향 전류중 대부분은 당연히 N형 반도체층을 통해 흐르는데 상기 P+형 가드링의 깊이만큼 N형 반도체층의 저항이 더해져 순방향의 전압 강하가 증가하게 된다.
즉, 순방향 전압 VF에 의해 순방향 전류 IF가 흐를 때 쇼트키 다이오드에 형성되는 저항은 아래의 수학식으로 정의된다.
R=ρ(Tepi)/A
여기서, ρ는 N형 반도체층의 비저항이고, Tepi는 N형 반도체층의 두께이고, A는 순방향 전류가 흐르는 N형 반도체층의 단면적이다.
또한, 상기 N형 반도체층의 두께 Tepi는 P+xj + WB로 정의된다. 여기서 P+xj는 P+형 가드링의 확산 깊이이고, WB는 P+ 가드링의 하단부에서 N+형 반도체 기판까지의 깊이이다.
이와 같이 종래의 쇼트키 다이오드는 상기 P+형 가드링의 확산 깊이인 P+xj 에 해당하는 반도체층이 저항으로 작용함으로써, 순방향의 전압 VF가 크게 강하하는 문제가 있다. 물론, 이와 같이 순방향의 전압 VF의 강하가 크다는 것은 순방향 의 전류 IF의 효율이 나쁘다는 의미이고 또한 이에 따라 원하는 순방향의 전압 및 순방향의 전류를 얻기 위해서는 그만큼 칩 사이즈를 증가시켜야 한다.
본 발명은 상술한 종래의 문제점을 극복하기 위한 것으로서, 본 발명의 목적은 순방향 전압 강하를 줄이고, 순방향의 전류 효율을 증가시키며, 칩 사이즈를 축소시킬 수 있는 쇼트키 배리어 다이오드 및 그 제조 방법을 제공하는데 있다.
상기한 목적을 달성하기 위해 본 발명에 의한 쇼트키 배리어 다이오드는 제1도전형의 반도체 기판과, 상기 반도체 기판에 형성된 제1도전형의 반도체층과, 상기 반도체층에 일정 깊이로 형성된 제2도전형의 가드링과, 상기 반도체층 및 가드링에 증착된 제1전극과, 상기 반도체 기판에 형성된 제2전극을 포함하고, 상기 반도체층의 표면은 상기 가드링의 표면보다 아래에 형성된 것을 특징으로 한다.
여기서, 상기 가드링은 수평 방향으로 평평하게 형성된 제1면과, 상기 제1면으로부터 수직 방향으로 형성된 제2면과, 상기 제2면으로부터 외측으로 곡면을 이루며 형성된 제3면과, 상기 제3면으로부터 내측으로 곡면을 이루며 형성된 제4면을 포함하고, 상기 반도체층은 상기 가드링의 제3면보다 아래에 형성될 수 있다. 이때, 상기 제1전극은 상기 반도체층, 상기 가드링의 제1면, 제2면 및 제3면에 접하여 형성될 수 있다.
더불어, 상기 가드링은 제1면으로부터 제4면까지 수직 방향으로 형성된 제5 면을 더 포함하고, 상기 반도체층은 상기 제5면보다 아래에 형성될 수 있다. 이때, 상기 제1전극은 상기 반도체층, 상기 가드링의 제1면 및 제5면에 접하여 형성될 수 있다.
또한, 상기한 목적을 달성하기 위해 본 발명에 의한 쇼트키 배리어 다이오드의 제조 방법은 제1도전형의 반도체 기판 위에 제1도전형의 반도체층을 형성하는 반도체층 형성 단계와, 상기 반도체층에 제2도전형의 불순물 이온을 주입하여 링 형태의 이온 주입 영역을 형성하는 이온 주입 영역 형성 단계와, 상기 이온 주입 영역의 내주연 및 외주연을 제거하여, 상기 반도체층을 통하여 이온 주입 영역이 링 형태로 돌출되도록 하는 표면 제거 단계와, 상기 이온 주입 영역이 상기 반도체층의 내측으로 확산되어 가드링이 형성되도록 하는 가드링 형성 단계와, 상기 가드링 및 상기 가드링 내측의 반도체층 표면에 제1전극을 증착하는 제1전극 형성 단계와, 상기 반도체 기판에 제2전극을 증착하는 제2전극 형성 단계를 포함한다.
여기서, 상기 표면 제거 단계는 상기 가드링이 형성될 영역과 대응되는 깊이의 반도체층을 에칭하여 이루어질 수 있다.
상술한 바와 같이하여, 본 발명에 따른 쇼트키 배리어 다이오드 및 그 제조 방법은 제1전극 하부의 저항 성분인 반도체층의 두께를 되도록 얇게 함으로써, 순방향의 전압 VF 강하를 감소시키게 된다. 이와 같이 순방향의 전압 VF 강하가 감소되면 순방향의 전류 IF 효율이 증가하고, 또한 순방향의 전압 VF 강하가 작아지므로 더 작은 칩 사이즈로도 종래와 같은 규격의 쇼트키 배리어 다이오드를 구현할 수 있게 된다.
여기서, 상기 저항 성분은 가드링과 대응되는 깊이의 반도체층으로서, 가드링보다 얕은 깊이의 반도체층을 제거하거나 또는 가드링과 거의 같은 깊이의 반도체층을 제거할 수 있다. 이때, 가드링과 거의 같은 깊이의 반도체층을 제거할 경우 순방향의 전압 강하가 더욱 감소하고, 또한 순방향 전류 효율이 더욱 증가하며 칩 사이즈 역시 훨씬 작게 구현할 수 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.
도 2는 본 발명의 일 실시예에 따른 쇼트키 배리어 다이오드를 도시한 단면도이다.
도 2에 도시된 바와 같이 본 발명에 따른 쇼트키 배리어 다이오드(100)는 반도체 기판(110), 반도체층(120), 가드링(130), 제1전극(140), 제2전극(150) 및 절연막(160)을 포함하고, 상기 반도체층(120)의 표면은 상기 가드링(130)의 표면보다 아래에 형성된 것을 주요 특징으로 한다.
상기 반도체 기판(110)은 통상의 반도체 웨이퍼로서 제1도전형의 불순물을 갖는 실리콘 단결정일 수 있다. 예를 들면, 상기 반도체 기판(110)은 N+형의 불순물이 함유된 실리콘 단결정일 수 있다.
상기 반도체층(120)은 상기 반도체 기판(110) 위에 일정 두께로 형성되며, 제1도전형의 불순물이 포함될 수 있다. 예를 들면, 상기 반도체층(120)은 N형의 불순물이 포함된 에피텍셜층일 수 있다.
상기 가드링(130)은 상기 반도체층(120)의 표면으로부터 일정 길이 돌출된 동시에, 상기 반도체층(120)의 일정 깊이까지 형성되어 있다. 이러한 가드링(130)은 실질적으로 평면의 형태가 링 형태이며, 쇼트키 다이오드(100)의 내압을 확보하는 역할을 한다.
상기 가드링(130)은 수평 방향으로 평평하게 형성된 제1면(131)과, 상기 제1면(131)으로부터 수직 방향으로 형성된 제2면(132)과, 상기 제2면(132)으로부터 외측으로 곡면을 이루며 형성된 제3면(133)과, 상기 제3면(133)으로부터 내측으로 곡면을 이루며 형성된 제4면(134)을 포함한다.
여기서, 상기 반도체층(120)의 표면은 상기 가드링(130)의 대략 제3면(133)보다 아래에 형성된다. 즉, 상기 가드링(130)중 제1면(131), 제2면(132) 및 제3면(133)은 상기 반도체층(120)의 외부로 대략 돌출된 형태를 한다. 이와 같이 하여 본 발명은 반도체층(120)에 형성되는 P+xj와 대응되는 반도체층(120)의 두께가 작아진다. 따라서, 그만큼 반도체층(120)에 형성되는 저항값이 상대적으로 작게 됨으로써, 순방향의 전압 VF 강하가 작아지게 된다. 도면중 △t는 종래에 비해 반도체층(120)의 얇아진 두께를 표시하며, WB는 가드링(130)으로부터 반도체 기판(110)까지의 거리를 표시한다. 물론, P+xj는 가드링(130)의 확산 깊이를 표시한다.
상기 제1전극(140)은 상기 가드링(130)중 제1면(131), 제2면(132) 및 제3 면(133)에 증착되는 동시에, 상기 가드링(130)과 가드링(130) 사이의 반도체층(120)에 형성된다. 즉, 상기 제1전극(140)은 가드링(130)과 가드링(130) 사이의 반도체층(120)과 쇼트키 접합을 이룬다. 실질적으로, 상기 제1전극(140)은 티타늄(Ti)과 알루미늄(Al)으로 이루어질 수 있다. 즉, 상기 티타늄(Ti)이 상기 반도체층(120)과 쇼트키 접합을 이루는 동시에, 상기 가드링(130)과도 일부 영역이 접합하게 된다. 이후, 상기 티타늄(Ti) 위에 와이어 본딩(wire bonding)을 위한 알루미늄(Al)이 형성된다. 물론, 이러한 제1전극(140)은 애노드 전극으로 이용된다.
상기 제2전극(150)은 상기 반도체 기판(110)의 하면에 형성된다. 실질적으로 이러한 제2전극(150)은 리드프레임(lead frame)에 용이하게 전기 접속될 수 있도록 니켈(Ni) 및 금(Au)으로 형성될 수 있으나, 이러한 재질로 본 발명을 한정하는 것은 아니다. 물론, 이러한 제2전극(150)은 캐소드 전극으로 이용된다.
상기 절연막(160)은 상기 가드링(130)과 제1전극(140)의 사이 및 상기 반도체층(120)과 제1전극(140)의 사이에 형성됨으로써, 상기 제1전극(140)의 원하지 않는 쇼트가 방지되도록 한다. 이러한 절연막(160)은 통상의 산화막, 질화막 및 그 등가물중 선택된 어느 하나로 형성될 수 있으나, 여기서 그 재질을 한정하는 것은 아니다.
도 3은 본 발명의 다른 실시예에 따른 쇼트키 배리어 다이오드를 도시한 단면도이다.
도 3에 도시된 바와 같이 본 발명의 다른 실시예에 따른 쇼트키 배리어 다이 오드(200)는 가드링(230)과 가드링(230) 사이의 반도체층(220)의 두께가 더 얇게 형성되었다는 점을 제외하고는 도 2에 도시된 쇼트키 배리어 다이오드(100)와 유사하다. 따라서, 그 차이점만을 설명하기로 한다.
도 3에 도시된 바와 같이 본 발명의 다른 실시예에 따른 쇼트키 배리어 다이오드(200)는 우선 가드링(230)의 바깥면이 제1면(231), 제2면(232), 제3면(233) 및 제4면(234)으로 이루어진 점은 도 2에 도시된 쇼트키 다이오드(100)와 유사하다. 그러나, 상기 가드링(230)의 안쪽면은 다르게 형성되어 있다. 즉, 상기 가드링(230)의 안쪽면은 상기 제1면(231)으로부터 수직 방향으로 상기 제4면(234)까지 제5면(235)이 형성되어 있다. 물론, 이러한 제5면(235)은 상기 제2면(232)의 연장선으로 볼 수도 있으나, 여기서는 제5면(235)으로 새롭게 정의한다.
한편, 상기 가드링(230)과 가드링(230) 사이에 형성되는 반도체층(220)은 표면이 상기 제5면(235)의 끝단과 거의 일치한다. 즉, 상기 가드링(230)과 가드링(230) 사이의 반도체층(220)의 두께가 도 2에 도시된 것에 비해 상당히 얇게 되어 있다. 다르게 표현하면 가드링(230)의 제1면(231)으로부터 깊이 △t가 도 2에 도시된 것에 비해 훨씬 깊다. 따라서, 그만큼 반도체층(220)에 형성되는 저항 값이 작게 됨으로써, 순방향의 전압 VF 강하가 더욱 작아지게 된다.
물론, 제1전극(240)은 상기 가드링(230)의 제1면(231), 제5면(235) 및 반도체층(220)의 표면에 접합됨으로써, 애노드 전극 역할을 한다. 더불어, 반도체층(220)의 두께가 더욱 얇아짐으로써, 상기 제1전극(240)의 두께는 상대적으로 더 두꺼운 형태를 한다.
도 4는 본 발명과 종래 기술에 따른 순방향 전압 VF 및 순방향 전류 IF를 비교한 그래프이다.
도 4에 도시된 바와 같이 10A의 순방향 전류 IF를 흘릴 때 종래 기술에서는 대략 590mV의 순방향 전압 VF를 갖지만, 본 발명에서는 대략 510mA의 순방향 전압 VF를 갖는다. 즉, 본 발명에서는 대략 80mV의 순방향 전압 VF가 감소하게 된다. 참고로, 도 5에 도시된 실험 결과는 40V급 쇼트키 배리어 다이오드의 VF-IF 그래프이다.
한편, 상술한 바와 같이 같은 순방향 전류를 흘릴 때 순방향 전압이 작다는 것은 전력 소모가 그만큼 작아짐을 의미한다. 따라서, 발열량이 작아짐은 물론 종래와 같은 규격의 쇼트키 배리어 다이오드를 더 작은 칩 사이즈로 구현할 수 있음을 의미한다.
도 5는 본 발명의 또 다른 실시예에 따른 쇼트키 배리어 다이오드의 제조 방법을 도시한 플로우 챠트이다.
도 5에 도시된 바와 같이 본 발명의 또 다른 실시예에 따른 쇼트키 배리어 다이오드의 제조 방법은 반도체층 형성 단계(S1), 산화막 형성 단계(S2), 이온 주입 영역 형성 단계(S3), 표면 제거 단계(S4), 산화막 형성 단계(S5), 가드링 형성 단계(S6), 표면 제거 단계(S7), 제1전극 형성 단계(S8) 및 제2전극 형성 단계(S9)를 포함한다.
도 6a 내지 도 6i는 본 발명에 따른 쇼트키 배리어 다이오드의 제조 방법을 순차적으로 도시한 단면도이다. 도 5를 함께 참조하여, 본 발명에 따른 쇼트키 배 리어 다이오드의 제조 방법을 설명한다.
도 6a에 도시된 바와 같이, 상기 반도체층 형성 단계(S1)에서는, 제1도전형의 반도체 기판(110) 위에 일정 두께에 제1도전형의 반도체층(120)을 형성한다. 여기서, 상기 제1도전형이라함은 N+형 또는 N형의 불순물이 실리콘에 포함되어 있음을 의미한다.
도 6b에 도시된 바와 같이, 상기 산화막 형성 단계(S2)에서는, 상기 반도체층(120) 위에 일정 두께의 산화막(160')을 형성한다. 이러한 산화막(160')은 통상의 산소 가스를 흘려주며 산화막을 형성하는 건식 산화막 형성 방식 또는 고온의 수증기를 흘려주며 산화막을 형성하는 습식 산화막 형성 방식을 이용할 수 있으며, 여기서 상기 산화막의 형성 방법을 한정하는 것은 아니다.
도 6c에 도시된 바와 같이, 상기 이온 주입 영역 형성 단계(S3)에서는, 상기 산화막(160')을 관통하여 불순물 이온을 주입함으로써, 일정 깊이의 이온 주입 영역(130')이 형성되도록 한다. 예를 들면, 3족의 보론(B) 이온을 주입하여 이온 주입 영역(130')을 형성할 수 있으나, 이러한 불순물 이온으로 본 발명을 한정하는 것은 아니다.
도 6d에 도시된 바와 같이, 상기 표면 제거 단계(S4)에서는, 예를 들면 포토 에칭 공정을 이용하여 상기 이온 주입 영역(130') 및 그것과 대응되는 산화막(160')을 남겨 놓고 그 외주연을 에칭하여 제거한다. 이때, 상기 이온 주입 영역(130') 및 그것과 대응되는 산화막(160')은 대략 링 형태로 형성되도록 한다. 더불어, 도면에서는 상기 이온 주입 영역(130')과 이온 주입 영역(130') 사이의 반도 체층(120)이 약간 에칭된 형태로 도시되어 있으나, 상기 에칭 깊이는 하기할 가드링(130)의 깊이만큼 형성될 수도 있다. 즉, 도 6d에 도시된 것은 도 2에 해당하는 쇼트키 배리어 다이오드(100)의 제조 방법이 되고, 가드링(130)의 깊이만큼 에칭이 수행될 경우에는 도 3에 해당하는 쇼트키 배리어 다이오드(200)의 제조 방법이 된다. 더불어, 이러한 에칭은 상기 이온 주입 영역(130')의 내측 또는 외측에 일정 두께의 산화막(도시되지 않음)을 더 형성하고, 그 산화막을 제거함으로써 이루어질 수 도 있다. 즉, 산화막의 형성시 반도체층도 일정 깊이의 산화막으로 변화되기 때문이다.
한편, 상기와 같은 포토 에칭 또는 산화막을 형성한 후 이루어지는 포토 에칭에 의해 상기 반도체층(120)을 통해서는 상기 이온 주입 영역(130')이 돌출된 형태를 한다. 더불어, 이러한 포토 에칭 공정 이후에는 상기 이온 주입 영역(130') 위의 산화막(160')을 제거한다.
도 6e에 도시된 바와 같이, 상기 산화막 형성 단계(S5)에서는, 상기 이온 주입 영역(130') 및 그 외주연의 반도체층(120)에 일정 두께의 산화막(160)을 새롭게 형성한다. 마찬가지로 이러한 산화막(160) 역시 건식 또는 습식 방식으로 형성할 수 있다.
도 6f에 도시된 바와 같이, 상기 가드링 형성 단계(S6)에서는, 대략 1000~1200℃의 온도를 제공함으로써, 상기 이온 주입 영역이 반도체층(120)의 하부로 확산되어 소정 형상의 가드링(130)이 형성되도록 한다. 물론, 이러한 가드링(130)은 상기 반도체층(120)을 통해 상부로 돌출된 형태를 한다.
도 6g에 도시된 바와 같이, 상기 표면 제거 단계(S7)에서는, 상기 가드링(130) 및 내측의 반도체층(120)과 대응되는 영역의 산화막(160)을 제거한다. 따라서, 상기 가드링(130) 및 그 사이의 반도체층(120)이 외부로 노출된다.
도 6h에 도시된 바와 같이, 상기 제1전극 형성 단계(S8)에서는, 상기 가드링(130) 및 반도체층(120)의 표면에 일정 두께의 제1전극(140)을 형성한다. 실질적으로, 티타늄(Ti)을 먼저 증착하고, 이어서 알루미늄(Al)을 증착함으로써 제1전극(140)을 형성한다. 물론, 이러한 제1전극(140)은 애노드 전극으로 이용된다.
도 6i에 도시된 바와 같이, 상기 제2전극 형성 단계(S9)에서는, 상기 반도체 기판(110)의 하면에 일정 두께의 제2전극(150)을 형성한다. 실질적으로, 니켈(Ni) 및 금(Au)을 순차적으로 증착함으로써, 제2전극(150)을 형성한다. 물론, 이러한 제2전극(150)은 캐소드 전극으로 이용된다.
상술한 바와 같이 본 발명은 제조 공정중 가드링과 가드링 사이에 위치하는 반도체층의 일정 영역이 에칭되어 제거된다. 따라서, 반도체층에 의한 저항 성분이 그만큼 제거되는 것이다. 이에 따라 순방향의 전압 강하가 작아짐은 물론 순방향의 전류 효율 역시 향상된다. 더욱이, 더 작은 칩 사이즈로도 종래와 같은 규격의 쇼트키 배리어 다이오드를 구현할 수 있게 된다.
이상에서 설명한 것은 본 발명에 따른 쇼트키 배리어 다이오드 및 그 제조 방법을 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.
도 1은 종래의 쇼트키 배리어 다이오드를 도시한 단면도이다.
도 2는 본 발명의 일 실시예에 따른 쇼트키 배리어 다이오드를 도시한 단면도이다.
도 3은 본 발명의 다른 실시예에 따른 쇼트키 배리어 다이오드를 도시한 단면도이다.
도 4는 본 발명과 종래 기술에 따른 순방향 전압(VF) 및 순방향 전류(IF)를 비교한 그래프이다.
도 5는 본 발명의 또 다른 실시예에 따른 쇼트키 배리어 다이오드의 제조 방법을 도시한 플로우 챠트이다.
도 6a 내지 도 6i는 본 발명에 따른 쇼트키 배리어 다이오드의 제조 방법을 순차적으로 도시한 단면도이다.
< 도면의 주요 부분에 대한 부호의 설명 >
100,200; 본 발명에 따른 쇼트키 배리어 다이오드
110; 반도체 기판
120; 반도체층
130; 가드링
140; 제1전극
150; 제2전극
160; 절연막

Claims (7)

  1. 삭제
  2. 제1도전형의 반도체 기판과,
    상기 반도체 기판에 형성된 제1도전형의 반도체층과,
    상기 반도체층에 일정 깊이로 형성된 제2도전형의 가드링과,
    상기 반도체층 및 가드링에 증착된 제1전극과,
    상기 반도체 기판에 형성된 제2전극을 포함하고,
    상기 반도체층의 표면은 상기 가드링의 표면보다 아래에 형성되고,
    상기 가드링은 수평 방향으로 평평하게 형성된 제1면과, 상기 제1면으로부터 수직 방향으로 형성된 제2면과, 상기 제2면으로부터 외측으로 곡면을 이루며 형성된 제3면과, 상기 제3면으로부터 내측으로 곡면을 이루며 형성된 제4면을 포함하고, 상기 반도체층은 상기 가드링의 제3면보다 아래에 형성된 것을 특징으로 하는 쇼트키 배리어 다이오드.
  3. 제 2 항에 있어서, 상기 제1전극은 상기 반도체층, 상기 가드링의 제1면, 제2면 및 제3면에 접하여 형성된 것을 특징으로 하는 쇼트키 배리어 다이오드.
  4. 제 2 항에 있어서, 상기 가드링은 제1면으로부터 제4면까지 수직 방향으로 형성된 제5면을 더 포함하고, 상기 반도체층은 상기 제5면보다 아래에 형성된 것을 특징으로 하는 쇼트키 배리어 다이오드.
  5. 제 4 항에 있어서, 상기 제1전극은 상기 반도체층, 상기 가드링의 제1면 및 제5면에 접하여 형성된 것을 특징으로 하는 쇼트키 배리어 다이오드.
  6. 삭제
  7. 제1도전형의 반도체 기판 위에 제1도전형의 반도체층을 형성하는 반도체층 형성 단계와,
    상기 반도체층에 제2도전형의 불순물 이온을 주입하여 링 형태의 이온 주입 영역을 형성하는 이온 주입 영역 형성 단계와,
    상기 이온 주입 영역의 내주연 및 외주연을 제거하여, 상기 반도체층을 통하여 이온 주입 영역이 링 형태로 돌출되도록 하는 표면 제거 단계와,
    상기 이온 주입 영역이 상기 반도체층의 내측으로 확산되어 가드링이 형성되도록 하는 가드링 형성 단계와,
    상기 가드링 및 상기 가드링 내측의 반도체층 표면에 제1전극을 증착하는 제1전극 형성 단계와,
    상기 반도체 기판에 제2전극을 증착하는 제2전극 형성 단계를 포함하고,
    상기 표면 제거 단계는 상기 가드링이 형성될 영역과 대응되는 깊이의 반도체층을 에칭하여 이루어짐을 특징으로 하는 쇼트키 배리어 다이오드의 제조 방법.
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