JP6065198B2 - 半導体装置および半導体装置の製造方法 - Google Patents

Description

この発明は、ワイドバンドギャップ半導体が用いられた半導体装置およびその製造方法に関する。

従来、モータ制御システム、電力変換システム等、各種パワーエレクトロニクス分野におけるシステムに主として使用される半導体装置（半導体パワーデバイス）が注目されている。
たとえば、特許文献１は、ドレイン電極側（裏面）からｎ型ＳｉＣ半導体基板を貫通してｐ^＋型ＳｉＣ層に達する裏面トレンチを有する、ｐチャネルＭＯＳＦＥＴを開示している。

特開２０１０−２０６００２号公報 特開２０１０−１９２４９１号公報 特開２００６−３０３８４号公報

この発明の目的は、低抵抗化を達成することができ、かつ基板の強度を十分に確保することができる半導体装置およびその製造方法を提供することである。

この発明の半導体装置は、第１導電型のワイドバンドギャップ半導体からなる基板と、前記基板の表面上に形成された第１導電型のワイドバンドギャップ半導体からなり、半導体素子構造が形成されたドリフト層と、前記基板の裏面から前記表面へ向かう方向に前記ドリフト層に達しない深さに形成された裏面トレンチと、前記裏面トレンチの内面に倣うように形成され、前記基板との間にオーミックコンタクトを形成するコンタクト層と、前記裏面トレンチにおいて前記コンタクト層の内側に埋め込まれたメタル埋込み層とを含む。

この構成によれば、基板内に、基板よりも低抵抗なメタル埋込み層が設けられているため、ドリフト層と基板との界面（基板の表面）から基板の裏面までの抵抗率を低減することができる。そのため、半導体装置の低抵抗化を達成することができる。また、低抵抗化の達成に際して、基板を薄くしたり、基板の不純物濃度を低くしたりするわけではないので、基板の強度を十分に確保することができる。したがって、半導体装置の製造中に基板が割れたり変形したりするリスクを低減することができる。

また、前記裏面トレンチは、前記基板の前記裏面から前記表面へ向かうにしたがって径が狭まるテーパトレンチを含む。テーパトレンチは、その底面に加えて側面の全部または一部がトレンチの開放端に対して対向することとなる。そのため、たとえば、裏面トレンチの開口端からメタル材料を供給したときに、供給されたメタル材料を側面に対して良好に被着させることができる。なお、テーパトレンチとは、側面の全部が底面に対して９０°を超える角度で傾斜しているトレンチ、側面の一部（たとえば、裏面トレンチの下部を形成する部分）のみが底面に対して９０°を超える角度で傾斜しているトレンチのいずれをも含む概念である。

また、前記裏面トレンチは、前記基板の外周端面に対して間隔を隔てた内側に配置されていることが好ましい。つまり、半導体ウエハにおいてダイシングラインが、裏面トレンチの形成部分を避けて設定されるので、半導体ウエハから個々の半導体装置に切り分ける際に、ダイシングを安定して行うことができる。
また、前記裏面トレンチの最深部は、前記基板と前記ドリフト層との界面に対して間隔を隔てた前記基板側に配置されている。これにより、半導体装置の耐圧を保持するドリフト層が薄くならないので、設計通りの耐圧値を半導体装置に付与することができる。

また、前記メタル埋込み層は、前記裏面トレンチの開口端から前記裏面に沿って引き出され、前記基板の前記裏面全体を覆う引出し部を含むことが好ましい。その場合、前記半導体装置は、前記メタル埋込み層の前記引出し部の裏面に形成された裏面電極を含むことが好ましい。これにより、裏面電極全体がメタル埋込み層（引出し部）に一様に接合されるので、裏面電極とその接合対象物（この構成では、メタル埋込み層）の熱膨張差を一定にすることができる。そのため、裏面電極が複数の接合対象物（たとえば、メタル埋込み層および基板）に接合している場合に比べて、熱膨張による歪みを低減することができる。

また、前記半導体装置は、前記メタル埋込み層と前記コンタクト層との間に形成されたバリアメタル層を含むことが好ましい。
また、前記裏面トレンチは、前記基板を前記裏面側から見たときの形状が、多角形状の裏面トレンチを含む。また、前記裏面トレンチは、直線状の裏面トレンチ、円形状の裏面トレンチを含んでいてもよい。多角形状の裏面トレンチにおいては、前記基板を前記裏面側から見たときに、互いに隣り合う辺で挟まれた角部が丸みを帯びるように形成されている。角部が丸みを帯びていれば、裏面トレンチの角部への応力の集中を防止することができるので、基板の反りの発生を抑制することができる。

また、前記多角形状の裏面トレンチの各辺は、ａ軸に対して−１０°〜＋１０°の範囲で傾斜している。この場合、前記ａ軸は、ａ_１軸［２−１−１０］、ａ_２軸［−１２−１０］およびａ_３軸［−１−１２０］を含んでいてもよい。
これにより、裏面トレンチをエッチングで形成する際、エッチングの面方位依存性をほぼ統一することができる。そのため、裏面トレンチの形状を精度よく制御することができ、裏面トレンチを設計通りに形成することができる。

また、前記裏面トレンチは、互いに所定の間隔を空けて複数形成されていることが好ましい。裏面トレンチが複数形成されていれば、基板におけるメタル埋込み層の占有率を増やすことができるので、半導体装置の低抵抗化を一層促進させることができる。
また、複数の前記裏面トレンチは、行列状に配列されていてもよいし、隣り合う前記裏面トレンチを互い違いにずらした千鳥状に配列されていてもよい。

また、前記半導体素子構造は、前記ドリフト層と、前記ドリフト層上に形成され、前記ドリフト層との間にショットキー障壁を形成する表面電極とを有するショットキーバリアダイオード構造を含んでいてもよいし、前記ドリフト層と、前記ドリフト層に選択的に形成された第２導電型のチャネル領域と、前記チャネル領域に接するように形成された第１導電型のソース領域と、前記チャネル領域上に形成されたゲート絶縁膜と、前記ゲート絶縁膜を介して前記チャネル領域に対向するゲート電極とを有するＭＩＳトランジスタ構造を含んでいてもよい。

なお、この発明の半導体装置においてショットキー障壁を形成する表面電極とは、ドリフト層との間にショットキー障壁を形成する金属電極、ドリフト層のバンドギャップとは異なるバンドギャップを有する半導体からなり、ドリフト層に対してヘテロ接合（バンドギャップ差を利用してドリフト層との間に電位障壁を形成する接合）する半導体電極のいずれをも含む概念である。

また、前記ワイドバンドギャップ半導体（バンドギャップが２ｅＶ以上）は、たとえば絶縁破壊電界が１ＭＶ／ｃｍよりも大きい半導体であって、具体的には、ＳｉＣ（たとえば、４Ｈ−ＳｉＣ 絶縁破壊電界が約２．８ＭＶ／ｃｍであり、バンドギャップの幅が約３．２６ｅＶ）、ＧａＮ（絶縁破壊電界が約３ＭＶ／ｃｍであり、バンドギャップの幅が約３．４２ｅＶ）、ダイヤモンド（絶縁破壊電界が約８ＭＶ／ｃｍであり、バンドギャップの幅が約５．４７ｅＶ）等であってもよい。

また、前記基板は、（０００１）面または（０００−１）面を主面としたものであってもよい。この場合、前記基板の前記表面は、（０００１）面または（０００−１）面に対して０〜１０°のオフ角θ_１で傾斜した面であってもよい。
この発明の半導体装置の製造方法は、第１導電型のワイドバンドギャップ半導体からなる基板と、前記基板の表面上に形成された第１導電型のワイドバンドギャップ半導体からなるドリフト層とを含み、素子領域が選択的に設定された半導体ウエハの前記素子領域において、前記基板の裏面から前記表面へ向かって掘り下げることによって前記ドリフト層に達しない深さの裏面トレンチを形成する工程と、前記裏面トレンチの内面に倣うように、前記基板との間にオーミックコンタクトを形成するコンタクト層を形成する工程と、前記裏面トレンチにおいて前記コンタクト層の内側にメタル材料を埋め込むことによってメタル埋込み層を形成する工程とを含み、前記裏面トレンチを形成する工程は、前記基板を前記裏面側から見たときの形状が多角形状であって、互いに隣り合う辺で挟まれた角部が丸みを帯びており、その各辺がａ軸に対して−１０°〜＋１０°の範囲で傾斜している多角形状のトレンチを、前記基板の前記裏面から前記表面へ向かうにしたがって径が狭まるテーパトレンチとして形成する工程を含む。

この方法によれば、基板よりも低抵抗なメタル埋込み層を形成するため、半導体装置の低減化を達成するために基板を薄くしたり、基板の不純物濃度を低くしたりする必要がない。そのため、基板の強度を十分に確保することができる。したがって、製造中に基板が割れたり変形したりするリスクを低減することができる。そして、この方法によって製造された半導体装置では、基板内に、基板よりも低抵抗なメタル埋込み層が設けられているため、ドリフト層と基板との界面（基板の表面）から基板の裏面までの抵抗率を低減することができる。

また、前記半導体ウエハは、前記素子領域を取り囲む環状の外周部をさらに含み、前記裏面トレンチを形成する工程では、前記素子領域のみに前記裏面トレンチを形成することが好ましい。外周部に裏面トレンチが形成されないので、真空チャックによって半導体ウエハを固定する際に、半導体ウエハの外側から外周部を通って素子領域へエアが流入することを防止することができる。その結果、真空チャックの保持力の低下を防止することができる。

また、前記半導体ウエハの前記素子領域には、最終的に個片化されて互いに分離される複数の前記基板の外周端面を画成するダイシングラインが選択的に設定されており、前記裏面トレンチを形成する工程では、前記ダイシングラインに対して間隔を隔てた内側に前記裏面トレンチを形成することが好ましい。つまり、半導体ウエハにおいてダイシングラインが、裏面トレンチの形成部分を避けて設定されるので、半導体ウエハを個々の半導体装置に切り分ける際に、ダイシングを安定して行うことができる。

また、前記メタル埋込み層を形成する工程は、前記コンタクト層の表面に前記メタル材料からなるシードメタル層を形成した後、電解めっき法または無電解めっき法によって当該シードメタル層上に前記メタル材料を供給して前記裏面トレンチを埋め戻す工程を含んでいてもよいし、ＣＶＤ（Chemical Vapor Deposition）法によって、前
記裏面トレンチ内に前記メタル材料を供給して前記裏面トレンチを埋め戻す工程を含んでいてもよい。

また、前記裏面トレンチを形成する工程は、ドライエッチング、ウエットエッチングまたはブラスト加工によって、前記裏面トレンチを形成する工程を含んでいてもよい。

図１は、この発明の第１の実施形態に係る半導体装置の平面図である。 図２は、図１の切断面線II−IIから見た断面図である。 図３は、４Ｈ−ＳｉＣの結晶構造のユニットセルを表した模式図である。 図４は、図３のユニットセルを（０００１）面の真上から見た図である。 図５（ａ）〜（ｇ）は、図２の裏面トレンチのレイアウト図である。 図６（ａ）〜（ｃ）は、多角形状の裏面トレンチの形状図である。 図７は、多角形状およびストライプ状の裏面トレンチの形状図である。 図８Ａは、前記半導体装置の製造工程の一部を示す図である。 図８Ｂは、図８Ａの次の工程を示す図である。 図８Ｃは、図８Ｂの次の工程を示す図である。 図８Ｄは、図８Ｃの次の工程を示す図である。 図８Ｅは、図８Ｄの次の工程を示す図である。 図８Ｆは、図８Ｅの次の工程を示す図である。 図９は、裏面トレンチの形成に関連する工程を説明するためのウエハの底面図である。 図１０は、この発明の参考形態に係る半導体装置の構成を説明するための断面図である。 図１１は、この発明の第２の実施形態に係る半導体装置の構成を説明するための断面図である。 図１２は、この発明の第３の実施形態に係る半導体装置の構成を説明するための断面図である。

以下では、この発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、この発明の第１の実施形態に係る半導体装置の平面図である。図２は、図１の切断面線II−IIから見た断面図である
半導体装置１は、４Ｈ−ＳｉＣが採用された素子である。４Ｈ−ＳｉＣは、ワイドバンドギャップ半導体（絶縁破壊電界が２ＭＶ／ｃｍよりも大きい半導体）であり、具体的には、その絶縁破壊電界が約２．８ＭＶ／ｃｍであり、バンドギャップの幅が約３．２６ｅＶである。なお、半導体装置１に採用されるワイドバンドギャップ半導体は、ＳｉＣに限らず、たとえば、ＧａＮ、ダイヤモンド等であってもよい。ＧａＮは、その絶縁破壊電界は約３ＭＶ／ｃｍであり、バンドギャップの幅が約３．４２ｅＶである。ダイヤモンドは、その絶縁破壊電界が約８ＭＶ／ｃｍであり、バンドギャップの幅が約５．４７ｅＶである。半導体装置１の表面は、環状のガードリング２によって、ガードリング２の内側のアクティブ領域３と、ガードリング２の外側の外周領域４とに区画されている。

図２を参照して、半導体装置１は、ｎ^＋型ＳｉＣからなる基板５と、基板５の表面５Ａに積層されたｎ⁻型ＳｉＣからなるドリフト層６とを含む。基板５の厚さは、５０μｍ〜７００μｍであり、ドリフト層６の厚さは、３μｍ〜１００μｍであってもよい。ここで、基板５について具体的に説明する。
基板５を構成するＳｉＣは、同一の組成で様々な積層構造をとる結晶多形（ポリタイプ）を示す材料であり、数１００種類以上のポリタイプが存在する。この実施形態では、基板５は、４Ｈ−ＳｉＣであるが、これに限らず、たとえば、３Ｃ−ＳｉＣ、２Ｈ−ＳｉＣ、６Ｈ−ＳｉＣ、１５Ｒ−ＳｉＣなどであってもよい。これらの中では、６Ｈ−ＳｉＣなどの六方晶ＳｉＣが好ましい。

図３は、４Ｈ−ＳｉＣの結晶構造のユニットセルを表した模式図である。図４は、図３のユニットセルを（０００１）面の真上から見た図である。なお、図３の下部に示したＳｉＣ結晶構造の斜視図については、その横に示したＳｉＣ積層構造の４層のうち２層のみを抜き出して示している。
図３に示すように、４Ｈ−ＳｉＣの結晶構造は、六方晶系で近似することができ、１つのシリコン原子に対して４つの炭素原子が結合している。４つの炭素原子は、シリコン原子を中央に配置した正四面体の４つの頂点に位置している。これらの４つの炭素原子は、１つのシリコン原子が炭素原子に対して［０００１］軸方向に位置し、他の３つの炭素原子がシリコン原子に対して［０００−１］軸側に位置している。

［０００１］軸および［０００−１］軸は六角柱の軸方向に沿い、この［０００１］軸を法線とする面（六角柱の頂面）が（０００１）面（Ｓｉ面）である。一方、［０００−１］軸を法線とする面（六角柱の下面）が（０００−１）面（Ｃ面）である。
また、［０００１］軸に垂直であり、かつ（０００１）面の真上から見た場合において六角柱の互いに隣り合わない頂点を通る方向がそれぞれ、ａ_１軸［２−１−１０］、ａ_２軸［−１２−１０］およびａ_３軸［−１−１２０］である。

図４に示すように、ａ_１軸とａ_２軸との間の頂点を通る方向が［１１−２０］軸であり、ａ_２軸とａ_３軸との間の頂点を通る方向が［−２１１０］軸であり、ａ_３軸とａ_１軸との間の頂点を通る方向が［１−２１０］軸である。
六角柱の各頂点を通る上記６本の軸の各間において、その両側の各軸に対して３０°の角度で傾斜していて、六角柱の各側面の法線となる軸がそれぞれ、ａ_１軸と［１１−２０］軸との間から時計回りに順に、［１０−１０］軸、［１−１００］軸、［０−１１０］軸、［−１０１０］軸、［−１１００］軸および［０１−１０］軸である。これらの軸を法線とする各面（六角柱の側面）は、（０００１）面および（０００−１）面に対して直角な結晶面である。

そして、この実施形態では、基板５は、所定のオフ角θ_１を有している。具体的には、基板５の主面（表面５Ａ）が、（０００１）面に対して［１１−２０］軸のオフ方向に角度θ_１で傾斜した面となっている。オフ方向とは、図３に示すように、［０００１］軸に対する基板５の法線ｎの傾斜する方向を指し、［０００１］軸から法線ｎを（０００１）面に投影（射影）したベクトルの向きで示されるものである。すなわち、この実施形態では、法線ｎの投影ベクトルの向きが、［１１−２０］軸に一致している。

これにより、基板５は、（０００１）面から構成される平坦なテラス面２６と、表面５Ａが（０００１）面に対して傾斜すること（オフ角θ_１）により生じるテラス面２６の段差部分とから形成され、段差部分は［１１−２０］軸に垂直な（１１−２０）面であるステップ面（図示せず）を有している。
アクティブ領域３において基板５には、裏面５Ｂから表面５Ａへ向かう方向に裏面トレンチ７が形成されている。裏面トレンチ７は、この実施形態では、基板５の裏面５Ｂから表面５Ａへ向かうにしたがって径が狭まるテーパトレンチである。つまり、裏面トレンチ７において、側面が底面に対して９０°を超える角度θで傾斜している。裏面トレンチ７の開口幅（最大開口幅）Ｗ_１は、２０μｍ以上であることが好ましく、たとえば、１００μｍ程度である。また、裏面トレンチ７の最深部は、基板５とドリフト層６との界面（基板５の表面５Ａとドリフト層６の裏面６Ｂとの接触面）に対して間隔を隔てた基板５側に配置されている。すなわち、裏面トレンチ７の深さが基板５の厚さよりも浅く、たとえば、４０μｍ〜６９０μｍである。これにより、半導体装置１の耐圧を保持するドリフト層６が薄くならないので、設計通りの耐圧値を半導体装置１に付与することができる。

また、この実施形態では、裏面トレンチ７は、互いに所定の間隔を空けて複数形成されている。裏面トレンチ７が複数形成されていれば、基板５におけるメタル埋込み層１０（後述）の占有率を増やすことができるので、半導体装置１の低抵抗化を一層促進させることができる。
複数の裏面トレンチ７は、基板５を裏面５Ｂ側から見たときに、互いに隣り合う裏面トレンチ７間の距離に関して規則正しく配列されていることが好ましい。これにより、裏面トレンチ７にかかる応力を分散させることができる。

具体例としては、図５（ａ）〜（ｇ）に示すレイアウトがある。図５（ａ）〜（ｇ）では、明瞭化のために、実際にはカソード電極１１（後述）等で覆われている裏面トレンチ７を実線で示してある。
図５（ａ）および図５（ｂ）は、複数の裏面トレンチ７が、図の紙面上下左右に等しい間隔Ｄ_１を空けて行列上に配列されている例である。この場合、各裏面トレンチ７は、図５（ａ）に示すような四角形状であってもよいし、図５（ｂ）に示すような円形状であってもよい。さらに、図示していないが、三角形状、五角形状、六角形状等の他の多角形状であってもよい。

図５（ｃ）、図５（ｄ）および図５（ｇ）は、複数の裏面トレンチ７が、隣り合う裏面トレンチ７を互い違いにずらした千鳥状に配列されている例である。すなわち、図の上下方向における各行の裏面トレンチ７が、当該行の上下の行の裏面トレンチ７と隣り合わないように互い違いに配列されている。さらに、これら例において、図の上下方向における各列の裏面トレンチ７の間隔Ｄ_３と、図の左右方向における各行の裏面トレンチの間隔Ｄ_４は、図５（ｃ）および図５（ｇ）に示すように、互いに異なっていてもよいし（Ｄ_２＞Ｄ_３）、図５（ｄ）に示すように、互いに等しくなっていてもよい（Ｄ_２＝Ｄ_３）。また、各裏面トレンチ７の形状は、図５（ｃ）に示すような四角形状であってもよいし、図５（ｄ）および図５（ｇ）に示すような六角形状であってもよい。さらに、図示していないが、三角形状、五角形状等の他の多角形状、円形状等であってもよい。

図５（ｅ）および図５（ｆ）は、複数の直線状の裏面トレンチ７が、等しい間隔Ｄ_４を空けてストライプ状に配列されている例である。これらの例において、複数の裏面トレンチ７の長さは、図５（ｅ）に示すように、全て一様であってもよいし、図５（ｆ）に示すように、互いに異なっていてもよい。図５（ｆ）の例では、たとえば、相対的に長い第１裏面トレンチ７と、それよりも相対的に短い第２裏面トレンチ７が交互に配列されていてもよい。

なお、図５（ａ）〜図５（ｇ）に示した裏面トレンチ７のレイアウトや各裏面トレンチ７の形状は、この発明の裏面トレンチ７の一例に過ぎず、半導体装置１の特性等により適宜変更することができる。
複数の裏面トレンチ７の間隔（たとえば、図５の間隔Ｄ_１〜Ｄ_４）は、２０μｍ〜２０００μｍであることが好ましい。

また、裏面トレンチ７は、図２および図５（図５（ｃ）を除く）に示すように、基板５の外周端面（側面５Ｃ）に対して間隔を隔てた内側に配置されている。これにより、基板５は側面５Ｃにおいて、裏面トレンチ７が形成される前の本来の厚さ（たとえば、５０μｍ〜７００μｍ）を一様に有している。
また、各裏面トレンチ７は、たとえば、図５（ａ）、図５（ｃ）、図５（ｄ）および図５（ｇ）に示すように多角形状の場合、図６（ａ）〜図６（ｃ）に示すように、互いに隣り合う辺７Ａで挟まれた各角部７Ｂが丸みを帯びるように形成されていてもよい。各角部７Ｂが丸みを帯びていれば、裏面トレンチ７の角部７Ｂへの応力の集中を防止することができるので、基板５の反りの発生を抑制することができる。

また、裏面トレンチ７が、図５（図５（ｂ）を除く）に示す多角形状やストライプ状の場合には、裏面トレンチ７の各辺が、ａ軸（ａ_１軸、ａ_２軸およびａ_３軸）に対して−１０°〜＋１０°の範囲で傾斜していることが好ましい。
具体的には、図７において、裏面トレンチ７２（四角形）は、ａ_１軸に平行な辺２７ａ_１およびａ_２軸に平行な辺２７ａ_２によって区画されている。裏面トレンチ７３（三角形）は、ａ_１軸に平行な辺２８ａ_１、ａ_２軸に平行な辺２８ａ_２およびａ_３軸に平行な辺２８ａ_３によって区画されている。裏面トレンチ７４（ストライプ）は、ａ_２軸に平行な辺２９ａ_２およびａ_３軸に平行な辺２９ａ_３によって区画されている。裏面トレンチ７５（六角形）は、ａ_１軸に平行な辺３０ａ_１、ａ_２軸に平行な辺３０ａ_２およびａ_３軸に平行な辺３０ａ_３によって区画されている。これらの辺２７ａ_１，ａ_３〜３０ａ_１，ａ_２，ａ_３は、ａ_１軸、ａ_２軸およびａ_３軸に対して−１０°〜１０°の範囲で傾斜していてもよい。裏面トレンチ７の各辺を、ａ軸に対して−１０°〜＋１０°の範囲で傾斜させることにより、裏面トレンチ７をエッチングで形成する際、エッチングの面方位依存性をほぼ統一することができる。そのため、裏面トレンチ７の形状を精度よく制御することができ、裏面トレンチ７を設計通りに形成することができる。

これに対し、たとえば、図７の裏面トレンチ７６は、ａ_３軸に平行な一対の辺３１ａ_３を有しているが、他の一対の辺３１がａ軸に平行でなく、かつ、ａ軸に対して−１０°〜１０°の範囲で傾斜した辺でもない。そのため、裏面トレンチ７のエッチング時、エッチングの面方位依存性によって辺３１が、たとえば、ａ_１軸と平行となる方向に近づく場合がある。その結果、辺３１ａ_３と辺３１で区画すべき裏面トレンチ７６を設計通りに形成できない場合がある。

そして、基板５の裏面５Ｂには、裏面トレンチ７の内面に倣う（沿う）ようにコンタクト層８が形成されており、裏面トレンチ７においてコンタクト層８の内側には一定の空間が保持されている。コンタクト層８は、たとえば、ニッケル（Ｎｉ）シリサイド等のメタル材料からなり、基板５との間にオーミックコンタクトを形成している。基板５との間にオーミックコンタクトを形成できるのであれば、コンタクト層８は、ニッケルシリサイド以外の材料であってもよい。また、コンタクト層８の厚さは、たとえば、３Å〜３０００Åである。

コンタクト層８上には、コンタクト層８と同様に裏面トレンチ７の内面に倣うようにバリアメタル層９が形成されている。バリアメタル層９は、たとえば、チタン（Ｔｉ）、ニッケル（Ｎｉ）、窒化チタン（ＴｉＮ）等のメタル材料からなる。また、バリアメタル層９の厚さは、たとえば、１００Å〜３０００Åである。
そして、裏面トレンチ７においてコンタクト層８およびバリアメタル層９の内側の空間には、メタル埋込み層１０が埋め込まれている。メタル埋込み層１０は、たとえば、銅（Ｃｕ）、ニッケル（Ｎｉ）、金（Ａｕ）、銀（Ａｇ）、スズ（Ｓｎ）、亜鉛（Ｚｎ）、タングステン（Ｗ）、はんだ等のメタル材料からなる。

メタル埋込み層１０は、裏面トレンチ７内の埋込み部１０１と、裏面トレンチ７外において裏面トレンチ７の開口端から基板５の裏面５Ｂに沿って引き出された引出し部１０２とを含む。引出し部１０２は、各裏面トレンチ７から一様に引き出されており、基板５の裏面５Ｂ全体を覆っている。これにより、基板５の裏面５Ｂにおいて裏面トレンチ７が形成されていない部分は、一様にメタル埋込み層１０に接している。また、メタル埋込み層１０の裏面（引出し部１０２の裏面）は、全体にわたって平面状に形成されている。

メタル埋込み層１０の裏面には、その全域を覆うように裏面電極としてのカソード電極１１が形成されている。メタル埋込み層１０の裏面（引出し部１０２の裏面）が全体にわたって平面状であるため、カソード電極１１は、その全体がメタル埋込み層１０（引出し部１０２）に一様に接合される。そのため、カソード電極１１とその接合対象物（この実施形態では、メタル埋込み層１０のみ）の熱膨張差を一定にすることができる。したがって、カソード電極１１が複数の接合対象物（たとえば、メタル埋込み層１０および基板５）に接合している場合に比べて、熱膨張による歪みを低減することができる。

ドリフト層６の表面６Ａには、ドリフト層６の一部をアクティブ領域３として露出させるコンタクトホール１２を有し、当該アクティブ領域３を取り囲む外周領域４を覆うフィールド絶縁膜１３が形成されている。
フィールド絶縁膜１３上には、表面電極としてのアノード電極１４が形成されている。アノード電極１４は、フィールド絶縁膜１３のコンタクトホール１２内でドリフト層６に接合されたショットキーメタル１５と、このショットキーメタル１５に積層されたコンタクトメタル１６との２層構造を有している。

ショットキーメタル１５は、ドリフト層６との間にショットキー障壁を形成している。また、ショットキーメタル１５は、コンタクトホール１２に埋め込まれているとともに、フィールド絶縁膜１３におけるコンタクトホール１２の周縁部を上から覆うように、当該コンタクトホール１２の外方へフランジ状に張り出している。すなわち、フィールド絶縁膜１３の周縁部は、ドリフト層６およびショットキーメタル１５により、全周にわたってその上下両側から挟まれている。したがって、ドリフト層６におけるショットキー接合の外周領域は、フィールド絶縁膜１３の周縁部により覆われることとなる。

コンタクトメタル１６は、アノード電極１４において、半導体装置１の最表面に露出して、ボンディングワイヤ等が接合される部分である。また、コンタクトメタル１６は、ショットキーメタル１５と同様に、フィールド絶縁膜１３におけるコンタクトホール１２の周縁部を上から覆うように、当該コンタクトホール１２の外方へフランジ状に張り出している。

ドリフト層６をアクティブ領域３と外周領域４に区画するガードリング２は、フィールド絶縁膜１３のコンタクトホール１２の内外に跨るように（アクティブ領域３および外周領域４に跨るように）、当該コンタクトホール１２の輪郭に沿って形成されている。したがって、ガードリング２は、コンタクトホール１２の内方へ張り出し、コンタクトホール１２内のアノード電極１４の終端部１７に接する内側部分と、コンタクトホール１２の外方へ張り出し、フィールド絶縁膜１３の周縁部を挟んでアノード電極１４に対向する外側部分とを有している。

半導体装置１の最表面には、表面保護膜１８が形成されている。表面保護膜１８の中央部には、アノード電極１４（コンタクトメタル１６）を露出させる開口１９が形成されている。ボンディングワイヤ等は、この開口１９を介してコンタクトメタル１６に接合される。
半導体装置１の各部の詳細について以下に説明を加える。

半導体装置１は、たとえば、平面視正方形のチップ状である。そのサイズは、図１の紙面における上下左右方向の長さがそれぞれ０．５ｍｍ〜２０ｍｍである。すなわち、半導体装置１のチップサイズは、たとえば、０．５ｍｍ／□〜２０ｍｍ／□である。
ガードリング２は、たとえば、ｐ型ドーパントを含む半導体層である。含まれるドーパントとしては、たとえば、Ｂ（ホウ素）、Ａｌ（アルミニウム）等を使用できる。また、ガードリング２の深さは、１０００Å〜１００００Å程度であってよい。また、ガードリング２のコンタクトホール１２の内側へのはみ出し量（幅）は、２０μｍ〜８０μｍ程度であり、コンタクトホール１２の外側へのはみ出し量（幅）は、２μｍ〜２０μｍ程度であってもよい。

また、基板５およびドリフト層６に含まれるｎ型ドーパントとしては、たとえば、Ｎ（窒素）、Ｐ（リン）、Ａｓ（ひ素）等を使用できる（以下、同じ）。基板５およびドリフト層６のドーパント濃度の関係は、基板５のドーパント濃度が相対的に高く、ドリフト層６のドーパント濃度が基板５に比べて相対的に低い。具体的には、基板５のドーパント濃度は、１×１０^１８〜１×１０^２０ｃｍ^−３であり、ドリフト層６のドーパント濃度は、５×１０^１４〜５×１０^１６ｃｍ^−３であってもよい。

カソード電極１１は、銀（Ａｇ）その他の金属からなる。
フィールド絶縁膜１３は、たとえば、ＳｉＯ_２（酸化シリコン）で構成することができ、たとえば、熱酸化やプラズマＣＶＤ（化学的気相成長）によって形成できる。その膜厚は、０．５μｍ〜３μｍとすることができる。
アノード電極１４のうちショットキーメタル１５は、ドリフト層６に対してショットキー障壁やヘテロ接合を形成する材料、具体的には、前者の一例としての、Ｍｏ（モリブデン）、Ｔｉ（チタン）、Ｎｉ（ニッケル）、Ａｌ（アルミニウム）、後者の一例としてのポリシリコン等で構成することができる。一方、コンタクトメタル１６は、たとえば、Ａｌ（アルミニウム）その他の金属で構成することができる。すなわち、Ａｌ（アルミニウム）で構成された電極は、ドリフト層６にショットキー接合できると共に、コンタクトメタルとしても使用できるので、この場合には、アノード電極１４をＡｌ単層の電極として構成することができる。

表面保護膜１８は、たとえばＳｉＮ（窒化シリコン）膜で構成することができ、たとえばプラズマＣＶＤ法によって形成できる。その膜厚は、８０００Å程度とされてもよい。
この半導体装置１では、アノード電極１４に正電圧、カソード電極１１に負電圧が印加される順方向バイアス状態になることにより、カソード電極１１からアノード電極１４へと、ドリフト層６のアクティブ領域３を介して電子（キャリア）が移動して電流が流れる。これにより、半導体装置１（ショットキーバリアダイオード）が動作する。

そして、この半導体装置１によれば、基板５内に、基板５よりも低抵抗なメタル埋込み層１０が設けられているため、ドリフト層６と基板５との界面（基板５の表面５Ａ）から基板５の裏面５Ｂまでの抵抗率を低減することができる。そのため、半導体装置１の低抵抗化を達成することができる。
図８Ａ〜図８Ｆは、半導体装置１の製造工程の一部を工程順に示す図である。また、図９は、裏面トレンチ７の形成に関連する工程を説明するためのウエハの底面図である。なお、図８Ａ〜図８Ｆでは、半導体装置１の１チップ分のみ示している。

図８Ａに示すように、基板５とドリフト層６とからなるウエハ２０（半導体ウエハ）を準備する。このウエハ２０は、図９に示すように、複数の半導体装置１が形成される素子領域２１と、当該素子領域２１を取り囲む環状の外周部２２と含む。ウエハ２０の素子領域２１には、最終的に個片化されて互いに分離される複数の半導体装置１（基板５）の側面５Ｃを画成するダイシングライン２３が格子状に設定されている。

次に、図８Ｂおよび図９に示すように、基板５の裏面５Ｂに、裏面トレンチ７の最終形状に合わせて素子領域２１を選択的に露出させ、外周部２２の全域を覆うマスク２４を形成する。マスク２４としては、たとえば、ニッケル（Ｎｉ）等のメタルマスクを採用することが好ましい。メタルマスクは、レジストパターンに比べてエッチング耐性が高いので、レジストパターンに比べて薄い状態で用いることができる。そこで、マスク２４の開口は、その幅Ｗ_２が裏面トレンチ７の最終形状の開口幅Ｗ_１よりも狭くなるように形成する。そして、マスク２４の開口にエッチングガスを供給することにより、基板５を裏面５Ｂからドライエッチングする。これにより、図９に示すように、素子領域２１においてダイシングライン２３に対して間隔を隔てた内側に、複数の裏面トレンチ７が形成される。一方、ウエハ２０の外周部２２はマスク２４で完全に覆われているので、外周部２２には裏面トレンチ７が形成されない。なお、裏面トレンチ７は、ドライエッチングに限らず、ウエットエッチングやブラスト加工によっても形成することができる。

次に、図８Ｃに示すように、ドリフト層６の表面６Ａに選択的にイオン注入およびアニール処理することにより、ガードリング２を形成する。その後、たとえばスパッタ法によって、裏面トレンチ７の内面（エッチングによって現れた面（エッチング面））および基板５の裏面５Ｂ全域にニッケル（Ｎｉ）層を形成する。次に、たとえば、９００℃程度の温度で数分間、基板５をＲＴＡ（Rapid Thermal Annealing）処理する。これにより、ニッケル層がシリサイド化して、コンタクト層８が形成される。

次に、図８Ｄに示すように、公知の半導体装置製造技術を用いて、フィールド絶縁膜１３、アノード電極１４、表面保護膜１８を形成する。
次に、図８Ｅに示すように、たとえばスパッタ法によって、バリアメタル層９およびシードメタル層２５を順に形成する。シードメタル層２５は、メタル埋込み層１０と同じメタル材料からなることが好ましいが、この実施形態では、たとえば、銅（Ｃｕ）、アルミニウム（Ａｌ）、ニッケル（Ｎｉ）等を用いる。

次に、図８Ｆに示すように、電解めっき法によってシードメタル層２５上にメタル材料を供給して裏面トレンチ７を埋め戻す。これにより、埋込み部１０１および引出し部１０２を有するメタル埋込み層１０が形成される。シードメタル層２５は、メタル埋込み層１０と一体化する。
なお、メタル埋込み層１０は、電解めっき法に限らず、無電解めっき法やＣＶＤ法によっても形成することができる。ＣＶＤ法の場合には、シードメタル層２５を省略することができる。また、メタル埋込み層１０の材料と形成方法との関係については、たとえば、メタル埋込み層１０が銅（Ｃｕ）やニッケル（Ｎｉ）の場合には電解めっき法または無電解めっき法によって形成し、メタル埋込み層１０がタングステン（Ｗ）の場合にはＣＶＤ法によって形成することが好ましい。

また、たとえば、比較的厚膜（たとえば、１０μｍ〜２００μｍ程度）のメタル埋込み層１０形成する場合は、電解めっき法を採用することが好ましく、比較的薄膜（たとえば、１μｍ〜１０μｍ程度）のメタル埋込み層１０形成する場合は、無電解めっき法を採用することが好ましい。さらに、裏面トレンチ７の開口幅（最大開口幅）Ｗ_１は、２０μｍ以上ある場合は、電解めっき法を採用することが好ましい。

その後、メタル埋込み層１０の裏面にカソード電極１１を形成し、ダイシングライン２３に沿ってウエハ２０を切断して、個々の半導体装置１に切り分ける。こうして、図２等に示す構造の半導体装置１が得られる。
以上の方法によれば、基板５よりも低抵抗なメタル埋込み層１０を形成するため、半導体装置１の低減化を達成するために基板５を薄くしたり、基板５の不純物濃度を低くしたりする必要がない。そのため、基板５の強度を十分に確保することができる。したがって、製造中に基板５が割れたり変形したりするリスクを低減することができる。

また、図９に示すように、ウエハ２０の外周部２２に裏面トレンチ７が形成されないので、真空チャックによってウエハ２０の裏面（基板５の裏面５Ｂ）を吸着してウエハ２０を固定する際に、裏面５Ｂと真空チャックとの界面において、ウエハ２０の外側から外周部２２を通って素子領域２１へエアが流入することを防止することができる。その結果、真空チャックの保持力の低下を防止することができる。さらに、素子領域２１においてダイシングライン２３に対して間隔を隔てた内側に裏面トレンチ７が形成されるので、ウエハ２０を個々の半導体装置１に切り分ける際に、ダイシングを安定して行うことができる。

また、裏面トレンチ７がテーパトレンチであるため、コンタクト層８の形成時（図８Ｃ）、裏面トレンチ７の底面に加えて側面にも、ニッケル層を良好に被着させることができる。
図１０〜図１２はそれぞれ、この発明の参考形態、第２の実施形態および第３の実施形態に係る半導体装置の構成を説明するための断面図である。図１０〜図１２において、前述の図２に示された各部と対応する部分には同一の参照符号を付して示す。

前述の第１の実施形態では、裏面トレンチ７は、基板５の裏面５Ｂから表面５Ａへ向かうにしたがって径が狭まるテーパトレンチであったが、図１０の半導体装置７１（参考形態）では、基板５の裏面５Ｂから表面５Ａへ向かうにしたがって径が一定な垂直トレンチである。つまり、裏面トレンチ７の側面は、底面に対して９０°で交差していてもよい。

また、前述の第１の実施形態では、メタル埋込み層１０は、裏面トレンチ７内の埋込み部１０１と、裏面トレンチ７外において裏面トレンチ７の開口端から基板５の裏面５Ｂに沿って引き出された引出し部１０２とを有していたが、図１１の半導体装置８１（第２実施形態）では、メタル埋込み層１０は埋込み部１０１のみを有しており、引出し部１０２は省略されている。これにより、基板５の裏面５Ｂは、裏面トレンチ７が形成されていない部分において選択的に露出している。

また、前述の第１の実施形態では、アクティブ領域３に形成された半導体素子構造は、ドリフト層６と、ドリフト層６との間にショットキー障壁を形成するアノード電極１４とを有するショットキーバリアダイオード構造であったが、図１２の半導体装置９１では、半導体素子構造としてＭＩＳ（Metal Insulator Semiconductor）トランジスタ構造が形成されている。ＭＩＳトランジスタ構造は、ドリフト層６と、ｐ型のチャネル領域９２と、ｎ^＋型のソース領域９３と、ゲート絶縁膜９４と、ゲート電極９５とを含む。また、半導体装置１は、ＭＩＳトランジスタ構造に付随する構成として、層間絶縁膜９６、表面電極としてのソース電極９７および裏面電極としてのドレイン電極９８を有している。

チャネル領域９２は、アクティブ領域３に周期的に離散配置された複数の領域において、ドリフト層６の表面部に選択的に形成されている。チャネル領域９２は、たとえば、行列状、千鳥状、ストライプ状に配置されていてもよい。
ソース領域９３は、チャネル領域９２の内方領域に形成されている。ソース領域９３は、当該領域において、チャネル領域９２の表面部に選択的に形成されている。ソース領域９３は、チャネル領域９２とドリフト層６との界面から所定距離だけ内側に位置するようにチャネル領域９２内に形成されている。これにより、ドリフト層６およびチャネル領域９２等を含む半導体層の表層領域において、ソース領域９３とドリフト層６との間には、チャネル領域９２の表面部が介在し、この介在している表面部がチャネル部分９９を提供する。

ゲート絶縁膜９４は、たとえば、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、ハフニウム酸化膜、アルミナ膜、タンタル酸化膜などからなっていてもよい。ゲート絶縁膜９４は、少なくともチャネル部分９９におけるチャネル領域９２の表面を覆うように形成されている。この実施形態では、ゲート絶縁膜９４は、ソース領域９３の一部、チャネル部分９９、およびドリフト層６の表面を覆うように形成されている。

ゲート電極９５は、ゲート絶縁膜９４を介してチャネル部分９９に対向するように形成されている。ゲート電極９５は、たとえば、不純物を注入して低抵抗化したポリシリコンからなっていてもよい。この実施形態では、ゲート電極９５は、ゲート絶縁膜９４とほぼ同じパターンに形成されており、ゲート絶縁膜９４の表面を覆っている。これにより、プレーナゲート構造が構成されている。

層間絶縁膜９６は、たとえば、シリコン酸化膜、シリコン窒化膜、ＴＥＯＳ（テトラエトキシシラン）などの絶縁材料からなる。層間絶縁膜９６は、ゲート電極９５の上面および側面を覆い、チャネル領域９２の中央領域およびこの領域に連なるソース領域９３の内縁領域にコンタクトホール１００を有するパターンで形成されている。
ソース電極９７は、アルミニウム（Ａｌ）その他の金属からなる。ソース電極９７は、層間絶縁膜９６の表面を覆い、コンタクトホール１００に埋め込まれるように形成されている。これにより、ソース電極９７は、ソース領域９３との間にオーミックコンタクトを形成している。

ドレイン電極９８は、アルミニウム（Ａｌ）その他の金属からなる。ドレイン電極９８は、メタル埋込み層１０の裏面全域を覆うように形成されている。
なお、この第３の実施形態では、ＭＩＳトランジスタ構造の一例として、プレーナゲート構造を示したが、ＭＩＳトランジスタ構造は、トレンチゲート構造であってもよい。
以上、この発明の実施形態および参考形態を説明したが、この発明は、他の形態で実施することもできる。

たとえば、前述の半導体装置１，７１，８１，９１の各半導体部分の導電型を反転した構成が採用されてもよい。たとえば、半導体装置１において、ｐ型の部分がｎ型であり、ｎ型の部分がｐ型であってもよい。
また、裏面トレンチ７は、基板５を貫通してドリフト層６に達していてもよい。
また、メタル埋込み層１０が引出し部１０２を有する場合には、引出し部１０２を裏面電極として用いることによって、カソード電極１１やドレイン電極９８を省略することもできる。

この発明の半導体装置（半導体パワーデバイス）は、たとえば、電気自動車（ハイブリッド車を含む）、電車、産業用ロボット等の動力源として利用される電動モータを駆動するための駆動回路を構成するインバータ回路に用いられるパワーモジュールに組み込むことができる。また、太陽電池、風力発電機その他の発電装置（とくに自家発電装置）が発生する電力を商用電源の電力と整合するように変換するインバータ回路に用いられるパワーモジュールにも組み込むことができる。

その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。

１ 半導体装置
５ 基板
５Ａ 表面
５Ｂ 裏面
５Ｃ 側面
６ ドリフト層
６Ａ 表面
６Ｂ 裏面
７ 裏面トレンチ
７Ａ 辺
７Ｂ 角部
８ コンタクト層
９ バリアメタル層
１０ メタル埋込み層
１０１ 埋込み部
１０２ 引出し部
１１ カソード電極
１４ アノード電極
２０ ウエハ
２１ 素子領域
２２ 外周部
２３ ダイシングライン
２５ シードメタル層
２７ａ_１ 辺
２７ａ_２ 辺
２８ａ_１ 辺
２８ａ_２ 辺
２８ａ_３ 辺
２９ａ_２ 辺
２９ａ_３ 辺
３０ａ_１ 辺
３０ａ_２ 辺
３０ａ_３ 辺
３１ａ_３ 辺
３１ 辺
７１ 半導体装置
７２ 裏面トレンチ
７３ 裏面トレンチ
７４ 裏面トレンチ
７５ 裏面トレンチ
７６ 裏面トレンチ
８１ 半導体装置
９１ 半導体装置
９２ チャネル領域
９３ ソース領域
９４ ゲート絶縁膜
９５ ゲート電極
９７ ソース電極
９８ ドレイン電極

Claims (24)

1. 第１導電型のワイドバンドギャップ半導体からなる基板と、
   前記基板の表面上に形成された第１導電型のワイドバンドギャップ半導体からなり、半導体素子構造が形成されたドリフト層と、
   前記基板の裏面から前記表面へ向かう方向に前記ドリフト層に達しない深さに形成された裏面トレンチと、
   前記裏面トレンチの内面に倣うように形成され、前記基板との間にオーミックコンタクトを形成するコンタクト層と、
   前記裏面トレンチにおいて前記コンタクト層の内側に埋め込まれたメタル埋込み層とを含み、
   前記裏面トレンチは、前記基板を前記裏面側から見たときの形状が多角形状であって、かつ、前記基板の前記裏面から前記表面へ向かうにしたがって径が狭まるテーパトレンチを含み、
   前記多角形状の裏面トレンチは、前記基板を前記裏面側から見たときに、互いに隣り合う辺で挟まれた角部が丸みを帯びるように形成されており、かつ、その各辺が、ａ軸に対して−１０°〜＋１０°の範囲で傾斜している、半導体装置。
2. 前記裏面トレンチは、前記基板の外周端面に対して間隔を隔てた内側に配置されている、請求項１に記載の半導体装置。
3. 前記メタル埋込み層は、前記裏面トレンチの開口端から前記裏面に沿って引き出され、前記基板の前記裏面全体を覆う引出し部を含む、請求項１または２のいずれか一項に記載の半導体装置。
4. 前記メタル埋込み層の前記引出し部の裏面に形成された裏面電極を含む、請求項３に記載の半導体装置。
5. 前記メタル埋込み層と前記コンタクト層との間に形成されたバリアメタル層を含む、請求項１〜４のいずれか一項に記載の半導体装置。
6. 前記裏面トレンチは、前記基板を前記裏面側から見たときの形状が直線状の裏面トレンチを含む、請求項１〜５のいずれか一項に記載の半導体装置。
7. 前記直線状の裏面トレンチの各辺は、ａ軸に対して−１０°〜＋１０°の範囲で傾斜している、請求項６に記載の半導体装置。
8. 前記ａ軸は、ａ_１軸［２−１−１０］、ａ_２軸［−１２−１０］およびａ_３軸［−１−１２０］を含む、請求項１〜７のいずれか一項に記載の半導体装置。
9. 前記裏面トレンチは、前記基板を前記裏面側から見たときの形状が円形状の裏面トレンチを含む、請求項１〜８のいずれか一項に記載の半導体装置。
10. 前記裏面トレンチは、互いに所定の間隔を空けて複数形成されている、請求項１〜９のいずれか一項に記載の半導体装置。
11. 複数の前記裏面トレンチは、行列状に配列されている、請求項１０に記載の半導体装置。
12. 複数の前記裏面トレンチは、隣り合う前記裏面トレンチを互い違いにずらした千鳥状に配列されている、請求項１０または１１に記載の半導体装置。
13. 前記半導体素子構造は、
    前記ドリフト層と、
    前記ドリフト層上に形成され、前記ドリフト層との間にショットキー障壁を形成する表面電極と
    を有するショットキーバリアダイオード構造を含む、請求項１〜１２のいずれか一項に記載の半導体装置。
14. 前記半導体素子構造は、
    前記ドリフト層と、
    前記ドリフト層に選択的に形成された第２導電型のチャネル領域と、
    前記チャネル領域に接するように形成された第１導電型のソース領域と、
    前記チャネル領域上に形成されたゲート絶縁膜と、
    前記ゲート絶縁膜を介して前記チャネル領域に対向するゲート電極と
    を有するＭＩＳトランジスタ構造を含む、請求項１〜１３のいずれか一項に記載の半導体装置。
15. 前記ワイドバンドギャップ半導体の絶縁破壊電界が１ＭＶ／ｃｍよりも大きい、請求項１〜１４のいずれか一項に記載の半導体装置。
16. 前記ワイドバンドギャップ半導体が、ＳｉＣ、ＧａＮまたはダイヤモンドである、請求項１〜１５のいずれか一項に記載の半導体装置。
17. 前記基板は、（０００１）面または（０００−１）面を主面としたものである、請求項１〜１６のいずれか一項に記載の半導体装置。
18. 前記基板の前記表面は、（０００１）面または（０００−１）面に対して０〜１０°のオフ角θで傾斜した面である、請求項１〜１７のいずれか一項に記載の半導体装置。
19. 第１導電型のワイドバンドギャップ半導体からなる基板と、前記基板の表面上に形成された第１導電型のワイドバンドギャップ半導体からなるドリフト層とを含み、素子領域が選択的に設定された半導体ウエハの前記素子領域において、前記基板の裏面から前記表面へ向かって掘り下げることによって前記ドリフト層に達しない深さの裏面トレンチを形成する工程と、
    前記裏面トレンチの内面に倣うように、前記基板との間にオーミックコンタクトを形成するコンタクト層を形成する工程と、
    前記裏面トレンチにおいて前記コンタクト層の内側にメタル材料を埋め込むことによってメタル埋込み層を形成する工程とを含み、
    前記裏面トレンチを形成する工程は、前記基板を前記裏面側から見たときの形状が多角形状であって、互いに隣り合う辺で挟まれた角部が丸みを帯びており、その各辺がａ軸に対して−１０°〜＋１０°の範囲で傾斜している多角形状のトレンチを、前記基板の前記裏面から前記表面へ向かうにしたがって径が狭まるテーパトレンチとして形成する工程を含む、半導体装置の製造方法。
20. 前記半導体ウエハは、前記素子領域を取り囲む環状の外周部をさらに含み、
    前記裏面トレンチを形成する工程では、前記素子領域のみに前記裏面トレンチを形成する、請求項１９に記載の半導体装置の製造方法。
21. 前記半導体ウエハの前記素子領域には、最終的に個片化されて互いに分離される複数の前記基板の外周端面を画成するダイシングラインが選択的に設定されており、
    前記裏面トレンチを形成する工程では、前記ダイシングラインに対して間隔を隔てた内側に前記裏面トレンチを形成する、請求項１９または２０に記載の半導体装置の製造方法。
22. 前記メタル埋込み層を形成する工程は、前記コンタクト層の表面に前記メタル材料からなるシードメタル層を形成した後、電解めっき法または無電解めっき法によって当該シードメタル層上に前記メタル材料を供給して前記裏面トレンチを埋め戻す工程を含む、請求項１９〜２１のいずれか一項に記載の半導体装置の製造方法。
23. 前記メタル埋込み層を形成する工程は、ＣＶＤ（Chemical Vapor Deposition）法によって、前記裏面トレンチ内に前記メタル材料を供給して前記裏面トレンチを埋め戻す工程を含む、請求項１９〜２１のいずれか一項に記載の半導体装置の製造方法。
24. 前記裏面トレンチを形成する工程は、ドライエッチング、ウエットエッチングまたはブラスト加工によって、前記裏面トレンチを形成する工程を含む、請求項２０〜２４のいずれか一項に記載の半導体装置の製造方法。

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