JP2014017326A - 半導体装置および半導体装置の製造方法 - Google Patents
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Abstract
【解決手段】表面7Aおよび裏面7Bを有するドリフト層7と、ドリフト層7の厚さ方向途中に形成され、ドリフト層7とは異なるドーパントを有する半導体からなる埋め込み層9と、埋め込み層9と同一面内に隣り合って形成され、ドリフト層7よりもドーパント濃度が高いn型の低抵抗層8と、表面7A側においてドリフト層7に電気的に接続されたアノード電極13と、裏面7B側においてドリフト層7に電気的に接続されたカソード電極10とを含む半導体装置1を作製する。
【選択図】図2
Description
たとえば、特許文献1は、n型基板と、n型基板上に形成されたn−型ドリフト層と、n−型ドリフト層上の一部に形成されたアノードと、n型基板の下面に形成されたカソードと、n−型ドリフト層内に形成された複数のp+型の埋め込み層とを含む、SiC半導体装置を開示している。
一方、埋め込み層の近傍領域ではオン時に、埋め込み層を迂回する電流と、当該近傍領域を流れる電流が集中するため、電流が流れ難くなるおそれがある。そこで、本発明の半導体装置は、低抵抗部によって埋め込み層の近傍領域の抵抗を低くできるので、たとえ当該近傍領域に電流が集中しても、電流をスムーズに流すことができる。その結果、順方向電圧を一層低くすることができる。
前記複数の埋め込み層が、前記ドリフト層の前記表面に平行な面内方向に互いに間隔を空けて配列されている場合、前記低抵抗部は、前記複数の前記埋め込み層と同一の面内方向に沿って形成された低抵抗層を含むことが好ましい(請求項3)。
同一面内に配列される複数の埋め込み層の埋め込み態様としては、たとえば、以下の態様を適用することができる。なお、埋め込み態様は、これらに限らない。
前記埋め込み層は、前記ドリフト層を前記表面側から見たときに、互いに隣り合う前記埋め込み層間の距離に関して規則正しく配列されていることが好ましい(請求項11)。
また、前記埋め込み層は、前記ドリフト層よりも高い抵抗を有する高抵抗層を含んでいてもよい(請求項15)。この場合、前記高抵抗層は、ドーパントとしてHe(ヘリウム)、Ne(ネオン)、Ar(アルゴン)、C(炭素)、Si(シリコン)、Ge(ゲルマニウム)、N(窒素)、P(リン)、As(ヒ素)およびO(酸素)からなる群から選択される少なくとも1種を有することが好ましい(請求項16)。
前記第1電極は、前記ドリフト層との間にショットキー障壁を形成するアノード電極を含み、前記第2電極は、前記ドリフト層との間にオーミック接合を形成するカソード電極を含んでいてもよい(請求項18)。つまり、前記半導体装置は、ショットキーバリアダイオードを含んでいてもよい。
前記ドリフト層の厚さ方向途中に形成され、ドーパントとしてHe(ヘリウム)、Ne(ネオン)、Ar(アルゴン)、C(炭素)、Si(シリコン)、Ge(ゲルマニウム)、N(窒素)、P(リン)、As(ヒ素)およびO(酸素)からなる群から選択される少なくとも1種を有する半導体からなる埋め込み層と、前記表面側において前記ドリフト層に電気的に接続された第1電極と、前記裏面側において前記ドリフト層に電気的に接続された第2電極とを含む(請求項22)。
また、先に挙げたHe(ヘリウム)等のドーパントを含む埋め込み層は、当該ドーパントをドリフト層に注入した後、1000℃以上でのアニール処理で形成できる。そのため、別途アニール処理を行わなくても、イオン注入後のエピタキシャル成長時の温度によってアニール処理と同等の効果を得ることができる。その結果、工程数を減らすことができるので、半導体装置の製造効率を向上させることができる。
前記埋め込み層を形成する工程は、ドーパントとしてHe(ヘリウム)、Ne(ネオン)、Ar(アルゴン)、C(炭素)、Si(シリコン)、Ge(ゲルマニウム)、N(窒素)、P(リン)、As(ヒ素)およびO(酸素)からなる群から選択される少なくとも1種を前記低抵抗層に注入する工程を含むことが好ましい(請求項24)。
図1は、図1は、本発明の第1の実施形態に係る半導体装置の平面図である。図2は、図1の切断面線II−IIから見た断面図である。図3(a)〜(e)は、前記埋め込み層のレイアウト図である。図4は、前記埋め込み層の埋め込み態様を説明するための図である。
具体例としては、図3(a)〜図3(e)に示すレイアウトがある。図3(a)〜(e)では、明瞭化のために、平面視ではドリフト層7で覆われている埋め込み層9を実線で示してある。
図3(b)および(e)は、複数の埋め込み層9が、図の紙面上下左右に等しい間隔D3を空けて行列上に配列されている例である。この場合、各埋め込み層9は、図3(b)に示すような四角形状であってもよいし、図3(e)に示すような円形状であってもよい。さらに、図示していないが、三角形状、五角形状、六角形状等であってもよい。
なお、図3(a)〜(e)に示した埋め込み層9のレイアウトや各埋め込み層9の形状は、本発明の埋め込み層の一例に過ぎず、半導体装置1の特性等により適宜変更することができる。
たとえば、埋め込み層9Aは、その全体が低抵抗層8の表面部に埋め込まれ、低抵抗層8とドリフト層7との表面7A側の界面B1の一部を形成している例である。
埋め込み層9Bは、その全体が低抵抗層8内において低抵抗層8とドリフト層7との表面7A側の界面B1および裏面7B側の界面B2のいずれからも離れた位置に埋め込まれている例である。
埋め込み層9D,9Eは、低抵抗層8とドリフト層7との界面B1,B2を横切って低抵抗層8およびドリフト層7の両方に埋め込まれている例である。具体的には、埋め込み層9Dは界面B1を横切って、界面B1から表面7A側(上側)に突出している。一方、埋め込み層9Eは界面B2を横切って、界面B2から裏面7B側(下側)に突出している。
ドリフト層7の表面7Aには、ドリフト層7の一部をアクティブ領域3として露出させるコンタクトホール11を有し、当該アクティブ領域3を取り囲む外周領域4を覆うフィールド絶縁膜12が形成されている。
ショットキーメタル14は、ドリフト層7との間にショットキー障壁を形成している。また、ショットキーメタル14は、コンタクトホール11に埋め込まれているとともに、フィールド絶縁膜12におけるコンタクトホール11の周縁部を上から覆うように、当該コンタクトホール11の外方へフランジ状に張り出している。すなわち、フィールド絶縁膜12の周縁部は、ドリフト層7およびショットキーメタル14により、全周にわたってその上下両側から挟まれている。したがって、ドリフト層7におけるショットキー接合の外周領域は、フィールド絶縁膜12の周縁部により覆われることとなる。
半導体装置1の各部の詳細について以下に説明を加える。
ガードリング2は、たとえば、p型ドーパントを含む半導体層である。p型ドーパントとしては、たとえば、B(ホウ素)、Al(アルミニウム)等を使用できる。また、ガードリング2の深さは、1000Å〜10000Å程度であってよい。また、ガードリング2のコンタクトホール11の内側へのはみ出し量(幅)は、20μm〜80μm程度であり、コンタクトホール11の外側へのはみ出し量(幅)は、2μm〜20μm程度であってもよい。
たとえば、埋め込み層9は、ドーパントとしてHe(ヘリウム)、Ne(ネオン)、Ar(アルゴン)、C(炭素)、Si(シリコン)、Ge(ゲルマニウム)、N(窒素)、P(リン)、As(ヒ素)およびO(酸素)からなる群から選択される少なくとも1種を含む半導体であってもよい。このようなドーパントを含む埋め込み層9は、この実施形態では、基板5やドリフト層7よりも高い抵抗を有する層(高抵抗層)である。たとえば、高抵抗層からなる埋め込み層9のシート抵抗は、1MΩ/□以上である。埋め込み層9が高抵抗層の場合、たとえば、1×1016cm−3〜5×1020cm−3の濃度で含有されている埋め込み層9のドーパントの活性化率を5%未満、好ましくは、0%〜0.1%にすることにより、上記した範囲のシート抵抗は達成されている。なお、ドーパントの活性化率とは、半導体装置1の製造工程においてドリフト層7に注入したドーパントの全数に対して、活性化したドーパントの個数の割合を示している。
カソード電極10は、n型SiCとの間にオーミック接合を形成できる金属(たとえば、Ti/Ni/Ag)からなる。カソード電極10は、たとえば、基板5(SiC)の裏面5BにNiやTiをスパッタ法によって形成し、熱処理して合金化することによりオーミック接合層を形成した後、そのオーミック接合層上にスパッタ法によって形成することにより得てもよい。
アノード電極13のうちショットキーメタル14は、ドリフト層7に対してショットキー障壁やヘテロ接合を形成する材料、具体的には、前者の一例としての、Mo(モリブデン)、Ti(チタン)、Ni(ニッケル)、Al(アルミニウム)、後者の一例としてのポリシリコン等で構成することができる。一方、コンタクトメタル15は、たとえば、Al(アルミニウム)で構成することができる。すなわち、Al(アルミニウム)で構成された電極は、ドリフト層7にショットキー接合できると共に、コンタクトメタルとしても使用できるので、この場合には、アノード電極13をAl単層の電極として構成することができる。
この半導体装置1では、アノード電極13に正電圧、カソード電極10に負電圧が印加される順方向バイアス状態になることにより、カソード電極10からアノード電極13へと、ドリフト層7のアクティブ領域3を介して電子(キャリア)が移動して電流が流れる。これにより、半導体装置1(ショットキーバリアダイオード)が動作する。
図5Aに示すように、基板5の表面5Aにバッファ層6、ドリフト層7の下部(下側ドリフト層19)および低抵抗層8を順にエピタキシャル成長させる。各層6〜8を形成する際、それぞれのドーパント濃度に応じて供給ガスの流量を調節する。たとえば、下側ドリフト層19の形成から低抵抗層8の形成への移行時には、n型ドーパント(たとえばN(窒素))の流量を上げる。
以上、図5A〜図5Dに示す方法によれば、埋め込み層9が高抵抗層である場合、ドーパントを低抵抗層8に注入した後(図5B参照)、1000℃以上でのアニール処理で形成できる。そのため、上側ドリフト層22のエピタキシャル成長時の温度(たとえば、1500℃〜1700℃)によって結晶性回復のためのアニール処理と同等の効果を得ることができる。その結果、工程数を減らすことができるので、半導体装置1の製造効率を向上させることができる。また、当該ドーパントは、上側ドリフト層22のエピタキシャル成長時に上側ドリフト層22に拡散し難いので、上側ドリフト層22の濃度管理を簡単に行うことができる。
前述の第1の実施形態では、埋め込み層9は、低抵抗層8と同じ面内に形成されている。埋め込み層9が高抵抗層の場合、図6の半導体装置61のように、低抵抗層8は省略してもよい。
チャネル領域72は、アクティブ領域3に周期的に離散配置された複数の領域において、ドリフト層7の表面部に選択的に形成されている。チャネル領域72は、たとえば、行列状、千鳥状、ストライプ状に配置されていてもよい。このチャネル領域72の内方領域にソース領域73が形成され、ソース領域73に取り囲まれるようにチャネルコンタクト領域74が形成されている。ソース領域73およびチャネルコンタクト領域74は共にドリフト層7の表面7Aに露出している。そして、隣接するチャネル領域72に跨るようにゲート電極76が形成されており、このゲート電極76とドリフト層7との間にゲート絶縁膜75が介在されている。ゲート電極76は、ソース領域73とドレイン領域としてのドリフト層7(チャネル領域72の間の領域)との間に跨っていて、チャネル領域72の表面における反転層(チャネル)の形成を制御する。すなわち、この半導体装置71は、いわゆるプレーナゲート型構造のMISFET(Metal Insulator Semiconductor Field Effect Transistor)を有している。
この第3の実施形態によっても、複数の埋め込み層9からも基板5へ向かってドリフト層7の内部に空乏層を延ばすことができる。これにより、埋め込み層9がない場合と比べて、同じ大きさの逆方向耐圧を確保できながら、ドリフト層7のキャリア濃度を増やすことができる。そのため、ドリフト層7の抵抗を低くできるので、順方向電圧を低くすることができる。
以上、本発明の実施形態を説明したが、本発明は、他の形態で実施することもできる。
たとえば、前述の半導体装置1,61,71の各半導体部分の導電型を反転した構成が採用されてもよい。たとえば、半導体装置1において、p型の部分がn型であり、n型の部分がp型であってもよい。
5 基板
5A 表面
5B 裏面
7 ドリフト層
7A 表面
7B 裏面
8 低抵抗層
9 埋め込み層
10 カソード電極
13 アノード電極
19 下側ドリフト層
22 上側ドリフト層
61 半導体装置
71 半導体装置
72 チャネル領域
73 ソース領域
78 ソース電極
79 ドレイン電極
Claims (25)
- 表面および裏面を有する第1導電型のワイドバンドギャップ半導体からなるドリフト層と、
前記ドリフト層の厚さ方向途中に形成され、前記ドリフト層とは異なるドーパントを有する半導体からなる埋め込み層と、
前記埋め込み層に隣り合って形成され、前記ドリフト層よりもドーパント濃度が高い第1導電型の低抵抗部と、
前記表面側において前記ドリフト層に電気的に接続された第1電極と、
前記裏面側において前記ドリフト層に電気的に接続された第2電極とを含む、半導体装置。 - 前記埋め込み層は、複数形成されている、請求項1に記載の半導体装置。
- 前記複数の埋め込み層は、前記ドリフト層の前記表面に平行な面内方向に互いに間隔を空けて配列されており、
前記低抵抗部は、前記複数の前記埋め込み層と同一の面内方向に沿って形成された低抵抗層を含む、請求項2に記載の半導体装置。 - 前記埋め込み層は、その全体が前記低抵抗層の表面部に埋め込まれ、前記低抵抗層と前記ドリフト層との前記表面側の界面を形成している、請求項3に記載の半導体装置。
- 前記埋め込み層は、その全体が前記低抵抗層内において前記低抵抗層と前記ドリフト層との界面から離れた位置に埋め込まれている、請求項3に記載の半導体装置。
- 前記埋め込み層は、前記表面側および前記裏面側に形成された前記低抵抗層と前記ドリフト層との上下両界面の間に、前記低抵抗層の厚さ方向全体に渡って埋め込まれている、請求項3に記載の半導体装置。
- 前記埋め込み層は、前記低抵抗層と前記ドリフト層との界面を横切って前記低抵抗層および前記ドリフト層の両方に埋め込まれている、請求項3に記載の半導体装置。
- 前記低抵抗層は、前記ドリフト層の厚さ方向に複数形成されている、請求項3〜7のいずれか一項に記載の半導体装置。
- 前記ドリフト層の厚さ方向に互いに隣り合う前記低抵抗層間の距離は、1μm〜100μmである、請求項8に記載の半導体装置。
- 前記面内方向に互いに隣り合う前記埋め込み層間の距離は、1μm〜100μmである、請求項3〜9のいずれか一項に記載の半導体装置。
- 前記埋め込み層は、前記ドリフト層を前記表面側から見たときに、互いに隣り合う前記埋め込み層間の距離に関して規則正しく配列されている、請求項2〜10のいずれか一項に記載の半導体装置。
- 前記埋め込み層は、ストライプ状に配列されている、請求項11に記載の半導体装置。
- 前記埋め込み層は、行列状に配列されている、請求項11に記載の半導体装置。
- 前記埋め込み層は、隣り合う前記埋め込み層を互い違いにずらした千鳥状に配列されている、請求項11に記載の半導体装置。
- 前記埋め込み層は、前記ドリフト層よりも高い抵抗を有する高抵抗層を含む、請求項1〜14のいずれか一項に記載の半導体装置。
- 前記高抵抗層は、ドーパントとしてHe(ヘリウム)、Ne(ネオン)、Ar(アルゴン)、C(炭素)、Si(シリコン)、Ge(ゲルマニウム)、N(窒素)、P(リン)、As(ヒ素)およびO(酸素)からなる群から選択される少なくとも1種を有する、請求項15に記載の半導体装置。
- 前記ドリフト層が、n−型ドリフト層であり、
前記埋め込み層は、p+型埋め込み層である、請求項1〜14のいずれか一項に記載の半導体装置。 - 前記第1電極は、前記ドリフト層との間にショットキー障壁を形成するアノード電極を含み、
前記第2電極は、前記ドリフト層との間にオーミック接合を形成するカソード電極を含む、請求項1〜17のいずれか一項に記載の半導体装置。 - 前記半導体装置は、
前記ドリフト層の前記表面に露出するように形成された第1導電型のソース領域と、
前記ソース領域に対して前記ドリフト層の前記裏面側に前記ソース領域に接するように形成された第2導電型のチャネル領域とをさらに含み、
前記第1電極は、前記ソース領域との間にオーミック接合を形成するソース電極を含み、
前記第2電極は、前記ドリフト層との間にオーミック接合を形成するドレイン電極を含む、請求項1〜18のいずれか一項に記載の半導体装置。 - 前記ワイドバンドギャップ半導体の絶縁破壊電界が1MV/cmよりも大きい、請求項1〜19のいずれか一項に記載の半導体装置。
- 前記ワイドバンドギャップ半導体が、SiC、GaNまたはダイヤモンドである、請求項1〜20のいずれか一項に記載の半導体装置。
- 表面および裏面を有する第1導電型のワイドバンドギャップ半導体からなるドリフト層と、
前記ドリフト層の厚さ方向途中に形成され、ドーパントとしてHe(ヘリウム)、Ne(ネオン)、Ar(アルゴン)、C(炭素)、Si(シリコン)、Ge(ゲルマニウム)、N(窒素)、P(リン)、As(ヒ素)およびO(酸素)からなる群から選択される少なくとも1種を有する半導体からなる埋め込み層と、
前記表面側において前記ドリフト層に電気的に接続された第1電極と、
前記裏面側において前記ドリフト層に電気的に接続された第2電極とを含む、半導体装置。 - 基板上に、第1導電型のワイドバンドギャップ半導体をエピタキシャル成長させることによって、下側ドリフト層を形成し、その後、前記下側ドリフト層よりもドーパント濃度が高い低抵抗層を形成する工程と、
前記低抵抗層に選択的にイオン注入することによって、前記低抵抗層の面内方向に互いに間隔を空けた複数の埋め込み層を形成する工程と、
前記埋め込み層の形成後、第1導電型のワイドバンドギャップ半導体をさらにエピタキシャル成長させることによって上側ドリフト層を形成する工程とを含む、半導体装置の製造方法。 - 前記埋め込み層を形成する工程は、ドーパントとしてHe(ヘリウム)、Ne(ネオン)、Ar(アルゴン)、C(炭素)、Si(シリコン)、Ge(ゲルマニウム)、N(窒素)、P(リン)、As(ヒ素)およびO(酸素)からなる群から選択される少なくとも1種を前記低抵抗層に注入する工程を含む、請求項23に記載の半導体装置の製造方法。
- 前記埋め込み層を形成する工程は、前記ドーパントの注入後、1000℃以上の温度でアニール処理する工程を含む、請求項24に記載の半導体装置の製造方法。
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