JP2004327824A - 半導体装置 - Google Patents

Abstract

【課題】埋め込み層の表面形状を最適化することができ、高い耐圧と低いオン抵抗の両方を満足する。
【解決手段】ＳｉＣを構成材料とし、第１の電極から第２の電極までの間のドリフト層に該ドリフト層とは導電型の異なる複数の埋め込み層を設けた半導体装置であって、埋め込み層は孤立の円形であり、埋め込み層の幅ｗと間隔ｓとの関係を１≦ｓ／ｗ≦２，１μｍ≦ｓ≦３μｍ、又は２≦ｓ／ｗ≦３，１μｍ≦ｓ≦２μｍの範囲に設定した。
【選択図】 図１

Description

【０００１】
【発明の属する技術分野】
本発明は、電力用の半導体装置に係わり、特にドリフト層内に埋め込み層を設けた半導体装置に関する。
【０００２】
【従来の技術】
近年、電力用の半導体装置において、絶縁耐圧をより向上させるために、第１の電極と第２の電極との間のドリフト層内に埋め込み層を設ける構造が採用されている（例えば、特許文献１，２参照）。
【０００３】
埋め込み層の代表的構造を、図１に示すショットキーダイオードの例を参照して説明する。ｎ型基板１１上にｎ⁻ 型ドリフト層１２が形成され、ドリフト層１２上の一部にはショットキー接続によるアノード１３が形成され、基板１１の下面にはカソード１４が形成されている。そして、ドリフト層１２内には、ｐ^＋ 型の埋め込み層１５が複数層形成されている。
【０００４】
アノード側にショットキーコンタクトを持つとすると、オン状態においては、カソード１４から注入された電子は埋め込み層１５間のｎ⁻ 層１２を流れてアノード１３に流れ出る。オフ状態にいては、アノード電圧を０Ｖから徐々に上げると、初めにアノード１３から空乏層が伸び、第１層目（アノード側から１，２，３…と数える）に空乏層が届くと、その空乏層内の電界分布はほぼ固定され、これ以上のカソード電圧の増加は第１層目の埋め込み層から下に空乏層が伸び始める。この空乏層が第２層目の埋め込み層に到達すると第１層と第２層間にできた電界分布はほぼ固定され、これ以上のアノード電圧の増加は、次の埋め込み層の下側に空乏層を作るというように繰り返され、一番下の埋め込み層の下側に空乏層が作成されるまでアノード電圧は増加できる。即ち、耐圧向上をはかることができる。
【０００５】
ところが、この種の装置にあっては次のような問題があった。即ち、埋めこみ層を持つｎ⁻ エピタキシャル構造において、埋め込み層の表面形状によってオン抵抗や耐圧が変わってくる。一般的には、電流が流れる方向と垂直な面において埋め込み層の面積を大きくすると耐圧は高くなるが、その分だけオン抵抗が大きくなると考えられる。しかし、埋め込み層の表面形状がオン抵抗や耐圧にどのように影響するか述べたものはなく、それ故、埋め込み層の最適形状は分からないのか現状である。
【０００６】
また、埋め込み層の形状を決めるのに、拡散電位による空乏層の存在を考慮する必要があるが、これらがどのように影響を及ぼすのか報告されていない。従って、これを考慮した場合の埋め込み層の最適形状も不明であった。
【０００７】
一方、連続形状で作成した場合、埋め込み層の上にエピタキシャル層を成長させた場合、下にうずもれたパターンの認識は正確にはできない。このため、埋め込み層レイヤーと上位のレイヤーの位置合わせが容易にはできなかった。位置合わせを行うには各レイヤーの端をエッチングして位置合わせマークが表面に出るようにするしかなかった。
【０００８】
また、動特性でオフ状態からオン状態に遷移したとき、正常に電流が流れず、一時的にオン抵抗が急激に増加する現象が見つかっている。この原因は、埋め込み層の電位がｎ⁻ 層からの少数キャリアの注入により低下し、空乏層幅が延びて埋め込み層間を空乏層でピンチオフしてしまい、電流が流れにくくなっているためである。図１２に示すように、従来構造ではオフからオンに変化したときに、オン電圧が０Ｖ近辺にならず異常に高い値を示している。これでは実用化は不可能に近い特性である。
【０００９】
【特許文献１】
特開平１１−３３０４９６号公報
【００１０】
【特許文献１】
特開２０００−１０１０８２号公報
【００１１】
【発明が解決しようとする課題】
このように従来、ドリフト層内に埋め込み層を設けた構造は提案されているものの、埋め込み層を如何なる形状にすれば望ましいかは未だ認識されていない。特に、半導体素子形成材料としてＳｉＣ材料を用いた場合においては、埋め込み層の形状や寸法に関する文献も殆どなく、オン抵抗及び耐圧の両方を満足させることはできなかった。
【００１２】
また、埋め込み層を持つ構造のこの種のデバイスは、埋め込み層が電気的にフローティングであるがために、スイッチング動作において、オフ状態又は逆バイアス印加時に、埋め込み層に小数キャリアが注入することで、埋め込み層とその周辺のドリフト層間の電位差が大きくなり、埋め込み層からドリフト層へ伸びる空乏層幅が大きくなる。そのため、埋め込み層間における電流の導通可能な幅が狭められることで電流値が低下する問題がある。また、隣り合う埋め込み層から伸びる空乏層がつながると、電流は流れなくなる問題がある。スイッチング特性において、オフ状態からオン状態へデバイスのオン速度が低下若しくはオンしない特性になる問題がある。
【００１３】
本発明は、上記事情を考慮して成されたもので、その目的とするところは、埋め込み層の表面形状を最適化することができ、高い耐圧と低いオン抵抗の両方を満足し得る半導体装置を提供することにある。
【００１４】
また、本発明の他の目的は、埋め込み層を電気的にフローティングにならないように電位を印加することことができ、オフ状態からオン状態へスイッチング速度の向上をはかり、且つオン抵抗の低下をはかり得る半導体装置を提供することにある。
【００１５】
【課題を解決するための手段】
（構成）
上記課題を解決するために本発明は、次のような構成を採用している。
【００１６】
即ち本発明は、ＳｉＣを構成材料とし、第１の電極から第２の電極までの間のドリフト層に該ドリフト層とは導電型の異なる複数の埋め込み層を設けた半導体装置であって、前記埋め込み層の平面形状は孤立の円形であり、埋め込み層の幅ｗと間隔ｓとの関係は、寸法率ｓ／ｗと間隔ｓ（μｍ）が１≦ｓ／ｗ≦２，１≦ｓ≦３、又は２＜ｓ／ｗ≦３，１≦ｓ≦２であることを特徴とする。
【００１７】
また本発明は、炭化珪素（ＳｉＣ）を構成材料とし、第１の電極から第２の電極までの間のドリフト層に該ドリフト層とは導電型の異なる埋め込み層を設けた半導体装置であって、前記埋め込み層は孤立形状の抜きパターンをメッシュ又は交互に配置して構成され、且つ次の（ａ）〜（ｃ）のいずれかの構成を有することを特徴とする。
（ａ）埋め込み層に抵抗分割にて電圧が印加されること。
（ｂ）埋め込み層に前記カソードにつながる抵抗を通して電圧が印加されること。
（ｃ）前記埋め込み層と該埋め込み層に近接するアノード側のドリフト層の一部が電気的に短絡されていること。
【００１８】
ここで、本発明の望ましい実施態様としては次のものがあげられる。
（１） ドリフト層はｎ⁻ 型であり、埋め込み層はｐ^＋ 型であること。
（２） 整流素子構造において、第１の電極はカソードであり、第２の電極はショットキー接合によるアノードであること。
（３） 整流素子において、埋め込み層数＋１個の抵抗を２つの電極の間に直列につなぎ、電圧分圧して埋め込み層に電位を印加すること。
（４） 整流素子において、埋め込み層数と同じ個数の抵抗を最上部の埋め込み層とアノードの間に抵抗を直列接続して、埋め込み層に抵抗分圧した電位を印加すること。
【００１９】
（５） スイッチング素子において、表面にスイッチング構造を持ち、第１の電極がソースであり、第２の電極がドレインであること。
（６） スイッチング素子において、ソースとドレイン間に抵抗分割で電位を印加すること。
（７） スイッチング素子において、ドレインと埋め込み層間に抵抗を通して電位を印加すること。
（８） 埋め込み層に電位を与える構造を持つこと。
（９） ｐ^＋ 埋め込み層の周辺のｎ⁻ 層と同じ電位を埋め込み層に印加すること。
【００２０】
（１０）抵抗をアクティブエリアの端又は内部に作ること。
（１１）抵抗を付けるための構造が垂直又は傾きを持つこと。
（１２）抵抗をｐ型半導体で作成すること。
（１３）抵抗をｐ型ポリシリコンシリコンで作成すること。
（１４）埋め込み層とその上のｎ⁻ 層を電気的に接続すること。
（１５）埋め込み層の端をｐ型イオン注入層で抵抗層を形成すること。
（１６）埋め込み層の端に高抵抗ｐ型ポリシリコンを形成すること。
【００２１】
（１７）埋め込み層の端に埋め込み層とその上のｎ⁻ 層を跨いでコンタクト層を形成すること。
【００２２】
（１８）ストライプ形状の埋め込み層に交差したストライプ形状の埋め込み層コンタクト領域を形成すること。
（１９）ストライプ形状の埋め込み層に交差してある長さを持ち交互に位置する埋め込み層コンタクト領域を形成すること。
（２０）ストライプ形状の埋め込み層１本毎に埋め込み層コンタクト領域を形成すること。
（２１）埋め込み層コンタクト領域が交互に位置すること。
（２２）ストライプ形状の埋め込み層を枡目の埋め込み層コンタクト形状を持つこと。
（２３）ストライプ形状の埋め込み層を長方形の埋め込み層コンタクト形状を持つこと。
【００２３】
（２４）整流素子の場合、アノード側から数えてｍ層目の埋め込み層に印加する電位をＶ_ｉｍ、埋め込み層総数をＭ、アノードとカソード間の電位差をＶ_ａｃ、アノード電位をＶ_ａ としたとき、Ｖ_ｍ ＝Ｖ_ａ ＋｛ｍ×Ｖ_ａｃ／（Ｍ＋１）｝となる電位を埋め込み層に印加する構造を持つこと。
【００２４】
（２６）ｎ⁻ 層厚５μｍ、ｎ⁻ 不純物濃度２×１０^１６ｃｍ^−３の埋め込み層構造において、埋め込み層幅０．５８μｍ、埋め込み層間隔１．４μｍを持つこと。
（２７）ｎ⁻ 層厚５μｍ、ｎ⁻ 不純物濃度２×１０^１６ｃｍ^−３の埋め込み層構造において、埋め込み層幅０．６μｍ、埋め込み層間隔１．６μｍを持つこと。
（２８）ｎ⁻ 層厚５μｍ、ｎ⁻ 不純物濃度２×１０^１６ｃｍ^−３の埋め込み層構造において、埋め込み層幅１μｍ、埋め込み層間隔２μｍを持つこと。
【００２５】
（２９）埋め込み層でない領域が四角形状でメッシュ状に配置する構造を持つこと。
（３０）埋め込み層でない領域が四角形状で交互に配置する構造を持つこと。
（３１）埋め込み層でない領域が丸形状で交互に配置する構造を持つこと。
（３２）埋め込み層でない領域が六角で交互に配置する構造形状を持つこと。
（３３）埋め込み層コンタクト領域が枡形状を持つこと。
【００２６】
（３４）ＳＩＴ構造においてソースがストライプ形状を持つこと。
（３５）ＳＩＴ構造においてソースが四角形状でメッシュ状に配置する構造を持つこと。
（３６）ＳＩＴ構造においてソースが四角形状で交互に配置する構造を持つこと。 （３７）ＳＩＴ構造においてソースが丸形状で交互に配置する構造を持つこと。 （３８）ＳＩＴ構造においてソースが六角形状で交互に配置する構造を持つこと。
【００２７】
（作用）
本発明によれば、ドリフト層内に埋め込み層を有する構造において、埋め込み層の形状を孤立円形とし、埋め込み層の幅ｗと間隔ｓとの関係を、１≦ｓ／ｗ≦２，１μｍ≦ｓ≦２μｍを満たすように設定することにより、導電面積率（＝埋め込み層以外の表面積／埋め込み層表面積）をできるだけ大きくすると共に、耐圧の向上をはかることができ、これにより高い耐圧と低いオン抵抗の両方を満足することが可能となる。
【００２８】
また本発明によれば、埋め込み層を孤立形状の抜きパターンをメッシュ又は交互に配置して構成し、埋め込み層に抵抗分割にて電圧を印加、カソードにつながる抵抗を通して電圧を印加、又は埋め込み層と該埋め込み層に近接するアノード側のドリフト層の一部を電気的に短絡することにより、従来とは異なり埋め込み層はフローティングではなくなり所定の電位が印加されることになり、これによりオフ状態からオン状態へのスイッチング速度が向上し、動特性の問題が改善される。
【００２９】
【発明の実施の形態】
発明の実施形態を説明する前に、本発明の基本的な考え方について説明しておく。
【００３０】
耐圧を保証するためには埋め込み層間隔ｓを狭くする必要があり、オン抵抗を低減するには埋め込み層間隔ｓの幅ｗに対する割合をできるだけ大きくする必要がある。埋め込み層の表面形状は色々考えられるが、埋め込み層にはオン抵抗に寄与する電流は流れず、埋め込み層以外の領域に電流は流れる。故に、埋め込み層と埋め込み層の間のｎ⁻ 層のオン抵抗は、埋め込み層が無い場所よりも高くなってしまう。そこで、電圧を保障する範囲内で導電面積率（＝埋め込み層以外の表面積／埋め込み層表面積）をできるだけ大きくすることがオン抵抗の低減につながるが、どの表面形状が最も優れているか不明である。
【００３１】
埋め込み形状として、ストライプ，四角，丸，六角形などが考えられ、個別形状の並び方としてメッシュ、交互などが考えられるが、本発明ではどの形状が最も抵抗値を下げる最適形状かを、導電面積率を求めることで導き出す。また、拡散電位によってできる空乏層が導電に影響を及ぼすので、この空乏層を考慮して、導電面積率が最も高くなる最適の形状を見付ける。
【００３２】
また、先に説明したように、埋め込み層を持つ構造のこの種のデバイスは、埋め込み層が電気的にフローティングであるがために、スイッチング特性において、オフ状態からオン状態へデバイスのオン速度が低下若しくはオンしない特性になる問題がある。そこで本発明では、埋め込み層が電気的にフローティングにならないように電位を印加することで、動特性の改善をはかる。そのための埋め込み層への外部からの電位印加の方法とその構造を提供する。さらに、オン抵抗を低下させるために有効な埋め込み層の形状を提供する。
【００３３】
以下、本発明の詳細を図示の実施形態によって説明する。
【００３４】
（第１の実施形態）
埋め込み層の表面形状として、図２に示すように、ストライプ（ａ）、四角メッシュ（ｂ）、四角交互（ｃ）、丸（ｄ）、六角（ｅ）について検討する。埋め込み層パターンの最小間隔をｓとし、最小幅をｗとする。ｓとｗをパラメータとして、各形状の導電面積率の解析式を求めた。各形状の解析式は、ｓとｗの比率で決まることが判明した。
【００３５】
【表１】

【００３６】
ここで、拡散電位によって形成される空乏層は埋め込み層の間に存在し、電流経路を狭め抵抗値を上げるので、より厳密な導電面積率を求めるために、この空乏層面積を考慮して求める。拡散電位Ｖ_ｂｉは、
Ｖ_ｂｉ＝ｋＴ ｌｎ（ｎ_ｎ０ｐ_ｐ０／ｎ_ｉ）
ここで、
ｋ： ボルツマン係数
Ｔ： 絶対温度
ｎ_ｎ０： ｎ型層の多数キャリア密度
ｐ_ｐ０： ｐ型層の多数キャリア密度
ｎ_ｉ ： 真性キャリア密度
となる。
【００３７】
拡散電位によって作成される１次元の空乏層幅は、ｐ^＋ とｎ⁻ 層のジャンクションなので空乏層はｎ⁻ 層のみに伸びると近似することができるので、
ｗ_ｂｉ＝√｛２εＶ_ｂｉ／（ｑＮ_ｎ）｝
ここで、
Ｎ_ｎ ：ｎ⁻ 層のネット不純物濃度
である。
【００３８】
拡散電位による空乏層の表面積は、電導面積を減らし、その値は、埋め込み形状の周辺長に１次元の空乏層幅をかけたものと仮定した場合の形状別の空乏層面積を以下に示す。
【００３９】
【表２】

【００４０】
形状によって空乏層面積が異なる。また、拡散電位を決める多数キャリア密度と真性キャリア密度は、バンドギャップエネルギーによって変化するので、バンドギャップエネルギーが異なる材料もまた空乏層面積に影響を及ぼす。材料別のバンドギャップエネルギーと比誘電率は、
【表３】

である。
【００４１】
材料からくるバンドギャップエネルギーとｎ⁻ 層の不純物濃度によって空乏層面積に影響を及ぼすので、（表１）に示す導電面積率に補正をかけて計算するのはより正確な値を得られる。
【００４２】
（表１）に示す公式を用いて、埋め込み層間隔ｗ＝０．５，１，５μｍのときの横軸に寸法率（間隔／幅）、縦軸に導電面積率を、それぞれ図３（ａ）〜（ｃ）に示す。いずれも４Ｈ−ＳｉＣの場合であり、（ａ）は埋め込み幅ｗが０．５μｍ、（ｂ）はｗが１μｍ、（ｃ）はｗが５μｍである。構造条件は、４Ｈ−ＳｉＣを用いた場合であり、埋め込み層１層で上のｎ⁻ 層と下のｎ− 層は共に不純物濃度が２×１０^１６ｃｍ^−３で厚さ５μｍである。
【００４３】
何れの場合においても、丸形状が最も導電面積率が高く、次に四角と六角形が同じ値を示し、ストライプが最も低い値となった。寸法率が小さいところでは導電面積率が０になっているのは、埋め込み層間隔が、拡散長より小さくなる領域で、埋め込み層間が空乏層で埋まってしまい、電流が流れるパスがなくなることを意味する。
【００４４】
横軸に寸法率（ｓ／ｗ）、縦軸に理想値を基準に正規化した耐圧、オン抵抗をそれぞれ図４（ａ）（ｂ）に示す。寸法率が増加すると耐圧は減少し、減少するとオン抵抗は上昇する。なお、オン抵抗に関して、ｓ＝０．６μｍの場合は極めて高いオン抵抗を示したために、図４（ｂ）には記していない。
【００４５】
また、正規化した耐圧とオン抵抗の関係を図４（ｃ）に示す。耐圧とオン抵抗が共に良好な値を示すのが最適な構造となり、以下に上位３つの具体値を示す。この条件は、エピタキシャル層の不純物濃度を２×１０^１６ｃｍ^−３、単位エピタキシャル層厚を５μｍ、埋め込み１層の構造である。
【００４６】
【表４】

【００４７】
各埋め込み層と表面パターンとの整合性について、ストライプではなく、四角，丸，六角の孤立形状を適用すると、位置合わせがずれても問題ないので整合性は取れる。また、孤立形状であればチップのダイシングで埋め込み層に接触しても電気的には他の埋め込み層とは孤立しているため、リーク発生と耐圧劣化の問題は解決できる。そのため、連続形状のように埋め込み層とチップ端の間隔を大きくとる必要は無くチップ面積少、コスト低下につながる。また、位置合わせ不要のため、位置合わせマークの作成と特別なプロセスの必要性が無くなり、コストを低下できる。
【００４８】
また、孤立形状の埋め込み層を適用すると、ダイシング位置を考慮する必要が無くなることで、チップ面積を無視してウエハー全面に埋め込み層を作ることができる。そのため、埋め込み層ありのウエハーを大量生産することができ、コストが大きく低下する可能性があり、従来技術のコストより低くできる可能性がある。
【００４９】
このように本実施形態によれば、埋め込み層を孤立の円形とすることにより、導電面積率を大きくしてオン抵抗を小さくすることができる。より具体的には、埋め込み層の形状として導電面積率が最も高くなる丸形状に関し、図４（ａ）から、１≦ｓ／ｗ≦２では、ｓが３μｍ以下で十分大きな正規化耐圧（Ｖｂｒ＞０．７５）が得られた。さらに、２＜ｓ／ｗ≦３では、ｓが２μｍ以下で十分大きな正規化耐圧（Ｖｂｒ＞０．７５）が得られた。また、図４（ｂ）から、ｓ／ｗが１以上であれば、ｓが１μｍ以上でＲｏｎ≦２の低いオン抵抗が得られた。従って、円形の埋め込み層の幅ｗ及び間隔ｓの望ましい範囲は、１≦ｓ／ｗ≦２，１≦ｓ≦３、又は２＜ｓ／ｗ≦３，１≦ｓ≦２である。
【００５０】
（第２の実施形態）
今まで述べた孤立形状は、埋め込み層を孤立形状で作成し、他の領域はｎ⁻ 層になっている。ここで、ｐ^＋ 埋め込み層とｎ⁻ 層形状を反転させた場合の構造を提案する。この場合の形状について、図５（ａ）〜（ｄ）に示す。（ａ）は四角メッシュ、（ｂ）は四角交互、（ｃ）は丸交互、（ｄ）は六角形交互の形状の場合である。拡散電位による空乏層を考慮にいれない場合、導電面積率は下記の（表５）のようになり、その寸法率依存は図６のようになる。拡散電位による空乏層の面積を（表６）に、その導電面積率の解析式を（表７）に示す。
【００５１】
【表５】

【００５２】
【表６】

【００５３】
【表７】

【００５４】
また、埋め込み層間隔に対する導電面積率対寸法率を、図７（ａ）〜（ｃ）にそれぞれ示す。（ａ）はビルトイン電位を考慮した場合でｗ＝０．５μｍの電導面積率の寸法依存、（ｂ）はｗ＝１μｍの電導面積率の寸法依存性、（ｃ）はｗ＝５μｍの電導面積率の寸法依存性である。
【００５５】
この場合、ストライプが最も導電面積率が高く、次に四角（メッシュと交互は同じ）、次に六角形が高く、最も低いのは丸であった。ストライプの伝導面積率が最も高く抵抗が最も低くなることが期待され、従ってｐ^＋ 埋め込み層とｎ⁻ 層形状を反転させた構造においては、ストライプ形状とすればよい。
【００５６】
動特性改善構造のための埋め込み層コンタクト領域を含んだ構造の丸、六角形の場合の上面図を図８（ａ）〜（ｄ）に示す。図８で（ａ）はメッシュ構造のコンタクト領域を持ちその四角の中に四角を構造に並べる伝導層を持つ埋め込み層の構造、（ｂ）はメッシュ構造のコンタクト領域を持ちその四角の中にメッシュ形状の埋め込み層を持つ構造、（ｃ）はメッシュ構造のコンタクト領域を持ちその四角の中に丸が交互に並ぶ伝導層を持つ埋め込み層の構造、（ｄ）はメッシュ構造のコンタクト領域を持ちその四角の中に六角形が交互に並ぶ伝導層を持つ埋め込み層の構造である。図中２１は埋め込み層コンタクト領域、２２はｐ^＋ 層、２３はｎ⁻ 層を示している。
【００５７】
この形状は、埋め込み層形状以外に、ＳＩＴ（Ｓｔａｔｉｃ Ｉｎｄｕｃｔｉｏｎ Ｔｒａｎｓｉｓｔｏｒ）のゲート領域とソース領域（伝導領域）にも適用できる。埋め込み層との対応は、埋め込み層は導電領域ではないので、ＳＩＴのゲートに対応し、埋め込み層の間隔形状（ｎ⁻ 形状）は導電領域なのでＳＩＴのソース形状（導電形状）に対応する。
【００５８】
図９に大略的なＳＩＴの断面形状を示す。図中の３１はｎ^＋ 型基板、３２はｎ⁻ 層、３３はゲート、３４はソースを示している。図１０にその上面図を示す。図１０の（ａ）はストライプの場合、（ｂ）は四角メッシュの場合、（ｃ）は四角交互の場合、（ｄ）は丸交互の場合、（ｅ）は六角形交互の場合である。この場合、ゲートがストライプ形状の導電面積率が最も高いので、抵抗が最も小さくなる。
【００５９】
ゲートは、ショットキーコンタクトを持つニッケル等の金属で形成されている。ソース電圧を０Ｖ、ドレイン電圧をソース電圧よりも高くする。ゲート電圧がしきい値以下の時、ソース領域を挟んで存在する２つのゲートからｎ−層に伸びた空乏層は、ソース領域でつながり、ソースとドレインを空乏層で遮ることで、ソースとドレイン間の電流経路を断ち、デバイス状態はオフ状態になる。ゲート電圧がしきい値以上の場合、ソースを挟んだ２つのゲートから伸びた空乏層の伸びは後退をし、２つの空乏層は離れる。これにより、ソースとドレイン間がｎ⁻ を通してつながることで、電流が流れ、オン状態となる。
【００６０】
ここで、ゲートをショットキーコンタクト金属ではなく、ｐ^＋ 層で形成すれば、ＪＦＥＴになる。動作原理はＳＩＴと同じである。
【００６１】
（第３の実施形態）
動特性においてオフからオンになるときに電流が増加せずオン抵抗が急増する問題の解決方法として、埋め込み層に電圧印加を行う。半導体素子は前記図１に示すような構造とし、埋め込み層は孤立長方形とした。
【００６２】
具体的方法として、図１１（ａ）に示すように、カソードとアノード間に２つの抵抗Ｒ１とＲ２を直列に接続し、２つの抵抗の接続ノードから埋め込み層に電圧を供給する。図中の４２はｎ⁻ 層、４３はショットキーコンタクト、４５はｐ^＋ 埋め込み層である。供給する電圧値は、埋め込み層の理想電圧値になるようにＲ１とＲ２の比率を決める。その関係式は、
Ｖｕ＝１／（１＋Ｒ１／Ｒ２）×Ｖａ
Ｖｕ：埋め込み層への印加電位
Ｖａ：アノード電圧
となる。
【００６３】
また、Ｒ１＋Ｒ２が低すぎれば、カソードとアノード間にリーク電流が流れ、オフ時の消費電力が増加するので十分高い抵抗値の設定が必要である。この抵抗によるリーク電流値Ｉｒは、
Ｉｒ＝Ｖａ／（Ｒ１＋Ｒ２）
となる。
【００６４】
さらに、Ｒ１＋Ｒ２が高すぎると、オフ時に、抵抗を当して埋め込み層に注入される電荷量が、ｎ⁻ 層の多数キャリアが埋め込み層に注入する量より低くなり、埋め込み層の電位が十分に理想電位に近くならないので、オフからオンへの特性が改善されない可能性が出てくる。故に、埋め込み層の電位が十分に理想電位に近づくように抵抗値を選択する必要がある。オフ時の埋め込み層の理想電位は、その層の上部で支えられる電圧の合計になる。上部から下に向かって、埋め込み層で分割されるｍ番目のｎ⁻ 層の不純物濃度と厚さと支えられる電圧をそれぞれ、Ｎ_ｍ，ｔ_ｍ，Ｖ_ｍ で表す。このときｍは１からｎ⁻ 層の分割数までとなる。埋め込み層の総数をＭとすると、
Ｖ_ｍ ＝ｑＮ ｔ_ｍ ^２／（２ε）
ここで、
ｑ：単一電子の電荷
ε：誘電率
となり、上からｍ番目の埋め込み層の理想電位Ｖｕ_ｍは、
【数１】

となる。
【００６５】
シミュレーションによる比較結果を図１２に示す。図１１（ａ）の構成からＲ１，Ｒ２を除去した構成を用いて従来構造の動特性を調査した。図１２は、従来構造と図１１（ａ）に示す動特性改善構造のトランジェント特性を示す。オフからオンに移行した後の出力電圧Ｖｏｕｔの値が、従来では１００Ｖ以上になり改善構造では０Ｖ近辺になり、改善構造で動特性が大きく改善されていることが分かる。
【００６６】
従来構造では、オフからオンへの遷移特性で、Ｖｏｕｔの電圧が一旦異常に高くなってゆっくりと低下している。これは、オン抵抗が一時的に大きく増加していることによる。これに対し、本実施形態構造について図１１（ａ）の回路構成でシミュレーションを行った結果、オン状態のＶｏｕｔは安定して低く正常な動特性を示していることから、提案構造で確実に改善されていることが証明された。
【００６７】
図１１（ｂ）は、図１１（ａ）の構成からＲ１を削除したものであり、埋め込み層とカソード間を抵抗Ｒ２を通してつないで埋め込み層への電位印加を行う構造を示す。オフ状態の時、リーク電流がカソード→Ｒ２→埋め込み層→埋め込み層上部のｎ⁻ 層→アノードに流れるため、Ｒ２の抵抗は許容されるリーク値に収めるために高くする。また、Ｒ２の抵抗値が高すぎると、スイッチング特性に問題が出るので、許容されるスイッチング特性を満たすように設定する。図１１（ｃ）は、埋め込み層とその上部のｎ⁻ 層を電気的に接続することで、埋め込み層に電位を与える構造である。
【００６８】
図１１（ａ）〜（ｃ）の何れの構成においても、埋め込み層はフローティングではなくなり所定の電位が印加されることになり、従ってオフ状態からオン状態へのスイッチング速度を高め、動特性の向上をはかることができる。
【００６９】
抵抗印加方式の具体的なデバイス構造について、図１３及び図１４を参照して説明する。
【００７０】
図１３は、デバイスを作成するアクティブ領域の端に斜めの側面を作り、その側面に抵抗層としてｐ型ポリシリコン又はｐ層を作成して埋め込み層に電圧を印加する例である。図中５１はｎ^＋ 型基板、５２はｎ⁻ 層、５５はｐ^＋ 層、５７は抵抗層、５８はメタルコンタクトである。抵抗層５７としてのｐ型ポリシリコン又はｐ層は、ｐ^＋ 埋め込み層５５とは電気的に接続され、ｎ⁻ 層５２には物理的に接触しているが電気的に接続されないのでｎ⁻ 層５２とは絶縁され埋め込み層５２に電圧を印加できる。下部において、メタルコンタクトを作成しｎ^＋ を介してアノード電圧が印加される。垂直な構造はエッチングで作成される。ｐ型ポリシリコンの場合はＬＰＣＶＤによって、ｐ層の場合はイオン注入で作成される。抵抗層５７の上部を０Ｖにバイアスすれば図１１（ａ）の印加方式になり、上部の０Ｖバイアスをなくせば図１１（ｂ）の印加方式になる。
【００７１】
本実施形態のように、勾配があるとポリシリコンを付け易い、又はｐ層をイオン注入で作成し易いという利点がある。勾配構造もエッチングで作成することができる。
【００７２】
図１４は、デバイスを作成するアクティブ領域の中にトレンチ構造を作成し、その上にショットキーコンタクト５９を蒸着で付けて、ショットキーダイオードを作成した構造である。下部において、メタルコンタクト５８を作成しｎ^＋ 層５１を介してカソード電圧が印加される。トレンチ構造はエッチングで作成される。ｐ型ポリシリコンの場合はＬＰＣＶＤによって、ｐ層の場合はイオン注入で作成される。抵抗層５７の上部を０Ｖにバイアスすれば図１１（ａ）の印加方式になり、上部の０Ｖバイアスをしなければ図１１（ｂ）の印加方式になる。
【００７３】
埋め込み層に電位を印加する抵抗層の作成は、アクセプタをイオン注入することでｐ⁻ 層を作成できる。しかし、この層はカソードとアノード電極間を繋げることでリーク電流になるので、高抵抗が望まれる。イオン注入で抵抗層を作成するとｎ⁻ 層を反転させるために、ｎ⁻ 層と同じレベルの不純物濃度以上が入ることになる。もし、それ以上の抵抗値が必要な場合は、イオン注入では作成が困難になる。
【００７４】
この代替方法として、ｐ型の高抵抗ポリシリコンを抵抗層に使う。ポリシリコンの不純物濃度はｎ⁻ 層とは無関係に決定できるので任意の抵抗を実現できる。また、ｐ型を使うことでｎ⁻ 層とは逆バイアスになるのでｎ⁻ 層からポリシリコンへの電流は流れなく、埋め込み層とは同じｐ型なので電気的に接続でき、都合がよい。
【００７５】
（第４の実施形態）
他の動特性改善構造として、埋め込み層の電位をその上のｎ⁻ 層と同電位にするためにその間を電気的にショートする構造を提案する。具体的な改善構造例として、埋め込み層の端にメサを作成し、埋め込み層とその上の部分にショートするためのメタル層を形成する構造を、図１５に示す。
【００７６】
もし、埋め込み層と下側のｎ⁻ 層とショートした場合、下のｎ⁻ 層→埋め込み層→上のｎ⁻ 層→ゲートに微小電流が流れ、逆バイアス印加時のリーク電流になりゆえに消費電力損失になるので好ましくない。よって、埋め込み層と上の層をショートする構造とすることが提案される。
【００７７】
本実施形態においても、埋め込み層をフローティングではなくし、埋め込み層に所定の電位を与えることができるため、先の第３の実施形態と同様の効果が得られる。なお、この図では、終端メサ壁面での埋め込み層とその上部との接続構造で、接続材料にフィールドプレート機能を持たせた構造としている。
【００７８】
図１６は、埋め込み層への電位印加を、トレンチ構造において行うもので、図１１（ｃ）の実施形態である。図中の６１はｎ^＋ 型基板、５２はｎ⁻ 層、６５はｐ^＋ 層、６７は導電物質、６８は縁膜性物質、６９はショットキーコンタクトである。トレンチ構造内の導電性物質６７は例えば金属やポリシリコン等で形成されており、絶縁性物質６８は例えば酸化膜で形成されている。導電性物質６７は、埋め込み層６５と埋め込み層６５上のｎ⁻ 層にまたがる場所に位置することで、埋め込み層とその上のｎ⁻ 層を電気的に接続する。
【００７９】
図１５と同じ原理で横型のＭＯＳＦＥＴに適用した例を、図１７に示す。図中の７１は基板、７２はｎ⁻ 層、７３はｐ層、７４はソース、７５はドレイン、７６はゲート、７７はメタル層を示している。図１６及び図１７の構造においても図１５と同様の効果が得られる。
【００８０】
（第５の実施形態）
動特性改善構造として前記図１３，図１４に示した埋め込み層の端での電位印加構造の、上面図を例として図１８（ａ）〜（ｆ）に示す。図１８（ａ）はストライプ形状の埋め込み層において、それと交差する方向に、全ての埋め込み層を跨いで、ある間隔をおいて平行に繰る返す埋め込み層コンタクト領域が位置する構造である。図１８（ｂ）は、埋め込み層コンタクト構造が任意の数の埋め込み層を跨いで位置する構造である。図１８（ｃ）は、埋め込み層１本毎にコンタクト領域を位置させた例である。
【００８１】
埋め込み層に欠陥起因の電流リークが存在する場合、図１８（ａ）はその埋め込み層１本が全て不良となってしまうのに対し、図１８（ｂ）はそれより不良となる埋め込み層の長さが限られるので、歩留まりの低下を減少できる効力がある。図１８（ｃ）はさらにその効力がある。
【００８２】
図１８（ｄ）は、図１８（ｃ）の埋め込み層コンタクト領域を交互に位置させることによって、コンタクト同士の隔離を大きく取ることができるのでプロセスが容易になる効果がある。図１８（ｅ）は、ストライプ形状の埋め込み層の場合の埋め込み層コンタクト領域を升目状にしたものである。図１８（ｆ）は図１８（ｅ）のコンタクト領域を長方形状にした例である。
【００８３】
（変形例）
なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。
【００８４】
例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。また、ｐ^＋ 埋め込み層やｎ⁻ 層は、様々な素子との組み合わせが可能である。例えば、ダイオードではショットキーダイオード、ピンダイオードである。表面にＭＯＳＦＥＴ構造を作成すると、ＤＭＯＳＦＥＴ，ＡＣＣＵＦＥＴ，ＵＭＯＳＦＥＴ，ＶＭＯＳＦＥＴ，ＩＧＢＴであり、その他にＳＩＴ，ＢＪＴ，ＪＦＥＴも作成可能である。
【００８５】
【発明の効果】
以上詳述したように本発明によれば、埋め込み層を孤立の円形とし、埋め込み層の幅Ｗと間隔Ｓとの関係を１≦ｓ／ｗ≦２，１μｍ≦ｓ≦２μｍの範囲に設定することにより、埋め込み層の表面形状を最適化することができ、高い耐圧と低いオン抵抗の両方を満足することが可能となる。
【００８６】
また、埋め込み層に対して所定の電位を印加可能な構成としているので、オフ状態からオン状態へのスイッチング速度を向上させて動特性の改善をはかることができる。
【図面の簡単な説明】
【図１】埋め込み層を有する半導体装置の基本構造を示す断面図。
【図２】第１の実施形態に係わる半導体装置を説明するためのもので、埋め込み層の各種形状および配置を示す平面図。
【図３】４Ｈ−ＳｉＣの場合のビルトインポテンシャルによる空乏層面積を考慮した導電面積率対寸法率（間隔／幅）を示す図。
【図４】正規化耐圧及び正規化オン抵抗対寸法率（間隔／幅）との関係を示す図。
【図５】メッシュ構造のコンタクト領域を持ちその四角の中に四角，丸，六角形のを構造に並べる伝導層を持つ埋め込み層の構造を示す図。
【図６】ビルトイン電位を無視した場合の電導面積率の寸法率依存性を示す図。
【図７】ビルトイン電位を考慮した場合の電導面積率の寸法率依存性を示す図。
【図８】メッシュ構造のコンタクト領域を持ちその四角の中に四角，丸，六角形並べる伝導層を持つ埋め込み層の構造を示す図。
【図９】ＳＩＴ断面構造を示す図。
【図１０】ＳＩＴゲート構造上面図。
【図１１】動特性改善提案の構造を示す図。
【図１２】従来構造と動特性改善提案構造のトランジェント特性を示す図。
【図１３】チップ端の勾配に抵抗をつける構造を示す図。
【図１４】アクティブ領域の中にトレンチ構造で抵抗を付ける構造をショットキーダイオードに適用した構造を示す図。
【図１５】動特性改善構造の例（横型ＭＯＳＦＥＴ）を示す図。
【図１６】動特性改善構造の例（縦型ダイオード）を示す図。
【図１７】マイノリティキャリアの寿命時間制御１（埋め込み層上部領域）
【図１８】埋め込み層と各種形状のコンタクト領域との関係を示す図。
【符号の説明】
１１，３１…ｎ^＋ 型基板
１２，２３…ｎ⁻ 型ドリフト層
１３…ショットキーコンタクト（アノード）
１４…カソード
１５，２２，４５…ｐ^＋ 型埋め込み層
２１…埋め込み層コンタクト領域
３２…ｎ⁻ 層
３３…ゲート
３４…ソース
４２…ｎ⁻ 層
４３…ショットキーコンタクト
４６…導電体

Claims (7)

1. 炭化珪素（ＳｉＣ）を構成材料とし、第１の電極から第２の電極までの間のドリフト層に該ドリフト層とは導電型の異なる複数の埋め込み層を設けた半導体装置であって、
   前記埋め込み層の平面形状は孤立の円形であり、埋め込み層の幅ｗと間隔ｓとの関係は、寸法率ｓ／ｗと間隔ｓ（μｍ）が１≦ｓ／ｗ≦２，１≦ｓ≦３、又は２＜ｓ／ｗ≦３，１≦ｓ≦２であることを特徴とする半導体装置。
2. 前記ドリフト層はｎ⁻ 型であり、前記埋め込み層はｐ^＋ 型であることを特徴とする請求項１記載の半導体装置。
3. 第１の電極はカソードであり、第２の電極はショットキー接合によるアノードであることを特徴とする請求項１記載の半導体装置。
4. 炭化珪素（ＳｉＣ）を構成材料とし、第１の電極から第２の電極までの間のドリフト層に該ドリフト層とは導電型の異なる埋め込み層を設けた半導体装置であって、
   前記埋め込み層は孤立形状の抜きパターンをメッシュ又は交互に配置して構成され、該埋め込み層に抵抗分割にて電圧が印加されることを特徴とする半導体装置。
5. 炭化珪素（ＳｉＣ）を構成材料とし、第１の電極としてのアノードから第２の電極としてのカソードまでの間のドリフト層に該ドリフト層とは導電型の異なる埋め込み層を設けた半導体装置であって、
   前記埋め込み層は孤立形状の抜きパターンをメッシュ又は交互に配置して構成され、該埋め込み層に前記カソードにつながる抵抗を通して電圧が印加されることを特徴とする半導体装置。
6. 炭化珪素（ＳｉＣ）を構成材料とし、第１の電極としてのアノードから第２の電極としてのカソードまでの間のドリフト層に該ドリフト層とは導電型の異なる埋め込み層を設けた半導体装置であって、
   前記埋め込み層は孤立形状の抜きパターンをメッシュ又は交互に配置して構成され、前記埋め込み層と該埋め込み層に近接するアノード側のドリフト層の一部が電気的に短絡されていることを特徴とする半導体装置。
7. 前記孤立形状の抜きパターンは、四角形，円形，六角形であることを特徴とする請求項４〜６のいずれかに記載の半導体装置。

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