JP7266761B2 - より緩やかな逆回復のために電荷キャリアを徐々に注入する半導体装置 - Google Patents

より緩やかな逆回復のために電荷キャリアを徐々に注入する半導体装置 Download PDF

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Description

説明
発明の分野
本発明は、緩やかな回復挙動を示し、オン時の導電損失が低いダイオード構造を備える半導体装置およびその製造方法に関する。
発明の背景
ダイオード（ダイオード構造）は、ｐドープ半導体層と電気的に接触するアノード電極と、ｐドープ半導体層とｐｎ接合を形成するｎドープ半導体層と、ｎドープ半導体層と電気的に接触するカソード電極とを備える。このようなダイオードは、一方向（いわゆる順方向）に電流を流し、反対方向（いわゆる逆方向）の電流を遮断する。ダイオードの電極に印加される電圧が順方向バイアスから逆方向バイアスに切り替えられるか、またはオフにされると、ダイオードは電流の通過を即座に停止せず、ｐｎ接合における蓄積電荷（自由電荷キャリアのプラズマ）が除去され、空乏ゾーンが再確立されるまで、逆方向に電流（逆電流とも呼ばれる）を伝導するために短時間継続する。このプロセスは、逆回復として知られている。
逆回復中、逆電流の突然の急激な低下（電流不連続）を指す、スナップ回復（またはスナップオフ）の現象が知られている。主な理由は、カソードに近い領域では逆回復プロセスの終わりに自由電荷キャリアが不足するが、カソードからさらに離れた領域では依然として自由電荷キャリアが残っていることである。電流スナップオフは、ダイオードのキャパシタンスとダイオードが使用される回路の寄生インダクタンスとの間の電流および電圧の振動（図４Ａおよび４Ｂを参照されたい）を引き起こす可能性がある。このような振動は、高電圧ピーク（電圧オーバーシュート、図４ＡのＶＲ＿ｍａｘ）および電磁干渉による障害につながる可能性があり、ダイオードが高速転流速度（ｄｉ／ｄｔ）を受ける場合、および比較的低い電流レベルでスイッチングが実行される場合の高電圧ダイオードにおいて特に危機的であるため、望ましくない。したがって、ターンオフまたは転流中に緩やかな回復挙動を達成することが望ましい。回復が迅速であるか緩やかであるかは、蓄積電荷（自由電荷キャリアのプラズマ）がどのように除去されるかに依存し、したがってダイオード設計およびスイッチング条件に依存する。
ダイオードの緩やかな回復挙動を達成するために、ダイオード内の自由電荷キャリア（電子および正孔）の濃度の内部分布は、アノード側で低くなるように構成することができる。アノード側における自由電荷キャリア分布の低減は、例えば、Ｅｍｃｏｎダイオード（エミッタ制御ダイオード）、ＭＰＳダイオード（併合ＰｉＮショットキーダイオード）およびＣＡＬダイオード（制御軸寿命ダイオード）において実現される。しかしながら、この手法には、アノード側の自由電荷キャリア分布の減少に伴って、アノードエミッタ効率も減少するという欠点がある。
装置のターンオフまたは転流をより緩やかにする別の方法は、ＦＣＥダイオードで行われるように、電界電荷抽出（ＦＣＥ）効果を利用することである。このようなダイオードでは、追加的なｐ＋型領域がｎ＋型カソード層（ｎ＋エミッタ）に埋め込まれ、カソード電極によって互いに電気的に接続（短絡）される。逆回復中、ＦＣＥダイオードのｎ－型ベースに最初に蓄積された電子はカソード電極に向かって流れ、それによって好ましくはｎ＋型カソード層を通過する。逆回復段階の終わりに、電界がカソード層に近づき、ｐ＋型領域からの正孔の注入をトリガする。この正孔電流は、蓄積された自由電荷キャリアに由来する逆回復電流に追加され、ＦＣＥカソードのｐ＋型領域の下の自由電荷キャリアの空乏化を遅くする。このようにして、電流スナップオフを防止することができ、緩やかな回復が達成される。しかし、ｎ＋型カソード層の一部をｐ＋型領域で置き換えると、内部プラズマへの自由電荷キャリアの注入のためにカソード領域の一部が失われるため、カソード側のエミッタ効率が低下する。したがって、ダイオードの順方向電圧降下が大きくなる。
ＣＩＢＨ（裏面正孔の制御された注入）構造は、この欠点を回避する。これは、ｎ＋ドープカソード層の前にフローティングｐドープ層を含む。フローティングｐドープ層は、ｎ型領域によって中断される。フローティングｐドープ層の個々の部分は、カソード電極から同じ距離にあり、同様にドープされる。逆回復中、フローティングｐドープ層は、アノード電極に向かって移動するダイオードのベース領域に正孔を注入する。この正孔の注入により、カソード側の高電界ピークの発生が抑制され、ベース領域からのプラズマ除去が遅くなる。したがって、ダイオードのスナップオフを抑制することができ、ダイオードの耐久性および柔軟性を向上させることができる。しかしながら、この手法は、オン状態損失（順方向動作における導電損失）に関して欠点を呈する。
特開第２００８２３５５９０号明細書は、ｐ型層およびｎ型層を備える改善された降伏電圧を有するダイオードを開示しており、ｎ型層は、第１の複数のｐ型不純物領域および第２の複数のｐ型不純物領域を備える。第１の複数のｐ型不純物領域は、ダイオードのｐｎ接合に対して第１の深さに埋め込まれ、第２の複数のｐ型不純物領域は、ｐｎ接合に対して第２の深さに埋め込まれる。
米国特許出願公開第２０１６／０３８００５９号明細書は、２つ以上の電荷バランス（ＣＢ）層を有する活性領域を含む炭化ケイ素（ＳｉＣ）超接合（ＳＪ）パワーデバイスを開示している。各ＣＢ層は、第１の導電型を有する半導体層と、半導体層の表面に配置された第２の導電型を有する複数のフローティング領域とを含む。複数のフローティング領域および半導体層は両方とも、逆バイアスがＳｉＣ－ＳＪデバイスに印加されると、実質的に空乏化してイオン化ドーパントから実質的に等しい量の電荷を提供するように構成される。
ＦＥＬＳＬ Ｈ．Ｐ．らによる文献「Ｔｈｅ ＣＩＢＨ Ｄｉｏｄｅ－Ｇｒｅａｔ Ｉｍｐｒｏｖｅｍｅｎｔ ｆｏｒ Ｒｕｇｇｅｄｎｅｓｓ ａｎｄ Ｓｏｆｔｎｅｓｓ ｏｆ Ｈｉｇｈ Ｖｏｌｔａｇｅ Ｄｉｏｄｅｓ」、ＰＯＷＥＲ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＤＥＶＩＣＥＳ ａｎｄ ＩＣ’Ｓ、２００８、ＩＳＰＳＤ’０８、２０ｔｈ ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＳＹＭＰＯＳＩＵＭ ＯＮ、ＩＥＥＥ、ＰＩＳＣＡＴＡＷＡＹ、ＮＪ、ＵＳＡ、２００８年５月１８日、１７３－１７６ページ（ＩＳＢＮ：９７８－１－４２４４－１５３２－８）は、逆回復中にベース領域に正孔を注入する、ダイオードのカソード側にｐドープ層を導入することによって電気特性を最適化するための裏面正孔の制御注入（ＣＩＢＨ）の概念を開示している。
米国特許出願公開第２０１８／００４０６９１号明細書は、ＣＩＢＨ概念を利用する半導体ダイオードを開示している。
発明の概要
そこで、本発明は、例示的に、緩やかな回復挙動（例えば、低減された電圧オーバーシュートならびに低減された電圧および電流の振動）を示し、オン時の導通損失が低い（順方向電圧降下が小さい）ことで、電気特性が向上した半導体装置を提供することを目的とする。また、そのような半導体装置を製造する製造方法を提供することを目的とする。
本発明の目的は、請求項１に記載の半導体装置および請求項１２に記載の方法によって達成される。本発明のさらなる発展は、従属請求項に明記されている。
本発明による半導体装置は、第１の主面と第１の主面に対向する第２の主面とを有する半導体ウェハと、第１の主面上の第１の電極層と、第２の主面上の第２の電極層とを備える。半導体ウェハは、第１の主面から第２の主面へと順に、第１の電極層とオーミック接触している第１の導電型の第１の半導体層と、第２の電極層とオーミック接触している第２の導電型の第２の半導体層とを備える。第２の導電型は、第１の導電型と異なり、第１の半導体層は、第２の半導体層と第１のｐｎ接合を形成する。第２の半導体層は、第２の導電型の第３の半導体層と、第２の導電型の第４の半導体層と、第３の半導体層と第４の半導体層との間の第２の導電型の第５の半導体層とを備える。第３の半導体層は、第１の半導体層と第１のｐｎ接合を形成する。第４の半導体層は、第２の電極層と前記オーミック接触しており、第３の半導体層の最大ドーピング濃度よりも少なくとも１桁高い最大ドーピング濃度を有する。第５の半導体層は、第４の半導体層の最大ドーピング濃度よりも低く、第３の半導体層の最大ドーピング濃度よりも高い最大ドーピング濃度を有する。第１の導電型の第１の半導体領域および第１の導電型の第２の半導体領域は、第５の半導体層に完全に埋め込まれている。第１の半導体領域は、逆回復時の第１の時点で第２の半導体層への第１の導電型の電荷キャリアの注入を停止するように構成され、第２の半導体領域は、逆回復時の第２の時点で第２の半導体層への第１の導電型の電荷キャリアの注入を停止するように構成され、第１の時点は、第２の時点とは異なる。言い換えれば、逆回復中、第１の半導体領域の第１の導電型の注入持続時間は、第２の半導体領域の第１の導電型の電荷キャリア注入持続時間とは異なる。
これは、例えば、第２の半導体領域が第２の半導体層への電荷キャリアの注入を停止した後、第１の半導体領域が第２の半導体層への電荷キャリアの注入を継続するという効果を有する。これにより、逆回復中の空乏プロセスが遅くなり、迅速な回復が防止される。したがって、逆回復中の電圧オーバーシュートならびに電圧および電流振動が低減される。さらに、そのような構成は、順方向動作における導電損失を最小限に抑えるという観点から有益であり得る。
異なる時点、すなわち異なる第１の導電型注入持続時間での第２の半導体層への電荷キャリアの注入の停止は、第１および第２の半導体領域の第１の主面および／もしくは第２の主面に対する異なる距離を有することによって、ならびに／または異なる最大ドーピング濃度を有する第１および第２の半導体領域によって達成され得る。また、異なる距離および／または異なる距離ならびに異なる最大ドーピング濃度の組み合わせも可能である。
例示的な実施形態では、第１の半導体領域の第２の主面までの距離は、第２の半導体領域の第２の主面までの距離とは異なる。これは、異なる時点で電荷キャリアの注入を停止するように第１の半導体領域および第２の半導体領域を構成する方法の第１の例である。電圧オーバーシュートならびに電圧および電流の振動を大幅に低減（例えば、柔軟性の改善）することに加えて、そのような構成は、順方向動作における導電損失（オン状態の導電損失）を増加させないという利点を提供することができる。
例示的な実施形態では、第１の半導体領域の第１の主面までの距離は、第２の半導体領域の第１の主面までの距離とは異なる。これは、異なる時点で電荷キャリアの注入を停止するように第１および第２の半導体領域を構成する方法の第２の例であり、順方向動作における導電損失を増加させずに、電圧オーバーシュートならびに電圧および電流の振動を低減するのにも役立つ。
例示的な実施形態では、第１の半導体領域は、第２の主面に平行な平面への直交投影において第２の半導体領域と重なる。これにより、第２の半導体層への電荷キャリアの注入を、このような重なりがない構成と比較して長くすることができ、逆回復中の異なる時点で第２の半導体層への電荷キャリアの注入を停止する能力を向上させることができる。また、このような構成とすることで、装置のブロッキング電圧を高くすることができる。
例示的な実施形態では、第１の半導体領域の最大ドーピング濃度は、第２の半導体領域の最大ドーピング濃度とは異なる。これは、異なる時点で電荷キャリアの注入を停止するように第１の半導体領域および第２の半導体領域を構成する方法の第３の例である。
例示的な実施形態では、第１の半導体領域および第２の半導体領域は互いに離間している。これは、それらが互いに直接接触していないことを意味する。したがって、第２の半導体層内のそれらの位置に応じて、それらは異なる電位にバイアスされる。これにより、異なる時点で電荷キャリアの注入を停止する能力を向上させることができる。
例示的な実施形態では、第１の半導体領域と第２の半導体領域とは、第２の主面に垂直な平面への直交投影において互いに重ならない。これにより、異なる時点で電荷キャリアの注入を停止する能力を向上させることができる。
例示的な実施形態では、第１の半導体領域および第２の半導体領域は、第１のｐｎ接合に対するよりも第２の主面に対して近い。
本発明による半導体装置を製造するための方法は、第１の主面と第１の主面に対向する第２の主面とを有する半導体ウェハを提供するステップと、第１の主面上に第１の電極層を形成するステップと、第２の主面上に第２の電極層を形成するステップとを含む。半導体ウェハを提供するステップは、第２の導電型の半導体基板を提供するステップであって、半導体基板は、第３の主面と第３の主面に対向する第４の主面とを有する、ステップと、第１の半導体領域を形成するために、第４の主面に第１の導電型の第１のドーパントを例えば注入によって適用するステップと、その後、第２の導電型の第６の半導体層を第４の主面上に形成するステップであって、第６の半導体層は、第４の主面と一致する第５の主面と第５の主面に対向する第６の主面とを有する、ステップと、その後、第２の半導体領域を形成するために、第６の主面に第１の導電型の第２のドーパントを例えば注入によって適用するステップと、その後、第２の導電型の第７の半導体層を第６の主面上に形成するステップであって、第７の半導体層は、第６の主面と一致する第７の主面と第７の主面に対向する第８の主面とを有する、ステップと、適用された第１のドーパントおよび適用された第２のドーパントを活性化するために少なくとも１つのアニーリングステップを実行することによって、第１の半導体領域および第２の半導体領域を形成するステップと、を含む。
例示的な実施形態では、第６の半導体層および第７の半導体層は、エピタキシによって形成される。
例示的な実施形態では、第６の半導体層の形成および第７の半導体層の形成は、４５０°Ｃ未満の温度で行われる。温度をこの値未満に保つことにより、適用された第１のドーパントおよび第２のドーパントの拡散が低減され、例示的には、第１の半導体領域を形成するために注入された第１のドーパントおよび第２の半導体領域を形成するために注入された第２のドーパントの拡散が低減される。したがって、第１および第２の半導体領域がより良好に画定され、これは、特に薄いウェハを備える低電圧装置において有益であり得る。また、第１および第２の半導体領域を第２の電極層から離すため、および／または第１および第２の半導体領域をそれらの間で離間させるために必要な空間が少なくなるため、エピタキシステップに必要な厚さを低減することができる。これにより、製造コストを低減することができる。
例示的な実施形態では、アニーリングステップは、適用された第１のドーパントを活性化するための第１のアニーリングステップと、適用された第２のドーパントを活性化するための第２のアニーリングステップとを含む。第１のアニーリングステップは、第６の半導体層を形成するステップの前に行われ、第２のアニーリングステップは、第７の半導体層を形成するステップの前および第１のアニーリングステップの後に行われる。アニーリングは、例えば、レーザアニーリングにより行うことができる。２つの別個のアニーリングステップを実行することによって、第１／第２の半導体領域は、第１／第２の半導体領域と周囲の第２の半導体層との間の界面においてより急なドーピング濃度プロファイルを示すことができ、これは、特に薄いウェハを備える低電圧装置にとって有益であり得る。
図面の簡単な説明
本発明の前述および他の目的、利点および特徴、ならびにそれらが達成される方法は、例示的な実施形態を示す添付の概略図と併せて本発明の以下の詳細な説明を考慮すると、より容易に明らかになるであろう。
本発明の態様を示す例示的な実施形態によるダイオードの概略垂直断面図を示す。 本発明の態様を示す例示的な実施形態によるＰＩＮダイオードの概略垂直断面図を示す。 本発明の例示的な実施形態によるＰＩＮダイオードの概略垂直断面図を示す。 第１および第２の半導体領域の両方が正孔を注入する、逆回復中の第１の時点における本発明の態様を示す、例示的な実施形態によるダイオードの概略垂直断面図を示す。 第２の半導体領域が正孔の注入を停止している、逆回復中の第２の時点における本発明の態様を示す、例示的な実施形態によるダイオードの概略垂直断面図を示す。 第１および第２の半導体領域が正孔の注入を停止している、逆回復中の第３の時点における本発明の態様を示す、例示的な実施形態によるダイオードの概略垂直断面図を示す。 本発明の態様を示す例示的な実施形態によるダイオードの概略垂直断面図を示す。 本発明の態様を示す例示的な実施形態によるダイオードの概略垂直断面図を示す。 本発明の態様を示す例示的な実施形態によるダイオードの概略垂直断面図を示す。 本発明の例示的な実施形態によるダイオードの電圧および電流曲線、ならびに当技術分野において既知の基準ダイオードの電流電圧および電圧曲線を示す。 図４Ａの電圧および電流曲線の拡大図を示す。 本発明の例示的な実施形態によるダイオードの概略垂直断面図を示す。 本発明の例示的な実施形態によるダイオードの概略垂直断面図を示す。 本発明の例示的な実施形態による半導体装置を製造するための方法ステップの概略垂直断面図を示す。 本発明の例示的な実施形態による半導体装置を製造するための方法ステップの概略垂直断面図を示す。 本発明の例示的な実施形態による半導体装置を製造するための方法ステップの概略垂直断面図を示す。 本発明の例示的な実施形態による半導体装置を製造するための方法ステップの概略垂直断面図を示す。 本発明の例示的な実施形態による半導体装置を製造するための方法ステップの概略垂直断面図を示す。 本発明の例示的な実施形態による半導体装置を製造するための方法ステップの概略垂直断面図を示す。 本発明の例示的な実施形態による半導体装置を製造するための方法ステップの概略垂直断面図を示す。 本発明の例示的な実施形態による半導体装置を製造するための方法ステップの概略垂直断面図を示す。 本発明の例示的な実施形態による半導体装置を製造するための方法ステップの概略垂直断面図を示す。
図面で使用される参照符号およびそれらの意味は、参照符号のリストに要約されている。一般に、類似の要素（例えば、構造的または機能的要素）は、本明細書全体を通して同じ参照符号を有し、以下に示される異なる例示的な実施形態におけるこれらの要素の説明は、相互に交換可能であり、特に明記しない限り、互いに組み合わせることができる。記載された実施形態は、例として意図されており、本発明の範囲を限定するものではない。
例示的な実施形態の詳細な説明
図１Ａは、本発明の態様による半導体装置の例示的な実施形態としてのダイオードの垂直断面を示す。ダイオードは、第１の主面２１と第２の主面２２とを有する半導体ウェハ２を備える。第２の主面２２は、第１の主面２１に対向している。第１の主面２１および第２の主面２２は、水平方向に延びており、例えば互いに略平行である。平面視において、半導体ウェハ２は、例えば長方形である。しかしながら、実施形態は長方形に限定されず、円形、楕円形、正方形などであってもよい。
ここで、「垂直」という用語は、第２の主面２２に垂直な方向を説明するために使用され、「水平」という用語は、垂直方向に垂直な方向を説明するために使用される。本明細書で使用される「上（ａｂｏｖｅ）」および「下（ｂｅｌｏｗ）」という用語は、第１および第２の主面２１、２２によって画定される向きを考慮した、別の構造的特徴に対する構造的特徴の相対的な位置を表す。さらに、２つの構造間の距離（例えば、領域または層）は、２つの構造間の最小距離を指し、構造の厚さ（例えば、領域または層）は、垂直方向における構造体の最大厚さを指し、構造の幅（例えば、領域または層）は、水平方向における構造の最大幅を指す。
半導体ウェハ２は、例えば、シリコン（Ｓｉ）ウェハである。しかしながら、提示された本発明の概念は、他の半導体ウェハにも適用することができる。そのような半導体ウェハのためのさらなる材料の例には、ほんの数例を挙げると、ゲルマニウム（Ｇｅ）などの元素半導体材料、ワイドバンドギャップ材料、例えば炭化ケイ素（ＳｉＣ）またはシリコンゲルマニウム（ＳｉＧｅ）などのＩＶ族からの化合物半導体材料、ガリウムヒ素（ＧａＡｓ）、リン化ガリウム（ＧａＰ）、リン化インジウム（ＩｎＰ）、リン化インジウムガリウム（ＩｎＧａＰ）またはヒ化インジウムガリウムリン（ＩｎＧａＡｓＰ）などの二元、三元または四元ＩＩＩ－Ｖ族半導体材料、ならびにテルル化カドミウム（ＣｄＴｅ）およびテルル化水銀カドミウム（ＨｇＣｄＴｅ）などの二元または三元ＩＩ－ＶＩ族半導体材料が含まれるが、これらに限定されない。
半導体ウェハ２の第１の主面２１上には、第１の電極層１１が配置されており、半導体ウェハ２の第２の主面２２上には、第２の電極層１２が配置されている。第１および第２の電極層１１、１２は、例えば、純正金属（例えば、アルミニウム（Ａｌ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）など）、金属合金（例えば、Ａｌ／Ｔｉ合金など）または金属導電性もしくは実質的に金属導電性を有する材料、例えばタングステンシリサイドまたは高ドープポリシリコンからなるメタライゼーション層である。第１の電極層１１は、例えば、ダイオードのアノード電極を構成し、第２の電極層１２は、例えば、ダイオードのカソード電極を構成する。第１および第２の電極層１１、１２は、それぞれ第１の主面２１および第２の主面２２の全体を覆っている。しかし、実施形態はこれに限定されない。他の実施形態では、第１および／または第２の電極層１１、１２は、第１および／または第２の主面２１、２２の一部のみを覆う。第１および第２の電極層１１、１２は、平面視において、例えば円形、楕円形、正方形等の形状を有する。
半導体ウェハ２は、第１の主面２１から第２の主面２２へと順に、第１の導電型の第１の半導体層３と、第１の導電型とは異なる第２の導電型の第２の半導体層４とを備える（図１Ａ参照）。第１の半導体層３は、第２の半導体層４と第１のｐｎ接合５を形成する。第１の半導体層３は、例えば、ｐ型導電型のｐドープシリコン層（例えば、ホウ素がドープされている）であり、第２の層４は、例えば、ｎ型導電型のｎドープシリコン層（例えば、蛍光体がドープされている）である。第１の半導体層３は、第１の電極層１１と例えばオーミック接触で電気的に接触しており、ｐ型エミッタとして機能してもよい。第２の半導体層４は、第２の電極層１２と例えばオーミック接触で電気的に接触しており、ｎ型エミッタとして機能してもよい。オーミック接触は、対称的な線形電流－電圧曲線を特徴とし、例えば、第１および第２の電極層１１、１２への接触領域における半導体ウェハ２のドーピング濃度を十分に高く選択することによって得ることができる。
図１Ｂを参照すると、本発明の態様を示す例示的な実施形態によれば、第２の半導体層４は、第１の半導体層３と第１のｐｎ接合５を形成する第２の導電型の第３の半導体層４１（例えば、ｎ－ドープベース層／ドリフト層）と、第２の電極層１２と前記オーミック接触を形成する第２の導電型の第４の半導体層４２（例えば、ｎ＋型エミッタ層）とを備える。第４の半導体層４２は、第３の半導体層４１の最大ドーピング濃度よりも少なくとも一桁高い最大ドーピング濃度を有する。第３の半導体層４１は、第４の半導体層４２を介して第２の電極層１２と電気的に接続されている。
図１Ｃを参照すると、本発明の例示的な実施形態によれば、第２の半導体層４は、第３の半導体層４１と第４の半導体層４２との間に第２の導電型の第５の半導体層４３（例えば、ｎ型バッファ層）をさらに備える。第５の半導体層４３は、第４の半導体層４２の最大ドーピング濃度よりも低く、第３の半導体層４１の最大ドーピング濃度よりも高い最大ドーピング濃度を有する。第３の半導体層４１は、第５の半導体層４３および第４の半導体層４２を介して第２の電極層１２と電気的に接続されている。
ここで、相対ドーピング濃度は、ドーピング型（ｎまたはｐ）に付された「－」または「＋」記号によって示される。例として、ｎ－型領域は、ｎ型領域の最大ドーピング濃度よりも低い最大ドーピング濃度を示し、ｎ＋型領域は、ｎ型領域の最大ドーピング濃度よりも高い最大ドーピング濃度を有する。しかしながら、相対ドーピング濃度の表示は、反対のことが言及されない限り、同じ相対ドーピング濃度のドーピング領域が同じ絶対ドーピング濃度を有することを意味しない。例として、２つの異なるｎ型領域（またはｎ－型領域またはｎ＋型領域）は、異なる絶対ドーピング濃度を有することができる。ｐ型領域（またはｐ－型領域またはｐ＋型領域）についても同様である。さらに、特定の導電型のドーピング濃度を有する領域、層などに言及する場合、この特定の導電型の正味のドーピング濃度、すなわち、特定の導電型のドーパント濃度から反対の導電型のドーパント濃度を引いた差を意味する。
第２の半導体層４の最大ドーピング濃度は、例えば、３×１０１２ｃｍ－３以上１×１０２１ｃｍ－３以下である。第３の半導体層４１の最大ドーピング濃度は、例えば、３×１０１２ｃｍ－３以上３×１０１４ｃｍ－３以下である。第４の半導体層４２の最大ドーピング濃度は、例えば、１×１０１６ｃｍ－３以上１×１０２１ｃｍ－３以下であり、第５の半導体層４３の最大ドーピング濃度は、例えば、１×１０１５ｃｍ－３以上１×１０１８ｃｍ－３以下である。第１の半導体層３の最大ドーピング濃度は、例えば、１×１０１６ｃｍ－３以上１×１０２０ｃｍ－３以下である。
第１の半導体層３の厚さは、例えば、２μｍ以上４０μｍ以下である。第２の半導体層４の厚さは、例えば、５０μｍ以上１０５０μｍ以下である。第３の半導体層４１の厚さは、例えば、４０μｍ以上１０４０μｍ以下である。第４の半導体層４２の厚さは、例えば、５００ｎｍ以上１０μｍ以下である。第５の半導体層４３の厚さは、例えば、５μｍ以上２０μｍ以下である。
半導体ウェハ２は、少なくとも第１の半導体領域５１および第２の半導体領域５２を含む第１の導電型（例えば、ｐ型導電型）の複数の半導体領域をさらに備える。第１および第２の半導体領域５１、５２は、第２の半導体層４に完全に埋め込まれている。これは、第１および第２の半導体領域５１、５２が第１および第２の電極層１１、１２と直接接触しておらず、第１の半導体層３と直接接触していないことを意味する。第１および第２の半導体領域５１、５２は、第２の半導体層４に埋め込まれたフローティングｐ型領域である（図１Ａ参照）。第１の半導体領域５１は、第２の半導体層４と第２のｐｎ接合を形成し、第２の半導体領域５２は、第２の半導体層４と第３のｐｎ接合を形成する。例示的な実施形態では、第１および第２の半導体領域５１、５２は、例えば、第３の半導体層４１に埋め込まれている（図１Ｂ参照）か、または例えば、第５の半導体層４３に埋め込まれている（図１Ｃ参照）。第１および第２の半導体領域５１、５２は、平面視において、例えば、円形、楕円形、長方形、正方形等の形状を有する。
第１の半導体領域５１および第２の半導体領域５２は、逆回復時の異なる時点で、第２の半導体層４への第１の導電型の電荷キャリア（例えば、正孔）の注入を停止するように構成されている。言い換えれば、第１の半導体領域５１と第２の半導体領域５２とでは、逆回復時の第１の導電型の電荷キャリア注入持続時間が異なる。したがって、逆回復中の自由電荷キャリアの減少は、従来技術による装置よりも滑らかで緩やかである。例えば、第１の半導体領域５１は、第１の時点ｔ１までの逆回復時に正孔を注入するように構成されており、第２の半導体領域５２は、第１の時点ｔ１よりも早い第２の時点ｔ２、すなわち、ｔ２＜ｔ１までの逆回復時に正孔を注入するように構成されている。これは、図２Ａ～図２Ｃに例示的に示されている。明確にするために、第１および第２の半導体領域５１、５２によって注入された正孔のみが示されている。第１および第２の電極層１１、１２（アノード電極およびカソード電極）間に逆電圧が印加され、逆回復が開始されると、第１および第２の半導体領域５１、５２は、第２の半導体層４に正孔を注入する。注入された正孔は、負にバイアスされたアノード電極１１に向かって引き付けられる。ｔ１およびｔ２よりも早い、逆回復時の時点ｔを図２Ａに示す。図２Ｂは、ｔ２よりも遅くｔ１よりも早い逆回復中の時点ｔを示す。この時点で、第２の半導体領域５２は正孔の注入を停止しているが、第１の半導体領域５１は依然として第２の半導体層４に正孔を注入している。図２Ｃは、ｔ１およびｔ２よりも遅い、逆回復中の時点ｔを示す。この時点で、第１および第２の半導体領域５１、５２は、いずれも正孔の注入を停止している。
第１の半導体領域５１および第２の半導体領域５２は、注入速度（単位時間当たりに注入される第１の導電型の電荷キャリアの量）の値が閾値、例えば逆バイアス下の平衡条件によって決まる閾値に達した（または下回った）ときに、第１の導電型の電荷キャリアの注入を停止したと考えられる。このような閾値は、例えば、逆流電流がその平衡値に達した時点における注入速度の値（または、その値の１．１倍またはその値の１．５倍）である。逆バイアスに切り替えた後、適切な時間、例えば１ｍｓ以上待機すると、平衡状態に達すると考えられる。
第１の時点ｔ１と第２の時点ｔ２との間の時間差Δｔの値（すなわち、Δｔ＝ｔ１－ｔ２）は、装置の定格および用途に依存する。しかしながら、これは、通常のプロセス変動に起因して得られる時間差よりも大きい。時間差Δｔの値は、例えば、１ｎｓよりも大きいか、２ｎｓよりも大きい。
逆回復中の異なる時点ｔ１、ｔ２において第１の導電型の電荷キャリア（例えば、正孔）の第２の半導体層４への注入を停止するように第１および第２の半導体領域５１、５２を構成する第１の方法は、それらを第２の主面２２から異なる距離に配置することである。例えば、第１の半導体領域５１は第２の主面２２から遠い第１の距離ｄ２１に位置し、第２の半導体領域５２は第２の主面２２に近い第２の距離ｄ２２に位置してもよく、すなわちｄ２１＞ｄ２２である。典型的には、半導体領域が第２の主面２２から離れて位置するほど、逆回復中に第１の導電型の電荷キャリアの注入を停止する時点が遅くなり、したがって逆回復中の第１の導電型の電荷キャリア注入持続時間が長くなる。第２の主面２２からの第１の距離ｄ２１の値および第２の主面２２からの第２の距離ｄ２２の値は、装置の定格および用途に依存する。ただし、ｄ２１とｄ２２との必要差（すなわち、Δｄ＝ｄ２１－ｄ２２）は、通常のプロセスばらつきから得られるものよりも大きく、例えば１μｍより大きい。
第１の方法の例示的な実施形態を図１Ａに示す。第１の半導体領域５１および第２の半導体領域５２は、第２の主面２２から異なる距離ｄ２１、ｄ２２に配置され、例えばｄ２１＞ｄ２２であり、第１のｐｎ接合５に対するよりも第２の主面２２に対して近くに配置されてもよく（図１Ｂ参照）、それらは同じ厚さ（ｔｈ５１＝ｔｈ５２）、同じ幅（ｗ５１＝ｗ５２）および同じ最大ドーピング濃度（ｃ５１＝ｃ５２）を有する。ここで、および以下において、２つの要素が同じ特性を有すると考えられる場合、この特性はプロセス変動性内で同じであることが理解される。第１および第２の半導体領域５１、５２の厚さ（すなわち、ｔｈ５１、ｔｈ５２）は、例えば、２００ｎｍ以上５μｍ以下、または、１μｍ以上４μｍ以下である。第１および第２の半導体領域５１、５２が第２の主面２２から位置する距離（すなわち、ｄ２１、ｄ２２）は、例えば、１μｍ以上５０μｍ以下または１５μｍ以上３０μｍ以下である。第１および第２の半導体領域５１、５２の幅（すなわち、ｗ５１、ｗ５２）は、例えば、５μｍ以上３００μｍ以下、または５０μｍ以上２００μｍ以下である。第１および第２の半導体領域５１、５２の最大ドーピング濃度（すなわち、ｃ５１、ｃ５２）は、柔軟性に必要な電荷量に応じて、例えば、１×１０１３ｃｍ－３以上１×１０１６ｃｍ－３以下の範囲である。第１および第２の半導体領域５１、５２の第１のｐｎ接合からの距離は、装置の電圧定格に依存し、結果として第２の半導体層４の厚さに依存する。第１の近似では、電圧定格を増加させると、ほとんどが第２の半導体層４の厚さを増加させるが、ｄ２１およびｄ２２は一定のままである。したがって、高電圧装置（例えば、１０ｋＶ、厚さ１０５０μｍ）では、第１および第２の半導体領域５１、５２は、第１のｐｎ接合５に対するよりも第２の主面２２に対してはるかに近いが、超低電圧装置（５０μｍの総厚）では、距離の差ははるかに小さい。
さらに、第１の半導体領域５１の第１の主面２１からの第３の距離ｄ１１は、第２の半導体領域５２の第１の主面２１からの第４の距離ｄ１２よりも小さく、すなわち、ｄ１１＜ｄ１２である。第１および第２の半導体領域５１、５２は、互いに離間している（すなわち、それらは互いに直接接触していない）。第１および第２の半導体領域５１、５２は、第２の主面２２に平行な平面への直交投影において互いに重ならず、第２の主面２２に垂直な平面への直交投影においても互いに重ならない。
逆回復中の異なる時点において第１の導電型の電荷キャリア（例えば、正孔）の第２の半導体層４への注入を停止するように第１および第２の半導体領域５１、５２を構成する第２の方法は、第１および第２の半導体領域５１、５２を、それらが異なる厚さを有するように形成することである。半導体領域が厚いほど、典型的には逆回復中に電荷キャリアを注入する時間が長くなり、したがって逆回復中の第１の導電型電荷キャリア注入持続時間が長くなる。必要とされる厚さの差（すなわち、Δｔｈ＝ｔｈ５１－ｔｈ５２）は、装置の定格および用途に依存する。ただし、これは通常のプロセスばらつきから得られるものよりも大きく、例えば、２００ｎｍより大きい、または１μｍより大きい。
第２の方法の例示的な実施形態を図３Ａに示す。第１の半導体領域５１の厚さ（厚さｔｈ５１）は、第２の半導体領域５２の厚さ（厚さｔｈ５２）よりも厚い、すなわち、ｔｈ５１＞ｔｈ５２である。第１および第２の半導体領域５１、５２は、同じ最大ドーピング濃度、同じ幅および第２の主面２２からの同じ距離ｄ２１、ｄ２２（すなわち、ｄ２１＝ｄ２２）を有する。具体的な値は、上記の通りである。第１の半導体領域５１の第１の主面２１までの第３の距離ｄ１１は、第２の半導体領域５２の第１の主面２２までの第４の距離ｄ１２よりも小さい（すなわち、ｄ１１＜ｄ１２である）。第１および第２の半導体領域５１、５２は、第２の主面２２に平行な平面への直交投影において互いに重ならず、第２の主面２２に垂直な平面への直交投影において重なる。
逆回復中の異なる時点において第１の導電型の電荷キャリア（例えば、正孔）の第２の半導体層４への注入を停止するように第１および第２の半導体領域５１、５２を構成する第３の方法は、第１および第２の半導体領域５１、５２を、それらが異なる最大ドーピング濃度を有するように形成することである。半導体領域の最大ドーピング濃度が高いほど、典型的には逆回復中に電荷キャリアを注入する時間が長くなり、したがって逆回復中の第１の導電型電荷キャリア注入持続時間が長くなる。最大ドーピング濃度の必要差（すなわち、Δｃ＝ｃ５１－ｃ５２）は、装置の定格および用途に依存する。ただし、これは通常のプロセスばらつきから得られるものよりも大きく、例えば、５％より大きい、または１０％より大きい。
第３の方法の例示的な実施形態を図３Ｂに示す。第１の半導体領域５１の最大ドーピング濃度（濃度ｃ５１）は、第２の半導体領域５２の最大ドーピング濃度（濃度ｃ５２）よりも高く、すなわち、ｃ５１＞ｃ５２である。第１および第２の半導体領域５１、５２は、同じ厚さを有し、第１および第２の主面２１、２２に対してそれぞれ同じ距離を有する。具体的な値は、上記の通りである。第１および第２の半導体領域５１、５２は、第２の主面２２に平行な平面への直交投影において互いに重ならず、第２の主面２２に垂直な平面への直交投影において重なる。
これらの３つの異なる手法は、組み合わせても、個別に使用してもよい。しかしながら、これらの手法を組み合わせるとき、それらの効果が互いに打ち消されないように注意すべきである。
このような打ち消しを回避するために、第２の主面２２から遠い半導体領域（すなわち、提示された実施形態における第１の半導体領域５１）は、第２の主面２２に近い半導体領域（すなわち、提示された実施形態における第２の半導体領域５２）と同じまたはより高い最大ドーピング濃度、すなわちｃ５１≧ｃ５２、同じまたはより大きい厚さ、すなわちｔｈ５１≧ｔｈ５２、および同じまたはより大きい幅、すなわちｗ５１≧ｗ５２を有するべきである。第１および第２の半導体領域５１、５２が第２の主面２２から同じ距離、すなわちｄ２１＝ｄ２２を有する場合、より高い最大ドーピング濃度）を有する半導体領域（すなわち、提示された実施形態における第１の半導体領域５１）は、より低い最大ドーピング濃度を有する半導体領域（すなわち、提示された実施形態における第２の半導体領域５２）と同じまたはより大きい厚さ、すなわちｔｈ５１≧ｔｈ５２、および同じまたはより大きい幅、すなわちｗ５１≧ｗ５２を有するべきである。
しかしながら、これは、記載された技術的効果を有する他の組み合わせが排除されることを意味するものではない。
本発明の態様を示す図３Ｃを参照すると、第１の導電型の複数の半導体領域は、第１の導電型の第３の半導体領域５３を含む。第３の半導体領域５３は、第２の主面２２から第５の距離ｄ２３、および第１の主面２１から第６の距離ｄ１３に位置している。第５の距離ｄ２３は、第１の距離ｄ２１および第２の距離ｄ２２とは異なる。第６の距離ｄ１３は、第３の距離ｄ１１および第４の距離ｄ１２とは異なる。上記の原理は、必要な変更を加えて適用される。
図４Ａは、本発明による３．３ｋＶダイオードおよび基準ダイオードにおける逆回復中の時間の関数としてのシミュレートされた電流および電圧を示す。図４Ｂは、その詳細図を示す。本発明による模擬ダイオードの垂直断面を図５Ａに示す。基準ダイオードは、複数の半導体領域５１、５２、５３を備えないことを除いて、同じ構造を有する。本発明によるダイオードは、第２の主面２２から距離ｄ２１＝２１μｍに位置するｐ型導電型の第１の半導体領域５１と、第２の主面２２から距離ｄ２３＝ｄ２２＝１５μｍに位置するｐ型導電型の第２および第３の半導体領域５２、５３とを備える。第１から第３の半導体領域５１、５２、５３の厚さは２μｍであり、第１の半導体領域の幅は１５０μｍであり、第２および第３の半導体領域５２、５３の幅は１００μｍである。第１の半導体領域５１は、第２の主面２２に平行な平面への直交投影において、第２および第３の半導体領域５２、５３と水平方向に５０μｍずつ重なっている。第１から第３の領域５１、５２、５３の各々は、３×１０１５ｃｍ－３の同じドーピング濃度を有する。さらなるシミュレーションパラメータを表１に示す。
Figure 0007266761000001
図４Ａおよび図４Ｂから明らかなように、本発明によるダイオードでは、電流および電圧の振動が大幅に減衰され、その結果、基準ダイオードと比較してはるかに低い電圧オーバーシュート（ＶＲ＿ｍａｘ＝－１９９６Ｖ対ＶＲ＿ｍａｘ＝－３３８３Ｖ）が生じる。
本発明による例示的なダイオードと上述の基準ダイオード、ＦＣＥダイオードおよびＣＩＢＨダイオードとを比較したさらなるシミュレーション結果を表２に要約する。全てのダイオードにおいて、ｐ型半導体領域は同じドーピング濃度（３×１０１５ｃｍ－３）を有する。さらに、全ての設計は、ｐ型半導体領域の総面積と半導体ウェハ２の総面積との間で同じ比率を共有する。このようにして、本発明の改善は、単にｐ型半導体領域の面積の増加に起因するだけでなく、それらの特定の配置、特に、第２の主面２２からのそれらの互い違いの距離に起因することが保証される。
Figure 0007266761000002
表２は、本発明によるダイオードが、基準ダイオードと比較して、ブロッキング電圧Ｖｂ、順方向導電損失（順方向電圧降下Ｖｆ）および逆方向回復エネルギー（Ｅｒｅｃ）を本質的に維持しながら、著しく少ない電圧オーバーシュートが（ＶＲ＿ｍａｘがより低い）を有することを示す。ＣＩＢＨダイオードまたはＦＣＥダイオードと比較して、本発明によるダイオードは、著しく少ない電圧オーバーシュート（より小さいＶＲ＿ｍａｘ）および少ない順方向導通損失（より低い順方向電圧降下Ｖｆ）を有する。第２の主面に平行な平面への直交投影において半導体領域が互いに重ならない構成（例えば、図５Ｂ）では、電圧オーバーシュートがさらに低減される。これに対して、第２の主面に平行な平面への直交投影において半導体領域が重なる構成（例えば、図５Ａ）では、ブロッキング電圧（Ｖｂ）が高くなる。ｐ型半導体領域５１、５２、５３が第２の主面２２からより短い距離にある場合（例えば、ｄ２１＝１．５μｍ、ｄ２２＝ｄ２３＝７．５μｍの場合）、柔軟性の点での改善は、ｐ型半導体領域５１、５２、５３がより長い距離（例えば、ｄ２１＝２１μｍ、ｄ２２＝ｄ２３＝１５μｍの場合）にある構造ほど良好ではないが、従来技術と比較して改善がある。また、そのような構造は、製造コストの観点からも有利である。
製造方法
図６Ａ～図６Ｉは、図１Ｂに示す実施形態によるＰＩＮダイオードの製造方法の各ステップを示す垂直断面図を示す。
第１の方法ステップでは、図６Ａに示すように、第３の主面６３と、第３の主面６３に対向する第４の主面６４とを有する第２の導電型（例えばｎ型）の半導体基板６が提供される。半導体基板６の最大ドーピング濃度は、例えば、第３の半導体層４１の最大ドーピング濃度と同じである。半導体基板６は、例えば、ｎ－型の弱ドープ基板である。半導体基板６は、単結晶基板とすることができる。しかしながら、半導体基板６は、単結晶ベース基板と、その上に形成された少なくとも１つのエピタキシャル層とを含むことも可能である。第３の主面６３は、例えば、最終装置の第１の主面２１となる。
第２の方法ステップでは、図６Ｂに示すように、第１の導電型の第１のドーパント７２（例えばホウ素イオン）が、第４の主面６４において半導体基板６の第１の領域５１’に注入される。注入は、最終装置の第１の半導体領域５１が下方に形成されることになる第４の主面６４の一部を露出させ、かつ最終装置の第１の半導体領域５１が下方に形成されることにならない第４の主面６４の他の部分を覆うパターニングされたマスク７１を介して行われてもよい。パターニングされたマスク７１は、例えば、フォトリソグラフィ手段によって形成される。
その後、図６Ｃに示すように、パターニングされたマスク７１が第４の主面６４から除去され、第４の主面６４上に第２の導電型の第６の半導体層８が形成される。第６の半導体層８は、半導体基板６の第４の主面６４と一致する第５の主面８５と、第５の主面８５に対向する第６の主面８６とを有する。第６の半導体層８は、例えば、エピタキシ（例えば、シリコンのエピタキシャル成長）により形成される。第６の半導体層８の最大ドーピング濃度は、例えば、半導体基板６の最大ドーピング濃度と同じ（または同等）である。第６の半導体層８は、エピタキシャルプロセス中、または代替的にイオン注入によるエピタキシャルプロセス後に、第２の導電型のイオン７５（例えば、リンイオン）をエピタキシャル成長層に組み込むことによってドープされる。
図６Ｄに示され、図６Ｂに関して説明した方法ステップと同等のさらなる方法ステップでは、第１の導電型の第２のドーパント７３が、第６の主面８６において、パターニングされたマスク７６を介して第６の半導体層８の第２の領域５２’に注入される。パターニングされたマスク７６は、最終装置において第２の半導体領域５２が下方に形成されることになる第６の主面８６の一部を露出させる。
その後、図６Ｅに示すように、パターニングされたマスク７６が第６の主面８６から除去され、第６の主面８６上に第２の導電型の第７の半導体層９が形成される。第７の半導体層９は、第６の半導体層８の第６の主面８６と一致する第７の主面９７と、第７の主面９７に対向する第８の主面９８とを有する。第８の主面９８は、例えば、最終装置の第２の主面２２となる。第７の半導体層９は、例えば、図６Ｃで説明したように、エピタキシにより形成される。
図６Ｆを参照すると、方法は、第８の主面９８において第２の導電型のドーパント７５を第７の半導体層９に注入することによって、第８の主面９８に隣接する第７の半導体層９内に第２の導電型の第８の半導体層１０を形成するステップをさらに備える。
図６Ｇを参照すると、方法は、第３の主面６３において半導体基板６内の第１の層３’に第１の導電型の第３のドーパント７４を注入するステップをさらに備える。
図６Ｈを参照すると、方法は、少なくとも注入された第１のドーパント７２および注入された第２のドーパント７３を活性化するための少なくとも１つのアニーリングステップをさらに備える。少なくとも１つのアニーリングステップは、注入された全てのドーパント７２、７３、７４、７５が一緒に活性化されるグローバルアニーリングステップであってもよい。あるいは、個々の注入ステップの後に個々のアニーリングステップを行ってもよい。例えば、第１の領域５１’への第１のドーパント７２の注入後、および第２の領域５２’への第２のドーパント７３の注入前に第１のアニーリングステップを行い、第２の領域５２’への第２のドーパント７３の注入後、および第７の半導体層９の形成前に第２のアニーリングステップを行い、第８の半導体層１０の形成後に第３のアニーリングステップを行い、第１の層３’への注入後に第４のアニーリングステップを行ってもよい。２つの手法はまた、いくつかの活性化ステップが実行されるが、注入されたドーパントのサブセットが一緒に活性化されるように混合されてもよい。
少なくとも１つのアニーリングステップにより、第１の領域５１’は最終装置の第１の半導体領域５１となり、第２の領域５２’は最終装置の第２の半導体領域５２となり、第１の層３’は最終装置の第１の半導体層３となり、第６の半導体層８に隣接する半導体基板６の一部、第６の半導体層８、および第６の半導体層８に隣接する第７の半導体層９の一部は最終装置の第３の半導体層４１となり、第８の半導体層１０は最終装置の第４の半導体層４２となる。
アニーリングは、炉内アニーリング、フラッシュランプアニーリング、レーザアニーリングにより行うことができる。炉内またはフラッシュランプアニーリングによるグローバルアニーリングステップの代わりにレーザアニーリングに基づいて個々のアニーリングステップを実行することは、ドーパントの拡散を低減するという観点から有益であり、したがってより急なドーピング濃度プロファイルを得ることができる。
任意選択的に、最終装置の第２の半導体層４のドーピングプロファイルをより良好に制御するために、第７の半導体層９の第８の主面９８と一致する第９の主面と第９の主面に対向する第１０の主面とを有する第２の導電型の第９の半導体層（図示せず）が、第６、第７および第８の半導体層８、９、１０を形成するために説明したのと同様のプロセスを使用して、第１０の半導体層８上に形成される。この場合、第１０の主面は、例えば、最終装置の第２の主面２２となる。
図６Ｉを参照すると、方法は、第１の主面２１上に第１の電極層１１を形成するステップと、第２の主面２２上に第２の電極層１２を形成するステップとをさらに備える。
上述のエピタキシャルプロセスは、高温、例えば４５０°Ｃ超、または低温、例えば４５０°Ｃ未満で実行することができる。エピタキシャルプロセスを低温で実施することは、注入されたドーパントの拡散を低減する効果を有する。これにより、周囲の第２の半導体層４との界面におけるドーピング濃度プロファイルがより急な第１および第２の半導体領域５１、５２（例えば、より局所的な第１の半導体領域５１’）が得られる。
第６の半導体層８が成長される厚さｔｈ８は、例えば、（少なくとも１つのアニーリングステップの後の）最終装置における第１の半導体領域５１の第２の主面２２までの第１の距離ｄ２１と第２の半導体領域５２の第２の主面２２までの第２の距離ｄ２２との差、すなわちｔｈ８＝ｄ２１－ｄ２２に対応する。
第７の半導体層９が成長される厚さｔｈ９は、例えば、（少なくとも１つのアニーリングステップ後の）第２の半導体領域５２の第２の主面２２までの距離ｄ２２、すなわちｔｈ９＝ｄ２２に対応する。
添付の特許請求の範囲によって定義される本発明の概念から逸脱することなく、上述の実施形態の変更が可能であることは、当業者には明らかであろう。
上記実施形態では、１つの第１の半導体領域５１および１つの第２の半導体領域５２について説明した。しかしながら、半導体装置はまた、複数の第１および／または第２の半導体領域５１、５２を備えてもよい。その場合、記載された概念が必要な変更を加えて適用される。
上記実施形態では、第１および第２の半導体領域５１、５２は互いに離間しているとして説明した。しかしながら、異なる実施形態では、それらは互いに接触してもよい。
上記実施形態では、ドーパント７２、７３、７４、７５が注入されることが記載されている。注入はドーパントを適用する１つの可能性であり、実施形態はそれに限定されない。堆積またはエピタキシも適切であり得る。
上記実施形態では、ダイオードについて説明した。しかしながら、本発明の特徴は、ダイオードに限定されず、他のデバイスも記載されたダイオード様構造を含むことができ、同じ有利な技術的効果が観察されるであろう。記載されたダイオード様構造はまた、半導体装置のユニットセルを構成することができ、半導体装置は、例えば水平方向に複製された複数のそのようなユニットセルを備えることができる。半導体ウェハ２は、必ずしもウェハ全体を指すわけではなく、ウェハからダイシングされたチップを指す場合もある。
上記実施形態では、第１の導電型はｐ型導電型であり、第２の導電型はｎ型導電型である。しかしながら、導電型はまた切り替えられてもよく、すなわち、第１の導電型はｎ型導電型であってもよく、第２の導電型はｐ型導電型であってもよい。
「備える（ｃｏｍｐｒｉｓｉｎｇ）」という語は他の要素またはステップを排除せず、不定冠詞「ａ」または「ａｎ」は複数を排除するものではないことに留意されたい。
符号のリスト
１１ 第１の電極層
１２ 第２の電極層
２ 半導体ウェハ
２１ 第１の主面
２２ 第２の主面
３ 第１の導電型の第１の半導体層
３’ 第１の層（活性化前）
４ 第２の導電型の第２の半導体層
４１ 第２の導電型の第３の半導体層
４２ 第２の導電型の第４の半導体層
４３ 第２の導電型の第５の半導体層
５ 第１のｐｎ接合
５１ 第１の導電型の第１の半導体領域
５１’ 第１の領域（活性化前）
５２ 第１の導電型の第２の半導体領域
５２’ 第２の領域（活性化前）
５３ 第１の導電型の第３の半導体領域
６ 半導体基板
６３ 第３の主面
６４ 第４の主面
７１，７６ パターニングされたマスク
７２，７３，７４ 第１の導電型のドーパント
７５ 第２の導電型のドーパント
８ 第６の半導体層（第２の導電型）
８５ 第５の主面
８６ 第６の主面
９ 第７の半導体層（第２の導電型）
９７ 第７の主面
９８ 第８の主面
１０ 第８の半導体層（第２の導電型）
ｄ１１ 第１の半導体領域から第１の主面までの距離
ｄ１２ 第２の半導体領域から第１の主面までの距離
ｄ２１ 第１の半導体領域から第２の主面までの距離
ｄ２２ 第２の半導体領域から第２の主面までの距離
ｔｈ５１ 第１の半導体領域の厚さ
ｔｈ５２ 第２の半導体領域の厚さ
ｔｈ５３ 第３の半導体領域の厚さ
ｗ５１ 第１の半導体領域の幅
ｗ５２ 第２の半導体領域の幅
ｗ５３ 第３の半導体領域の幅
ｔｈ８ 第６の半導体層の厚さ
ｔｈ９ 第７の半導体層の厚さ
ｃ５１ 第１の半導体領域の最大ドーピング濃度
ｃ５２ 第２の半導体領域の最大ドーピング濃度

Claims (12)

  1. 半導体装置であって、
    第１の主面（２１）と、前記第１の主面（２１）に対向する第２の主面（２２）とを有する半導体ウェハ（２）と、
    前記第１の主面（２１）上の第１の電極層（１１）と、
    前記第２の主面（２２）上の第２の電極層（１２）と、を備え、
    前記半導体ウェハ（２）は、前記第１の主面（２１）から前記第２の主面（２２）へと順に、
    前記第１の電極層（１１）とオーミック接触している第１の導電型の第１の半導体層（３）と、
    前記第２の電極層（１２）とオーミック接触している第２の導電型の第２の半導体層（４）であって、前記第２の導電型は前記第１の導電型とは異なり、前記第１の半導体層（３）は、前記第２の半導体層（４）と第１のｐｎ接合（５）を形成する、第２の導電型の第２の半導体層（４）と、を備え、
    前記第１の導電型の第１の半導体領域（５１）および前記第１の導電型の第２の半導体領域（５２）は、前記第２の半導体層（４）に完全に埋め込まれており、
    前記第２の半導体層（４）は、
    前記第１の半導体層（３）と前記第１のｐｎ接合（５）を形成する前記第２の導電型の第３の半導体層（４１）と、
    第２の導電型の第４の半導体層（４２）であって、前記第２の電極層（１２）と前記オーミック接触しており、前記第３の半導体層（４１）の最大ドーピング濃度よりも少なくとも一桁高い最大ドーピング濃度を有する、第４の半導体層（４２）と、
    前記第３の半導体層（４１）と前記第４の半導体層（４２）との間の前記第２の導電型の第５の半導体層（４３）であって、前記第４の半導体層（４２）の前記最大ドーピング濃度よりも低く、前記第３の半導体層（４１）の前記最大ドーピング濃度よりも高い最大ドーピング濃度を有する、第５の半導体層（４３）と、を備え、
    前記第１の半導体領域（５１）および前記第２の半導体領域（５２）は、前記第５の半導体層（４３）に完全に埋め込まれており、
    逆回復中、前記第１の半導体領域（５１）の第１の導電型の電荷キャリア注入持続時間は、前記第２の半導体領域（５２）の第１の導電型の電荷キャリア注入持続時間とは異なる、半導体装置。
  2. 前記第１の半導体領域（５１）の前記第２の主面（２２）までの距離（ｄ２１）は、前記第２の半導体領域（５２）の前記第２の主面（２２）までの距離（ｄ２２）とは異なる、請求項１に記載の半導体装置。
  3. 前記第１の半導体領域（５１）の前記第１の主面（２１）までの距離（ｄ１１）は、前記第２の半導体領域（５２）の前記第１の主面（２２）までの距離（ｄ１２）とは異なる、請求項１または２に記載の半導体装置。
  4. 前記第１の半導体領域（５１）は、前記第２の主面（２２）に平行な平面への直交投影において前記第２の半導体領域（５２）と重なる、請求項１から３のいずれか１項に記載の半導体装置。
  5. 前記第１の半導体領域（５１）の最大ドーピング濃度は、前記第２の半導体領域（５２）の最大ドーピング濃度とは異なる、請求項１から４のいずれか１項に記載の半導体装置。
  6. 前記第１の半導体領域（５１）と前記第２の半導体領域（５２）とは、前記第２の主面（２２）に垂直な平面への各々直交投影において互いに重ならない、請求項１から５のいずれか１項に記載の半導体装置。
  7. 前記第１の半導体領域（５１）と前記第２の半導体領域（５２）とは互いに離間している、請求項１から６のいずれか１項に記載の半導体装置。
  8. 前記第１の半導体領域（５１）および前記第２の半導体領域（５２）は、前記第１のｐｎ接合（５）に対するよりも前記第２の主面（２２）に対して近い、請求項１から７のいずれか１項に記載の半導体装置。
  9. 請求項１～８のいずれか１項に記載の電力用半導体装置を製造するための方法であって、
    第１の主面（２１）と、前記第１の主面（２１）に対向する第２の主面（２２）とを有する半導体ウェハ（２）を提供するステップと、
    前記第１の主面（２１）上に第１の電極層（１１）を形成するステップと、
    前記第２の主面（２２）上に第２の電極層（１２）を形成するステップと、を含み、
    前記半導体ウェハ（２）を提供する前記ステップは、
    前記第２の導電型の半導体基板（６）を提供するステップであって、前記半導体基板（６）は、第３の主面（６３）と、前記第３の主面（６３）に対向する第４の主面（６４）とを有する、ステップと、
    第１の半導体領域（５１）を形成するために、前記第４の主面（６４）に前記第１の導電型の第１のドーパント（７２）を適用するステップと、
    その後、前記第２の導電型の第６の半導体層（８）を前記第４の主面（６４）上に形成するステップであって、前記第６の半導体層（８）は、前記第４の主面（６４）と一致する第５の主面（８５）と前記第５の主面（８５）に対向する第６の主面（８６）とを有する、ステップと、
    その後、第２の半導体領域（５２）を形成するために、前記第６の主面（８６）に前記第１の導電型の第２のドーパント（７３）を適用するステップと、
    その後、前記第２の導電型の第７の半導体層（９）を前記第６の主面（８６）上に形成するステップであって、前記第７の半導体層（９）は、前記第６の主面（８６）と一致する第７の主面（９７）と前記第７の主面（９７）に対向する第８の主面（９８）とを有する、ステップと、
    前記適用された第１のドーパント（７２）および前記適用された第２のドーパント（７３）を活性化するために少なくとも１つのアニーリングステップを実行することによって、前記第１の半導体領域（５１）および前記第２の半導体領域（５２）を形成するステップと、を含む、方法。
  10. 前記第６の半導体層（８）および前記第７の半導体層（９）は、エピタキシによって形成される、請求項９に記載の方法。
  11. 前記第６の半導体層（８）の形成および前記第７の半導体層（９）の形成は、４５０°Ｃ未満の温度で行われる、請求項９または１０に記載の方法。
  12. 前記少なくとも１つのアニーリングステップは、
    前記第６の半導体層（８）を形成する前記ステップの前に、前記適用された第１のドーパント（７２）を活性化する第１のアニーリングステップと、
    前記第７の半導体層（９）を形成する前記ステップの前、および前記第１のアニーリングステップの後に、前記適用された第２のドーパント（７３）を活性化する第２のアニーリングステップと、を含む、請求項１１に記載の方法。
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