KR102116388B1 - 쇼트키 다이오드 - Google Patents

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KR102116388B1
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제이슨 패트릭 헨닝
칭천 장
세-형 류
아난트 쿠마르 아가르왈
존 윌리엄스 팔무어
스캇 알렌
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크리, 인코포레이티드
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Abstract

본 개시는 일반적으로 기판, 기판 위에 제공된 드리프트층, 및 드리프트층의 활성 영역 위에 제공된 쇼트키층을 갖는 쇼트키 다이오드에 관한 것이다. 쇼트키층을 위한 금속 및 드리프트층을 위한 반도체 재료는 드리프트층과 쇼트키층 사이에 낮은 장벽 높이 쇼트키 접합을 제공하도록 선택된다.

Description

쇼트키 다이오드{SCHOTTKY DIODE}
관련 출원의 상호참조
본 출원은 동시에 출원된 발명의 명칭이“EDGE TERMINATION STRUCTURE EMPLOYING RECESSES FOR EDGE TERMINATION ELEMENTS”인 미국 유틸리티 특허 출원 제____호; 및 동시에 출원된 발명의 명칭이 “SCHOTTKY DIODE EMPLOYING RECESSES FOR ELEMENTS OF JUNCTION BARRIER ARRAY”인 미국 유틸리티 특허 출원 제____호와 관련되어 있으며, 그 개시 내용 전체가 참조에 의해 본 명세서에 포함된다.
발명의 분야
본 개시는 반도체 장치에 관한 것이다.
쇼트키 다이오드(Schottky diode)는 쇼트키 장벽을 제공하며 금속층과 도핑된 반도체층 사이에 생성되는 금속-반도체 접합을 이용한다. N-타입 반도체층을 갖는 쇼트키 다이오드의 경우, 금속층은 애노드로서 작용하고, N-타입 반도체층은 캐소드로서 작용한다. 일반적으로, 쇼트키 다이오드는, 순방향 바이어싱 방향에서는 용이하게 전류를 통과시키고 역방향 바이어싱 방향에서는 전류를 차단함으로써 전통적인 p-n 접합 다이오드처럼 행동한다. 금속-반도체 접합에서 제공되는 쇼트키 장벽은 p-n 다이오드에 비해 2가지 고유한 이점을 제공한다. 먼저, 쇼트키 장벽은, 더 낮은 순방향 전압 강하와 상관되는 더 낮은 장벽 높이와 연관된다. 따라서, 장치를 온시키고 전류가 순방향-바이어스 방향으로 흐르는 것을 허용하기 위해 더 작은 순방향 전압이 요구된다. 둘째로, 쇼트키 장벽은 일반적으로 필적하는 p-n 다이오드보다 작은 커패시턴스를 가진다. 더 낮은 커패시턴스란, p-n 다이오드보다 높은 스위칭 속도를 의미한다. 쇼트키 다이오드는 다수 캐리어 장치이고 스위칭 손실을 야기하는 소수 캐리어 거동을 나타내지 않는다.
불행하게도, 쇼트키 다이오드는 전통적으로 비교적 낮은 역방향 바이어스 전압 정격과 높은 역방향 바이어스 누설 전류(leakage current)로 곤란을 겪어 왔다. 최근, NC, Durham의 Cree, Inc.는 탄화 실리콘 기판과 에피택셜층들로 형성된 쇼트키 다이오드 시리즈를 소개했다. 이들 장치들은, 역방향 바이어스 전압 정격을 증가시키고, 역방향 바이어스 누설 전류를 낮추며, 순방향 바이어스 전류 처리를 증가시킴으로써 최신 기술 수준을 계속 진보시켜 왔다. 그러나, 쇼트키 장치 성능을 더욱 향상시키고 이들 장치들의 비용을 감소시킬 필요성이 여전히 남아 있다.
본 개시는 일반적으로 기판, 기판 위에 제공된 드리프트층, 및 드리프트층의 활성 영역 위에 제공된 쇼트키층을 갖는 쇼트키 다이오드에 관한 것이다. 쇼트키층을 위한 금속 및 드리프트층을 위한 반도체 재료는 드리프트층과 쇼트키층 사이에 낮은 장벽 높이 쇼트키 접합을 제공하도록 선택된다.
한 실시예에서, 쇼트키층은 탄탈(Ta)로 형성되고, 드리프트층은 탄화 실리콘으로 형성된다. 따라서, 쇼트키 접합의 장벽 높이는 0.9 전자 볼트보다 작을 수 있다. 쇼트키층과 드리프트층을 형성하기 위한 적합한 다른 재료들도 있다.
또 다른 실시예에서, 드리프트층은 활성 영역과 연관된 제1 표면을 가지며 에지 종단 영역을 제공한다. 에지 종단 영역은 활성 영역에 실질적으로 측방향으로 인접하고, 소정 실시예에서는, 활성 영역을 완전히 또는 실질적으로 둘러쌀 수 있다. 드리프트층은 제1 도전 타입의 도핑 재료로 도핑되고, 에지 종단 영역은 제1 표면으로부터 드리프트층 내로 연장되는 에지 종단 오목부를 포함할 수 있다. 수 개의 동심 보호링과 같은 에지 종단 구조가 에지 종단 오목부의 하부 표면에 형성될 수 있다. 드리프트층에서 에지 종단 오목부의 하부에 도핑된 웰(doped well)이 형성될 수 있다.
또 다른 실시예에서, 기판은 비교적 두꺼운데, 이것은 드리프트층과 쇼트키층을 포함한 상부 에피택셜 구조가 기판의 상부 표면에 형성되기 때문이다. 상부 에피택셜 구조의 전부 또는 적어도 일부가 형성된 후에, 기판의 하부가 제거되어 사실상 기판이 "시닝된다". 따라서, 결과적인 쇼트키 다이오드는 시닝된 기판을 가지며, 여기서, 캐소드 컨택트가 시닝된 기판의 하부에 형성될 수 있다. 애노드 컨택트가 쇼트키층 위에 형성된다.
또 다른 실시예에서, 접합 장벽 어레이가 드리프트 영역에서 쇼트키층의 바로 아래에 제공되고, 메사 보호링이 드리프트 층에서 활성 영역의 전부 또는 일부 주변에 제공될 수 있다. 접합 장벽 어레이, 보호링들 및 메사 보호링의 요소들은 일반적으로 드리프트층 내의 도핑된 영역들이다. 이들 도핑된 영역들의 깊이를 증가시키기 위해, 접합 장벽 어레이, 보호링들, 및 메사 보호링의 요소들이 형성될 드리프트층의 표면에는 개개의 오목부들이 형성될 수 있다. 일단 드리프트층에 오목부들이 형성되고 나면, 오목부들 주변의 및 하부의 이들 영역들은 도핑되어 각각의 접합 장벽 어레이, 보호링들, 및 메사 보호링의 요소들을 형성한다.
당업자라면, 첨부된 도면들과 연계하여 이하의 상세한 설명을 읽은 후에, 본 개시의 범위를 이해하고 그 추가의 양태들을 깨달을 것이다.
본 명세서에 포함되어 그 일부를 형성하는 첨부된 도면들은 본 개시의 수 개의 양태를 예시하며, 설명과 함께 본 개시의 원리를 설명하는 역할을 한다.
도 1은 본 개시의 한 실시예에 따른 쇼트키 다이오드의 단면도이다.
도 2는 본 개시의 한 실시예에 따른, 쇼트키층과 애노드 컨택트가 없는, 쇼트키 다이오드의 상부면도이다.
도 3은 본 개시의 제2 실시예에 따른, 쇼트키층과 애노드 컨택트가 없는, 쇼트키 다이오드의 상부면도이다.
도 4는 본 개시의 제3 실시예에 따른, 쇼트키층과 애노드 컨택트가 없는, 쇼트키 다이오드의 상부면도이다.
도 5는 본 개시의 제4 실시예에 따른, 쇼트키층과 애노드 컨택트가 없는, 쇼트키 다이오드의 상부면도이다.
도 6은 본 개시의 한 실시예에 따른 균일한 JB 어레이를 갖는 쇼트키 다이오드의 부분 단면도이다.
도 7은 본 개시의 또 다른 실시예에 따른 불균일한 JB 어레이를 갖는 쇼트키 다이오드의 부분 단면도이다.
도 8은 본 개시의 한 실시예에 따른 JB 요소, 보호링, 및 메사 보호링 각각을 위해 드리프트층에 오목부를 채용하는 쇼트키 다이오드의 부분 단면도이다.
도 9는 본 개시의 또 다른 실시예에 따른 JB 요소, 보호링, 및 메사 보호링 각각을 위해 드리프트층에 오목부를 채용하는 쇼트키 다이오드의 부분 단면도이다.
도 10 내지 도 25는 도 1에 예시된 실시예에 따른 쇼트키 다이오드를 제작하기 위한 선택 처리 단계들을 나타낸다.
이하에 개시되는 실시예들은, 당업자가 본 개시를 실시할 수 있게 하는데 필요한 정보를 나타내며, 본 개시를 실시하는 최상의 모드를 나타낸다. 첨부된 도면에 비추어 이하의 설명을 읽으면, 당업자라면 본 개시의 개념을 이해하고 여기서 특별히 다루지 않은 이들 개념들의 응용들을 인식할 것이다. 이들 개념들 및 응용들은 본 개시와 첨부된 청구항들의 범위 내에 든다는 것을 이해하여야 한다.
층, 영역, 또는 기판과 같은 요소가 또 다른 요소 "상"에 있거나 또 다른 요소 "상으로" 연장된다고 언급될 때, 이 요소는 그 다른 요소 상에 직접 있거나 그 다른 요소 상으로 직접 연장되거나, 또는 중간 요소가 존재할 수도 있다는 것임을 이해할 것이다. 대조적으로, 요소가 또 다른 요소 "상에 직접" 있거나 또 다른 요소 "상으로 직접" 연장된다고 언급될 때, 아무런 중간 요소도 존재하지 않는다. 또한 한 요소가 또 다른 요소에 "접속"되거나 "결합"된다고 언급될 때, 이 요소는 그 다른 요소에 직접 접속되거나 결합될 수 있고, 또는 중간 요소가 존재할 수도 있다는 것을 이해할 것이다. 대조적으로, 요소가 또 다른 요소에 "직접 접속"되거나 "직접 결합"된다고 언급될 때, 아무런 중간 요소도 존재하지 않는다.
"아래" 또는 "위" 또는 "상위" 또는 "하위" 또는 "수평" 또는 "수직"과 같은 상대적 용어들은 본 명세서에서는, 도면에서 예시된 바와 같이 하나의 요소, 층, 또는 영역의 또 다른 요소, 층, 또는 영역에 대한 관계를 기술하기 위해 이용될 수 있다. 이들 용어들 및 전술된 용어들은 도면들에 도시된 배향 외에도 장치의 상이한 배향들을 포괄하도록 의도된 것임을 이해할 것이다.
처음에, 예시의 쇼트키 다이오드(10)의 전체 구조의 개관이 도 1과 연관하여 제공된다. 쇼트키 다이오드(10)의 다양한 구조적 및 기능적 양태들의 상세사항뿐만 아니라 도 1의 쇼트키 다이오드(10)를 제작하기 위한 예시의 프로세스가 구조적 개관을 뒤따를 것이다. 특히, 여기서 설명되는 실시예들은 다양한 반도체층 및 그 내부의 요소들이 N-타입 또는 P-타입 도핑 재료로 도핑된 것으로 여긴다. N-타입 또는 P-타입 재료로 도핑된다는 것은, 층이나 요소가 각각 N-타입 또는 P-타입 도전성을 가진다는 것을 나타낸다. N-타입 재료는 음으로 대전된 전자들의 다수 평형상태 농도를 가지며, P-타입 재료는 양으로 대전된 전자들의 다수 평형상태 농도를 가진다. 다양한 층들이나 요소들에 대한 도핑 농도는, 저농도로, 보통으로, 또는 고농도로 도핑되는 것으로서 정의될 수 있다. 이들 용어들은, 한 층이나 요소에 대한 도핑 농도를 또 다른 층이나 요소에 관련시키기 위한 의도의 상대적 용어들이다.
또한, 이하의 설명은 N-타입 기판과 드리프트층이 쇼트키 다이오드에 이용되는 것에 중점을 두고 있다; 그러나, 여기서 제공되는 개념은 동등하게 P-타입 기판과 드리프트층을 갖는 쇼트키 다이오드에도 적용된다. 따라서, 개시된 실시예들 내의 각 층이나 요소에 대한 도핑 전하는 P-타입 기판과 드리프트층을 갖는 쇼트키 다이오드를 생성하기 위해 역전될 수 있다. 또한, 여기서 설명되는 층들 중 임의의 층은 임의의 이용가능한 기술을 이용하여 하나 이상의 에피택셜층으로부터 형성될 수 있고, 본 개시의 개념으로부터 벗어나지 않고, 설명되지 않는 추가의 층들이 여기서 설명되는 층들 사이에 추가될 수 있다.
예시된 바와 같이, 쇼트키 다이오드(10)는 기판(12) 상에 형성되고 에지 종단 영역(16) 내에 존재하는 활성 영역(14)을 가지며, 에지 종단 영역(16)은 활성 영역(14)을 완전히 또는 실질적으로 둘러쌀 수 있지만, 필요한 것은 아니다. 기판(12)의 하부측을 따라, 캐소드 컨택트(18)가 형성되고, 활성 영역(14)과 에지 종단 영역(16) 양쪽 모두의 아래에서 연장될 수 있다. 기판(12)과 캐소드 컨택트(18) 사이에는 이들 간의 저 임피던스 결합을 용이하게 하는 캐소드 오옴층(ohmic layer)(20)이 제공될 수 있다. 드리프트층(22)이 기판(12)의 상부측을 따라 연장된다. 드리프트층(22), 캐소드 컨택트(18) 및 캐소드 오옴층(20)은 활성 영역(14)과 에지 종단 영역(16) 양쪽 모두를 따라 연장될 수 있다.
활성 영역(14)에서, 쇼트키층(24)이 드리프트층(22)의 상부 표면 위에 존재하고, 애노드 컨택트(26)가 쇼트키층(24) 위에 존재한다. 도시된 바와 같이, 쇼트키층(24)과 애노드 컨택트(26) 사이에는 쇼트키층(24)과 애노드 컨택트(26) 중 하나로부터의 물질이 다른 한 쪽으로 확산되는 것을 방지하기 위한 장벽층(28)이 제공될 수 있다. 특히, 활성 영역(14)은 실질적으로, 드리프트층(22) 위에서 쇼트키 다이오드(10)의 쇼트키층(24)이 존재하는 영역에 대응한다. 단지 예시의 목적을 위해, 기판(12)과 드리프트층(22)은 탄화 실리콘(SiC)이라고 가정한다. 이들 및 다른 층들을 위한 다른 재료들이 이하에서 더 논의된다.
예시된 실시예에서, N-타입 재료에 의해 기판(12)은 고농도로 도핑되고 드리프트층(22)은 비교적 저농도로 도핑된다. 드리프트층(22)은 실질적으로 균일하게 도핑되거나 구배형으로(in a graded fashion) 도핑될 수 있다. 예를 들어, 드리프트층(22)의 도핑 농도는, 기판(12) 부근에서 비교적 더 고농도 도핑되는 것으로부터, 쇼트키층(24)에 근접한 드리프트층(22)의 상부 표면 부근에서 비교적 저농도 도핑되는 것으로 천이할 수 있다. 도핑 상세사항이 이하에서 더 제공된다.
쇼트키층(24) 아래에, 복수의 접합-장벽(JB) 요소(30)가 드리프트층(22)의 상부 표면을 따라 제공된다. 드리프트층(22) 내의 선택 영역들을 P-타입 재료로 도핑하면 이들 JB 요소(30)가 형성된다. 따라서, 각각의 JB 요소(30)는 드리프트층(22)의 상부 표면으로부터 드리프트층(22) 내로 연장된다. JB 요소(30)들은 함께 JB 어레이를 형성한다. JB 요소(30)들은, 도 2 내지 도 5에 예시된 바와 같이, 다양한 형상을 가질 수 있다. 도 2에 나타낸 바와 같이, 각각의 JB 요소(30)는, 활성 영역(14)을 실질적으로 가로질러 연장되는 단일의, 긴, 연신된 스트라이프(stripe)이고, JB 어레이는 복수의 병렬 JB 요소(30)이다. 도 3에서, 각각의 JB 요소(30)는 짧고 연신된 대쉬(dash)이고, JB 어레이는, 활성 영역(14)을 가로질러 연장되도록 선형으로 정렬되어 있는 복수의 대쉬들의 병렬 행들의 복수의 대쉬들을 가진다. 도 4에서, JB 요소(30)들은 복수의 연신된 스트라이프(30')와 복수의 아일랜드(30")를 포함한다. 후술되는 바와 같이, 연신된 스트라이프들 및 아일랜드들은 실질적으로 동일하거나 실질적으로 상이한 도핑 농도를 가질 수 있다. 도 5에서, JB 요소(30)들은 더 작고 원형의 아일랜드들의 어레이를 포함하고, 복수의 더 크고 직사각형의 아일랜드들이 더 작고 원형의 아일랜드들의 어레이와 함께 균등하게 분포되어 있다. 여기서 제공된 본 개시를 읽은 후에 당업자라면, JB 요소(30)들 및 이들로부터 형성되는 궁극적인 JB 어레이의 다른 형상과 구성을 이해할 것이다.
도 2 내지 도 5와 연계하여 계속 도 1을 참조하면, 에지 종단 영역(16)은 드리프트층(22)의 상부 표면에 형성되고 실질적으로 활성 영역(14)을 둘러싸는 오목한 채널을 포함한다. 이 오목한 채널을 에지 종단 오목부(32)라고 한다. 에지 종단 오목부(32)의 존재는, 드리프트층(22) 내의 에지 종단 오목부(32)에 의해 둘러싸이는 메사(mesa)를 제공한다. 선택 실시예에서, 에지 종단 오목부(32)의 표면과 메사의 하부 표면 사이의 거리는 약 0.2 내지 0.5 마이크로미터가고 아마도 약 0.3 마이크로미터가다.
적어도 하나의 오목 웰(34)이, 에지 종단 오목부(32)의 하부 표면 아래에 존재하는 드리프트층(22)의 일부에 형성된다. 오목 웰(34)은, 에지 종단 오목부(32)의 하부 표면 아래에 존재하는 드리프트층(22)의 일부를 P-타입 재료로 저농도 도핑함으로써 형성된다. 따라서, 오목 웰(34)은 드리프트층(22) 내의 저농도 도핑된 P-타입 영역이다. 에지 종단 오목부(32)의 하부 표면을 따라 및 오목 웰(34) 내에, 복수의 동심 보호링(36)이 형성된다. 보호링(36)들은 오목 웰(34)의 대응하는 부분들을 P-타입 도핑 재료로 고농도 도핑함으로써 형성된다. 선택 실시예에서, 보호링들은 서로 이격되어 있고 에지 종단 오목부(32)의 하부 표면으로부터 오목 웰(34) 내로 연장된다.
에지 종단 오목부(32)에 존재하는 보호링(36)들 외에도, 에지 종단 오목부(32)에 의해 형성되는 메사의 외곽 주변부를 따라 메사 보호링(38)이 제공될 수 있다. 메사 보호링(38)은, 메사 보호링(38)이 활성 영역(14)의 주변부에 형성되고 메사 내로 연장되도록, 메사의 상부 표면의 외곽부를 P-타입 재료로 고농도 도핑함으로써 형성된다. 도 2 내지 도 5에 실질적으로 직사각형으로 예시되어 있지만, 에지 종단 오목부(32), 보호링(36)들, 및 메사 보호링(38)은 임의의 형상일 수 있고, 일반적으로는, 예시된 실시예에서는 직사각형인 활성 영역(14)의 주변부의 형상에 대응할 것이다. 이들 3개 요소들 각각은 활성 영역(14) 주변에 연속되거나 단절된(즉, 대쉬형, 도트형 등) 루프를 제공할 수 있다.
제1 실시예에서, 도 6은 활성 영역(14)의 일부의 확대도를 제공하고 쇼트키 다이오드(10)의 동작 동안에 역할하게 되는 다양한 p-n 접합의 식별을 돕는데 이용된다. 이 실시예의 경우, JB 요소들은 (도 2에 예시된 바와 같이) 연신된 스트라이프이다. JB 요소(30)들의 존재에 의해, 활성 영역(14) 주변에는 적어도 2개 타입의 접합이 있다. 첫 번째는 쇼트키 접합(J1)이라 불리며, 쇼트키층(24)과, JB 요소(30)를 갖지 않는 드리프트층(22)의 상부 표면의 부분들 사이의 임의의 금속-반도체(m-s) 접합이다. 즉, 쇼트키 접합(J1)은, 2개의 인접한 JB 요소(30)들, 또는 JB 요소(30)와 메사 보호링(38)(미도시) 사이에 있는 드리프트층의 상부 표면의 일부와 쇼트키층(24) 사이의 접합이다. 두 번째는 JB 접합(J2)이라 불리며, JB 요소(30)와 드리프트층(22) 사이의 임의의 p-n 접합이다.
쇼트키 다이오드(10)가 순방향 바이어싱될 때, 쇼트키 접합(J1)은, JB 접합(J2)이 온되기 전에 온된다. 낮은 순방향 전압에서, 쇼트키 다이오드(10) 내의 전류 수송은, 쇼트키 접합(J1)을 가로질러 주입되는 다수 캐리어(전자)에 의해 지배된다. 따라서, 쇼트키 다이오드(10)는 전통적인 쇼트키 다이오드처럼 행동한다. 이 구성에서, 소수 캐리어 주입, 및 그에 따라 소수 전하는 거의 또는 전혀 없다. 그 결과, 쇼트키 다이오드(10)는 보통의 동작 전압에서 고속의 스위칭 속도가 가능하다.
쇼트키 다이오드(10)가 역방향 바이어싱될 때, JB 접합(J2)에 인접하게 형성되는 공핍 영역(depletion region)이 확장되어 쇼트키 다이오드(10)을 통한 역방향 전류를 차단한다. 그 결과, 확장된 공핍 영역은, 쇼트키 접합(J1)을 보호하고 쇼트키 다이오드(10) 내의 역방향 누설 전류를 제한하도록 기능한다. JB 요소(30)들에 의해, 쇼트키 다이오드(10)는 PIN 다이오드처럼 거동한다.
또 다른 실시예에서, 도 7은 활성 영역(14)의 일부의 확대도를 제공하고 쇼트키 다이오드(10)의 동작 동안에 역할하게 되는 다양한 p-n 접합의 식별을 돕는데 이용된다. 이 실시예의 경우, 2개 타입의 JB 요소(30)가 있다고 가정한다: (도 4에 예시된 바와 같이) 스트라이프형의 더 저농도 도핑된 JB 요소(30')와, 아일랜드 형상의 더 고농도 도핑된 JB 요소(30"). 다시, 쇼트키 접합(J1)은, 2개의 인접한 JB 요소(30)들, 또는 JB 요소(30)와 메사 보호링(38)(미도시) 사이에 있는 드리프트층의 상부 표면의 일부와 쇼트키층(24) 사이의 임의의 금속-반도체 접합이다. 1차 JB 접합(J2)은 스트라이프 JB 요소(30')와 드리프트층(22) 사이의 임의의 p-n 접합이다. 2차 JB 접합(J3)은, 아일랜드 JB 요소(30")와 드리프트층(22) 사이의 임의의 p-n 접합이다. 이 실시예에서, 스트라이프 JB 요소(30')는 아일랜드 JB 요소(30")와 같거나 낮은 농도로 P-타입 재료로 도핑된다고 가정한다.
활성 영역(14)의 총 표면적에 대한, 더 저농도 도핑된 JB 요소(30')와 더 고농도 도핑된 JB 요소(30")에 의해 점유된 쇼트키 다이오드(10)의 활성 영역(14)의 표면적의 비율은, 쇼트키 다이오드(10)의 역방향 누설 전류 및 순방향 전압 강하 모두에 영향을 미칠 수 있다. 예를 들어, 만일 더 저농도 도핑된 및 더 고농도 도핑된 JB 요소들(30', 30")에 의해 점유된 면적이 활성 영역(14)의 총 면적에 비해 증가된다면, 역방향 누설 전류는 감소될 수 있지만, 쇼트키 다이오드(10)의 순방향 전압 강하는 증가할 수 있다. 따라서, 더 저농도 도핑된 및 더 고농도 도핑된 JB 요소들(30', 30")에 의해 점유된 활성 영역(14)의 표면적의 비율의 선택은 역방향 누설 전류와 순방향 전압 강하 사이의 트레이드오프(trade-off)를 수반할 수 있다. 일부 실시예에서, 활성 영역(14)의 총 면적에 대한 더 저농도 도핑된 및 더 고농도 도핑된 JB 요소들(30', 30")에 의해 점유된 활성 영역(14)의 표면적의 비율은 약 2% 내지 40%일 수 있다.
쇼트키 다이오드(10)가 제1 임계치를 넘어 순방향 바이어싱되면, 쇼트키 접합(J1)은, 1차 JB 접합(J2)과 2차 JB 접합(J3) 이전에 온으로 되고, 쇼트키 다이오드(10)는 낮은 순방향 바이어싱 전압에서 전통적인 쇼트키 다이오드 거동을 나타낸다. 낮은 순방향 바이어싱 전압에서, 쇼트키 다이오드(10)의 동작은 쇼트키 접합(J1)을 가로지른 다수 캐리어(전자)의 주입에 의해 지배된다. 보통의 동작 상태에서 소수 캐리어 주입의 부재로 인해, 쇼트키 다이오드(10)는 매우 고속의 스위칭 능력을 가질 수 있고, 이것은 일반적으로 쇼트키 다이오드의 특성이다.
표시된 바와 같이, 쇼트키 접합(J1)의 온 전압은 1차 및 2차 JB 접합(J2, J3)에 대한 온 전압보다 낮다. 더 저농도 도핑된 및 더 고농도 도핑된 JB 요소들(30', 30")은, 순방향 바이어싱 전압이 제2 임계치를 넘어 계속 증가할 경우에 2차 JB 접합(J3)이 도통되기 시작하도록 설계될 수 있다. 쇼트키 다이오드(10)를 통한 전류 서지(current surge)의 경우에서와 같이, 만일 순방향 바이어싱 전압이 제2 임계치를 넘어 증가한다면, 2차 JB 접합(J3)은 도통되기 시작할 것이다. 일단 2차 JB 접합(J3)이 도통되기 시작하면, 쇼트키 다이오드(10)의 동작은, 2차 접합(J3)을 가로지른 소수 캐리어의 주입과 재결합에 의해 지배된다. 이 경우, 쇼트키 다이오드(10)의 온-저항은 감소될 수 있고, 이것은 차례로 소정 레벨의 전류에 대해 쇼트키 다이오드(10)에 의해 소산되는 전력의 양을 감소시킬 수 있으며 열 폭주(thermal runaway)의 방지를 도울 수 있다.
역방향 바이어스 상태에서, 1차 및 2차 JB 접합들(J2 및 J3)에 의해 형성되는 공핍 영역이 확장되어 쇼트키 다이오드(10)를 통하는 역방향 전류를 차단할 수 있고, 이로써 쇼트키 접합(J1)을 보호하고 쇼트키 다이오드(10) 내의 역방향 누설 전류를 제한한다. 다시, 역방향 바이어싱되면, 쇼트키 다이오드(10)는 실질적으로 PIN 다이오드처럼 기능할 수 있다.
특히, 본 발명의 일부 실시예에 따른 쇼트키 다이오드(10)의 전압 차단 능력은 더 저농도 도핑된 JB 요소(30')들의 두께와 도핑에 의해 결정된다. 충분히 큰 역방향 전압이 쇼트키 다이오드(10)에 인가되면, 더 저농도 도핑된 JB 요소(30')들 내의 공핍 영역은 드리프트층(22)과 연관된 공핍 영역으로 펀치 쓰루(punch through)할 것이다. 그 결과, 큰 역방향 전류가 쇼트키 다이오드(10)를 통해 흐르는 것이 허용된다. 더 저농도 도핑된 JB 요소(30')들은 활성 영역(14)에 걸쳐 분포되므로, 이 역방향 항복(breakdown)은, 쇼트키 다이오드(10)를 손상시키지 않도록, 균일하게 분포되고 제어될 수 있다. 본질적으로, 쇼트키 다이오드(10)의 항복은 더 저농도 도핑된 JB 요소(30')들의 펀치-쓰루로 국한되고, 결과적으로, 항복 전류는 활성 영역(14)에 걸쳐 균등하게 분포된다. 그 결과, 쇼트키 다이오드(10)의 항복 특성은, 쇼트키 다이오드(10)의 손상이나 파괴없이 큰 역방향 전류가 소산될 수 있도록 제어될 수 있다. 일부 실시예에서, 더 저농도 도핑된 JB 요소(30')들의 도핑은, 펀치-쓰루 전압이, 다른 경우에 쇼트키 다이오드(10)의 에지 종단에 의해 지원될 수도 있는 최대 역방향 전압보다 약간 작도록 선택될 수 있다.
도 1에 도시된 에지 종단 영역(16)의 설계는 쇼트키 다이오드(10)의 순방향 및 역방향 전류 및 전압 특성 모두를 더욱 향상시킨다. 특히, 역방향 전압이 증가함에 따라, 쇼트키층(24)의 주변부에서 전계가 커지는 경향이 있다. 전계가 증가함에 따라, 역방향 누설 전류가 증가하고, 역방향 항복 전압은 감소하며, 항복 전압을 초과할 때 애벌란시 전류(avalanche current)를 제어하는 능력이 감소된다. 이들 특성들 각각은, 낮은 역방향 누설 전류, 높은 역방향 항복 전압, 및 제어되는 애벌란시 전류를 갖는 쇼트키 다이오드(10)를 제공할 필요성에 역행한다.
다행히, 쇼트키층(24) 또는 활성 영역(14) 주변에 보호링(36)들을 제공하면, 일반적으로 쇼트키층(24)의 주변부의 전계의 축적(buildup)을 감소시키는 경향이 있다. 도 1에 도시된 바와 같은 선택 실시예에서, 에지 종단 오목부(32)의 하부에 존재하는 도핑된 오목 웰(34)에 보호링(36)들을 제공하면, 단순히 드리프트층(22)의 상부 표면에 및 JB 요소(30)들이 제공되는 동일한 평면에 보호링(36)을 제공하는 것보다 훨씬 더, 이들 전계의 축적을 감소시키는 것으로 드러났다. 메사 보호링(38)의 이용은 훨씬 더 많은 전계 억제를 제공한다. 구체적으로 예시되지는 않지만, 메사 보호링(38)은 드리프트층(22)에 형성된 메사의 에지 위에서 겹쳐서 에지 종단 오목부(32) 내로 연장될 수 있다. 이러한 실시예에서, 메사 보호링(38)은, 통상적으로 서로 이격되어 있는, 또 다른 보호링(36)과 결합되거나 결합되지 않을 수도 있다.
따라서, 에지 종단 영역(16) 및 JB 요소(30)들의 설계는 쇼트키 다이오드(10)의 순방향 및 역방향 전류 및 전압 특성을 결정하는데 있어서 중요한 역할을 한다. 이하에서 더 상세히 설명되는 바와 같이, JB 요소(30)들, 보호링(36)들, 메사 보호링(38), 및 오목 웰(34)은 이온 주입을 이용하여 형성되고, 여기서, 적절한 도핑 재료의 이온들이 드리프트층(22)의 노출된 상부 표면들 내에 주입된다. 출원인들은, JB 요소(30)들, 보호링(36)들, 메사 보호링(38), 및 심지어 오목 웰(34)을 형성하기 위해 더 깊은 도핑 영역을 이용하면, 쇼트키층(24) 주변의 우수한 전계 억제뿐만 아니라 훨씬 더 개선된 전류 및 전압 특성을 제공한다는 것을 발견했다. 불행히도, 드리프트층(22)이 SiC와 같은 이온 주입에 다소 저항성 있는 재료로 형성되면, 비교적 균일하고 제어되는 방식으로 도핑되는 비교적 깊은 도핑 영역들의 생성이 도전받게 된다.
도 8을 참조하면, 쇼트키 다이오드(10)의 드리프트층(22) 및 쇼트키층(24)이 대안적 실시예에 따라 예시되어 있다. 예시된 바와 같이, JB 요소(30)들, 보호링(36)들, 및 메사 보호링(38) 각각은, 드리프트층(22)에서, 드리프트층(22)의 상부 표면 내로 에칭된 대응하는 오목부 주변에 형성된다. 활성 영역(14)에서, 복수의 JB 요소 오목부(40)들과 메사 보호링(38)이 드리프트층(22) 내로 에칭된다. 에지 종단 영역(16)에서, 에지 종단 오목부(32)는 드리프트층(22)에서 에칭되고, 그 다음, 보호링 오목부(42)들은 에지 종단 오목부(32)의 하부 표면에서 드리프트층(22) 내로 에칭된다. 원한다면, 오목 웰(34)은 에지 종단 오목부(32)를 선택적으로 도핑함으로써 형성될 수 있다. 일단 JB 요소 오목부(40)들, 보호링 오목부(42)들, 메시 보호링 오목부(44), 및 에지 종단 오목부(32)가 형성되고 나면, 그 오목부들의 측면을 따른 및 하부의 영역이 선택적으로 도핑되어 컵 또는 골 형상의 JB 요소(30)들, 보호링(36)들, 및 메사 보호링(38)을 형성한다. 드리프트층(22) 내로 오목부들을 에칭함으로써, 각각의 JB 요소(30)들, 보호링(36)들, 및 메사 보호링(38)은 드리프트층(22) 내에 더 깊이 형성될 수 있다. 언급된 바와 같이, 이것은 특히 SiC 장치에 유익하다. 다양한 JB 요소 오목부(40)들, 보호링 오목부(42)들, 및 메사 보호링 오목부(44)의 깊이와 폭은 동일하거나 상이할 수 있다. 특정한 오목부의 폭을 기술할 때, 폭이란, 폭, 길이, 및 깊이를 갖는 오목부의 더 좁은 측방향 치수를 말한다. 한 실시예에서, 임의의 오목부의 깊이는 적어도 0.1 마이크로미터가고, 임의의 오목부의 폭은 적어도 0.5 마이크로미터가다. 또 다른 실시예에서, 오목부들의 깊이는 적어도 1.0 마이크로미터가고, 임의의 오목부의 폭은 적어도 3.0 마이크로미터가다.
도 9를 참조하면, JB 요소 오목부(40)들, 보호링 오목부(42)들, 및 메사 보호링 오목부(44)를 채용하는 또 다른 실시예가 제공된다. 그러나, 이 실시예에서는, 에지 종단 오목부(32), 메사 보호링 오목부(44), 또는 메사 보호링(38)이 없다. 대신에, 보호링 오목부(42)들은 JB 요소 오목부(40)들과 동일한 평면 상에 형성되고, JB 요소(30)들 및 보호링(36)들은 이들 오목부들의 측면을 따라 및 하부에 형성된다. 도 7 및 도 8의 실시예들 어느 쪽에서도, 오목 웰(34)은 선택사항이다.
상기 실시예들은 쇼트키 다이오드(10)에 관한 것이지만, 오목 웰(34), 보호링(36)들, 및 보호링 오목부(42)들의 구조 및 설계를 포함한 에지 종단 영역(16)의 고려되된 구조 및 설계들 모두는 활성 영역의 주변부에서의 불리한 전계 효과로 곤란을 겪는 다른 반도체 장치에도 동등하게 적용가능하다. 에지 종단 영역(16)의 고려되는 구조 및 설계들로부터 혜택을 받을 수 있는 예시의 장치들로는, 모든 타입의 전계 효과 트랜지스터(FET), 절연 게이트 쌍극성 트랜지스터(IGBT), 및 게이트 턴-오프 사이리스터(GTO)가 포함된다.
쇼트키 다이오드(10)의 순방향 및 역방향 전류와 전압 특성 모두에 영향을 미치는 또 다른 특성은 쇼트키 접합(J1)(도 6 및 도 7)과 연관된 장벽 높이로서, 이 쇼트키 접합은, 다시, 금속 쇼트키층(24)과 반도체 드리프트층(22) 사이의 금속-반도체 접합이다. 쇼트키층(24)과 같은 금속층이 드리프트층(22)과 같은 반도체층에 매우 근접할 때, 2개의 층들 사이에는 자생적(native) 전위 장벽이 발생한다. 쇼트키 접합(J1)과 연관된 장벽 높이는 자생적 전위 장벽에 대응한다. 외부 전압의 인가가 없을 때, 이 자생적 전위 장벽은, 전자든 정공이든 대부분의 전하 캐리어들이 한 층으로부터 다른 층으로 이동하는 것을 방지한다. 외부 전압이 인가되면, 반도체층의 관점에서 자생적 전위 장벽은 사실상 증가 또는 감소할 것이다. 특히, 금속층의 관점에서 전위 장벽은, 외부 전압이 인가될 때, 변하지 않을 것이다.
N-타입 드리프트층(22)을 갖는 쇼트키 다이오드(10)가 순방향 바이어싱되면, 쇼트키층(24)에서의 양의 전압의 인가는 사실상 자생적 전위 장벽을 감소시키고 전자들이 반도체로부터 금속-반도체 접합을 가로질러 흐르도록 야기한다. 자생적 전위 장벽의 크기, 및 그에 따라 장벽 높이는, 자생적 전위 장벽을 극복하고 전자들이 반도체층으로부터 금속층으로 이동하게 하는 데 필요한 전압의 양과 관련이 있다. 사실상, 전위 장벽은, 쇼트키 다이오드(10)가 순방향 바이어싱될 때, 감소된다. 쇼트키 다이오드(10)가 역방향 바이어싱되면, 전위 장벽은 상당히 증가되고 전자의 흐름을 차단하는 기능을 한다.
쇼트키층(24)을 형성하는데 이용되는 재료가 주로, 쇼트키 접합(J1)과 연관된 장벽 높이를 좌우한다. 많은 응용에서, 낮은 장벽 높이가 선호된다. 더 낮은 장벽 높이는 다음 중 하나를 허용한다. 첫 번째, 더 작은 활성 영역(14)을 갖는 더 낮은 장벽 높이의 장치가, 더 큰 활성 영역(14) 및 더 높은 장벽 높이를 갖는 장치와 동일한 순방향 온(turn on) 및 동작(operating) 전류 및 전압 정격을 갖도록 형성될 수 있다. 즉, 더 작은 활성 영역(14)을 갖는 더 낮은 장벽 높이의 장치는, 주어진 전류에서, 더 높은 장벽 높이 및 더 큰 활성 영역(14)을 갖는 장치와 동일한 순방향 전압을 지원할 수 있다. 대안으로서, 더 낮은 장벽 높이의 장치와 더 높은 장벽 높이의 장치 모두가 동일한 크기의 활성 영역(14)을 가질 경우, 더 낮은 장벽 높이의 장치가 더 높은 장벽 높이의 장치와 동일하거나 유사한 전류를 취급하면서 더 낮은 순방향 온 및 동작 전압을 가질 수 있다. 더 낮은 장벽 높이는 또한 장치의 순방향 바이어싱된 온-저항을 낮추고, 이것은 장치를 더욱 효율적으로 하는 것을 돕고 장치에 대해 파괴적일 수 있는 열을 덜 생성한다. SiC 드리프트층(22)을 채용하는 쇼트키 응용에서 낮은 장벽 높이와 연관된 예시의 (합금을 포함한) 금속으로는, 탄탈(Ta), 티타늄(Ti), 크롬(Cr), 및 알루미늄(Al)이 포함되지만 이것으로 제한되지 않으며, 여기서 탄탈은 그룹 중에서 가장 낮은 장벽 높이와 연관된다. 금속은 낮은 장벽 높이 가능 금속으로서 정의된다. 장벽 높이는, 쇼트키층(24)에 이용되는 금속, 드리프트층(22)에 이용되는 재료, 및 아마도 드리프트층(22)에서의 도핑의 정도의 함수이지만, 소정의 실시예에서 달성될 수 있는 예시의 장벽 높이는 1.2 전자 볼트(eV) 미만, 1.1 eV 미만, 1.0 eV 미만, 0.9 eV 미만, 및 약 0.8 eV 미만이다.
이제 도 10 내지 도 24를 참조하면, 도 1에 나타낸 것과 같은 쇼트키 다이오드(10)를 제작하기 위한 예시의 프로세스가 제공된다. 이 예에서, JB 요소(30)들은, 도 2에 예시된 바와 같이, 연신된 스트라이프들인 것으로 가정한다. 프로세스의 설명을 통해, 예시의 재료, 도핑 타입, 도핑 레벨, 구조 치수, 및 선택된 대안들이 요약 기술된다. 이들 양태들은 단순히 예시일 뿐이고, 여기서 및 후속하는 청구항들에서 개시된 개념들은 이들 양태들로 제한되지 않는다.
프로세스는, 도 10에 도시된 바와 같이, N-도핑된, 단일 결정의, 4H SiC 기판(12)을 제공함으로써 개시된다. 기판(12)은, 2H, 4H, 6H, 3C 등과 같은, 다양한 결정 폴리타입(polytype)을 가질 수 있다. 기판은 또한, 질화 갈륨(GaN), 비화 갈륨(GaAs), 실리콘(Si), 게르마늄(Ge), SiGe 등과 같은 다른 재료계로 형성될 수도 있다. N-도핑된, SiC 기판(12)의 저항은, 한 실시예에서 약 10 밀리오옴-cm 내지 30 밀리오옴-cm이다. 초기 기판(12)은 약 200 마이크로미터 내지 500 마이크로미터의 두께를 가질 수 있다.
드리프트층(22)이 기판(12) 위에 성장되고 인 시튜(in situ) 도핑될 수 있으며, 여기서, 드리프트층(22)은, 도 11에 도시된 바와 같이, 그 성장시에 N-타입 도핑 재료로 도핑된다. 특히, 드리프트층(22)의 형성 이전에, 하나 이상의 버퍼층(미도시)이 기판(12) 상에 형성될 수 있다. 버퍼층은 핵형성층으로서 이용될 수 있고 N-타입 도핑 재료로 비교적 고농도로 도핑될 수 있다. 소정 실시예들에서 버퍼층은 0.5 내지 5 마이크로미터의 범위일 수 있다.
드리프트층(22)은 전체에 걸쳐 비교적 균일하게 도핑되거나 전체에 걸쳐 또는 일부에 걸쳐 구배형 도핑을 채용할 수도 있다. 균일하게 도핑된 드리프트층(22)을 위해, 한 실시예에서 도핑 농도는 약 2X 1015 cm-3 내지 1 X 1016 cm-3일 수 있다. 구배형 도핑에서, 도핑 농도는 기판(12) 부근의 드리프트층(22)의 하부에서 가장 높고, 쇼트키층(24) 부근의 드리프트층(22)의 상부에서 가장 낮다. 도핑 농도는 일반적으로는, 드리프트층(22)의 하부의 또는 그 부근의 한 포인트로부터 상부의 또는 그 부근의 한 포인트로 구배형으로 또는 연속적 방식으로 감소한다. 구배형 도핑을 채용하는 한 실시예에서, 드리프트층(22)의 하위 부분은 약 1 × 1015 cm-3의 농도로 도핑되고, 드리프트층(22)의 상위 부분은 약 5 × 1016 cm-3의 농도로 도핑될 수 있다. 구배형 도핑을 채용하는 또 다른 실시예에서, 드리프트층(22)의 하위 부분은 약 5 × 1015 cm-3의 농도로 도핑되고, 드리프트층(22)의 상위 부분은 약 1 × 1016 cm-3의 농도로 도핑될 수 있다.
선택 실시예에서 드리프트층(22)은 원하는 역방향 항복 전압에 따라 두께가 4 내지 10 마이크로미터일 수 있다. 한 실시예에서, 드리프트층(22)은 원하는 역방향 항복 전압의 100 볼트마다 두께가 약 1 마이크로미터가다. 예를 들어, 600 볼트의 역방향 항복 전압을 갖는 쇼트키 다이오드(10)는 약 6 마이크로미터의 두께를 갖는 드리프트층(22)을 가질 수 있다.
일단 드리프트층(22)이 형성되고 나면, 상부 표면이 에칭되어 도 12에 도시된 바와 같은 에지 종단 오목부(32)를 생성한다. 에지 종단 오목부(32)는 원하는 장치 특성에 기초하여 깊이와 폭이 달라질 것이다. 600 볼트의 역방향 항복 전압을 갖고 50A의 지속적인 순방향 전류를 취급할 수 있는 쇼트키 다이오드(10)의 한 실시예에서, 에지 종단 오목부(32)는 약 0.2 내지 0.5 마이크로미터의 깊이와 약 10 내지 120의 폭을 가지며, 이는 궁극적으로는 장치에서 얼마나 많은 보호링(36)이 채용되는지에 따라 좌우될 것이다.
그 다음, 오목 웰(34)은, 도 13에 도시된 바와 같이, 에지 종단 오목부(32)의 하부에 존재하는 드리프트층(22)의 일부를 P-타입 재료로 선택적으로 주입함으로써 형성된다. 예를 들어, 600 볼트의 역방향 항복 전압을 갖고 50A의 지속적인 순방향 전류를 취급할 수 있는 쇼트키 다이오드(10)는 약 5 × 1016 cm-3 내지 2 × 1017 cm-3의 농도로 저농도 도핑되는 오목 웰(34)을 가질 수 있다. 오목 웰(34)은 깊이가 약 0.1 내지 0.5 마이크로미터일 수 있고 에지 종단 오목부(32)의 폭에 실질적으로 대응하는 폭을 가질 수 있다.
일단 오목 웰(34)이 형성되고 나면, 도 14에 도시된 바와 같이, 에지 종단 오목부(32)의 하부 표면을 포함하는 드리프트층(22)의 상부 표면의 대응하는 부분들을 P-타입 재료로 선택적으로 주입함으로써, JB 요소(30)들, 메사 보호링(38), 및 보호링(36)들이 형성된다. JB 요소(30)들, 메사 보호링(38), 및 보호링(36)들은 비교적 고농도 도핑되고 동일한 이온 주입 프로세스를 이용하여 동시에 형성될 수 있다. 한 실시예에서, 600 볼트의 역방향 항복 전압을 갖고 50A의 지속적인 순방향 전류를 취급할 수 있는 쇼트키 다이오드(10)는, 모두가 약 5 × 1017 cm-3 내지 5 × 1019 cm-3의 농도로 도핑된, JB 요소(30)들, 메사 보호링(38), 및 보호링(36)들을 가질 수 있다. 다른 실시예에서, 이들 요소들은 동일하거나 상이한 이온 주입 프로세스를 이용하여 상이한 농도로 도핑될 수도 있다. 예를 들어, JB 요소(30)들의 JB 어레이가, 도 4 및 도 5에 제공된 바와 같이, 상이한 형상들 또는 크기들을 포함하거나, 또는 상이한 JB 요소(30)들이 상이한 깊이를 갖는 경우. 인접하는 JB 요소(30)들 사이, 메사 보호링(38)과 JB 요소(30) 사이, 및 인접하는 보호링(36)들 사이의 깊이 및 간격은 원하는 장치 특성에 따라 달라질 수 있다. 예를 들어, 이들 요소들의 깊이는 0.2 마이크로미터 내지 1.5 마이크로미터 초과의 범위일 수 있고, 각각의 요소들은 약 1 내지 4 마이크로미터만큼 서로 이격될 수 있다.
JB 요소 오목부들 또는 메사 보호링 오목부(44) 또는 보호링 오목부(42)들을 채용하는 도 8 및 도 9에 나타낸 것들과 같은 실시예들의 경우, 각각의 JB 요소(30), 메사 보호링(38) 및 보호링(36)들은 드리프트층(22) 내에 더 깊이 더 용이하게 형성된다. SiC로 형성되는 드리프트층(22)의 경우, 각각의 오목부들의 깊이는 약 0.1 내지 1.0 마이크로미터일 수 있고 약 1.0 내지 5.0 마이크로미터의 폭을 가질 수 있다. 따라서, JB 요소(30), 메사 보호링(38), 및 보호링(36)의 전체 깊이는, 드리프트층(22)의 상부 표면으로부터 측정될 때, 0.5 내지 1.5의 깊이까지 용이하게 연장될 수 있다.
도 15에 나타낸 바와 같이, 에지 종단 오목부(32)의 하부 표면을 포함한 드리프트층(22)의 상부 표면 위에 열 산화물층(46)이 형성된다. SiC 드리프트층(22)의 경우, 산화물은 이산화 실리콘(SiO2)이다. 열 산화물층(46)은, 드리프트층(22) 및 그 내부에 형성된 다양한 요소들의 보호 또는 성능을 보조하는 패시베이션층(passivation layer)으로서 역할할 수 있다. 그 다음, 활성 영역(14)과 연관된 열 산화물층(46)의 일부가 제거되어, 도 16에 도시된 바와 같이, 쇼트키층(24)이 형성될 쇼트키 오목부(48)를 형성한다.
일단 쇼트키 오목부(48)가 형성되고 나면, 도 17에 나타낸 바와 같이, 쇼트키 오목부(48)에 의해 노출된 드리프트층(22)의 일부 위에 쇼트키층(24)이 형성된다. 쇼트키층(24)의 두께는 원하는 장치 특성 및 쇼트키층(24)을 형성하는데 이용되는 금속에 따라 달라질 것이지만, 일반적으로는 약 100 옹스트롬 내지 4500 옹스트롬일 것이다. 참조된 600V 장치의 경우, 탄탈(Ta)로 형성된 쇼트키층(24)은 약 200 옹스트롬 내지 1200 옹스트롬일 수 있다; 티타늄(Ti)으로 형성된 쇼트키층(24)은 약 500 옹스트롬 내지 2500 옹스트롬일 수 있다; 알루미늄(Al)으로 형성된 쇼트키층(24)은 약 3500 옹스트롬 내지 4500 옹스트롬일 수 있다. 앞서 언급된 바와 같이, 탄탈(Ta)은, 특별히 SiC와 조합하여 쇼트키 접합을 형성하는 데 사용될 때, 매우 낮은 장벽 높이와 연관된다. 탄탈은 또한 SiC에 비해 매우 안정적이다.
쇼트키층(24)에 이용되는 금속 및 형성될 애노드 컨택트(26)에 따라, 하나 이상의 장벽층(28)이 도 18에 도시된 바와 같이 쇼트키층(24) 위에 형성될 수 있다. 장벽층(28)은 티타늄 텅스텐 합금(TiW), 티타늄 니켈 합금(TiN), 탄탈(Ta), 및 기타 임의의 적절한 재료로 형성될 수 있고, 선택 실시예에서 두께가 약 75 옹스트롬 내지 400 옹스트롬일 수 있다. 장벽층(28)은 쇼트키층(24)을 형성하는데 이용되는 금속과 형성될 애노드 컨택트(26) 사이의 확산 방지를 돕는다. 특히, 장벽층(28)은, 쇼트키층(24)이 탄탈(Ta)이고 형성될 애노드 컨택트(26)가 알루미늄(Al)으로 형성되는 소정 실시예들에서 이용되지 않는다. 장벽층(28)은 일반적으로, 쇼트키층(24)이 티타늄(Ti)이고 형성될 애노드 컨택트(26)가 알루미늄(Al)으로 형성되는 소정 실시예들에서는 유익하다.
그 다음, 도 19에 도시된 바와 같이, 쇼트키층(24) 위에, 또는 존재한다면, 장벽층(28) 위에 애노드 컨택트(26)가 형성된다. 애노드 컨택트(26)는 일반적으로 비교적 두껍고, 금속으로 형성되며, 쇼트키 다이오드(10)의 애노드를 위한 접합 패드(bond pad)로서 작용한다. 애노드 컨택트(26)는 알루미늄(Al), 금(Au), 은(Ag) 등으로 형성될 수 있다.
그 다음, 도 20에 나타낸 바와 같이, 열 산화물층(46) 및 애노드 컨택트(26)의 적어도 노출된 표면 위에 봉지층(50)이 형성된다. 봉지층(50)은, 질화 실리콘(SiN)과 같은 질화물일 수 있고, 불리한 환경 조건으로부터 밑에 있는 층들을 보호하는 컨포멀 코팅(conformal coating)으로서 작용한다. 스크래치 또는 유사한 기계적 손상에 대한 추가적 보호를 위해, 도 21에 나타낸 바와 같이, 봉지층(50) 위에 폴리이미드층(52)이 제공될 수 있다. 폴리이미드층(52)의 중앙부가 제거되어 봉지층(50) 위에 애노드 개구(54)를 제공한다. 이 예에서, 폴리이미드층(52)은 애노드 컨택트(26) 위에 중심을 둔 애노드 개구(54)를 갖는 에치 마스크(etch mask)로서 이용된다. 그 다음, 도 22에 나타낸 바와 같이, 애노드 개구(54)에 의해 노출된 봉지층(50)의 부분이 제거되어, 애노드 컨택트(26)의 상부 표면을 노출시킨다. 궁극적으로, 본드 와이어 등이, 봉지층(50) 내의 애노드 개구(54)를 통해 애노드 컨택트(26)의 상부 표면에 땜납되거나 기타의 방식으로 접속될 수 있다.
이때, 처리는 쇼트키 다이오드(10)의 정면(상부)으로부터 쇼트키 다이오드(10)의 배면(하부)으로 전환된다. 도 23에 나타낸 바와 같이, 연마, 에칭 등의 프로세스를 통해 기판(12)의 하부를 제거함으로써 기판(12)은 실질적으로 시닝된다. 600V 기준 쇼트키 다이오드(10)의 경우, 제1 실시예에서 기판(12)은 약 50 내지 200 마이크로미터의 두께로, 제2 실시예에서는 약 75 내지 125 마이크로미터의 두께로 얇아질 수 있다. 기판(12)을 얇게하거나 기타 얇은 기판(12)을 채용하면, 쇼트키 다이오드(10)의 애노드와 캐소드 사이의 전체 전기적 및 열적 저항을 감소시키고, 장치가 과열없이 더 높은 전류 밀도를 취급하는 것을 허용한다.
마지막으로, 도 24에 나타낸 바와 같이, 니켈(Ni), 니켈 실리사이드(NiSi), 및 니켈 알루미나이드(NiAl)와 같은 오옴 금속(ohmic metal)을 이용하여, 시닝된 기판(12)의 하부에 캐소드 오옴층(20)이 형성된다. 폴리이미드층(52)이 채용되는 실시예에서, 오옴 금속을 어닐링하기 위해 고온에서 전체 장치를 베이킹(baking)하는 것 대신에 캐소드 오옴층(20)이 레이저 어닐링될 수 있다. 레이저 어닐링은 오옴 금속이 어닐링을 위해 충분히 가열되는 것을 허용하지만, 폴리이미드층(52)을 손상시키거나 파괴시킬 수 있는 온도까지 장치의 나머지를 가열하지는 않는다. 일단 캐소드 오옴층(20)이 형성되고 어닐링되고 나면, 도 25에 나타낸 바와 같이, 캐소드 컨택트(18)가 캐소드 오옴층(20) 위에 형성되어 쇼트키 다이오드(10)에 대한 땜납 또는 유사한 인터페이스를 제공한다.
여기서 개시된 개념에 의해, 다양한 동작 파라미터를 요구하는 다양한 응용을 위한 매우 높은 성능의 쇼트키 다이오드(10)가 설계될 수 있다. DC 순방향 바이어싱 전류와 연관된 전류 밀도는 소정 실시예에서 440 암페어/cm를 초과할 수도 있고, 다른 실시예에서는 500 암페어/cm를 초과할 수도 있다. 또한, 쇼트키 다이오드(10)는 다양한 실시예들에서 0.275, 0.3, 0.325, 0.35, 0.375, 및 0.4 암페어/피코-패럿(A/pF)보다 큰, DC 순방향 바이어싱 전류 밀도 대 역방향 바이어싱 애노드-캐소드 커패시턴스의 비율을 갖도록 구성될 수도 있고, 여기서, 역방향 바이어싱 애노드-캐소드 전압은, 쇼트키 다이오드가 활성 영역이 본질적으로 완전히 공핍되는 지점까지 역방향 바이어싱될 때 결정된다.
당업자라면 본 개시의 실시예들에 대한 개선 및 수정을 인식할 것이다. 이러한 모든 개선 및 수정은 여기서 및 이하의 청구항들에서 개시된 개념의 범위 내인 것으로 간주된다.

Claims (29)

  1. 반도체 디바이스로서,
    활성 영역을 갖는 제1 표면 및 복수의 접합 장벽 요소 오목부(junction barrier element recess)를 갖는 드리프트층 - 상기 드리프트층은 제1 도전 타입의 도핑 재료로 도핑되고, 상기 활성 영역에 측방향으로 인접하는 에지 종단 영역(edge termination region)과 연관됨 -;
    쇼트키 접합(Schottky junction)을 형성하기 위해 상기 제1 표면의 상기 활성 영역 위에 있는 쇼트키층;
    상기 복수의 접합 장벽 요소 오목부 중 대응하는 오목부들에 대해 상기 드리프트층 내로 연장되는 복수의 제1 도핑된 영역 - 상기 복수의 제1 도핑된 영역은 상기 제1 도전 타입과 상반되는 제2 도전 타입의 도핑 재료를 갖는 주입된 영역들이고, 상기 쇼트키 접합 아래의 상기 드리프트층에 접합 장벽 요소들의 어레이를 형성함 -;
    상기 드리프트층 내에 그리고 상기 에지 종단 영역 내에 전적으로 형성되는 웰(well) - 상기 웰은 상기 제2 도전 타입의 도핑 재료로 도핑됨 -; 및
    상기 웰 내에 상기 드리프트층 내로 연장되는 복수의 제2 도핑된 영역에 의해 제공되는 복수의 보호링(guard ring) - 상기 복수의 제2 도핑된 영역은 상기 제2 도전 타입의 상기 도핑 재료 및 상기 웰의 도핑 농도보다 높은 도핑 농도를 갖는 주입된 영역들임 -
    을 포함하는 반도체 디바이스.
  2. 제1항에 있어서,
    상기 복수의 접합 장벽 요소 오목부 각각은 적어도 하나의 측부 및 하부를 갖고, 상기 복수의 제1 도핑된 영역 각각은 상기 복수의 접합 장벽 요소 오목부 중 대응하는 오목부의 상기 적어도 하나의 측부 및 상기 하부에 대해 상기 드리프트층 내로 연장되는, 반도체 디바이스.
  3. 제1항에 있어서,
    접합 장벽 요소들의 상기 어레이 내의 접합 장벽 요소들은 상기 드리프트층 내에서 서로 분리되는, 반도체 디바이스.
  4. 제1항에 있어서,
    상기 복수의 접합 장벽 요소 오목부 중 적어도 하나의 깊이는 적어도 0.1 마이크로미터인, 반도체 디바이스.
  5. 제4항에 있어서,
    상기 복수의 접합 장벽 요소 오목부 중 적어도 하나의 폭은 적어도 0.5 마이크로미터인, 반도체 디바이스.
  6. 제1항에 있어서,
    상기 복수의 접합 장벽 요소 오목부 중 적어도 하나의 폭은 적어도 0.5 마이크로미터인, 반도체 디바이스.
  7. 삭제
  8. 제1항에 있어서,
    상기 복수의 보호링의 보호링들은 상기 드리프트층 내에서 서로 분리되는, 반도체 디바이스.
  9. 제1항에 있어서,
    상기 쇼트키층은 낮은 장벽 높이 가능 금속(low barrier height capable metal)으로 형성되는, 반도체 디바이스.
  10. 제9항에 있어서,
    상기 쇼트키층의 상기 낮은 장벽 높이 가능 금속은 탄탈(tantalum)을 포함하는, 반도체 디바이스.
  11. 제9항에 있어서,
    상기 쇼트키층의 상기 낮은 장벽 높이 가능 금속은 티타늄(titanium), 크롬(chromium), 및 알루미늄(aluminum)으로 구성된 그룹 중에서 적어도 하나를 포함하는, 반도체 디바이스.
  12. 제9항에 있어서,
    상기 쇼트키층의 상기 낮은 장벽 높이 가능 금속은 탄탈로 구성되는, 반도체 디바이스.
  13. 제1항에 있어서,
    상기 쇼트키 접합은 0.9 전자 볼트 미만의 장벽 높이(barrier height)를 갖는, 반도체 디바이스.
  14. 제1항에 있어서,
    상기 드리프트층은 시닝된 기판(thinned substrate) 위에 형성되고, 상기 시닝된 기판은 상기 드리프트층이 형성된 후에 시닝된 것이며, 캐소드 컨택트(cathode contact)는 상기 시닝된 기판의 하부 표면 위에 형성되는, 반도체 디바이스.
  15. 제1항에 있어서,
    상기 드리프트층은 구배형(graded fashion)으로 상기 제1 도전 타입의 도핑 재료로 도핑되고, 상기 드리프트층은 상기 제1 표면 부근에서 더 낮은 도핑 농도를 가지며 상기 드리프트층의 제2 표면 부근에서 의도적으로 더 높은 도핑 농도를 갖고, 상기 제2 표면은 상기 제1 표면과 반대편에 있는, 반도체 디바이스.
  16. 제1항에 있어서,
    상기 드리프트층은 탄화 실리콘(silicon carbide)을 포함하는, 반도체 디바이스.
  17. 제1항에 있어서,
    상기 드리프트층 및 상기 쇼트키층은 쇼트키 다이오드의 부분인, 반도체 디바이스.
  18. 제17항에 있어서,
    순방향 바이어싱될 때, 상기 반도체 디바이스는 적어도 440 암페어/cm의 DC 전류 밀도를 지원하는, 반도체 디바이스.
  19. 제17항에 있어서,
    순방향 바이어싱될 때, 상기 반도체 디바이스는 적어도 500 암페어/cm의 DC 전류 밀도를 지원하는, 반도체 디바이스.
  20. 제17항에 있어서,
    DC 순방향 바이어싱 전류 밀도 대 역방향 바이어싱 애노드-캐소드 커패시턴스의 비율은 적어도 0.275 암페어/피코-패럿(A/pF)이고, 역방향 바이어싱 애노드-캐소드 전압은 상기 쇼트키 다이오드가 상기 활성 영역이 완전히 공핍되는 지점까지 역방향 바이어싱될 때 결정되는, 반도체 디바이스.
  21. 제17항에 있어서,
    DC 순방향 바이어싱 전류 밀도 대 역방향 바이어싱 애노드-캐소드 커패시턴스의 비율은 적어도 0.3 암페어/피코-패럿(A/pF)이고, 역방향 바이어싱 애노드-캐소드 전압은 상기 쇼트키 다이오드가 상기 활성 영역이 완전히 공핍되는 지점까지 역방향 바이어싱될 때 결정되는, 반도체 디바이스.
  22. 제17항에 있어서,
    DC 순방향 바이어싱 전류 밀도 대 역방향 바이어싱 애노드-캐소드 커패시턴스의 비율은 적어도 0.35 암페어/피코-패럿(A/pF)이고, 역방향 바이어싱 애노드-캐소드 전압은 상기 쇼트키 다이오드가 상기 활성 영역이 완전히 공핍되는 지점까지 역방향 바이어싱될 때 결정되는, 반도체 디바이스.
  23. 제1항에 있어서,
    상기 드리프트층 및 상기 쇼트키층은 탄화 실리콘 쇼트키 다이오드(silicon carbide Schottky diode)의 부분인, 반도체 디바이스.
  24. 제1항에 있어서,
    상기 쇼트키층은 상기 복수의 접합 장벽 요소 오목부 중 적어도 하나의 오목부 내에 배치되는, 반도체 디바이스.
  25. 제1항에 있어서,
    상기 복수의 접합 장벽 요소 오목부 중 적어도 하나의 깊이는 적어도 1.0 마이크로미터인, 반도체 디바이스.
  26. 제25항에 있어서,
    상기 복수의 접합 장벽 요소 오목부 중 적어도 하나의 폭은 적어도 3.0 마이크로미터인, 반도체 디바이스.
  27. 제1항에 있어서,
    상기 드리프트층은 복수의 보호링 오목부를 더 포함하고, 상기 복수의 제2 도핑된 영역은 상기 보호링 오목부들 중 대응하는 오목부들에 대해 상기 드리프트층 내로 연장되는, 반도체 디바이스.
  28. 제1항에 있어서,
    상기 복수의 보호링은 상기 접합 장벽 요소 오목부들과 동일 평면 상에 있는, 반도체 디바이스.
  29. 제28항에 있어서,
    상기 드리프트층은 복수의 보호링 오목부를 더 포함하고, 상기 복수의 제2 도핑된 영역은 상기 보호링 오목부들 중 대응하는 오목부들에 대해 상기 드리프트층 내로 연장되는, 반도체 디바이스.
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