KR101764038B1 - 쇼트키 다이오드들 및 쇼트키 다이오드들을 제조하는 방법 - Google Patents

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Abstract

본 개시는 드리프트 층 및 쇼트키 층을 가지는 쇼트키 다이오드에 관한 것이다. 드리프트 층은 제1 도전 타입의 도핑 재료에 의해 도핑되고, 활성 영역과 연관되는 제1 표면을 가진다. 쇼트키 층은 쇼트키 접합을 형성하기 위하여, 제1 표면의 활성 영역 위에 제공된다. 제2 도전 타입의 복수의 접합 장벽 요소들은 쇼트키 접합 아래의 드리프트 층 내에 형성되고, 제2 도전 타입의 복수의 중앙 임플란트들 또한 쇼트키 접합 아래의 드리프트 층 내에 형성된다. 소정의 실시예들에서, 적어도 하나의 중앙 임플란트는 접합 장벽 요소들의 각각의 인접한 쌍 사이에서 제공된다.

Description

쇼트키 다이오드들 및 쇼트키 다이오드들을 제조하는 방법{SCHOTTKY DIODES AND METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체 디바이스들에 관한 것이고, 구체적으로 쇼트키 계면(Schottky interface)을 따르는 접합 장벽 요소들(junction barrier elements) 사이의 중앙 임플란트들(central implants)을 이용하는 것에 관한 것이다.
쇼트키 다이오드(Schottky diode)는 쇼트키 장벽(Schottky barrier)을 제공하고 금속 층과 도핑된 반도체 층 사이에 생성되는 금속-반도체 접합(metal-semiconductor junction)을 이용한다. N-타입 반도체 층을 가지는 쇼트키 다이오드의 경우, 금속 층은 애노드(anode)로서 역할하고, N-타입 반도체 층은 캐소드(cathode)로서 역할한다. 일반적으로, 쇼트키 다이오드는 순방향 바이어스 방향에서는 용이하게 전류를 통과시키고, 역방향 바이어스 방향에서는 전류를 차단함으로써, 전통적인 p-n 다이오드처럼 동작한다. 금속-반도체 접합에서 제공되는 쇼트키 장벽은 p-n 다이오드들에 비해 2개의 고유한 이점을 제공한다. 첫째로, 쇼트키 장벽은 더 낮은 순방향 전압 강하들(voltage drops)과 상관되는 더 낮은 장벽 높이와 연관된다. 이처럼, 디바이스를 턴온 시키고, 순방향-바이어스 방향에서 전류가 흐르는 것을 허용하기 위하여, 더 작은 순방향 전압(forward voltage)이 요구된다. 둘째로, 쇼트키 장벽은 일반적으로 비교가능한 p-n 다이오드보다 더 작은 캐패시턴스를 가진다. 더 낮은 캐패시턴스란, p-n 다이오드보다 더 빠른 스위칭 속도를 의미한다. 추가로, 쇼트키 다이오드들은 다수 캐리어(majority carrier) 디바이스들이고, 스위칭 손실들을 야기하는 소수 캐리어 거동(minority carrier behavior)을 나타내지 않는다.
불행히도, 쇼트키 다이오드들은 전통적으로 비교적 낮은 역방향-바이어스 전압 정격들(voltage ratings) 및 높은 역방향-바이어스 누설 전류들(leakage currents)로 곤란을 겪어 왔다. 최근, NC, Durham의 Cree, Inc는 실리콘 카바이드 기판들(silicon carbide substrates) 및 호환가능한 에피택셜 층들(epitaxial layers)로부터 형성되는 일련의 쇼트키 다이오드들을 소개했다. 이들 디바이스들은 역방향-바이어스 전압 정격들을 증가시키고, 역방향-바이어스 누설 전류들을 감소시키며, 순방향-바이어스 전류 처리를 증가시킴으로써, 최신 기술 수준을 계속 진보시켜 왔다. 그러나, 쇼트키 디바이스 성능을 더 향상시킬 뿐만 아니라 이들 디바이스들의 비용을 감소시켜야 할 필요가 여전히 남아있다.
본 개시는 드리프트 층(drift layer) 및 쇼트키 층(Schottky layer)을 가지는 쇼트키 다이오드에 관한 것이다. 드리프트 층은 제1 도전 타입(conductivity type)의 도핑 재료(doping material)에 의해 우세하게(predominantly) 도핑되고, 활성 영역(active region)과 연관되는 제1 표면을 가진다. 쇼트키 층은 쇼트키 접합을 형성하기 위하여, 제1 표면의 활성 영역 위에 제공된다. 복수의 접합 장벽 요소는 쇼트키 접합 아래의 드리프트 층 내에 형성되고, 복수의 중앙 임플란트 또한 쇼트키 접합 아래의 드리프트 층 내에 형성된다. 소정의 실시예들에서, 적어도 하나의 중앙 임플란트는 접합 장벽 요소들의 각각의 인접한 쌍 사이에서 제공된다.
쇼트키 층은 티타늄(titanium), 크롬(chromium), 폴리실리콘, 알루미늄 또는 임의의 다른 적합한 재료와 같은 낮은 장벽 높이 재료(low barrier height material)로 형성될 수 있다. 탄탈룸(tantalum)과 같은 훨씬 더 낮은 장벽 높이 재료는 실리콘 카바이드로 형성된 드리프트 층과 함께 매우 잘 동작한다. 일반적으로, 중앙 임플란트들 및 접합 장벽 요소들은 드리프트 층 내로 상이한 깊이들까지 연장된다. 일 실시예에서, 중앙 임플란트들은 각각의 접합 장벽 요소들의 깊이의 약 절반보다 크지 않은 깊이를 가진다. 다른 실시예에서, 접합 장벽 요소들은 복수의 중앙 임플란트 각각보다 적어도 4배 더 깊다.
소정의 실시예들에서, 드리프트 층의 제1 표면은 활성 영역 내에서 형성되는 수개의 접합 장벽 요소 오목부(junction barrier element recesses)를 가지고, 그에 의해 복수의 접합 장벽 요소 중 적어도 일부의 접합 장벽 요소들은 복수의 접합 장벽 요소 오목부 중 대응하는 접합 장벽 요소 오목부들 주변에서 드리프트 층 내로 연장되는 도핑된 영역들이다. 도핑된 영역들은 제1 도전 타입과 반대인 제2 도전 타입의 도핑 재료에 의해 도핑된다.
추가적으로, 버퍼 영역(buffer region)이 드리프트 층의 최상부 부분 내에서 제공될 수 있다. 버퍼 영역은 제1 도전 타입의 도핑 재료에 의해 드리프트 층의 남은 하위 부분보다 더 고농도로 도핑되고, 중앙 임플란트들 및 접합 장벽 요소들은 모두 버퍼 영역 내에 존재한다.
본 기술 분야의 기술자들은 첨부 도면들과 관련하여 후술하는 상세한 설명을 이해한 후, 개시의 범주를 이해할 것이고, 그것들의 추가적인 태양들을 인식할 것이다.
본 명세서에 포함되어 그 일부를 형성하는 첨부된 도면들은 본 개시의 일부 태양들을 도시하고, 설명과 함께 본 개시의 원리들을 설명하는 역할을 한다.
도 1은 본 개시의 제1 실시예에 따른 쇼트키 다이오드의 단면도.
도 2는 본 개시의 일 실시예에 따른 쇼트키 층 및 애노드 컨택트가 없는 쇼트키 다이오드의 활성 영역의 상부면도.
도 3은 본 개시의 다른 실시예에 따른 쇼트키 층 및 애노드 컨택트가 없는 쇼트키 다이오드의 활성 영역의 상부면도.
도 4는 본 개시의 일 실시예에 따른 쇼트키 다이오드의 부분단면도.
도 5는 본 개시의 제2 실시예에 따른 쇼트키 다이오드의 단면도.
도 6은 본 개시의 제3 실시예에 따른 쇼트키 다이오드의 단면도.
도 7a, 도 7b, 및 도 7c는 3개의 상이한 접합 장벽 요소 구성들의 쇼트키 계면들에 따른 상대적 전기장 분포들을 도시하는 그래프들.
도 8은 본 개시의 제4 실시예에 따른 쇼트키 다이오드의 단면도.
이하에 제시되는 실시예들은, 본 기술 분야의 기술자들이 본 개시를 실시하는 것을 가능하게 하는데 필요한 정보를 나타내며, 본 개시를 실시하는 최상의 모드를 설명한다. 첨부된 도면들에 비추어 후술하는 설명을 이해하면, 본 기술 분야의 기술자들은 본 개시의 개념들을 이해할 것이고, 본 명세서에서 특별히 다루어지지 않은 이들 개념들의 응용들을 인식할 것이다. 이들 개념들 및 응용들은 본 개시와 첨부된 청구항들의 범주 내에 있는 것이 이해될 것이다.
층(layer), 영역(region), 또는 기판(substrate)과 같은 일 요소가 다른 요소 "상(on)"에 있거나 다른 요소 "상으로(onto)" 연장된다고 언급될 때, 이 요소는 다른 요소 상에 직접 있거나 다른 요소 상으로 직접 연장될 수 있고, 또는 중간 요소들(intervening elements)이 존재할 수도 있다는 것이 이해될 것이다. 대조적으로, 일 요소가 다른 요소 "상에 직접" 있거나 다른 요소 "상으로 직접" 연장된다고 언급될 때에는, 중간 요소들은 존재하지 않는다. 또한 일 요소가 다른 요소에 "접속(connected)"되거나 "결합(coupled)"된다고 언급될 때, 이 요소는 다른 요소에 직접 접속되거나 결합될 수 있고, 또는 중간 요소들이 존재할 수 있다는 것이 이해될 것이다. 대조적으로, 일 요소가 다른 요소에 "직접 접속"되거나 "직접 결합"된다고 언급될 때에는, 중간 요소들은 존재하지 않는다.
"아래(below)" 또는 "위(above)" 또는 "상위(upper)" 또는 "하위(lower)" 또는 "수평(horizontal)" 또는 "수직(vertical)"과 같은 상대적 용어들은 본 명세서에서 도면들에서 도시된 대로 하나의 요소, 층, 또는 영역의 다른 요소, 층, 또는 영역에 대한 관계를 설명하기 위해 이용될 수 있다. 이들 용어들 및 위에서 논의된 그것들은 도면들에 도시된 배향 외에도 디바이스의 상이한 배향들을 포함하도록 의도된 것임이 이해될 것이다.
본 개시는 드리프트 층 및 쇼트키 층을 가지는 쇼트키 다이오드에 관한 것이다. 드리프트 층은 제1 도전 타입의 도핑 재료에 의해 우세하게 도핑되고, 활성 영역과 연관되는 제1 표면을 가진다. 쇼트키 층은 쇼트키 접합을 형성하기 위하여, 제1 표면의 활성 영역 위에 제공된다. 복수의 접합 장벽 요소는 쇼트키 접합 아래의 드리프트 층 내에 형성되고, 복수의 중앙 임플란트 또한 쇼트키 접합 아래의 드리프트 층 내에 형성된다. 소정의 실시예들에서, 적어도 하나의 중앙 임플란트는 접합 장벽 요소들의 각각의 인접한 쌍 사이에서 제공된다.
쇼트키 층은 티타늄, 크롬, 폴리실리콘 및 알루미늄과 같은 낮은 장벽 높이 재료로 형성될 수 있다. 탄탈룸과 같은 훨씬 더 낮은 장벽 높이 재료는 실리콘 카바이드로 형성된 드리프트 층과 함께 매우 잘 동작한다. 일반적으로, 중앙 임플란트들 및 접합 장벽 요소들은 드리프트 층 내로 상이한 깊이들까지 연장된다. 일 실시예에서, 중앙 임플란트들은 각각의 접합 장벽 요소들의 깊이의 약 절반보다 크지 않은 깊이를 가진다. 다른 실시예에서, 접합 장벽 요소들은 복수의 중앙 임플란트 각각보다 적어도 4배 더 깊다.
소정의 실시예들에서, 드리프트 층의 제1 표면은 활성 영역 내에서 형성되는 수개의 접합 장벽 요소 오목부를 가지고, 그에 의해 복수의 접합 장벽 요소 중 적어도 일부의 접합 장벽 요소들은 복수의 접합 장벽 요소 오목부 중 대응하는 접합 장벽 요소 오목부들 주변에서 드리프트 층 내로 연장되는 도핑된 영역들이다. 도핑된 영역들은 제1 도전 타입과 반대인 제2 도전 타입의 도핑 재료에 의해 도핑된다.
추가적으로, 버퍼 영역이 드리프트 층의 최상부 부분 내에서 제공될 수 있다. 버퍼 영역은 제1 도전 타입의 도핑 재료에 의해 드리프트 층의 남은 하위 부분보다 더 고농도로 도핑되고, 중앙 임플란트들 및 접합 장벽 요소들은 모두 버퍼 영역 내에 존재한다.
예시적 쇼트키 다이오드(10)가 도 1과 관련하여 제공된다. 특히, 본 명세서에서 설명된 실시예들은 다양한 반도체 층들 또는 그것들의 요소들이 N-타입 또는 P-타입 도핑 재료에 의해 도핑된 것으로 언급한다. N-타입 또는 P-타입 재료에 의해 도핑된 것은, 층 또는 요소가 각각 N-타입 또는 P-타입 도전성 중 하나를 가지는 것을 나타낸다. N-타입 재료는 음으로 대전된 전자들의 다수 평형 농도(majority equilibrium concentration)를 가지고, P-타입 재료는 양으로 대전된 홀들의 다수 평형 농도를 가진다. 다양한 층들 및 요소들에 대한 도핑 농도들은 저농도로(lightly), 보통농도로(normally) 또는 고농도로(heavily) 도핑된 것으로서 정의될 수 있다. 이들 용어들은 하나의 층 또는 요소에 대한 도핑 농도들을 다른 층 또는 요소에 대한 도핑 농도들에 관련시키기 위하여 의도되는 상대적인 용어들이다.
추가로, 후술하는 설명은 N-타입 기판 및 드리프트 층이 쇼트키 다이오드에서 이용되고 있는 것에 중점을 둔다; 그러나, 본 명세서에서 제공되는 개념들은 P-타입 기판들 및 드리프트 층들을 가진 쇼트키 다이오드에도 동등하게 적용가능하다. 이처럼, 개시된 실시예들 내의 각각의 층 또는 요소에 대한 도핑 전하는 P-타입 기판들 및 드리프트 층들을 가진 쇼트키 다이오드를 생성하기 위하여 역전될 수 있다. 추가로, 본 명세서에서 설명된 임의의 층들은 임의의 이용가능한 기술을 이용하여 하나 이상의 에피택셜 층으로부터 형성될 수 있고, 설명되지 않은 추가적인 층들도 본 개시의 개념들을 벗어남이 없이도 필연적으로 본 명세서에서 설명되는 것들 사이에 추가될 수 있다.
도시된 것과 같이, 쇼트키 다이오드(10)는 기판(12) 상에 형성되고, 에지 종단 영역(edge termination region)(16) 이내에 존재하는 활성 영역(14)을 가지며, 에지 종단 영역은 활성 영역(14)을 완전히 또는 실질적으로 둘러쌀 수 있지만, 그럴 필요가 있는 것은 아니다. 기판(12)의 최하부측을 따라, 캐소드 컨택트(18)가 형성되고, 활성 영역(14) 및 에지 종단 영역(16) 모두의 아래에서 연장될 수 있다. 캐소드 저항성 층(cathode ohmic layer)(20)은 기판(12)과 캐소드 컨택트(18) 사이에서 그것들 사이의 낮은 임피던스 결합(low impedance coupling)을 가능하게 하기 위하여 제공될 수 있다. 드리프트 층(22)이 기판(12)의 최상부측을 따라 연장된다. 드리프트 층(22), 캐소드 컨택트(18) 및 캐소드 저항성 층(20)은 활성 영역(14) 및 에지 종단 영역(16) 모두를 따라 연장될 수 있다.
활성 영역(14)에서, 쇼트키 층(24)은 드리프트 층(22)의 최상부 표면 위에 존재하고, 애노드 컨택트(26)는 쇼트키 층(24) 위에 존재한다. 장벽 층(barrier layer)(28)은 쇼트키 층(24)과 애노드 컨택트(26) 사이에서, 재료들이 쇼트키 층(24) 및 애노드 컨택트(26) 중 하나로부터 다른 것으로 확산하는 것을 방지하기 위하여 제공될 수 있다. 특히, 활성 영역(14)은 실질적으로 드리프트 층(22) 위에 쇼트키 다이오드(10)의 쇼트키 층(24)이 존재하는 영역에 대응한다. 오로지 설명의 목적들을 위하여, 기판(12) 및 드리프트 층(22)은 실리콘 카바이드(SiC)인 것을 가정한다. 이들 및 다른 층들을 대한 다른 재료들은 추가적으로 이하에서 설명된다.
도시된 실시예에서, N-타입 재료에 의해, 기판(12)은 고농도로 도핑되고 드리프트 층(22)은 비교적 저농도로 도핑된다. 드리프트 층(22)은 실질적으로 균일하게 도핑되거나, 구배형으로(in a graded fashion) 도핑될 수 있다. 예를 들어, 드리프트 층(22)의 도핑 농도들은, 기판(12) 부근에서 상대적으로 더 고농도로 도핑된 것으로부터 쇼트키 층(24)에 근접한 드리프트 층(22)의 최상부 표면 부근에서 더 저농도로 도핑되는 것으로 천이할 수 있고, 그 반대도 동일하다. 다양한 예시적 실시예들에 대한 도핑 상세들을 추가적으로 이하에서 제공된다.
쇼트키 층(24) 아래에서, 복수의 접합-장벽(JB) 요소(30)가 드리프트 층(22)의 최상부 표면을 따라 제공된다. 추가로, 중앙 임플란트들(32)로 지칭되는 고유의 요소들이 또한 드리프트 층(22)의 최상부 표면을 따라 제공된다. 도시된 것과 같이, 중앙 임플란트(32)는 인접한 JB 요소들(30)의 각각의 쌍 사이에서 제공된다. 전형적으로, 중앙 임플란트들(32)의 단면은 도 1에 도시된 것과 같이, JB 요소들(30)의 단면보다 실질적으로 더 작다. 드리프트 층(22) 내의 P-타입 재료로 고농도로 도핑한 선택 영역들은 JB 요소들(30) 및 중앙 임플란트들(32) 모두를 형성한다. 이처럼, 각각의 JB 요소(30) 및 중앙 임플란트(32)는 드리프트 층(22)의 최상부 표면으로부터 드리프트 층(22) 내로 연장된다. 이와 함께, JB 요소(30) 및 중앙 임플란트(32)는 JB 배열(JB array)을 형성한다.
JB 요소들(30) 및 중앙 임플란트들(32)은 도 2 및 도 3에서 도시된 것과 같이, 다양한 형태들을 가질 수 있고, 상이한 구성들로 배치될 수 있다. 도 2에서 도시된 것과 같이, 각각의 JB 요소(30) 및 중앙 임플란트(32)는 활성 영역(14)을 가로질러 실질적으로 연장되는 단일의 길고 길쭉한 스트라이프(single, long, elongated stripe)이고, 이때 JB 배열은 복수의 교호하는(alternating) JB 요소(30) 및 중앙 임플란트들(32)이다. 도 3에서, 각각의 JB 요소(30) 및 중앙 임플란트(32)는 짧고 길쭉한 대쉬(short, elongated dash)이고, 이때 JB 배열은 활성 영역(14)을 가로질러 연장되도록 선형적으로 정렬된 다수의 대쉬의 평행한 열들을 가진다. 저항성 요소(30A)는 활성 영역(14) 내의 드리프트 층(22)의 최상부 표면을 따라 제공될 수 있다. 저항성 요소들(30A)은 전류 및 전압 서지들(current and voltage surges)을 처리하기 위한 활성 영역(14)의 능력을 향상시키는 것을 돕는다. 저항성 요소(30A)는 JB 요소(30)와의 양질의 저항성 컨택트를 형성하기 위하여 이용되는 금속 요소들이다. 저항성 요소(30A)는 기존의 포토 리프트-오프(photo lift-off) 또는 금속 습식 에칭(metal wet etch) 기술들에 의하여 형성될 수 있다.
추가적으로 이하에서 설명되는 것과 같이, 길쭉한 스트라이프들 및 대쉬들은 실질적으로 동일하거나 실질적으로 상이한 도핑 농도들을 가질 수 있다. 본 명세서에서 제공되는 개시를 이해한 후, JB 요소들(30) 및 중앙 임플란트들로 형성되는 JB 배열에 대한 JB 요소들 및 중앙 임플란트들의 다른 형태들 및 구성들이 본 기술 분야의 기술자들에 의하여 이해될 것이다.
계속하여 도 1을 참조하여, 드리프트 층(22)의 일부에서 형성되는 에지 종단 영역(16)은 완전히 또는 적어도 실질적으로 활성 영역(14)을 둘러싼다. 가드 링-타입 종단(guard ring-type termination)이 일 예시로서 제공된다. 베벨(Bevel), 접합 종단 연장(JTE: Junction Termination Extension) 등과 같은 다른 종단 기술들이 가드 링 종단의 대안들로서 적용될 수 있다. 오목부 웰(recess well)(34)은 드리프트 층(22)의 표면 아래에 존재하는 드리프트 층(22)의 일부를 P-타입 재료에 의해 저농도로 도핑함으로써 생성된다. 이처럼, 오목부 웰(34)은 드리프트 층(22) 내에서 저농도로 도핑된 P-타입 영역이다. 오목부 웰(34)은 최외곽의 JB 요소들(30) 내로 연장되거나 부분적으로 연장되지만, 그럴 필요가 있는 것은 아니다. 드리프트 층(22)의 표면을 따라 그리고 오목부 웰(34) 이내에서, 복수의 동심의(concentric) 가드 링(36)이 형성된다. 가드 링들(36)은 오목부 웰(34)의 대응하는 부분들을 P-타입 도핑 재료에 의해 고농도로 도핑함으로써 생성된다. 선택 실시예들에서, 가드 링들은 서로로부터 떨어져 위치되고, 드리프트 층(22)의 최상부 표면으로부터 오목부 웰(34) 내로 연장된다.
오목부 웰(34) 내에 존재하는 가드 링들(36)에 외에, 활성 영역(14)의 외측 주변부 주위에서 메사 가드 링(mesa guard ring)(도시되지 않음)이 제공될 수 있다. 메사 가드 링이 활성 영역(14)의 주변부 주위에 형성되고 드리프트 층(22) 내로 연장되도록, 활성 영역(14) 주위의 드리프트 층(22)의 일부를 고농도로 도핑함으로써 메사 가드 링이 또한 형성될 수 있다. 오목부 웰(34), 가드 링들(36), 및 메사 가드 링은 임의의 형태일 수 있고, 도시된 실시예들에서는 직사각형인 활성 영역(14)의 주변부의 모양에 일반적으로 대응할 것이다. 각각의 이들 3개의 요소는 활성 영역(14) 주위에 연속적이거나 단속된(broken)(즉, 대쉬형, 도트형 등) 루프를 제공할 것이다.
일 실시예에서, 도 4는 활성 영역(14)의 일부의 확대도를 제공하고, 쇼트키 다이오드(10)의 동작 도중에 작동하게 되는 다양한 p-n 접합들을 식별하도록 돕는 데에 이용된다. 이 실시예에 대하여, JB 요소들(30) 및 중앙 임플란트들(32)은 (도 2에서 도시된 것과 같은) 길쭉한 스트라이프들인 것을 가정한다. JB 요소들(30) 및 중앙 임플란트들(32)의 존재에 의해, 활성 영역(14) 주위에 적어도 2개의 접합 타입이 있다. 제1 접합 타입은 쇼트키 접합(J1)으로 지칭되고, 드리프트 층(22)의 최상부 표면 중 JB 요소(30) 또는 중앙 임플란트(32)를 가지지 않는 부분들과 쇼트키층(24) 사이의 임의의 금속-반도체(m-s) 접합이다. 즉, 쇼트키 접합(J1)은 드리프트 층의 최상부 표면 중 JB 요소(30)와 중앙 임플란트(32) 사이의 부분들과 쇼트키 층(24) 사이의 접합이다. 제2 접합 타입은 JB 접합(J2)으로 지칭되고, 드리프트 층과, 드리프트 층(22) 내에 형성되는 JB 요소(30) 또는 중앙 임플란트(32) 중 하나 사이의 임의의 p-n 접합이다.
쇼트키 다이오드(10)가 순방향-바이어스일 때, JB 접합들(J2)이 턴온되기 전에, 쇼트키 접합들(J1)이 턴온된다. 비교적 낮은 순방향 전압들에서, 쇼트키 다이오드(10) 내의 전류 수송은 쇼트키 접합(J1)을 가로질러 주입되는 다수 캐리어들(전자들)에 의해 지배된다. 이처럼, 쇼트키 다이오드(10)는 전통적인 쇼트키 다이오드와 같이 동작한다. 이 구성에서, 소수 캐리어 주입은 거의 또는 전혀 없고, 따라서 소수 전하는 거의 또는 전혀 없다. 그 결과로서, 쇼트키 다이오드(10)는 정상 동작 전압들에서 빠른 스위칭 속도들을 가질 수 있다.
쇼트키 다이오드(10)가 역방향-바이어스 일 때, JB 접합들(J2)에 인접하여 형성하는 공핍 영역들(depletion regions)이 확장하여, 쇼트키 다이오드(10)를 통한 역방향 전류를 차단한다. 그 결과로서, 확장된 공핍 영역들은 쇼트키 접합(J1)을 보호하는 것, 및 쇼트키 다이오드(10)의 역방향 누설 전류를 제한하는 것 둘 다를 위해 기능한다. JB 요소들(30) 및 중앙 임플란트들(32)에 의해, 쇼트키 다이오드(10)는 PIN 다이오드와 같이 거동한다.
대부분의 임의의 쇼트키 다이오드 설계에서, 1) 낮은 순방향-바이어스 전압 강하에 대응하는 낮은 순방향-바이어스 저항, 2) 낮은 역방향-바이어스 누설 전류, 및 3) 비용 효과적인 설계에 대한 기본적 필요들이 존재한다. 비용에 관하여, 쇼트키 다이오드가 그 위에 제조되는 다이(die)의 크기가 전체 비용에 대하여 중요한 기여 인자(significant contributor)이다. 이처럼, 쇼트키 다이오드가 그 위에 제조되는 다이의 크기를 감소시키면서, 쇼트키 다이오드의 성능을 유지하거나 향상시켜야 할 지속적인 필요가 존재한다.
적어도 쇼트키 다이오드에 대한 순방향-바이어스 전류 정격을 유지하면서 다이 크기를 감소시키기 위하여, 순방향-바이어스 저항은 반드시 감소되어야 한다. 순방향-바이어스 저항을 감소키기 위한 하나의 방법은 드리프트 층(22)의 도핑을 증가시키는 것이다. 불행히도, 드리프트 층(22)의 도핑을 증가시키는 것은 역방향-바이어스 누설 전류를 증가시키는 부작용을 가진다. 따라서, 순방향-바이어스 저항 및 전압 강하에 부정적인 영향을 미치지 않고, 역방향-바이어스 누설 전류를 감소시킬 필요가 있다.
역방향-바이어스 누설 전류를 감소시키기 위하여, 일반적으로 드리프트 층(22)과 쇼트키 층(24) 사이의 계면인 쇼트키 계면 내의 전기장은 감소되어야 한다. 쇼트키 계면 내의 전기장은 역방향-바이어스 누설 전류에 거의 비례한다. 위에서 설명된 것과 같이, JB 배열 내의 JB 요소들(30) 사이의 중앙 임플란트들(32)의 이용이, 중앙 임플란트들(32)을 이용하지 않는 JB 배열에 비해 쇼트키 계면 내의 전기장을 상당히 감소시킨다는 것이 밝혀져 왔다. 따라서, 도 1에서 도시된 것과 같이 JB 배열 내에서 중앙 임플란트들(32)이 이용될 때, 역방향-바이어스 누설 전류에 거의 또는 전혀 영향을 미치지 않으면서 순방향-바이어스 저항을 감소시키기 위하여, 드리프트 층(22)은 더 고농도로 도핑될 수 있다. 도 5 및 도 6과 관련하여 이하에서 설명되는 것과 같이, 쇼트키 계면 내의 전기장을 훨씬 더 감소시키기 위한 추가적인 단계들이 취해질 것이다.
도 5를 참조하면, 대안적인 실시예에 따른 쇼트키 다이오드(10)의 드리프트 층(22) 및 쇼트키 층(24)이 도시된다. 도시된 것과 같이, 각각의 JB 요소들(30)은 JB 요소 오목부(JB element recess)(30R)를 포함하고, 이는 드리프트 층(22)의 최상부 표면 내로 에칭된다. 드리프트 층(22) 내로 오목부들을 에칭함으로써, 각각의 JB 요소들(30)은 드리프트 층(22) 내로 더 깊게 형성될 수 있다. 이것은 SiC 디바이스들에 대해 특히 이롭고, 이때 JB 요소 오목부들(30R)은 JB 요소들(30)을 형성하기 위해 이용되는 선택적인 도핑에 앞서 형성될 수 있다. JB 요소 오목부들(30R)은 드리프트 층(22) 내로의 더 깊은 도핑을 허용한다. 특정 JB 요소 오목부(30R)의 폭을 설명할 때, 폭은 폭, 길이, 및 깊이를 가지는 오목부의 더 좁은 측면 치수를 지칭한다. 일 실시예에서, 임의의 오목부의 깊이는 적어도 0.8 마이크로미터이고, 임의의 오목부의 폭은 적어도 0.8 마이크로미터이다. 다른 실시예에서, 오목부들의 깊이는 적어도 2 마이크로미터이고, 임의의 오목부의 폭은 적어도 2 마이크로미터이다. 중앙 임플란트들(32)을 따라 JB 요소들(30) 내의 JB 요소 오목부들(30R)을 이용하는 것은 단순히 JB 요소들(30) 및 중앙 임플란트들(32)을 이용하는 것보다 쇼트키 계면 내에서 더 큰 전기장 감소를 제공하는 것으로 나타난다.
도 6에서 도시된 실시예는 쇼트키 계면에 더욱 큰 전기장 감소를 제공하는 것이 판명되어왔다. 구체적으로, 깊은 JB 요소들(deep JB elements)(30')로 지칭되는 깊게 임플란팅된 JB 요소들을 가진 쇼트키 다이오드(10)가 도시된다. 깊은 JB 요소들(30')은 도시된 것과 같이, JB 요소 오목부들(30R)을 포함할 수 있다. 중앙 임플란트들(32)은 깊은 JB 요소들(30') 사이에서 제공될 수 있다.
특히, 드리프트 층(22)은 드리프트 층(22)의 최상부 부분을 따라 형성된 버퍼 영역(38)을 포함하도록 도시된다. 버퍼 영역(38)은 드리프트 층(22)의 나머지, 또는 하위 부분에 비해 더 고농도로 도핑될 수 있다. 깊은 JB 요소들(30') 및 중앙 임플란트들(32)은 버퍼 영역(38) 내에 형성된다. 이 실시예에서, 깊은 JB 요소들(30')은 버퍼 영역(38)을 통해, 그리고 버퍼 영역(38)의 최하부까지 또는 적어도 그 부근까지 실질적으로 연장된다.
도 7a, 도 7b, 및 도 7c는 3개의 상이한 JB 배열 구성에 대한 쇼트키 계면(42)에 따른 상대적인 전기장 분포들을 도시하는 그래프들이다. 도 7a는 오로지 JB 요소들(30)만을 포함하는 JB 배열에 대한 쇼트키 계면(42)을 따르는 상대적인 전기장을 도시한다. 중앙 임플란트들(32)은 JB 요소들(30) 사이에서 제공되지 않는다. 각각의 2개의 도시된 JB 요소(30)의 최상부 표면을 따라, 전기장은 비교적 낮다. 그러나 전기장은 2개의 JB 요소(30) 사이의 중간지점에서 비교적 높은 레벨로 빠르게 증가한다.
도 7b는 도 1에서 제공하는 것과 같은, JB 요소들(30) 및 중간배치된(interspersed) 중앙 임플란트들(32)을 포함하는 JB 배열에 대한 쇼트키 계면(42)을 따르는 상대적인 전기장을 도시한다. 각각의 2개의 도시된 JB 요소(30) 및 그것들 사이에서 제공된 중앙 임플란트(32)의 최상부 표면을 따라, 전기장은 비교적 낮다. 그러나, 전기장은 중앙 임플란트(32)와 각각의 JB 요소들(30) 사이의 2개의 중간지점에서 비교적 낮은 레벨로 증가한다.
도 7c는 도 6에서 제공하는 것과 같은, 깊은 JB 요소들(30') 및 중간배치된 중앙 임플란트들(32)을 포함하는 JB 배열에 대한 쇼트키 계면(42)을 따르는 상대적인 전기장을 도시한다. 각각의 2개의 깊은 JB 요소(30') 및 그것들 사이에서 제공된 중앙 임플란트(32)의 최상부 표면을 따라, 전기장은 비교적 낮다. 전기장은 중앙 임플란트(32)와 각각의 깊은 JB 요소들(30') 사이의 2개의 중간지점에서 단지 매우 낮은 레벨로 증가한다. 이들 도면들은 JB 배열 내에서 {깊은 JB 요소들(30')을 포함하는} JB 요소들(30)과 함께 중앙 임플란트들(32)을 이용하는 것의 중대한 이점과 JB 요소 오목부들(30R)과 함께 깊은 JB 요소들(30')을 이용하는 것의 추가적인 장점을 명백하게 도시한다.
위의 실시예들이 쇼트키 다이오드들(10)에 관한 것이지만, 모든 고려된 구조들 및 설계들은 다른 반도체 디바이스들에 동등하게 적용가능하다. 고려된 구조들 및 설계들로부터 이점을 가질 수 있는 예시적 디바이스들은 모든 타입의 FET들(field effect transistors), IGBT들(insulated gate bipolar transistors), 및 GTO들(gate turn-off thyristors)을 포함한다.
쇼트키 다이오드(10)의 순방향 및 역방향 전류 및 전압 특성들 모두에 영향을 미치는 다른 특성은, 쇼트키 접합(J1)(도 4)에 연관되는 장벽 높이이고, 그 쇼트키 접합은 역시 금속 쇼트키 층(24)과 반도체 드리프트 층(22) 사이의 금속-반도체 접합이다. 쇼트키 층(24)과 같은 금속 층이 드리프트 층(22)과 같은 반도체 층과 매우 근접해 있을 때, 2개의 층 사이의 고유 전위 장벽(native potential barrier)이 발달한다. 쇼트키 접합(J1)에 연관되는 장벽 높이는 고유 전위 장벽에 대응한다. 외부 전압의 인가가 없을 때, 이 고유 전위 장벽은 전자들이든 홀들이든 대부분의 전하 캐리어들이 하나의 층으로부터 다른 층으로 이동하는 것을 방지한다. 외부 전압이 인가될 때, 고유 전위 장벽은 반도체 층의 입장에서 효과적으로 증가되거나 감소될 것이다. 특히, 외부 전압이 인가될 때, 금속 층의 입장에서 전위 장벽은 변하지 않을 것이다.
N-타입 드리프트 층(22)을 가진 쇼트키 다이오드(10)가 순방향-바이어스 일 때, 쇼트키 층(24)에서의 양 전압의 인가는 고유 전위 장벽을 효과적으로 감소시키고, 전자들이 반도체로부터 금속-반도체 접합을 가로질러 흐르게 한다. 고유 전위 장벽의 크기, 즉 장벽 높이는 고유 전위 장벽을 극복하고 전자들이 반도체 층으로부터 금속 층으로 흐르게 하기 위해 필요한 전압의 양에 관계가 있다. 그 효과로, 쇼트키 다이오드가 순방향 바이어스일 때, 전위 장벽은 감소된다. 쇼트키 다이오드(10)가 역방향 바이어스일 때, 전위 장벽은 크게 증가되고, 전자들의 흐름을 차단하는 기능을 한다.
쇼트키 층(24)을 형성하기 위하여 이용되는 재료는 쇼트키 접합(J1)과 연관된 장벽 높이를 크게 좌우한다. 많은 응용들에서, 낮은 장벽 높이가 선호된다. 낮은 장벽 높이는 후술하는 것 중 하나를 허용한다. 첫째로, 더 작은 활성 영역(14)을 가지는 더 낮은 장벽 높이 디바이스는, 더 큰 활성 영역(14) 및 더 높은 장벽 높이를 가지는 디바이스와 동일한 순방향 턴온 및 동작 전류 및 전압 정격들을 가지도록 발달될 수 있다. 즉, 더 작은 활성 영역(14)을 가지는 더 낮은 장벽 높이 디바이스는, 주어진 전류에서 더 높은 장벽 높이 및 더 큰 활성 영역(14)을 가지는 디바이스와 동일한 순방향 전압을 지원할 수 있다. 다르게는, 양 디바이스들이 동일한 크기의 활성 영역들(14)을 가질 때, 더 낮은 장벽 높이 디바이스는, 더 높은 장벽 높이 디바이스와 동일하거나 유사한 전류들을 처리하면서, 더 낮은 순방향 턴온 및 동작 전압들을 가질 수 있다. 더 낮은 장벽 높이들은 또한 디바이스들의 순방향 바이어스 온-저항들(forward biased on-resistances)을 낮추고, 이는 디바이스들이 더 효율적이게 하고, 디바이스가 파괴될 수 있는 열을 더 적게 생성하는 것을 돕는다.
SiC 드리프트 층(22)을 이용하는 쇼트키 응용들의 낮은 장벽 높이들에 관련되는 {합금들(alloys)을 포함하는} 예시적인 금속들은 탄탈룸(Ta), 폴리실리콘, 티타늄(Ti), 크롬(Cr), 및 알루미늄(Al)을 포함하지만 이에 한정되지 않고, 탄탈룸은 그룹 중 가장 낮은 장벽 높이와 연관된다. 금속들은 낮은 장벽 높이 케이블 금속들로서 정의된다. 장벽 높이는 쇼트키 층(24)을 위해 이용되는 금속, 드리프트 층(22)을 위해 이용되는 재료, 및 아마도 드리프트 층(22) 내의 도핑의 정도의 함수이고, 소정의 실시예들에 의해 성취될 수 있는 예시적인 장벽 높이들은 1.2 일렉트론 볼트(eV)보다 낮고, 1.1 eV보다 낮으며, 1.0 eV보다 낮고, 0.9 eV보다 낮으며, 약 0.8 eV이다.
선택 실시예들에서, 기판(12)은 N-도핑된 단일 결정의, 4H SiC 재료로 형성된다. 기판(12)은 2H, 4H, 6H, 3C 등과 같은 다양한 결정 폴리타입들을 가질 수 있다. 기판(12)은 갈륨 나이트라이드(GaN), 갈륨 아세나이드(GaAs), 실리콘(Si), 게르마늄(Ge), SiGe 등과 같은 다른 재료계들로도 형성될 수 있다. 일 실시예에서, N-도핑된 SiC 기판(12)의 저항률(resistivity)은 약 10 mohm·cm 내지 30 mohm·cm 사이이다. 초기 기판(12)은 약 200 마이크로미터 내지 500 마이크로미터 사이의 두께를 가질 수 있다. 에피택셜 구조가 기판 위에 형성되고 나면, 기판(12)의 후면은 캐소드 컨택트(18)가 형성되기에 앞서 얇게 될(thinned) 것이다.
드리프트 층(22)은 기판(12) 위에서 성장될 것이고, 인-시츄(in situ) 도핑될 것이며, 이때 드리프트 층(22)은 그것이 성장됨에 따라 N-타입 도핑 재료에 의해 도핑된다. 특히, 하나 이상의 버퍼 층(도시되지 않음)이 드리프트 층(22)이 형성되기에 앞서 기판(12) 상에 형성될 수 있다. 버퍼 층은 핵형성 층(nucleation layer)으로서 이용될 수 있고, N-타입 도핑 재료에 의해 비교적 고농도로 도핑될 수 있다. 소정의 실시예들에서, 버퍼 층은 0.5 내지 5 마이크로미터까지의 범위를 가질 수 있다.
드리프트 층(22)은 전체에서 비교적 균일하게 도핑될 수 있거나, 그것의 전부 또는 부분에 걸쳐 구배형 도핑을 이용할 수 있다. 균일하게 도핑된 드리프트 층(22)에 대하여, 일 실시예에서, 도핑 농도는 약 2 × 1015 cm-3 내지 2 × 1016 cm-3 사이일 수 있다. 버퍼 영역(38)(도 6)이 제공되는 경우, 버퍼 영역은 드리프트 층(22)의 하위 부분 또는 부분들 보다 더 높은 레벨에서 드리프트 층(22)의 상위 부분을 도핑함으로써 형성된다. 상이한 성능 메트릭들은 일반적으로 상이한 도핑 레벨들 및 두께들을 필요하게 만들 수 있고, 후술하는 표 1은 상이한 역방향-바이어스 항복 전압들에서의 50 암페어의 순방향-바이어스 전류 정격을 가지는 쇼트키 다이오드(10)에 대하여, 전체 드리프트 층(22) 및 드리프트 층(22)의 최상부 부분에 존재하는 버퍼 영역(38)에 대한 예시적 도핑 레벨들 및 두께들을 제공한다.
Figure 112015061116117-pct00001
오목부 웰(34)은 드리프트 층(22)의 선택 부분들을 P-타입 재료에 의해 저농도로 임플란팅함으로써 형성될 수 있다. 유사하게, JB 요소들(30){또는 깊은 JB 요소들(30')}, 중앙 임플란트들(32), 및 가드 링들(36)은 드리프트 층(22)의 최상부 표면의 대응하는 부분들을 P-타입 재료에 의해 임플란팅함으로써 형성될 수 있다. JB 요소들(30), 중앙 임플란트들(32), 및 가드 링들(36)은 비교적 고농도로 도핑되고, 동일한 이온 주입(ion implantation) 프로세스를 이용하여 동시에 형성될 수 있다. JB 요소 오목부들(30R)은 대응하는 JB 요소(30){또는 깊은 JB 요소들(30')}에 대한 더 깊고 더 균일한 도핑 농도를 성취하는 것을 돕기 위하여 임플란팅에 앞서 형성될 수 있다. 일 실시예에서, JB 요소들(30), 중앙 임플란트들(32), 및 가드 링들(36)은 모두 실질적으로 동일한 농도들에서 도핑된다. 전형적으로, JB 요소들(30), 중앙 임플란트들(32), 및 가드 링들(36)은 모두 약 1 × 1018 cm-3 이상의 농도들에서 도핑된다. 다른 실시예들에서, 예를 들어, JB 배열이 상이한 형태들 또는 크기들을 포함할 때 또는 상이한 JB 요소들(30)이 상이한 깊이들을 가지는 경우에서, 이들 요소들은 동일하거나 상이한 이온 주입 프로세스를 이용하여 상이한 농도들에서 도핑될 수 있다.
인접한 JB 요소들(30), 중앙 임플란트들(32)과 가드 링들(36) 사이의 깊이 및 간격은 요구되는 디바이스 특성들에 기초하여 달라질 수 있다. 일 실시예에서, 중앙 임플란트들(32)의 깊이는 일반적으로 약 0.2 내지 0.6 마이크로미터 사이의 범위를 가질 수 있다. 중앙 임플란트들(32)의 폭은 일반적으로 약 0.9 내지 1.6 마이크로미터 사이의 범위를 가질 수 있다. JB 요소들(30)의 깊이는 일반적으로 약 0.5 내지 5.0 마이크로미터 사이의 범위를 가질 수 있다. JB 요소들(30)의 폭은 일반적으로 약 1.5 내지 2.0 마이크로미터 사이의 범위를 가질 수 있다. 각각의 중앙 임플란트(32)는 인접한 JB 요소(30)로부터 약 1.5 내지 2.5 마이크로미터만큼 떨어져서 위치될 수 있다. 소정의 실시예들에서, 중앙 임플란트(32)의 깊이는 {깊은 JB 요소들(30')을 포함하는} JB 요소(30)의 깊이의 약 절반보다 깊지 않다. 소정의 실시예들에서, JB 요소들(30)의 깊이는 중앙 임플란트들(32)의 깊이의 약 3배, 4배, 5배 또는 그 이상배이다.
JB 요소 오목부들(30R)을 이용하는 도 5 및 도 6에 도시된 것들과 같은 실시예들에 관하여, JB 요소들(30)은 전형적으로 더 용이하게 드리프트 층(22) 내로 더 깊게 형성된다. SiC로부터 형성된 드리프트 층(22)에 관하여, 각각의 오목부들의 깊이는 약 0.5 내지 2 마이크로미터 사이에 있을 수 있고, 약 0.8 내지 2 마이크로미터 사이의 폭들을 가질 수 있다.
제조 동안, 열 산화물 층(thermal oxide layer)(도시되지 않음)은 드리프트 층(22)의 최상부 표면 위에 형성될 수 있다. SiC 드리프트 층(22)에 대하여, 산화물은 실리콘 다이옥사이드(SiO2)이다. 열 산화물 층은 드리프트 층(22) 및 그것 내에 형성된 다양한 요소들의 보호 또는 성능을 돕는 패시베이션 층(passivation layer)으로서 역할할 수 있다. 활성 영역(14)과 연관된 열 산화물 층의 일부는 쇼트키 층(24)이 형성되는 쇼트키 오목부를 형성하기 위하여 후속하여 제거된다.
쇼트키 오목부가 형성되고 나면, 쇼트키 층(24)은 쇼트키 오목부에 의해 노출되었던 드리프트 층(22)의 부분 위에 형성된다. 쇼트키 층(24)의 두께는 요구되는 디바이스 특성들, 및 쇼트키 층(24)을 형성하기 위하여 이용되는 금속에 기초하여 달라질 것이지만, 일반적으로 약 100 내지 4500 옹스트롱 사이에 있을 것이다. 참조된 650V 디바이스에 관하여, 탄탈룸(Ta)으로 형성된 쇼트키 층(24)은 약 500 내지 1500 옹스트롱 사이에 있을 수 있고; 폴리실리콘의 쇼트키 층(24)은 약 1000 내지 5000 옹스트롱 사이에 있을 수 있으며; 그리고 티타늄(Ti)으로 형성된 쇼트키 층(24)은 약 500 내지 2500 옹스트롱 사이에 있을 수 있다. 위에서 언급된 것과 같이, 탄탈룸(Ta)은 특히 쇼트키 접합을 형성하기 위하여 SiC와 조합하여 이용될 때, 낮은 장벽 높이에 연관된다. 탄탈룸은 또한 SiC에 대하여 매우 안정적(stable)이다. 쇼트키 층(24)을 위해 이용되는 금속 및 형성될(to-be-formed) 애노드 컨택트(26)에 의존하여, 하나 이상의 장벽 층(28)이 쇼트키 층(24)의 위에 형성될 수 있다. 장벽 층(28)은 티타늄 텅스텐 합금(TiW), 티타늄 니켈 합금(TiN), 탄탈룸(Ta), 및 임의의 다른 적합한 재료로 형성될 수 있고, 선택 실시예들에서, 약 100 내지 1000 옹스트롱 사이의 두께일 수 있다. 장벽 층(28)은 쇼트키 층(24)을 형성하기 위해 이용되는 금속들과 형성될 애노드 컨택트(26) 사이의 확산을 방지하는 것을 돕는다. 특히, 장벽 층(28)은 쇼트키 층(24)이 탄탈룸(Ta)이고, 형성될 애노드 컨택트(26)가 알루미늄(Al)으로 형성되는 소정의 실시예에서는 이용되지 않는다. 장벽 층(28)은 쇼트키 층(24)이 티타늄(Ti)이고, 형성될 애노드 컨택트(26)가 알루미늄(Al)으로 형성되는 실시예들에서 일반적으로 장점을 가진다.
애노드 컨택트(26)는 쇼트키 층(24), 또는 존재한다면 장벽 층(28) 위에 형성된다. 애노드 컨택트(26)는 일반적으로 비교적 두껍고, 금속으로 형성되며, 쇼트키 다이오드(10)의 애노드를 위한 본드 패드(bond pad)로서 역할한다. 애노드 컨택트(26)는 알루미늄(Al), 금(Au), 은(Ag) 등으로부터 형성될 수 있다.
위에서 언급된 것처럼, 제조의 종단에서, 기판(12)은 그라인딩(grinding), 에칭 등의 프로세스를 거쳐 기판(12)의 최하부 부분을 제거함으로써 실질적으로 얇아질 수 있다. 650V 참조 쇼트키 다이오드(10)에 대하여, 제1 실시예에서, 기판(12)은 약 50 내지 200 마이크로미터 사이의 두께로 얇게 될 수 있다. 기판(12)을 얇게 하거나 그렇지 않고 얇은 기판(12)을 이용하는 것은, 쇼트키 다이오드(10)의 애노드와 캐소드 사이의 전기적 그리고 열 저항을 전체적으로 감소시키고, 디바이스가 과열(overheating) 없이 더 높은 전류 밀도들을 처리하는 것을 허용한다.
캐소드 저항성 층(20)은 니켈(Ni), 니켈 실리사이드(NiSi), 및 니켈 알루미나이드(NiAl)와 같은 저항성 금속에 의해, 얇아진 기판(12)의 최하부에 형성된다. 캐소드 저항성 층(20)이 형성되고 어닐링(annealed)되고 나면, 캐소드 컨택트(18)는 쇼트키 다이오드(10)에 대한 솔더(solder) 혹은 유사 계면을 제공하기 위하여 캐소드 저항성 층(20) 위에 형성된다.
본 명세서에서 개시된 개념들에 의해, 매우 높은 성능의 쇼트키 다이오드들(10)이 다양한 동작 파라미터들을 요구하는 다양한 응용을 위해 설계될 수 있다. 소정의 실시예들에서, DC 순방향 바이어스 전류들에 연관된 전류 밀도는 500 암페어/cm2를 초과할 수 있다. 다양한 실시예들에서, 약 125℃, 150℃, 및 175℃ 초과 뿐만 아니라 150℃ 내지 200℃의 범위에 걸친 온도들에서, 누설 전류 밀도는 약 5 mA 미만으로 유지된다.
본 기술 분야의 기술자들은 위에서 논의된 개념들이 본 명세서에서 특정하게 개시된 그것들과 상이한 설계들로 구현될 수 있음을 인식할 것이다. 예를 들어, 도 8을 참조하면, 쇼트키 다이오드(10)는 활성 영역에 비하여 오목한 에지 종단 영역(16)을 이용할 수 있다. 예를 들어, 활성 영역(14) 내의 드리프트 층(22)의 최상부는 에지 종단 영역(16) 내의 드리프트 층(22)의 최상부보다 더 높다. 도시된 실시예에서, 실질적으로 모든 버퍼 영역(38)은 종단 영역(16) 내에 존재하는 드리프트 층(22)의 부분들의 최상부 표면 위에서 연장된다. 본 기술 분야의 기술자들은 본 개시의 실시예들에 대한 추가적인 개선들 및 수정들을 인식할 것이다. 모든 그러한 개선들 및 수정들은 본 명세서 및 후술하는 청구항들에서 개시된 개념들의 범주 내인 것으로 간주된다.

Claims (37)

  1. 쇼트키 다이오드(Schottky diode)로서,
    제1 도전 타입(conductivity type)의 도핑 재료(doping material)에 의해 우세하게(predominantly) 도핑되고, 활성 영역(active region)과 연관된 제1 표면을 가지는 드리프트 층(drift layer);
    쇼트키 접합(Schottky junction)을 형성하기 위한, 상기 제1 표면의 상기 활성 영역 위의 쇼트키 층(Schottky layer);
    상기 쇼트키 접합 아래의 상기 드리프트 층 내에 형성된 복수의 접합 장벽 요소(plurality of junction barrier elements);
    상기 복수의 접합 장벽 요소의 깊이보다 더 얕은 깊이로 상기 쇼트키 접합 아래의 상기 드리프트 층 내에 형성된 복수의 중앙 임플란트(plurality of central implants);
    상기 드리프트 층의 최상부 부분 내의 버퍼 영역(buffer region) - 상기 버퍼 영역은 상기 제1 도전 타입의 상기 도핑 재료에 의해 상기 드리프트 층의 남은 하위 부분보다 더 고농도로 도핑되며, 상기 복수의 중앙 임플란트는 상기 버퍼 영역 내에 존재함 -; 및
    상기 버퍼 영역 내에 배치된 오목부 웰(recess well) - 상기 오목부 웰은 적어도 하나의 가드 링을 포함함 -
    을 포함하는 쇼트키 다이오드.
  2. 제1항에 있어서,
    상기 복수의 중앙 임플란트 중 적어도 하나는, 상기 복수의 접합 장벽 요소의 인접한 쌍들 사이에서 제공되고 그들로부터 떨어져서 위치되는, 쇼트키 다이오드.
  3. 제2항에 있어서,
    각각의 상기 복수의 중앙 임플란트는 각각의 상기 복수의 접합 장벽 요소의 깊이의 절반보다 크지 않은 깊이를 가지는, 쇼트키 다이오드.
  4. 제2항에 있어서,
    각각의 상기 복수의 접합 장벽 요소는 각각의 상기 복수의 중앙 임플란트보다 적어도 4배 더 깊은, 쇼트키 다이오드.
  5. 제3항에 있어서,
    각각의 상기 복수의 접합 장벽 요소 및 각각의 상기 복수의 중앙 임플란트는 제2 도전 타입의 도핑 재료에 의하여 동일한 도핑 농도로 도핑되는, 쇼트키 다이오드.
  6. 제3항에 있어서,
    각각의 상기 복수의 접합 장벽 요소 및 각각의 상기 복수의 중앙 임플란트는 적어도 1×1018 cm-3의 농도로 도핑되는, 쇼트키 다이오드.
  7. 제3항에 있어서,
    상기 드리프트 층의 상기 제1 표면은 상기 활성 영역 내의 복수의 접합 장벽 요소 오목부(plurality of junction barrier element recesses)를 포함하고, 그에 의해 상기 복수의 접합 장벽 요소 중 적어도 일부의 접합 장벽 요소들은 상기 복수의 접합 장벽 요소 오목부 중 대응하는 접합 장벽 요소 오목부들 주변에서 상기 드리프트 층 내로 연장되는 도핑된 영역들이며, 상기 도핑된 영역들은 상기 제1 도전 타입과 반대인 제2 도전 타입의 도핑 재료에 의해 도핑되는, 쇼트키 다이오드.
  8. 제3항에 있어서,
    상기 복수의 접합 장벽 요소는 상기 버퍼 영역 내에 존재하는, 쇼트키 다이오드.
  9. 제3항에 있어서,
    상기 쇼트키 층은 낮은 장벽 높이 가능 금속(low barrier height capable metal)으로 형성되는, 쇼트키 다이오드.
  10. 제9항에 있어서,
    상기 쇼트키 접합은 0.9 eV보다 낮은 장벽 높이를 가지는, 쇼트키 다이오드.
  11. 제9항에 있어서,
    상기 쇼트키 층의 상기 낮은 장벽 높이 가능 금속은 탄탈룸(tantalum)을 포함하는, 쇼트키 다이오드.
  12. 제11항에 있어서,
    상기 드리프트 층은 실리콘 카바이드(silicon carbide)를 포함하는, 쇼트키 다이오드.
  13. 제9항에 있어서,
    상기 쇼트키 층의 상기 낮은 장벽 높이 가능 금속은 본질적으로 탄탈룸으로 구성되는, 쇼트키 다이오드.
  14. 제9항에 있어서,
    상기 쇼트키 층의 상기 낮은 장벽 높이 가능 금속은 티타늄(titanium), 크롬(chromium), 폴리실리콘, 및 알루미늄으로 구성되는 그룹 중 적어도 하나를 포함하는, 쇼트키 다이오드.
  15. 제3항에 있어서,
    상기 드리프트 층은 상기 드리프트 층이 형성된 후 얇아지는(thinned) 얇아진 기판(thinned substrate) 위에 형성되고, 캐소드 컨택트(cathode contact)는 상기 얇아진 기판의 최하부 표면 위에 형성되는, 쇼트키 다이오드.
  16. 삭제
  17. 삭제
  18. 제1항에 있어서,
    상기 드리프트 층의 상기 제1 표면은 상기 활성 영역 내의 복수의 접합 장벽 요소 오목부를 포함하고, 그에 의해 상기 복수의 접합 장벽 요소 중 적어도 일부의 접합 장벽 요소들은 상기 복수의 접합 장벽 요소 오목부 중 대응하는 접합 장벽 요소 오목부들 주변에서 상기 드리프트 층 내로 연장되는 도핑된 영역들이며, 상기 도핑된 영역들은 상기 제1 도전 타입과 반대인 제2 도전 타입의 도핑 재료에 의해 도핑되는, 쇼트키 다이오드.
  19. 삭제
  20. 제1항에 있어서,
    상기 복수의 접합 장벽 요소는 상기 버퍼 영역 내에 존재하는, 쇼트키 다이오드.
  21. 제1항에 있어서,
    상기 쇼트키 층은 낮은 장벽 높이 가능 금속으로 형성되는, 쇼트키 다이오드.
  22. 제21항에 있어서,
    상기 쇼트키 접합은 0.9 eV보다 낮은 장벽 높이를 가지는, 쇼트키 다이오드.
  23. 제21항에 있어서,
    상기 쇼트키 층의 상기 낮은 장벽 높이 가능 금속은 탄탈룸을 포함하는, 쇼트키 다이오드.
  24. 제23항에 있어서,
    상기 드리프트 층은 실리콘 카바이드를 포함하는, 쇼트키 다이오드.
  25. 제21항에 있어서,
    상기 쇼트키 층의 상기 낮은 장벽 높이 가능 금속은 본질적으로 탄탈룸으로 구성되는, 쇼트키 다이오드.
  26. 제21항에 있어서,
    상기 쇼트키 층의 상기 낮은 장벽 높이 가능 금속은 티타늄, 크롬, 폴리실리콘, 및 알루미늄으로 구성되는 그룹 중 적어도 하나를 포함하는, 쇼트키 다이오드.
  27. 제1항에 있어서,
    125 ℃ 초과의 온도들에서 누설 전류 밀도(leakage current density)가 5 mA 미만인, 쇼트키 다이오드.
  28. 제1항에 있어서,
    150 ℃ 초과의 온도들에서 누설 전류 밀도가 5 mA 미만인, 쇼트키 다이오드.
  29. 쇼트키 다이오드로서,
    제1 도전 타입의 도핑 재료에 의해 우세하게 도핑되고, 활성 영역과 연관된 제1 표면을 가지는 드리프트 층;
    쇼트키 접합을 형성하기 위한, 상기 제1 표면의 상기 활성 영역 위에 제공된 낮은 장벽 높이 가능 금속의 쇼트키 층;
    상기 쇼트키 접합 아래의 상기 드리프트 층 내에 형성된 복수의 접합 장벽 요소;
    상기 복수의 접합 장벽 요소의 깊이보다 더 얕은 깊이로 상기 쇼트키 접합 아래의 상기 드리프트 층 내에 형성된 복수의 중앙 임플란트;
    상기 드리프트 층의 최상부 부분 내의 버퍼 영역 - 상기 버퍼 영역은 상기 제1 도전 타입의 상기 도핑 재료에 의해 상기 드리프트 층의 남은 하위 부분보다 더 고농도로 도핑되며, 상기 복수의 중앙 임플란트는 상기 버퍼 영역 내에 존재함 -; 및
    상기 버퍼 영역 내에 배치된 오목부 웰 - 상기 오목부 웰은 적어도 하나의 가드 링을 포함함 -
    을 포함하고,
    상기 복수의 중앙 임플란트 중 적어도 하나는, 상기 복수의 접합 장벽 요소의 인접한 쌍들 사이에서 제공되고 그들로부터 떨어져서 위치되며;
    각각의 상기 복수의 중앙 임플란트는 각각의 상기 복수의 접합 장벽 요소의 깊이의 절반보다 크지 않은 깊이를 가지고,
    상기 드리프트 층의 상기 제1 표면은 상기 활성 영역 내의 복수의 접합 장벽 요소 오목부를 포함하고, 그에 의해 상기 복수의 접합 장벽 요소 중 적어도 일부의 접합 장벽 요소들은 상기 복수의 접합 장벽 요소 오목부 중 대응하는 접합 장벽 요소 오목부들 주변에서 상기 드리프트 층 내로 연장되는 도핑된 영역들이며, 상기 도핑된 영역들은 상기 제1 도전 타입과 반대인 제2 도전 타입의 도핑 재료에 의해 도핑되는,
    쇼트키 다이오드.
  30. 제29항에 있어서,
    상기 복수의 접합 장벽 요소는 상기 버퍼 영역 내에 존재하는, 쇼트키 다이오드.
  31. 제30항에 있어서,
    상기 쇼트키 접합은 0.9 eV보다 낮은 장벽 높이를 가지는, 쇼트키 다이오드.
  32. 제31항에 있어서,
    상기 쇼트키 층의 상기 낮은 장벽 높이 가능 금속은 탄탈룸을 포함하는, 쇼트키 다이오드.
  33. 제32항에 있어서,
    상기 드리프트 층은 실리콘 카바이드를 포함하는, 쇼트키 다이오드.
  34. 제29항에 있어서,
    상기 쇼트키 층의 상기 낮은 장벽 높이 가능 금속은 본질적으로 탄탈룸으로 구성되는, 쇼트키 다이오드.
  35. 제29항에 있어서,
    상기 쇼트키 층의 상기 낮은 장벽 높이 가능 금속은 티타늄, 크롬, 폴리실리콘, 및 알루미늄으로 구성되는 그룹 중 적어도 하나를 포함하는, 쇼트키 다이오드.
  36. 제29항에 있어서,
    125 ℃ 초과의 온도들에서 누설 전류 밀도가 5 mA 미만인, 쇼트키 다이오드.
  37. 제29항에 있어서,
    150 ℃ 초과의 온도들에서 누설 전류 밀도가 5 mA 미만인, 쇼트키 다이오드.
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