KR101774124B1 - 반도체 장치들 및 그것을 제조하는 방법 - Google Patents

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Abstract

본 명세서는 슈퍼 서지 능력과 낮은 역바이어스 누설 전류 둘 다를 제공하는 쇼트키 콘택트를 가지는 반도체 장치에 관한 것이다. 바람직한 일 실시예에서, 반도체 장치는 쇼트키 다이오드이고, 더욱 바람직하게는 탄화 규소(SiC) 쇼트키 다이오드이다. 그러나, 반도체 장치는 더욱 일반적으로 쇼트키 콘택트를 가지는 임의의 유형의 반도체 장치, 예를 들어 금속-산화막-반도체 전계 효과 트랜지스터(MOSFET)일 수 있다.

Description

반도체 장치들 및 그것을 제조하는 방법{SEMICONDUCTOR DEVICES AND METHOD FOR FABRICATING THE SAME}
본 명세서는 쇼트키 다이오드에 관한 것이다.
쇼트키 다이오드는 쇼트키 배리어(Schottky barrier)를 제공하고 금속층과 도핑된 반도체층 사이에 생성된 금속-반도체 접합을 활용한다. N-형 반도체층을 가지는 쇼트키 다이오드의 경우, 금속층은 애노드(anode)로서 동작하고, N-형 반도체층은 캐소드(cathode)로서 동작한다. 일반적으로, 쇼트키 다이오드는 순방향-바이어스(forward-biased) 방향에서는 전류를 용이하게 통과시키고 역방향-바이어스 방향에서는 전류를 차단함으로써 전통적인 p-n 다이오드와 유사하게 동작한다. 금속-반도체 접합에 제공된 쇼트키 배리어는 p-n 다이오드에 비해 두 개의 고유한 장점을 제공한다. 먼저, 쇼트키 배리어는 더 낮은 순방향 전압 강하(forward voltage drops)와 상관되는 낮은 배리어 높이와 연관된다. 이와 같이, 장치를 턴 온(turn on)시키고 전류가 순방향-바이어스 방향으로 흐르는 것을 허용하는 데 더 작은 순방향 전압이 요구된다. 둘째로, 쇼트키 배리어는 일반적으로 필적하는 p-n 다이오드보다 적은 커패시턴스(capacitance)를 가진다. 더 적은 커패시턴스는 p-n 다이오드보다 빠른 스위칭 속도(switching speeds)를 의미한다. 쇼트키 다이오드들은 다수 캐리어 장치들(majority carrier devices)이고, 스위칭 손실을 야기하는 소수 캐리어 성향을 보이지 않는다.
본 명세서는 슈퍼 서지 능력(super surge capability) 및 낮은 역방향-바이어스 누설 전류 둘 다를 제공하는 쇼트키 콘택트(Schottky contact)를 가지는 반도체 장치에 관한 것이다. 바람직한 일 실시예에서, 반도체 장치는 쇼트키 다이오드이고, 더욱 바람직하게는 탄화 규소(Silicon Carbide)(SiC) 쇼트키 다이오드이다. 그러나, 반도체 장치는 더욱 일반적으로 쇼트키 콘택트를 가지는 임의의 유형의 반도체 장치, 예를 들어 금속-산화막-반도체 전계 효과 트랜지스터(Metal-Oxide-Semiconductor Field Effect Transistor)(MOSFET)일 수 있다.
일 실시예에서, 반도체 장치는 제1 도전 타입의 드리프트층(drift layer)을 포함하고, 이러한 드리프트층은 드리프트층의 활성 영역 내의 드리프트층의 제1 표면 내의 다수의 접합 배리어 차폐 요소 오목부(junction barrier shield element recesses) 및 제1 도전 타입에 반대되는 제2 도전 타입을 갖고 대응되는 접합 배리어 요소 오목부로부터 드리프트층 내로 연장된 다수의 임플란트 영역(implant regions)을 포함한다. 반도체 장치는 접합 배리어 요소 오목부들에 인접한 드리프트층의 제1 표면상의 에피택셜 서지 전류 주입 영역(epitaxial surge current injection region) 또한 포함하고, 이러한 에피택셜 서지 전류 주입 영역은 제2 도전 타입으로 고농도로 도핑되어있다. 그 외에, 반도체 장치는 드리프트층과 쇼트키층 사이에 쇼트키 접합을 형성하기 위해 드리프트층의 제1 표면상의 쇼트키층을 포함한다. 쇼트키층은 접합 배리어 요소 오목부들로부터 연장되는 임플란트 영역들이 쇼트키 접합 아래의 드리프트층 내에 접합 배리어 영역들의 어레이를 형성하도록 접합 배리어 요소 오목부들 위로 연장된다. 에피택셜 서지 전류 주입 영역은 슈퍼 서지 능력을 제공하는 한편, 접합 배리어 요소 오목부들로부터 연장되는 임플란트 영역들은 낮은 역방향-바이어스 누설 전류를 야기한다.
다른 실시예에서, 반도체 장치는 제1 도전 타입의 드리프트층을 포함한다. 반도체 장치는 드리프트층의 제1 표면 내의 대응되는 오목부들 내에 위치된 다수의 에피택셜 접합 배리어 차폐 영역을 또한 포함하고, 여기에서 에피택셜 접합 배리어 차폐 영역들은 제1 도전 타입에 반대되는 제2 도전 타입으로 고농도로 도핑되어있다. 추가로, 반도체 장치는 드리프트층과 쇼트키층 사이에 쇼트키 접합을 형성하기 위해 드리프트층의 제1 표면상의 쇼트키층을 포함하고, 이러한 쇼트키층은 에피택셜 접합 배리어 차폐 영역들이 쇼트키 접합 아래의 드리프트층 내에 접합 배리어 차폐 영역들의 어레이들을 형성하도록 에피택셜 접합 배리어 차폐 영역들 위로 연장된다. 에피택셜 접합 배리어 차폐 영역들은 슈퍼 서지 능력과 낮은 역방향-바이어스 누설 전류 둘 다를 제공한다.
기술분야의 숙련자들은 이하의 바람직한 실시예들의 상세한 설명을 첨부된 도면들과 연관하여 읽은 이후에 본 개시의 범위를 인식할 것이고 그의 추가의 태양들을 깨달을 것이다.
본 상세한 설명에 통합되고 그의 일부분을 형성하는 첨부된 도면들은 본 개시의 다양한 태양들을 도시하고, 설명과 함께 본 개시의 원리들을 설명하기 위해 기여한다.
도 1은 쇼트키 다이오드를 도시한다.
도 2는 쇼트키 다이오드가 슈퍼 서지 능력이 없다는 것을 나타내는 도 1의 쇼트키 다이오드에 대한 순방향 전압 대 순방향 전류의 그래프이다.
도 3은 슈퍼 서지 능력을 가지는 쇼트키 다이오드에 대한 원하는 순방향 전류 대 순방향 전압 특성이다.
도 4는 어느 정도의 서지 능력을 가지나 슈퍼 서지 능력을 가지지 않는 쇼트키 다이오드를 도시한다.
도 5는 본 개시의 일 실시예에 따른 슈퍼 서지 능력과 낮은 역방향-바이어스 누설 전류를 둘 다 가지는 쇼트키 다이오드를 도시한다.
도 6은 도 5의 쇼트키 다이오드의 예시적인 일 실시예에 대한 순방향 전류 대 순방향 전압을 도 1 및 4의 쇼트키 다이오드와 비교하여 도시한다.
도 7은 도 5의 쇼트키 다이오드의 예시적인 일 실시예에 대한 역방향-바이어스 누설 전류 대 역방향-바이어스 전압을 도시한다.
도 8은 본 개시의 일 실시예에 따른 도 5의 쇼트키 다이오드의 예시적 레이아웃의 평면도를 도시한다.
도 9는 역방향-바이어스 조건 하에서의 도 5의 쇼트키 다이오드의 예시적 일 실시예에 대한 전계 윤곽을 도시한다.
도 10a 내지 10h는 본 개시의 일 실시예에 따른 도 5의 쇼트키 다이오드를 제조하는 프로세스를 도시한다.
도 11은 본 개시의 다른 실시예에 따른 슈퍼 서지 능력과 낮은 역방향-바이어스 누설 전류 둘 다를 가지는 쇼트키 다이오드를 도시한다.
도 12a 내지 도 12g는 본 발명의 일 실시예에 따른 도 11의 쇼트키 다이오드를 제조하는 프로세스를 도시한다.
이하에서 개시된 실시예들은 기술분야에 숙련된 자들이 실시예들을 실현하는데 필요한 정보를 나타내며, 실시예들을 실현하는 최상의 모드를 나타낸다. 첨부된 도면들에 비추어 이하의 설명을 읽으면, 기술분야에 숙련된 자들은 본 개시의 개념을 이해할 것이고 여기서 특정하여 다루지 않은 개념들의 응용들을 인식할 것이다. 이러한 개념과 응용들이 첨부된 청구항과 본 개시의 범위 내에 속한다는 것이 이해되어야 한다.
여기서 다양한 요소들을 설명하기 위해 용어들 "제1", "제2" 등이 사용되지만, 이러한 요소들은 이러한 용어들에 의해 한정되면 안된다는 것이 이해될 것이다. 이러한 용어들은 하나의 요소로부터 다른 요소를 구분하기 위해서만 사용된다. 예를 들어, 본 개시의 범위에서 벗어나지 않으면서, 제1 요소는 제2 요소로 지칭될 수 있고, 유사하게, 제2 요소는 제1 요소로 지칭될 수 있다. 여기서 사용되듯이, 용어 "및/또는" 은 연관되고 나열된 항목들 중 하나 이상의 임의의 및 모든 조합을 포함한다.
층, 영역, 또는 기판과 같은 요소가 또 다른 요소 "상"에 있거나 또 다른 요소 "상으로" 연장된다고 언급될 때, 이 요소는 그 다른 요소 상에 직접 있거나 그 다른 요소 위로 직접 연장되거나, 또는 중간 요소가 존재할 수도 있다는 것이 이해될 것이다. 반면에, 요소가 또 다른 요소 "상에 직접" 있거나 또 다른 요소 "상으로 직접" 연장된다고 언급될 때, 어떠한 중간 요소도 존재하지 않는다. 마찬가지로, 층, 영역 또는 기판과 같은 요소가 다른 요소 "위에" 있거나, 그 "위로" 연장된다고 언급될 때, 이 요소는 직접적으로 그 다른 요소 위에 있거나, 직접적으로 그 위로 연장될 수 있거나, 또는 중간 요소가 존재할 수도 있다는 것이 이해될 것이다. 반면에, 요소가 다른 요소의 "직접적으로 위에" 있거나 "직접적으로 위로" 연장된다고 언급될 때, 어떠한 중간 요소도 존재하지 않는다. 또한 한 요소가 또 다른 요소에 "접속"되거나 "결합"된다고 언급될 때, 이 요소는 그 다른 요소에 직접 접속되거나 결합될 수 있고, 또는 중간 요소가 존재할 수도 있다는 것을 이해할 것이다. 대조적으로, 요소가 또 다른 요소에 "직접 접속"되거나 "직접 결합"된다고 언급될 때, 아무런 중간 요소도 존재하지 않는다.
"아래" 또는 "위" 또는 "상위" 또는 "하위" 또는 "수평" 또는 "수직"과 같은 상대적 용어들은 본 명세서에서는, 도면에서 도시된 대로 하나의 요소, 층, 또는 영역과 또 다른 요소, 층, 또는 영역의 관계를 설명하기 위해 이용될 수 있다. 이들 용어들 및 전술된 용어들은 도면들에 도시된 배향에 더하여 장치의 상이한 배향들을 포괄하도록 의도된 것임을 이해할 것이다.
여기서 사용된 용어들은 오직 특정 실시예들을 설명하기 위한 목적을 위한 것이고, 개시의 한정이 되는 것을 의도하지 않는다. 여기서 사용된 바와 같이, 단수 형식들 "한", "하나", 및 "그"는 명백히 다르게 명시되지 않는 한, 복수 형식 또한 포함하는 것을 의도한다. 용어들 "구성하는", "구성되는", "포함하는", 및/또는 "포함되는"은 여기서 사용될 때 명시된 특성들, 정수들, 단계들, 동작들, 요소들 및/또는 구성요소들의 존재를 특정하지만, 하나 이상의 기타 특성들, 정수들, 단계들, 동작들, 요소들, 구성요소들 및/또는 이들의 그룹들의 존재 또는 추가를 제외하지 않는다는 것이 더 이해될 것이다.
다르게 정의되지 않는 한, 여기서 사용된 모든 용어들(기술적 및 과학적 용어들을 포함)은 본 개시가 속하는 기술분야의 당업자들에 의해 공통적으로 이해되는 것과 동일한 의미를 가진다. 여기서 사용된 용어들은 이 상세한 설명과 관련 기술의 맥락에서 그들의 뜻과 일치하는 뜻을 가지는 것으로 해석되야 하고, 여기서 명시적으로 그렇게 정의하지 않는 이상 이상적이거나 너무 공식적인 느낌으로 해석되지 않는다는 것이 더 이해될 것이다.
슈퍼 서지 능력을 가지는 쇼트키 다이오드{예를 들어, 쇼트키 다이오드의 정격 전류(rated current)의 적어도 열 배를 처리할 수 있는 쇼트키 다이오드}에 대한 필요가 있다. 종래의 쇼트키 다이오드는 슈퍼 서지 능력을 가지지 않는다. 보다 자세하게, 종래의 쇼트키 다이오드에서, 쇼트키 다이오드의 차동 온-저항(differential on-resistance)은 전압 및 온도와 함께 증가한다. 그러므로, 서지 조건 하에서, 순방향 전류의 작은 변화는 순방향 전압의 상대적으로 큰 증가를 초래하고, 그로 인해, 순방향 전류의 작은 증가는 상대적으로 큰 전력 증가를 초래한다. 그로 인해, 슈퍼 서지 조건 하에서, 종래의 쇼트키 다이오드는 쇼트키 다이오드에 의해 처리될 수 있는 최대 전력 밀도를 훨씬 초과하는 전력 밀도를 경험할 것이다. 그 외에, 종래의 쇼트키 다이오드는 높은 역방향-바이어스 누설 전류로 어려움을 겪는다.
본 개시는 슈퍼 서지 능력과 낮은 역방향-바이어스 누설 전류 둘 다를 제공하는 쇼트키 콘택트를 가지는 반도체 장치에 관한 것이다. 바람직한 일 실시예에서, 반도체 장치는 쇼트키 다이오드이고, 더욱 바람직하게는 탄화 규소(SiC) 쇼트키 다이오드이다. 그러나, 반도체 장치는 더욱 일반적으로 쇼트키 콘택트를 가지는 임의의 유형의 반도체 장치, 예를 들어 금속-산화막-반도체 전계 효과 트랜지스터(MOSFET)일 수 있다.
본 개시에 따른 슈퍼 서지 능력과 낮은 역방향-바이어스 누설 전류 둘 다를 가지는 반도체 장치의 실시예들을 자세히 설명하기 전에, 여기서 개시된 반도체 장치들을 더 잘 이해할 수 있게 하는, 발명자들에 의해 진행된 조사에 대한 논의가 제공된다. 도 1은 종래의 쇼트키 다이오드(10)를 도시한다. 쇼트키 다이오드(10)는 슈퍼 서지 능력이 있지 않고, 높은 역방향-바이어스 누설 전류를 가진다. 도시된 바와 같이, 쇼트키 다이오드(10)는 기판(12), 기판(12)의 표면상의 있는 드리프트층(14), 및 그로 인해 쇼트키 콘택트(16)와 드리프트층(14) 사이에 쇼트키 접합(18)을 형성하기 위해 기판(12)의 반대편의 드리프트층(14)의 표면상의 있는 쇼트키 콘택트(16)를 포함한다. 쇼트키 콘택트(16) 아래에 있는 드리프트층(14)의 영역은 여기서 드리프트층(14)의 활성 영역, 또는 쇼트키 다이오드(10)의 활성 영역으로 지칭된다. 이 예에서, 기판(12) 및 드리프트층(14)은 둘 다 N-형이고, 기판(12)은 고농도로 도핑되고(예를 들어 1X1019cm-3 이상) 드리프트층(14)은 상대적으로 저농도로 도핑되었다(예를 들어 대략 2X1015cm-3와 1X1016cm-3 사이). 도시적인 목적으로, 기판(12) 및 드리프트층(14)은 각각 SiC로 형성되었다고 가정한다. 그러나, 기타 반도체 재료들이 사용될 수 있다.
쇼트키 콘택트(16)는 드리프트층(14)의 표면상의 쇼트키층(20), 드리프트층(14)의 반대편의 쇼트키층(20)의 표면상의 확산 배리어층(diffusion barrier layer)(22), 및 쇼트키층(20)의 반대편의 확산 배리어층(22)의 표면상의 애노드 콘택트(24)를 포함한다. 확산 배리어층(22)은 선택적이고 애노드 콘택트(24)와 쇼트키층(20) 중 하나로부터의 물질들이 다른 하나로 확산하는 것을 방지하기 위해 포함될 수 있다. 마지막으로, 쇼트키 다이오드(10)는 드리프트층(14)의 반대편의 기판(12)의 제2 표면상의 캐소드 오옴층(cathode ohmic layer)(26), 및 기판(12)의 반대편의 캐소드 오옴층(26)의 표면상의 캐소드 콘택트(28)를 포함한다. 캐소드 오옴층(26)은 선택적이고, 기판(12)과 캐소드 콘택트(28) 사이의 저임피던스 결합(low impedance coupling)을 용이하게 하기 위해 그 사이에 제공될 수 있다.
도 2는 도 1의 쇼트키 다이오드(10)의 순방향 전류(IF) 대 순방향 전압(VF) 특성의 다이아그램이다. 도시된 바와 같이, 순방향 전압(VF)이 쇼트키 다이오드(10)의 턴-온 전압(VON){즉, 쇼트키층(20)과 드리프트층(14)의 사이의 쇼트키 접합(18)의 턴-온 전압}에 도달할 때, 쇼트키 다이오드(10)는 전류를 전도하기 시작한다. 그 지점에서부터 순방향 전류(IF)가 정격 전류(IF,RATED)에 도달하기까지, 순방향 전류(IF)는 순방향 전압(VF)의 실질적인 선형 함수로서 증가한다. 그러나, IF > IF,RATED인 서지 조건에서는, 쇼트키 다이오드(10)의 차동 온-저항(RDIFF ,ON)은 순방향 전압(VF)의 함수로서 증가한다. 보다 자세하게는, 차동 온-저항(RDIFF ,ON)은 주로 드리프트층(14)의 저항(RDRIFT)에 의존적이고, 드리프트층(14)의 저항(RDRIFT)은 드리프트층(14)의 캐리어 이동도(carrier mobility)에 반비례한다. 드리프트층(14)의 캐리어 이동도는 증가하는 순방향 전압(VF) 및 온도와 함께 감소한다. 서지 조건 하에서 쇼트키 다이오드(10)의 온도와 순방향 전압(VF) 둘 다 증가하므로, 드리프트층(14)의 캐리어 이동도는 감소하고, 이는 드리프트층(14)의 저항(RDRIFT), 그러므로 쇼트키 다이오드(10)의 차동 온-저항(RDIFF,ON)을 증가시킨다. 그로 인해, IF= 10·IF,RATED인 슈퍼 서지 조건하에서, 쇼트키 다이오드(10)에 의해 소비된 전력은 슈퍼 서지 조건에서 순방향 전류(IF)와 순방향 전압(VF)의 곱과 같다. 서지 조건(예를 들어 슈퍼 서지 조건) 하의 순방향 전류(IF)는 여기서 서지 전류(ISURGE)로 지칭되고, 대응되는 순방향 전압(VF)은 여기서 서지 전압(VSURGE)으로 지칭된다. 슈퍼 서지 조건의 예로서, 정격 전류(IF,RATED)가 5 암페어(A)고 슈퍼 서지 조건을 위한 VSURGE가 20 볼트(V)인 경우, 슈퍼 서지 조건에서 쇼트키 다이오드(10)에 의해 소비되는 전력은 1,000와트(W)고, 이는 그 안에 쇼트키 다이오드(10)가 구현된 회로 패키지를 파괴할 것이다. 그러므로, 쇼트키 다이오드(10)는 슈퍼 서지 능력을 가지고 있지 않다는 것이 명백하다.
그에 비해, 도 3은 슈퍼 서지 능력을 가지는, 원하는 쇼트키 다이오드의 순방향 전류(IF) 대 순방향 전압(VF) 특성을 도시한다. 도시된 바와 같이, 슈퍼 서지 능력을 가지기 위해서는, 원하는 쇼트키 다이오드의 차동 온-저항(RDIFF ,ON)은 서지 조건 하에서 감소하는 것이 바람직하다. 자세하게는, 도시된 바와 같이, 순방향 전압(VF)이 서지 조건을 나타내는 미리 결정된 전압(VTH)을 넘어 증가함에 따라 차동 온-저항(RDIFF,ON)이 감소하는 것이 바람직하다. 미리 결정된 전압(VTH)은 일반적으로 정격 순방향 전압(VF,RATED)과 동일하거나 더 크고, 슈퍼 서지 조건 하에서 원하는 순방향 전압(VF)보다 작은 전압이다. 그로 인해, IF= 10·IF,RATED인 슈퍼 서지 조건 하에서, 슈퍼 서지 조건 하의 순방향 전압(VF)은 실질적으로 도 2의 그것보다 작다. 도 3에서 슈퍼 서지 조건 하의 순방향 전류는 "ISUPER _SURGE"로 지칭되고, 대응되는 순방향 전압은 "VSUPER _SURGE"로 지칭되는 것에 주의해라. 순방향 전압(VF)이 미리 결정된 전압(VTH)보다 클 때 차동 온-저항(RDIFF ,ON)을 감소시킴으로써, 원하는 쇼트키 다이오드의 순방향 전압(VF)은 적합한 전압 레벨에 효과적으로 클램핑된다. 그로 인해, 슈퍼 서지 조건 하에서 원하는 쇼트키 다이오드에 의해 소비된 전력은 도 1의 쇼트키 다이오드(10)에 의해 소비된 전력보다 상당히 적다. 예를 들어, 슈퍼 서지 조건 하에서 정격 전류(IRATED)가 5 A이고 VSURGE가 5 V인 경우, 슈퍼 서지 조건 하에서 쇼트키 다이오드(10)에 의해 소비된 전력은 250 W이다.
발명자들은 서지 조건 하에서 원하는 쇼트키 다이오드의 차동 온-저항(RDIFF,ON)을 감소시키는 것은 전도성 변조를 요구한다는 것을 발견하였다. 보다 자세하게는, 쇼트키 다이오드는 보통 다수 캐리어 장치이다(즉 오직 한 유형의 캐리어, 즉 전자들 또는 홀만 있고, 둘 다 있지는 않다). 필요한 것은 서지 조건 하에서, 다수 및 소수 캐리어를 둘 다 가지는 쇼트키 다이오드이다(즉, 전자와 홀 둘 다 전류를 운반한다). 이러한 방식으로, 원하는 쇼트키 다이오드의 차동 온-저항(RDIFF,ON)은 서지 조건 하에서 감소될 수 있다. 감소하는 차동 온-저항(RDIFF,ON)과 함께, 원하는 쇼트키 다이오드는 순방향 전압(VF)의 작은 증가와 함께 슈퍼 서지 조건 하에서 증가하는 순방향 전류(IF)를 처리할 수 있고, 이는 결국 슈퍼 서지 조건 하에서 원하는 쇼트키 다이오드에 의해 소비되는 전력을 상당히 감소시킨다.
도 4는 역방향-누설 전류를 감소시키기 위해 설계됐으면서도, 어느 정도의 서지 능력을 가진 쇼트키 다이오드(30)를 도시한다. 그러나, 이하에서 논해진 이유로 인해, 발명자들은 쇼트키 다이오드(30)가 슈퍼 서지 능력을 가지지 않는다는 것을 발견했다. 도시된 바와 같이, 쇼트키 다이오드(30)는 도 1의 쇼트키 다이오드(10)에 관해 위에서 설명된 것과 동일한 방식으로 기판(32); 드리프트층(34); 드리프트층(34)의 쇼트키 접합(38)을 형성하는 쇼트키층(40), 확산 배리어층(42) 및 애노드 콘택트(44)를 포함하는 쇼트키 콘택트(36); 선택적으로는 캐소드 오옴층(46); 및 캐소드 콘택트(48)를 포함한다. 그러나, 쇼트키 다이오드(30)는 쇼트키 다이오드(30)의 활성 영역 내의 쇼트키 콘택트(36) 아래에, 여기서 임플란트된 접합 배리어 차폐(JBS) 영역들{implanted junction barrier shield (JBS) regions}(50)로 지칭되는 고농도로 도핑된 임플란트 영역들(50) 또한 포함한다. 공통 소유 및 양도된 미국 특허 출원 공보 2008/0191304에서 설명되듯이, 역방향-바이어스 조건 하에서, 임플란트된 JBS 영역(50) 주변에 공핍 영역(depletion region)이 형성되는데, 그것은 이러한 공핍 영역이 없다면 쇼트키 접합(38)이 노출되었을 고전계들로부터 쇼트키 접합(38)을 차폐하기 위한 것이다. 이로 인해, 역방향-바이어스 누설 전류는 상당히 감소된다.
임플란트된 JBS 영역(50)은 서지 조건 하에서 전도성 변조 또한 제공한다. 그러나, 임플란트된 JBS 영역들(50)의 홀 주입 효율은 임플란트 손상 때문에 낮고, 이는 임플란트된 JBS 영역들(50)의 가장자리의 주변에 해싱(hashing)으로 도시된다. 이러한 임플란트 손상은 임플란트된 JBS 영역들(50)로부터 드리프트층(34) 내로 주입된 홀들의 감소된 수명을 야기한다. 드리프트층(34)의 저항이 임플란트된 JBS 영역들(50)로부터 드리프트층(34) 내로 주입된 홀들의 수명에 의존하므로, 임플란트된 JBS 영역들(50)은 서지 조건 하에서 동작할 때 불량한 전도성 변조를 제공한다.
이제, 설명은 슈퍼 서지 능력을 가지는, 바람직하게는 슈퍼 서지 능력과 낮은 역방향-바이어스 누설 전류를 둘 다 가지는 쇼트키 다이오드의 실시예로 갈 것이다. 여기서 사용되듯이, "슈퍼 서지 능력"이란 도 4의 쇼트키 다이오드(30)의 서지 능력보다 더 나은 서지 능력이다. 이에 관해, 도 5는 본 개시의 일 실시예에 따른 슈퍼 서지 능력과 낮은 역방향-바이어스 누설 전류를 둘 다 가지는 쇼트키 다이오드(52)를 도시한다. 도시된 바와 같이, 쇼트키 다이오드(52)는 기판(54), 및 기판(54)의 표면상의 드리프트층(56)을 포함한다. 이 실시예에서, 기판(54) 및 드리프트층(56)은 둘 다 N-형이고, 그 중 기판(54)은 고농도로 도핑되고, 드리프트층(56)은 상대적으로 저농도로 도핑되었다. 이에 더하여, 도시적인 목적으로, 기판(54) 및 드리프트층(56) 각각은 SiC로 형성되었다고 가정한다. 그러나, 기타 반도체 재료들이 사용될 수 있다.
쇼트키 다이오드(52)는 쇼트키 다이오드(52)의 활성 영역(60) 내에 기판(54)의 반대편의 드리프트층(56)의 표면상의 에피택셜 또는 epi 영역(58) 또한 포함한다. 특히, 활성 영역(60)은 적어도 부분적으로, 그러나 바람직하게는 완전히, 에지 종단(edge termination)(62)으로 둘러싸여 있다. 이 실시예에서, epi 영역(58)은 P+ epi 영역(58)이고, 여기서 또한 에피택셜 서지 전류 주입 영역으로 지칭된다. 이하에 자세히 논하듯이, P+ epi 영역(58)은 쇼트키 다이오드(52)가 서지 조건 하에 동작하고 있을 때 드리프트층(56) 내로 홀들을 주입하고, 그로 인해 전도성 변조를 통해 쇼트키 다이오드(52)의 차동 온-저항을 감소시키도록 동작한다. P+ epi 영역(58)이 드리프트층(56)의 표면상의 에피택셜 성장(epitaxially grown)되므로, P+ epi 영역(58)은 도 4의 쇼트키 다이오드(30)의 임플란트된 JBS 영역들(50)에 관하여 위에서 논한 임플란트 손상으로 인한 어려움을 겪지 않는다. 그 결과로, P+ epi 영역(58)에 의해 제공된 전도성 변조는 쇼트키 다이오드(30)의 임플란트된 JBS 영역들(50)에 의해 제공된 것보다 상당히 양호하고, 이는 슈퍼 서지 능력을 가능하게 한다. 이 실시예에서, P+ epi 영역(58)에게 저-저항 콘택트(low-resistance contact)를 제공하기 위해 P+ epi 영역(58)의 표면상의 오옴층(64)이 제공된다.
쇼트키 다이오드(52)는 P+ epi 영역(58)의 반대편의 오옴층(64)의 표면 위로 연장된, 기판(54)의 반대편의 드리프트층(56)의 표면상의 쇼트키 콘택트(66) 또한 포함한다. 쇼트키 콘택트(66)는 드리프트층(56)과 쇼트키 콘택트(66) 사이에 쇼트키 접합(68)을 형성한다. 쇼트키 콘택트(66)의 아래의 드리프트층(56)의 구역은 여기서 드리프트층(56)의 활성 영역(60), 즉 쇼트키 다이오드(52)의 활성 영역(60)으로 지칭된다. 쇼트키 콘택트(66)는 드리프트층(56)의 표면상의 쇼트키층(70), 드리프트층(56)의 반대편의 쇼트키층(70)의 표면상의 확산 배리어층(72), 및 쇼트키층(70)의 반대편의 확산 배리어층(72)의 표면상의 애노드 콘택트(74)를 포함한다. 쇼트키층(70)은 쇼트키층(70)과 드리프트층(56) 사이에 쇼트키 접합(68)을 형성한다. 확산 배리어층(72)은 선택적이고, 쇼트키층(70) 및 애노드 콘택트(74) 중 하나로부터 다른 하나로 물질이 확산하는 것을 방지하기 위해 포함될 수 있다.
쇼트키층(66) 아래에, 다수의 JBS 요소 오목부들(76)이 P+ epi 영역(58)에 인접한 드리프트층(56)의 표면 내에 있다. 임플란트된 JBS 영역들(78)은 JBS 요소 오목부들(76)로부터 연장된다. 이 실시예에서, 드리프트층(56)이 N-형이므로, 임플란트된 JBS 영역들(78)은 고농도로 도핑된 P-형 임플란트 영역들이다. 임플란트된 JBS 영역들(78)은 쇼트키 콘택트(66) 아래에 JBS 영역들의 어레이를 형성하고 역방향-바이어스 조건 하에서 국부적인 고전계들(high localized electric fields)로부터 쇼트키 접합(68)을 보호하도록 동작하고, 이는 쇼트키 다이오드(52)의 역방향-바이어스 누설 전류를 감소시킨다. 특히, 이 실시예에서 다섯 개의 JBS 요소 오목부들(76) 및 다섯 개의 대응되는 임플란트된 JBS 영역들(78)이 P+ epi 영역(58)의 각각의 측면에 있는 반면, 쇼트키 다이오드(52)는 그에 한정되지 않는다. 구체적인 레이아웃과 구체적인 실시예에 따라서, P+ epi 영역(58)의 일측 또는 양측에 인접한 임의의 개수의 두 개 이상의 JBS 요소 오목부들(76) 및 두 개 이상의 대응되는 임플란트된 JBS 영역들(78)이 있을 수 있다.
중요하게, P+ epi 영역(58)을 형성하기 위한 P+ 에피택셜층의 에칭이 드리프트층(56)의 표면을 손상시킨다. 이러한 손상은 쇼트키 접합(68)에 국부적인 고전계를 야기한다. 쇼트키 접합(68)을 이러한 국부적인 고전계로부터 보호하기 위해, 임플란트된 JBS 영역들(78)을 위한 원하는 깊이는 도 4의 쇼트키 다이오드(30)의 임플란트된 JBS 영역들(50)의 깊이보다 더 깊다. 예를 들어, SiC의 경우, 도 4의 쇼트키 다이오드(30)의 임플란트된 JBS 영역들(50)을 위한 0.2 내지 0.3 마이크로미터에 비해, 임플란트된 JBS 영역들(78)을 위한 원하는 깊이는 0.5 및 1 마이크로미터를 포함하는 0.5 내지 1 마이크로미터의 범위 내이다. 특히 SiC의 경우, 0.5 내지 1 마이크로미터의 깊이로 임플란트하는 것은 일반적으로 고에너지 임플란트를 요구할 것이고, 이는 비용이 많이 들고, 증가된 임플란트 손상을 야기한다. 드리프트층(56)의 표면 내에 JBS 요소 오목부들(76)을 형성하고 그 후 JBS 요소 오목부들(76) 내로 임플란트된 JBS 영역들(78)을 임플란트함으로 인해, 고에너지 임플란트를 필요로 하지 않고서도 임플란트된 JBS 영역들(78)을 위한 원하는 깊이가 달성될 수 있다. 특정한 일 실시예에서, 임플란트된 JBS 영역들(78)을 위한 원하는 깊이는 0.5 및 1 마이크로미터를 포함하는 0.5 내지 1 마이크로미터의 범위 내이고, JBS 요소 오목부들(76)의 깊이는 0.3 및 0.8 마이크로미터를 포함하는 0.3 내지 0.8 마이크로미터의 범위 내이고, 0.5 내지 1 마이크로미터의 원하는 (총) 깊이를 제공하기 위한 임플란트된 JBS 영역들(78)의 추가 깊이는 0.2 내지 0.3 마이크로미터다. 그러나, JBS 요소 오목부들(76)의 깊이와 임플란트된 JBS 영역들(78)의 추가 깊이는 드리프트층(56)에 사용된 재료 및 구체적인 구현에 따라서 변할 수 있다. 보다 일반적으로, 일 실시예에서, JBS 요소 오목부들(76)의 깊이는 0.1 마이크로미터 이상이다. 다른 실시예에서, JBS 요소 오목부들(76)의 깊이는 0.3 마이크로미터 이상이다. 다른 실시예에서, JBS 요소 오목부들(76)의 깊이는 0.5 마이크로미터 이상이다.
이 실시예에서, 에지 종단(62)은 적어도 부분적으로, 바람직하게는 완전히 활성 영역(60)을 둘러싸는 다수의 P+ 보호링(80)을 포함한다. 마지막으로, 쇼트키 다이오드(52)는 드리프트층(56)의 반대편의 기판(54)의 제2 표면상의 캐소드 오옴층(82) 및 기판(54)의 반대편의 캐소드 오옴층(82)의 표면상의 캐소드 콘택트(84)를 포함한다. 캐소드 오옴층(82)은 선택적이고, 기판(54)과 캐소드 콘택트(84) 사이의 저임피던스 결합을 용이하게 하기 위해 그 사이에 제공될 수 있다.
동작 중에, 쇼트키 다이오드(52)는 순방향-바이어스되어 있으므로, 쇼트키 접합(68)은 P+ epi 영역(58)과 드리프트층(56) 사이의 p-n 접합 및 드리프트층(56)과 임플란트된 JBS 영역들(78) 사이의 p-n 접합 이전에 턴 온된다. 낮은 순방향 전압에서, 쇼트키 다이오드(52) 내의 전류 전송은 쇼트키 접합(68)을 가로질러 주입된 다수 캐리어들(전자들)에 의해 지배된다. 이와 같이, 쇼트키 다이오드(52)는 전통적인 쇼트키 다이오드처럼 행동한다. 이 구성에서, 소수 캐리어 주입은 적거나 없고, 그러므로 소수 전하도 없다. 이로 인해, 쇼트키 다이오드(52)는 정상 동작 전압에서 고속의 스위칭 속도가 가능하다.
쇼트키 다이오드(52)의 순방향 전압이 미리 결정된 임계 전압에 도달하는 서지 조건 하에 있을 때, P+ epi 영역(58)과 드리프트층(56) 사이의 p-n 접합{그리고 가능하게는 임플란트된 JBS 영역들(78)과 드리프트층(56) 사이의 p-n 접합들}이 턴 온된다. 그 결과로, 소수 캐리어들(홀들)은 P+ epi 영역(58)으로부터 드리프트층(56) 내에 주입되고, 이는 전도성 변조를 통해 쇼트키 다이오드(52)의 차동 온-저항을 감소시킨다. P+ epi 영역(58)이 에피택셜 성장되므로, P+ epi 영역(58)은 임플란트 손상으로 인한 어려움을 겪지 않고, 그러므로 P+ epi 영역(58)으로부터 주입된 홀들의 수명이 상당히 개선되고, 그러므로 전도성 변조도 상당히 개선된다. P+ epi 영역(58)에 의해 주입된 홀들에 의해 제공된 전도성 변조는 드리프트층(56)의 저항, 즉 쇼트키 다이오드(52)의 차동 온-저항이 감소하는 것을 야기하고, 이는 결국 서지 조건 동안 쇼트키 다이오드(52)에 의해 소비된 전력을 상당히 감소시킨다. 자세하게는, 바람직한 실시예에서, 서지 조건 동안 쇼트키 다이오드(52)의 차동 온-저항을 감소시킴으로써, 쇼트키 다이오드(52)는 슈퍼 서지 능력을 가진다. 일 실시예에서, 쇼트키 다이오드(52)는 300W/cm2보다 적게 소비하면서도, 쇼트키 다이오드(52)의 정격 전류의 적어도 열 배를 전도하는 것이 가능하다.
이에 더하여, 위에서 논한 바와 같이, 쇼트키 다이오드(52)는 임플란트된 JBS 영역들(78)로 인해 낮은 역방향-바이어스 누설 전류를 가진다. "낮은" 누설 전류로 간주되는 것은 변할 수 있는 한편, 일 실시예에서, 역방향-바이어스 누설 전류는 약 1 mA/cm2 이하이다. 쇼트키 다이오드(52)가 역방향-바이어스일 때, 임플란트된 JBS 영역들(78) 주변의 공핍 영역들이 확장하여, 쇼트키 다이오드(52)를 통한 역방향 전류를 차단한다. 그 결과로, 확장된 공핍 영역들은 쇼트키 접합(68)을 보호하면서도 쇼트키 다이오드(52) 내의 역방향-바이어스 누설 전류를 제한하기 위해 기능한다.
도 6은 도 1 및 4의 쇼트키 다이오드(10 및 30)의 유사한 구현들과 비교하여 도 5의 쇼트키 다이오드(52)의 예시적인 일 실시예의 순방향 전류(IF) 대 순방향 전압(VF) 특성을 도시한다. 도시된 바와 같이, 일단 쇼트키 다이오드(52)의 순방향 전압(VF)이 임계 전압, 이 예시에선 3 V 정도에 도달하면, P+ epi 영역(58)과 드리프트층(56) 사이의 p-n 접합이 턴온되어 P+ epi 영역(58)이 홀들을 드리프트층(56) 안으로 주입하기 시작하게 하고, 그에 의해 쇼트키 다이오드(52)의 차동 온-저항을 감소시킨다. 순방향 전류(IF)가 10·IF,RATED와 동일하고 IRATED가 쇼트키 다이오드(52)의 정격 순방향 전류인 슈퍼 서지 조건 하에서, 쇼트키 다이오드(52)의 전력 밀도는 미리 결정된 최대 전력 밀도보다 적다. 더 자세하게는, 이 예시에서, 정격 순방향 전류(IF,RATED)는 5 A이고, 최대 전력 밀도는 300 W/cm2이다. IF =10·IF,RATED = 50 A인 슈퍼 서지 조건 하에서, 쇼트키 다이오드(52)에 의해 소비되는 전력이 237.5 W 정도가 되도록 순방향 전압(VF)은 약 4.75 V이다. 1 cm2의 활성 영역(60)을 가정하면, 슈퍼 서지 조건에서 쇼트키 다이오드(52)의 전력 밀도는 약 237.5 W/cm2이고, 이는 300 W/cm2의 미리 결정된 최대 전력 밀도보다 적다. 도시된 바와 같이, 쇼트키 다이오드(52)의 서지 능력은 각각 도 1 및 4의 쇼트키 다이오드들(10 및 30)의 서지 능력보다 실질적으로 더 좋다.
도 7은 도 5의 쇼트키 다이오드(52)의 예시적인 일 실시예의 역방향-바이어스 누설 전류 대 역방향-바이어스 전압을 도시한다. 도시된 바와 같이, 쇼트키 다이오드(52)는 이 예시에서는 600 V인 정격 역방향-바이어스 전압에서 낮은 역방향-바이어스 누설 전류를 가진다. 더 자세하게는, 이 예에서, 이 예시에서 다시 600V인 정격 역방향-바이어스 전압에 다다를 때까지, 역방향-바이어스 누설 전류는 약 2μA/cm2보다 적다.
도 8은 도 5의 쇼트키 다이오드(52)의 평면도를 도시한다. 특히, 도 5는 도 8에 도시된 점선을 따라 자른 쇼트키 다이오드(52)의 단면도이다. 쇼트키 다이오드(52)는 쇼트키 다이오드(52)의 활성 영역(60)에 도시된 것과 같이 배열된 임플란트된 JBS 영역들(78) 및 P+ epi 영역들(58)을 포함한다. 활성 영역(60)은 P+ 보호링들(80)에 의해 둘러싸여 있다. 활성 영역(60)의 총 표면적에 대한 P+ epi 영역들(58) 및 임플란트된 JBS 영역들(78)에 의해 점유되는 쇼트키 다이오드(52)의 활성 영역(60)의 표면적의 비율은 쇼트키 다이오드(52)의 순방향 전압 강하 및 역방향 누설 전류 둘 다에게 영향을 줄 수 있다. 예를 들어, P+ epi 영역들(58) 및 임플란트된 JBS 영역들(78)에 의해 점유된 면적이 활성 영역(60)의 총 면적에 비해 상대적으로 증가되는 경우, 역방향 누설 전류가 감소되고/되거나 서지 조건 동안 쇼트키 다이오드(52)의 차동 온-저항이 더 감소될 수 있지만, 쇼트키 다이오드(52)의 순방향 전압 강하는 증가할 수 있다. 그러므로, P+ epi 영역들(58) 및 임플란트된 JBS 영역들(78)에 의해 점유되는 활성 영역(60)의 표면적의 비율의 선택은 역방향 누설 전류, 순방향 전압 강하, 및 서지 능력 사이에서의 트레이드오프를 수반할 수 있다. 일 실시예에서, P+ epi 영역들(58)은 활성 영역(60)의 적어도 30%를 점유한다. 다른 실시예에서, P+ epi 영역들(58)은 활성 영역(60)의 20% 내지 50%를 점유한다.
위에서 논한 바와 같이, 도 5의 쇼트키 다이오드(52)의 임플란트된 JBS 영역들(78)은 낮은 역방향-바이어스 누설 전류를 제공한다. 이에 더하여, 일 실시예에서, 임플란트된 JBS 영역들(78)의 깊이는 P+ 보호링들(80)의 깊이보다 더 깊다. 그의 결과로, 도 9에 도시된 바와 같이, 역방향-바이어스 조건 하에서, 임플란트된 JBS 영역들(78)의 최하부에서 경험되는 전계는 P+ 보호링들(80)의 최하부에서 경험되는 전계보다 강하다. 이와 같이, 높은 역방향-바이어스 항복 전압(high reverse-bias breakdown voltage)(예를 들어, 1200V)에서, 쇼트키 다이오드(52)의 항복은 임플란트된 JBS 영역들(78)에서 발생한다는 점에서 쇼트키 다이오드(52)의 애벌란시 능력(avalanche capability)이 개선된다. 야기되는 애벌란시 전류는 쇼트키 다이오드(52)의 활성 영역(60) 내의 임플란트된 JBS 영역(78)을 가로질러 확산된다.
도 10a 내지 10h는 본 개시의 일 실시예에 따라 도 5의 쇼트키 다이오드(52)를 제작하기 위한 프로세스를 도시한다. 프로세스의 설명을 통해, 예시적 재료들, 도핑 유형, 도핑 레벨, 구조 치수(structure dimensions) 및 선택된 대안들이 서술된다. 이러한 태양들은 그저 예시적일 뿐이고, 여기와 이를 따르는 청구항에서 개시된 개념들은 이러한 태양들에 한정되지 않는다.
도 10a에 도시된 바와 같이, 프로세스는 기판(54), 기판(54)의 표면상의 드리프트층(56), 및 기판(54)의 반대편의 드리프트층(56)의 표면상의 P+ 에피택셜 또는 epi층(58')과 함께 시작된다. 이 실시예에서, 기판(54)은 N-형의 단일 결정 4H SiC 기판이고, 이러한 기판은 2H, 4H, 6H, 3C등과 같은 다양한 결정 폴리타입(polytypes)을 가질 수 있다. 기판(54)은 또한, 질화 갈륨(GaN), 비화 갈륨(GaAs), 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe) 등과 같은 다른 재료계로 형성될 수도 있다. N-도핑된 SiC 기판(54)의 저항은 일 실시예에서 약 10 밀리오옴-cm 내지 30 밀리오옴-cm이다. 초기에, 기판(54)은 약 200 마이크로미터 내지 500 마이크로미터의 두께를 가질 수 있다.
드리프트층(56)이 기판(54) 상에 성장된다. 이 실시예에서, 드리프트층(56) 또한 SiC이다. 그러나, 드리프트층(56)은 예를 들어 GaN, GaAs, Si, Ge, SiGe 등과 같은 다른 재료계로부터 대안적으로 형성될 수 있다. 드리프트층(56)이 기판(54) 위에 성장되고 인 시튜(in situ) 도핑될 수 있으며, 여기서, 드리프트층(56)은 그 성장시에 N-형 도핑 재료로 도핑된다. 특히, 드리프트층(56)의 형성 이전에, 하나 이상의 버퍼층(도시되지 않음)이 기판(54) 상에 형성될 수 있다. 버퍼층(들)은 핵형성층으로서 이용될 수 있고 N-형 도핑 재료로 상대적으로 고농도로 도핑될 수 있다. 특정 실시예들에서 버퍼층은 0.5 내지 5 마이크로미터의 범위일 수 있다.
드리프트층(56)은 전체에 걸쳐 상대적으로 균일하게 도핑되거나, 전체에 걸쳐 또는 일부에 걸쳐 구배형 도핑(graded doping)을 채용할 수도 있다. 균일하게 도핑된 드리프트층(56)을 위해, 일 실시예에서 도핑 농도는 약 2 X 1015cm-3 내지 1 X 1016cm-3일 수 있다. 구배형 도핑에서, 도핑 농도는 기판(54) 부근의 드리프트층(56)의 최하부에서 가장 높고, 쇼트키 콘택트(66) 부근의 드리프트층(56)의 최상부에서 가장 낮다. 도핑 농도는 일반적으로는, 드리프트층(56)의 최하부의 또는 그 부근의 한 포인트로부터 최상부 또는 그 부근의 한 포인트로 가면서 단계별로 또는 연속적 방식으로 감소한다. 구배형 도핑을 채용하는 일 실시예에서, 드리프트층(56)의 하위 부분은 약 1 × 1015cm-3의 농도로 도핑되고, 드리프트층(56)의 상위 부분은 약 5 × 1016cm-3의 농도로 도핑될 수 있다. 구배형 도핑을 채용하는 또 다른 실시예에서, 드리프트층(56)의 하위 부분은 약 5 × 1015cm-3의 농도로 도핑되고, 드리프트층(56)의 상위 부분은 약 1 × 1016cm-3의 농도로 도핑될 수 있다.
선택 실시예에서 드리프트층(56)은 원하는 역방향 항복 전압에 따라 두께가 4 내지 10 마이크로미터일 수 있다. 일 실시예에서, 드리프트층(56)은 원하는 역방향 항복 전압의 100 볼트마다 약 1 마이크로미터 두께이다. 예를 들어, 600 볼트의 역방향 항복 전압을 갖는 쇼트키 다이오드(52)는 약 6 마이크로미터의 두께를 갖는 드리프트층(56)을 가질 수 있다.
일단 드리프트층(56)이 형성되고 나면, P+ 에피택셜 또는 epi층(58')이 기판(54)의 반대편의 드리프트층(56)의 표면상의 성장된다. 이 실시예에서, 기판(54) 및 드리프트층(56)과 유사하게, P+ epi층(58')은 SiC이다. 그러나, P+ epi층(58')은 GaN, GaAs, Si, Ge, SiGe 등과 같은 다른 재료계로 대안적으로 형성될 수 있다. P+ epi층(58')은 드리프트층(56) 상에 성장될 수 있고, 인 시튜로 도핑될 수 있고, 여기서, P+ epi층(58')은 그 성장시에 P-형 도핑 재료로 도핑된다. 일 실시예에서, P+ epi층(58')은 1 X 1018cm-3 를 초과하는 도핑 농도와 0.3 마이크로미터 이상의 두께를 가진다. 다른 실시예에서, P+ epi층(58')은 5 X 1018cm-3 및 1 X 1020cm-3을 포함하는 5 X 1018cm-3 내지 1 X 1020cm-3의 범위 내의 도핑 농도를 가지고, 0.5 및 1 마이크로미터를 포함하는 0.5 내지 1 마이크로미터의 범위 내의 두께를 가진다. 또 다른 실시예에서, P+ epi층(58')은 1 X 1019cm-3 및 1 X 1020cm-3을 포함하는 1 X 1019cm-3 내지 1 X 1020cm-3의 범위 내의 도핑 농도를 가지고, 0.3 및 0.5 마이크로미터를 포함하는 0.3 내지 0.5 마이크로미터의 범위 내의 두께를 가진다.
일단 P+ epi층(58')이 형성되면, 도 10b에 도시된 바와 같이 하나 이상의 얼라인먼트 마크(alignment mark)(86)를 생성하기 위해 상부 표면이 에칭된다. 기술분야의 당업자에 의해 이해될 것과 같이, 얼라인먼트 마크들(86)은 제조 프로세스의 다양한 단계에서 마스크를 정렬하는 데 사용된다. 이 실시예에서, 하나 이상의 얼라인먼트 마크(86)를 생성하기 위해 상부 표면이 에칭됨과 동시에, 상부 표면은 또한, 도 10b에 도시된 바와 같이, 드리프트층(56)의 상부 표면 내의 JBS 요소 오목부들(76)의 원하는 위치들과 대응되는 P+ epi층(58')의 상부 표면 내의 위치들에 오목부들(88)을 생성하기 위해 에칭된다. 얼라인먼트 마크들(86)과 오목부들(88) 둘 다를 생성하기 위해 단일 에칭을 사용함으로써, JBS 요소 오목부들(76)은 어떤 추가 프로세싱 단계 없이도(즉, 어떠한 추가 비용도 없이) 형성된다.
오목부들(88)의 깊이와 폭은 구체적인 구현에 따라서 변할 것이다. 일반적으로, 오목부(88)들의 깊이는, P+ epi 영역(58)을 생성하기 위해 P+ epi층(58')을 에칭한 이후에(이하에 논한 바와 같이), 드리프트층(56)의 상부 표면에 생성된 결과적인 JBS 요소 오목부들(76)이 원하는 깊이를 가지도록 하는 것이다. 일 실시예에서, 오목부들(88)의 깊이는 0.1 마이크로미터 이상이다. 다른 실시예에서, 오목부들(88)의 깊이는 0.3 마이크로미터 이상이다. 또 다른 실시예에서, 오목부들(88)의 깊이는 0.1 및 0.8 마이크로미터를 포함하는 0.1 내지 0.8 마이크로미터의 범위 내이다. 또 다른 실시예에서, 오목부들(88)의 깊이는 0.3 및 0.8 마이크로미터를 포함하는 0.3 내지 0.8 마이크로미터의 범위 내이다.
다음으로, 도 10c 및 10d에 도시된 바와 같이, 마스크(90)는 P+ epi 영역(58)이 될 P+ epi층(58')의 상부 표면의 일부분 위에 제공되고, 그 후에 P+ epi층(58')은 P+ epi 영역(58)을 형성하기 위해 에칭된다. 도 10d에 또한 도시된 바와 같이, 오목부들(88)로 인해, P+ epi층(58')을 에칭하는 것은 드리프트층(56)의 상부 표면 내에 JBS 요소 오목부들(76)의 생성을 야기한다. 다시, 일 실시예에서, JBS 요소 오목부들(76)의 깊이는 0.1 마이크로미터 이상이다. 다른 실시예에서, JBS 요소 오목부들(76)의 깊이는 0.3 마이크로미터 이상이다. 또 다른 실시예에서, JBS 요소 오목부들(76)의 깊이는 0.1 및 0.8 마이크로미터를 포함하는 0.1 내지 0.8 마이크로미터의 범위 내이다. 또 다른 실시예에서, JBS 요소 오목부들(76)의 깊이는 0.3 및 0.8 마이크로미터를 포함하는 0.3 내지 0.8 마이크로미터의 범위 내이다.
도 10e에 도시된 바와 같이, P+ epi 영역(58) 및 JBS 요소 오목부들(76)을 생성하기 위해 P+ epi층(58')을 에칭한 후에, P-형 도펀트(dopant)는 임플란트된 JBS 영역들(78)을 생성하기 위해 JBS 요소 오목부들(76) 내로 임플란트된다. 임플란트된 JBS 영역들(78)의 도핑 농도는 바람직하게는 1 X 1018cm-3 이상이다. 일 실시예에서, 임플란트된 JBS 영역(78)은 JBS 요소 오목부들(76)의 최하부 아래로 0.2 내지 0.3 마이크로미터의 추가 깊이만큼 연장된다. 일 실시예에서, JBS 요소 오목부들(76) 및 임플란트된 JBS 영역들(78)의 총 깊이는 0.5 및 1 마이크로미터를 포함하는 0.5 내지 1 마이크로미터의 범위 내이다. 그러나, JBS 요소 오목부들(76) 및 임플란트된 JBS 영역들(78)의 총 깊이는 구체적인 구현에 따라서 변할 수 있다. 추가로, JBS 요소 오목부들(76) 내로 임플란트된 JBS 영역들(78)을 임플란트하는 동안, 도 10e에 또한 도시된 바와 같이, P-형 도펀트들 또한 P+ 보호링들(80)을 생성하기 위해 드리프트층(56)의 상부 표면 내로 임플란트될 수 있다.
그 다음에, 도 10f에 도시된 바와 같이, 오옴층(64)은 P+ epi 영역(58)의 표면 상에 형성된다. 오옴층(64)은 예를 들어 니켈(Ni), 니켈 실리사이드(NiSi), 또는 니켈 알루미나이드(NiAl)와 같은 오옴 금속으로 형성될 수 있다. 일단 오옴층(64)이 형성되면, 도 10g에 도시된 바와 같이, 쇼트키 콘택트(66)가 임플란트된 JBS 영역들(78) 위의 드리프트층(56)의 상부 표면의 일부분 위에 뿐만 아니라 P+ epi 영역(58)의 반대편의 오옴층(64)의 표면 위에 형성된다. 쇼트키 콘택트(66)는 쇼트키층(70), 선택적으로 확산 배리어층(72), 및 애노드 콘택트(74)를 포함한다. 쇼트키층(70)의 두께는 원하는 장치 특성과 쇼트키층(70)을 형성하기 위해 사용된 금속에 기반하여 변하지만, 일반적으로 약 100과 4500 옹스트롬 사이일 것이다. 600 V 장치의 경우{즉, 600V의 역방향-바이어스까지 낮은 역방향-바이어스 누설 전류를 가지는 쇼트키 다이오드(52)}, 쇼트키층(70)은 탄탈(Ta)로 형성될 수 있고 약 200 내지 1200 옹스트롬일 수 있거나, 티타늄(Ti)으로 형성될 수 있고 약 500 내지 2500 옹스트롬일 수 있거나 알루미늄(Al)으로 형성될 수 있고 약 3500 내지 4500 옹스트롬일 수 있다. Ta는 매우 낮은 배리어 높이와 연관되고, 특히 SiC와 조합되어 쇼트키 접합을 형성하기 위해 사용될 때 그렇다. Ta는 또한 SiC에 대해 매우 안정적이다.
애노드 콘택트(74) 및 쇼트키층(70)을 위해 이용되는 금속에 따라, 하나 이상의 확산 배리어층(72)이 쇼트키층(70)과 애노드 콘택트(74) 사이에 형성될 수 있다. 확산 배리어층(72)은 티타늄 텅스텐 합금(TiW), 티타늄 니켈 합금(TiN), Ta, 및 기타 임의의 적절한 재료로 형성될 수 있고, 선택 실시예에서 두께가 약 75 내지 400 옹스트롬일 수 있다. 확산 배리어층(72)은 애노드 콘택트(74)와 쇼트키층(70)을 형성하는 데 이용되는 금속들 사이의 확산 방지를 돕는다. 특히, 확산 배리어층(72)은, 쇼트키층(70)이 Ta이고 애노드 콘택트(74)가 Al로 형성되는 특정 실시예들에서는 이용되지 않는다. 확산 배리어층(72)은 일반적으로, 쇼트키층(70)이 Ti이고 애노드 콘택트(74)가 Al로 형성되는 특정 실시예들에서는 유익하다.
애노드 콘택트(74)는 쇼트키층(70) 위로, 또는 확산 배리어층이 존재하는 경우, 그 확산 배리어층(72) 위로 형성된다. 애노드 콘택트(74)는 일반적으로 상대적으로 두껍고, 금속으로 형성되고, 쇼트키 다이오드(52)의 애노드를 위한 본드 패드로서 동작한다. 애노드 콘택트(74)는 Al, 금(Au), 은(Ag) 등으로 형성될 수 있다.
도시되지는 않았지만, 다음으로 봉지층(encapsulant layer)이 일반적으로 적어도 애노드 콘택트(74)의 노출된 표면과 드리프트층(56)의 임의의 노출된 표면 위로 형성된다. 봉지층은, 질화 실리콘(SiN)과 같은 질화물일 수 있고, 불리한 환경 조건으로부터 밑에 있는 층들을 보호하는 컨포멀 코팅(conformal coating)으로서 작용한다. 스크래치 또는 유사한 기계적 손상에 대한 추가적 보호를 위해, 봉지층 위에 폴리이미드층이 제공될 수 있다.
이 지점에서, 프로세싱은 쇼트키 다이오드(52)의 전면(최상부)으로부터 쇼트키 다이오드(52)의 후면(최하부)으로 전환한다. 도 10h에 도시된 바와 같이, 기판(54)은 그라인딩, 에칭 또는 유사한 프로세스를 통해 기판(54)의 최하부 부분을 제거함으로써 실질적으로 씨닝(thinned)된다. 600 V 쇼트키 다이오드(52)의 경우, 기판(54)은 제1 실시예에서는 약 50 내지 200 마이크로미터 사이, 제2 실시예에서는 약 75 내지 125 마이크로미터 사이의 두께로 씨닝될 수 있다. 기판(54)을 씨닝하는 것 아니면 얇은 기판(54)을 사용하는 것은 쇼트키 다이오드(52)의 캐소드와 애노드 사이의 전체적인 전기 및 열 저항을 감소시키고, 장치가 과열 없이 더 높은 전류 밀도를 다루는 것을 허용한다.
최종적으로, 도 10h에 또한 도시된 바와 같이, 캐소드 오옴층(82)은 기판(54)의 최하부에 Ni, NiSi, 및 NiAl과 같은 오옴 금속으로 형성된다. 폴리이미드층이 사용된 실시예들에서, 오옴 금속을 어닐링(annealing)하기 위해 전체 장치를 고온에서 베이킹(baking)하는 것 대신에, 캐소드 오옴층(82)이 레이저 어닐링될 수 있다. 레이저 어닐링은 오옴 금속이 어닐링을 위해 충분히 가열되는 것을 허용하지만, 폴리이미드층을 손상시키거나 파괴시킬 수 있는 온도까지 장치의 나머지를 가열하지는 않는다. 일단 캐소드 오옴층(82)이 형성되고 어닐링되고 나면, 도 10h에 도시된 바와 같이, 쇼트키 다이오드(52)에 대한 땜납 또는 유사한 인터페이스를 제공하기 위해 캐소드 콘택트(84)가 캐소드 오옴층(82) 위에 형성된다.
도 11은 본 개시의 다른 실시예에 따른 슈퍼 서지 능력과 낮은 역방향-바이어스 누설 전류를 둘 다 가지는 쇼트키 다이오드(92)를 도시한다. 이러한 실시예는 도 5의 쇼트키 다이오드(52)와 유사하지만, 여기에서는 쇼트키층 아래에 있는 에피택셜 JBS 영역들이 서지 조건 하에서 소수 캐리어들을 주입하는 것, 및 역방향-바이어스 누설 전류를 최소화하는 것 둘 다를 위해 기능한다. 도시된 바와 같이, 쇼트키 다이오드(92)는 기판(94), 및 기판(94)의 표면상의 드리프트층(96)을 포함한다. 이 실시예에서, 기판(94) 및 드리프트층(96)은 둘 다 N-형이고, 기판(94)은 고농도로 도핑되어 있고 드리프트층(96)은 상대적으로 저농도로 도핑되어있다. 추가로, 예시적인 목적을 위해, 기판(94) 및 드리프트층(96)은 각각 SiC로 형성되어 있다고 가정한다. 그러나, 기타 반도체 재료들도 사용될 수 있다.
슈퍼 서지 능력과 낮은 역방향-바이어스 누설 전류를 제공하기 위해, 쇼트키 다이오드(92)는 쇼트키 다이오드(92)의 활성 영역(100) 내의 기판(94)의 반대편의 드리프트층(96)의 표면에 다수의 에피택셜 JBS 영역들(98)을 포함한다. 활성 영역(100)은 적어도 부분적으로, 그러나 바람직하게는 전부, 에지 종단(102)에 의해 둘러싸여 있다. 이 실시예에서, 드리프트층(96)이 N-형이므로, 에피택셜 JBS 영역들(98)은 P-형이다. 에피택셜 JBS 영역들(98)은 고농도로 도핑되어 있다. 이하에 자세히 논하듯이, 쇼트키 다이오드(92)가 서지 조건 하에 있을 때, 에피택셜 JBS 영역들(98)은 그로 인해 전도성 변조를 제공하기 위해 홀들을 드리프트층(96) 내로 주입한다. 에피택셜 JBS 영역들(98)은 에피택셜 성장되므로, 에피택셜 JBS 영역들(98)은 도 4의 쇼트키 다이오드(30)의 임플란트된 JBS 영역들(50)에 관하여 위에서 논한 임플란트 손상으로 인한 어려움을 겪지 않는다. 그 결과로, 에피택셜 JBS 영역들(98)에 의해 제공된 전도성 변조는 쇼트키 다이오드(30)의 임플란트된 JBS 영역들(50)에 의해 제공되는 것보다 상당히 더 좋고, 이는 결국 슈퍼 서지 능력을 가능하게 한다. 오옴층(104)은 에피택셜 JBS 영역들(98)에 저-저항 콘택트를 제공하기 위해 에피택셜 JBS 영역들(98)의 표면상의 제공된다.
쇼트키 다이오드(92)는 쇼트키 다이오드(92)의 활성 영역(100) 내의 에피택셜 JBS 영역들(98)의 반대편의 오옴층들(104)의 표면 위로 연장된, 기판(94)의 반대편의 드리프트층(96)의 표면상의 쇼트키 콘택트(106) 또한 포함한다. 쇼트키 콘택트(106)는 쇼트키 콘택트(106)와 드리프트층(96) 사이에 쇼트키 접합(108)을 형성한다. 쇼트키 콘택트(106) 아래의 드리프트층(96)의 영역은 여기서 드리프트층(96)의 활성 영역(100)으로, 따라서 쇼트키 다이오드(92)의 활성 영역(100)으로 지칭된다. 쇼트키 콘택트(106)는 쇼트키 콘택트(106)와 드리프트층(96) 사이의 쇼트키 접합(108)을 형성하는 드리프트층(96)의 표면상의 쇼트키층(110), 드리프트층(96)의 반대편의 쇼트키층(110)의 표면상의 확산 배리어층(112), 및 쇼트키층(110)의 반대편의 확산 배리어층(112)의 표면상의 애노드 콘택트(114)를 포함한다. 확산 배리어층(112)은 선택적이고, 쇼트키층(110)과 애노드 콘택트(114) 중 하나로부터 다른 하나로 물질들이 확산하는 것을 방지하기 위해 포함될 수 있다.
쇼트키 콘택트(106) 아래에, 에피택셜 JBS 영역들(98)은 JBS 영역들의 어레이를 형성한다. 에피택셜 JBS 영역들(98)은 역방향-바이어스 조건 하에서 국부적인 고전계로부터 쇼트키 접합(108)을 보호하기 위해 동작하고, 이는 쇼트키 다이오드(92)의 역방향-바이어스 누설 전류를 감소시킨다. 특히, 이 실시예에서는 세 개의 에피택셜 JBS 영역들(98)이 있는 반면에, 쇼트키 다이오드(92)는 그에 한정되지 않는다. 구체적인 레이아웃 및 구체적인 구현에 따라서, 임의의 개수의 둘 이상의 JBS 영역들(98)이 있을 수 있다.
이 실시예에서, 에지 종단(102)은 적어도 부분적으로, 그러나 바람직하게는 완전히 활성 영역(100)을 둘러싸는 다수의 P+ 보호링들(116)을 포함한다. 마지막으로, 쇼트키 다이오드(92)는 드리프트층(96)의 반대편의 기판(94)의 제2 표면상의 캐소드 오옴층(118), 및 기판(94)의 반대편의 캐소드 오옴층(118)의 표면상의 캐소드 콘택트(120)를 포함한다. 캐소드 오옴층(118)은 선택적이고, 기판(94)과 캐소드 콘택트(120) 사이의 저임피던스 결합을 용이하게 하기 위해 그 사이에 제공될 수 있다.
동작 중에, 쇼트키 다이오드(92)는 순방향-바이어스되어 있으므로, 쇼트키 접합(108)은 드리프트층(96)과 에피택셜 JBS 영역들(98) 사이의 p-n 접합 이전에 턴 온된다. 낮은 순방향 전압에서, 쇼트키 다이오드(92) 내의 전류 전송은 쇼트키 접합(108)을 가로질러 주입된 다수 캐리어들(전자들)에 의해 지배된다. 이와 같이, 쇼트키 다이오드(92)는 전통적인 쇼트키 다이오드처럼 행동한다. 이 구성에서, 소수 캐리어 주입은 적거나 없고, 그러므로 소수 전하도 없다. 이로 인해, 쇼트키 다이오드(92)는 정상 동작 전압에서 고속의 스위칭 속도가 가능하다.
쇼트키 다이오드(92)의 순방향 전압이 미리 결정된 임계 전압에 도달하는 서지 조건 하에 있을 때, 에피택셜 JBS 영역들(98)과 드리프트층(96) 사이의 p-n 접합들이 턴 온된다. 그 결과로, 소수 캐리어들(홀들)은 에피택셜 JBS 영역들(98)로부터 드리프트층(96) 내에 주입되고, 이는 쇼트키 다이오드(92)의 차동 온-저항을 감소시킨다. 에피택셜 JBS 영역들(98)이 에피택셜 성장되므로, 에피택셜 JBS 영역들(98)은 임플란트 손상으로 인한 어려움을 겪지 않고, 그러므로 에피택셜 JBS 영역들(98)로부터 주입된 홀들의 수명이 상당히 개선되고, 따라서 전도성 변조도 상당히 개선된다. 에피택셜 JBS 영역들(98)에 의해 주입된 홀들에 의해 제공된 전도성 변조는 드리프트층(96)의 저항, 따라서 쇼트키 다이오드(92)의 차동 온-저항이 감소하는 것을 초래하고, 이는 서지 조건 동안 쇼트키 다이오드(92)에 의해 소비되는 전력을 상당히 감소시킨다. 자세하게는, 바람직한 실시예에서, 서지 조건 중 쇼트키 다이오드(92)의 차동 온-저항을 감소시킴으로써, 쇼트키 다이오드(92)는 슈퍼 서지 능력을 가진다. 일 실시예에서, 쇼트키 다이오드(92)는 300W/cm2보다 적게 소비하면서도 도 5의 쇼트키 다이오드(52)의 정격 전류의 적어도 열 배를 전도하는 것이 가능하다.
이에 더하여, 위에서 논한 바와 같이, 쇼트키 다이오드(92)는 에피택셜 JBS 영역들(98)로 인해 낮은 역방향-바이어스 누설 전류를 가진다. 더욱 자세하게는, 쇼트키 다이오드(92)가 역방향-바이어스일 때, 에피택셜 JBS 영역들(98) 주변의 공핍 영역들이 확장하여, 쇼트키 다이오드(92)를 통한 역방향 전류를 차단한다. 그 결과로, 확장된 공핍 영역들은 쇼트키 접합(108)을 보호하는 것, 및 쇼트키 다이오드(92) 내의 역방향-바이어스 누설 전류를 제한하는 것 둘 다를 위해 기능한다.
도 12a 내지 12g는 본 개시의 일 실시예에 따라 도 11의 쇼트키 다이오드(92)를 제작하기 위한 프로세스를 도시한다. 프로세스의 설명을 통해, 예시적 재료들, 도핑 유형, 도핑 레벨, 구조 치수 및 선택된 대안들이 개술된다. 이러한 태양들은 그저 예시적일 뿐이고, 여기와 이를 따르는 청구항에서 개시된 개념들은 이러한 태양들에 한정되지 않는다.
도 12a에 도시된 바와 같이, 프로세스는 기판(94), 및 기판(94)의 표면상의 드리프트층(96)과 함께 시작된다. 이 실시예에서, 기판(94)은 N-형의 단일 결정 4H SiC 기판이고, 이러한 기판은 2H, 4H, 6H, 3C 등과 같은 다양한 결정 폴리타입을 가질 수 있다. 기판(94)은 또한, GaN, GaAs, Si, Ge, SiGe 등과 같은 다른 재료계로 형성될 수도 있다. N-도핑된 SiC 기판(94)의 저항은 일 실시예에서 약 10 밀리오옴-cm 내지 30 밀리오옴-cm이다. 초기에, 기판(94)은 약 200 내지 500 마이크로미터의 두께를 가질 수 있다.
드리프트층(96)이 기판(94) 상에 성장된다. 이 실시예에서, 드리프트층(96) 또한 SiC이다. 그러나, 드리프트층(96)은 예를 들어 GaN, GaAs, Si, Ge, SiGe 등과 같은 다른 재료계로부터 대안적으로 형성될 수 있다. 드리프트층(96)이 기판(94) 위에 성장되고 인 시튜 도핑될 수 있으며, 여기서, 드리프트층(96)은 그 성장시에 N-형 도핑 재료로 도핑된다. 특히, 드리프트층(96)의 형성 이전에, 하나 이상의 버퍼층(도시되지 않음)이 기판(94) 상에 형성될 수 있다. 버퍼층(들)은 핵형성층으로서 이용될 수 있고 N-형 도핑 재료로 상대적으로 고농도로 도핑될 수 있다. 특정 실시예들에서 버퍼층은 0.5 내지 5 마이크로미터의 범위일 수 있다.
드리프트층(96)은 전체에 걸쳐 상대적으로 균일하게 도핑되거나, 전체에 걸쳐 또는 일부에 걸쳐 구배형 도핑을 채용할 수도 있다. 균일하게 도핑된 드리프트층(96)을 위해, 일 실시예에서 도핑 농도는 약 2 X 1015cm-3 내지 1 X 1016cm-3일 수 있다. 구배형 도핑에서, 도핑 농도는 기판(94) 부근의 드리프트층(96)의 최하부에서 가장 높고, 쇼트키 콘택트(106) 부근의 드리프트층(96)의 최상부에서 가장 낮다. 도핑 농도는 일반적으로는, 드리프트층(96)의 최하부의 또는 그 부근의 한 포인트로부터 최상부의 또는 그 부근의 한 포인트로 가면서 단계별로 또는 연속적 방식으로 감소한다. 구배형 도핑을 채용하는 한 실시예에서, 드리프트층(96)의 하위 부분은 약 1 × 1015cm-3의 농도로 도핑되고, 드리프트층(96)의 상위 부분은 약 5 × 1016cm-3의 농도로 도핑될 수 있다. 구배형 도핑을 채용하는 또 다른 실시예에서, 드리프트층(96)의 하위 부분은 약 5 × 1015cm-3의 농도로 도핑되고, 드리프트층(96)의 상위 부분은 약 1 × 1016cm-3의 농도로 도핑될 수 있다.
선택 실시예에서 드리프트층(96)은 원하는 역방향 항복 전압에 따라 두께가 4 내지 10 마이크로미터일 수 있다. 일 실시예에서, 드리프트층(96)은 원하는 역방향 항복 전압의 100 볼트마다 약 1 마이크로미터 두께이다. 예를 들어, 600 볼트의 역방향 항복 전압을 갖는 쇼트키 다이오드(92)는 약 6 마이크로미터의 두께를 갖는 드리프트층(96)을 가질 수 있다.
일단 드리프트층(96)이 형성되면, 도 12b에 도시된 바와 같이 드리프트층(96)의 상부 표면은 에피택셜 JBS 영역들(98)(도 9)을 위한 오목부들(122)을 형성하기 위해 에칭된다. 오목부들(122)의 치수들은 에피택셜 JBS 영역들(98)의 원하는 치수들과 대응된다. 이 실시예에서, 오목부들(122)을 형성하기 위한 드리프트층(96)의 상부 표면의 에칭은 얼라인먼트 마크들(124)을 생성하는 데 사용되는 것과 동일한 에칭 단계에서 수행된다. 기술분야의 통상의 지식을 가진 자에 의해 이해될 것과 같이, 얼라인먼트 마크들(124)은 제조 프로세스의 다양한 단계에서 마스크들을 정렬하는 데 사용된다. 얼라인먼트 마크들(124)과 오목부들(122) 둘 다를 생성하기 위해 단일 에칭을 사용함으로써, 에피택셜 JBS 영역들(98)을 위한 오목부들(122)은 어떤 추가 프로세싱 단계 없이도(즉, 어떠한 추가 비용 없이도) 형성될 수 있다.
다음으로, 도 12c에 도시된 바와 같이, 에피택셜 재성장 프로세스를 통해 드리프트층(96)의 표면상의 P+ epi층(126)이 성장된다. 이 실시예에서, 드리프트층(96) 및 기판(94)과 유사하게, P+ epi층(126)은 SiC이다. 그러나, P+ epi층(126)은 GaN, GaAs, Si, Ge, SiGe 등과 같은 다른 재료계로 대안적으로 형성될 수 있다. P+ epi층(126)은 드리프트층(96)상에 성장될 수 있고, 인 시튜로 도핑될 수 있고, 여기서, P+ epi층(126)은 그 성장시에 P형 도핑 재료로 도핑된다. 일 실시예에서, P+ epi층(126)은 1 X 1018cm-3 를 초과하는 도핑농도를 가진다. 다른 실시예에서, P+ epi층(126)은 5 X 1018cm-3 및 1 X 1020cm-3을 포함하고 5 X 1018cm-3 내지 1 X 1020cm-3의 범위 내의 도핑 농도를 가진다. 또 다른 실시예에서, P+ epi층(126)은 1 X 1019cm-3 및 1 X 1020cm-3을 포함하여 1 X 1019cm-3 내지 1 X 1020cm-3의 범위 내의 도핑 농도를 가진다. 일 실시예에서, P+ epi층(126)의 두께는 오목부들(122)의 깊이보다 크거나 동일하다.
이 후에, 도 12d에 도시된 바와 같이, 오목부들(122) 내의 P+ epi층(126)의 부분들을 남기면서 드리프트층(96)의 표면을 노출하도록 P+ epi층(126)의 상위 부분을 제거하여, 그로 인해 에피택셜 JBS 영역들(98)을 생성하기 위해 화학적 기계적 폴리싱 프로세스(chemical mechanical polishing process), 또는 유사한 프로세스가 수행된다. 일반적으로, 오목부들(122)의 깊이에 의해 정의된 대로의 에피택셜 JBS 영역들(98)의 깊이는 쇼트키 접합(108)(도 11)을 위한 원하는 양의 보호를 제공하기에 충분하다. 일 실시예에서, 에피택셜 JBS 영역들(98)의 깊이는 적어도 0.1 마이크로미터이다. 다른 실시예에서, 에피택셜 JBS 영역들(98)의 깊이는 적어도 0.3 마이크로미터이다. 다른 실시예에서, 에피택셜 JBS 영역들(98)의 깊이는 적어도 0.5 마이크로미터이다. 또 다른 실시예에서, 에피택셜 JBS 영역들(98)의 깊이는 0.1 및 1.5 마이크로미터를 포함하는 0.1 내지 1.5 마이크로미터의 범위, 0.3 및 1.5 마이크로미터를 포함하는 0.3 내지 1.5 마이크로미터의 범위, 또는 0.5 및 1.5 마이크로미터를 포함하는 0.5 내지 1.5 마이크로미터의 범위 내이다. 특히, 에피택셜 JBS 영역들(98)의 깊이는 특정 실시예에 따라서 변할 수 있다. 추가로, 도 12d에 또한 도시된 바와 같이, P형 도펀트들을 에지 종단(102)(도 11) 내의 드리프트층(96)의 표면 내로 임플란트함으로써 P+ 보호링들(116)이 형성된다.
그 다음에, 도 12e에 도시된 바와 같이, 오옴층(104)은 에피택셜 JBS 영역들(98)의 표면상의 형성된다. 오옴층(104)은 예를 들어 Ni, NiSi, 또는 NiAl과 같은 오옴 금속으로 형성될 수 있다. 일단 오옴층(104)이 형성되면, 도 12f에 도시된 바와 같이, 쇼트키 콘택트(106)가 에피택셜 JBS 영역들(98) 위의 드리프트층(96)의 상부 표면의 일부분뿐만 아니라 오옴층(104)의 상부 표면 위에 형성된다. 쇼트키 콘택트(106)는 쇼트키층(110), 선택적으로 확산 배리어층(112), 및 애노드 콘택트(114)를 포함한다. 쇼트키층(110)의 두께는 원하는 장치 특성과 쇼트키층(110)을 형성하기 위해 사용된 금속에 기반하여 변하지만, 일반적으로 약 100과 4500 옹스트롬 사이일 것이다. 600 V 장치의 경우{즉, 600V의 역방향-바이어스까지 낮은 역방향-바이어스 누설 전류를 가지는 쇼트키 다이오드(92)}, 쇼트키층(110)은 Ta로 형성될 수 있고 약 200 내지 1200 옹스트롬일 수 있거나, Ti으로 형성될 수 있고 약 500 내지 2500 옹스트롬일 수 있거나, Al으로 형성될 수 있고 약 3500 내지 4500 옹스트롬일 수 있다. Ta는 매우 낮은 배리어 높이와 연관되고, 특히 SiC와 조합되어 쇼트키 다이오드를 형성하기 위해 사용되었을 때 그렇다. Ta는 또한 SiC에 대해 매우 안정적이다.
애노드 콘택트(114) 및 쇼트키층(110)을 위해 이용되는 금속에 따라, 하나 이상의 확산 배리어층(112)이 쇼트키층(110)과 애노드 콘택트(114) 사이에 형성될 수 있다. 확산 배리어층(112)은 TiW, TiN, Ta 및 기타 임의의 적절한 재료로 형성될 수 있고, 선택 실시예에서 두께가 약 75 내지 400 옹스트롬일 수 있다. 확산 배리어층(112)은 애노드 콘택트(114)와 쇼트키층(110)을 형성하는 데 이용되는 금속들 사이의 확산 방지를 돕는다. 특히, 확산 배리어층(112)은, 쇼트키층(110)이 Ta이고 애노드 콘택트(114)가 Al로 형성되는 특정 실시예들에서는 이용되지 않는다. 확산 배리어층(112)은 일반적으로, 쇼트키층(110)이 Ti이고 애노드 콘택트(114)가 Al로 형성되는 특정 실시예들에서는 유익하다.
애노드 콘택트(114)는 쇼트키층(110) 위로, 또는 확산 배리어층이 존재하는 경우에는, 그 확산 배리어층(112) 위로 형성된다. 애노드 콘택트(114)는 일반적으로 상대적으로 두껍고, 금속으로 형성되고, 쇼트키 다이오드(92)의 애노드를 위한 본드 패드로서 동작한다. 애노드 콘택트(114)는 Al, Au, Ag 등으로 형성될 수 있다.
도시되지는 않았지만, 봉지층이 일반적으로 적어도 애노드 콘택트(114)의 노출된 표면과 드리프트층(96)의 노출된 표면 위로 형성된다. 봉지층은 SiN과 같은 질화물일 수 있고, 불리한 환경 조건으로부터 밑에 있는 층들을 보호하는 컨포멀 코팅으로서 작용한다. 스크래치 또는 유사한 기계적 손상에 대한 추가적 보호를 위해, 봉지층 위에 폴리이미드층이 제공될 수 있다.
이 지점에서, 프로세싱은 쇼트키 다이오드(92)의 전면(최상부)으로부터 쇼트키 다이오드(92)의 후면(최하부)으로 전환한다. 도 12g에 도시된 바와 같이, 기판(94)은 그라인딩, 에칭 또는 유사한 프로세스를 통해 기판(94)의 하부 부분을 제거함으로써 실질적으로 씨닝된다. 600 V 쇼트키 다이오드(92)의 경우, 기판(94)은 제1 실시예에서는 약 50 내지 200 마이크로미터 사이, 제2 실시예에서는 약 75 내지 125 마이크로미터 사이의 두께로 씨닝될 수 있다. 기판(94)을 씨닝하는 것 아니면 얇은 기판(94)을 사용하는 것은 쇼트키 다이오드(92)의 캐소드와 애노드 사이의 전체적인 전기 및 열 저항을 감소시키고 장치가 과열 없이 더 높은 전류 밀도를 처리하는 것을 허용한다.
최종적으로, 도 12g에 또한 도시된 바와 같이, 캐소드 오옴층(118)은 기판(94)의 최하부에 Ni, NiSi 및 NiAl과 같은 오옴 금속으로 형성된다. 폴리이미드층이 사용된 실시예들에서, 오옴 금속을 어닐링하기 위해 전체 장치를 고온에서 베이킹하는 것 대신에, 캐소드 오옴층(118)이 레이저 어닐링될 수 있다. 레이저 어닐링은 오옴 금속이 어닐링을 위해 충분히 가열되는 것을 허용하지만, 폴리이미드층을 손상시키거나 파괴시킬 수 있는 온도까지 장치의 나머지를 가열하지는 않는다. 일단 캐소드 오옴층(118)이 형성되고 어닐링되고 나면, 도 12g에 도시된 바와 같이, 캐소드 콘택트(120)가 캐소드 오옴층(118) 위에 형성되어 쇼트키 다이오드(92)에 대한 땜납 또는 유사한 인터페이스를 제공한다.
여기서 개시된 개념들과 함께, 쇼트키 다이오드들(52, 92)은 슈퍼 서지 능력과 낮은 역방향-바이어스 누설 전류 둘 다를 요구하는 다양한 응용들을 위해 설계될 수 있다. 그러나, 여기서 개시된 개념들은 쇼트키 다이오드들에 한정되지 않는다는 점에 유의해야 한다. 일반적으로, 여기서 개시된 개념들은 예를 들면 MOSFET과 같은 임의의 유형의 반도체 장치를 위한 쇼트키 콘택트에 동등하게 응용가능하다.
당업자라면 본 개시의 실시예들에 대한 개선 및 수정을 인식할 것이다. 이러한 모든 개선 및 수정은 여기서 및 이하의 청구항들에서 개시된 개념의 범위 내인 것으로 간주된다.

Claims (29)

  1. 제1 도전 타입의 드리프트층(drift layer) - 상기 드리프트층은
    상기 드리프트층의 활성 영역 안에 있는 상기 드리프트층 내의 복수의 접합 배리어 차폐 요소 오목부(junction barrier shield element recesses);
    상기 복수의 접합 배리어 차폐 요소 오목부 중 대응되는 오목부들로부터 상기 드리프트층 내로 연장되는 복수의 임플란트 영역(implant regions) - 상기 복수의 임플란트 영역은 상기 제1 도전 타입에 반대되는 제2 도전 타입임 -
    을 포함함 -;
    상기 복수의 접합 배리어 차폐 요소 오목부에 인접하는 상기 드리프트층 상의 에피택셜 서지 전류 주입 영역(epitaxial surge current injection region) - 상기 에피택셜 서지 전류 주입 영역은 제2 도전 타입으로 고농도로 도핑됨 -;
    상기 드리프트층과 쇼트키층 사이에 쇼트키 접합을 형성하기 위한, 상기 드리프트층 상의 쇼트키층 - 상기 쇼트키층은 상기 복수의 임플란트 영역이 상기 쇼트키 접합 아래의 상기 드리프트층 내에 접합 배리어 차폐 영역들의 어레이를 형성하도록 상기 복수의 접합 배리어 차폐 요소 오목부 위로 연장됨 - ; 및
    상기 드리프트층의 반대편의 상기 에피택셜 서지 전류 주입 영역의 표면상의 오옴층(ohmic layer) - 상기 쇼트키층은 상기 에피택셜 서지 전류 주입 영역의 반대편의 상기 오옴층의 표면 위로 연장됨 - ; 및
    상기 오옴층의 반대편의 상기 쇼트키층의 표면 상의 확산 배리어층
    을 포함하는, 반도체 장치.
  2. 제1항에 있어서,
    상기 에피택셜 서지 전류 주입 영역과 상기 드리프트층 사이에 형성된 p-n 접합의 턴-온(turn-on) 전압이 상기 쇼트키층과 상기 드리프트층 사이의 상기 쇼트키 접합의 턴-온 전압보다 큰, 반도체 장치.
  3. 제2항에 있어서,
    상기 에피택셜 서지 전류 주입 영역과 상기 드리프트층 사이에 형성된 상기 p-n 접합의 상기 턴-온 전압은 상기 반도체 장치가 상기 반도체 장치의 순방향 전압(forward voltage)이 미리 정의된 임계 전압보다 큰 서지 조건 하에 있을 때, 상기 에피택셜 서지 전류 주입 영역과 상기 드리프트층 사이에 형성된 상기 p-n 접합이 턴 온되게 하는 전압인, 반도체 장치.
  4. 제3항에 있어서,
    상기 미리 정의된 임계 전압은 상기 반도체 장치의 정격 전류(rated current)에서 상기 반도체 장치의 순방향 전압보다 큰, 반도체 장치.
  5. 제1항에 있어서,
    상기 복수의 접합 배리어 차폐 요소 오목부의 각각의 깊이가 0.3 마이크로미터 이상이고, 상기 복수의 임플란트 영역의 추가 깊이는 0.2 마이크로미터 이상인, 반도체 장치.
  6. 제1항에 있어서,
    상기 복수의 접합 배리어 차폐 요소 오목부의 각각의 깊이가 0.5 마이크로미터 이상이고, 상기 복수의 임플란트 영역의 추가 깊이는 0.2 마이크로미터 이상인, 반도체 장치.
  7. 삭제
  8. 제1항에 있어서,
    상기 쇼트키층이 상기 드리프트층의 반대편의 상기 에피택셜 서지 전류 주입 영역의 표면 위로 더 연장되는, 반도체 장치.
  9. 제8항에 있어서, 상기 쇼트키층의 표면상의 애노드 콘택트(anode contact)를 더 포함하는 반도체 장치.
  10. 제9항에 있어서, 상기 확산 배리어층(diffusion barrier layer)은 상기 애노드 콘택트와 상기 쇼트키층 사이의 상기 쇼트키층의 표면상에 있는, 반도체 장치.
  11. 제1항에 있어서, 상기 드리프트층은 탄화 규소(Silicon Carbide)로 형성되어 있는, 반도체 장치.
  12. 제1항에 있어서, 쇼트키 다이오드인 반도체 장치.
  13. 제1항에 있어서, 탄화 규소 쇼트키 다이오드인 반도체 장치.
  14. 제1항에 있어서,
    300W/cm2 미만의 전력밀도를 유지하면서 쇼트키 다이오드의 정격 전류의 적어도 열 배를 전도하는 것이 가능한 탄화 규소 쇼트키 다이오드인 반도체 장치.
  15. 제1 도전 타입의 드리프트층을 제공하는 단계;
    상기 드리프트층 상의 에피택셜 서지 전류 주입 영역과 상기 드리프트층 내의 복수의 접합 배리어 차폐 요소 오목부를 형성하는 단계 - 상기 에피택셜 서지 전류 주입 영역은 상기 제1 도전 타입에 반대되는 제2 도전 타입으로 고농도로 도핑됨 -;
    상기 복수의 접합 배리어 차폐 요소 오목부 중 대응되는 오목부들로부터 상기 드리프트층 내로 연장되는 복수의 임플란트 영역을 형성하기 위해 상기 복수의 접합 배리어 차폐 요소 오목부 내로 상기 제2 도전 타입의 도펀트(dopant)를 임플란트하는 단계;
    상기 드리프트층의 반대편의 상기 에피택셜 서지 전류 주입 영역의 표면 상에 오옴층을 형성하는 단계;
    쇼트키층과 상기 드리프트층 사이에 쇼트키 접합을 형성하기 위해 상기 드리프트층 상에 그리고 상기 에피택셜 서지 전류 주입 영역의 반대편의 상기 오옴층의 표면 위에 쇼트키층을 형성하는 단계 - 상기 쇼트키층은 상기 복수의 임플란트 영역이 상기 쇼트키 접합 아래의 상기 드리프트층 내에 접합 배리어 차폐 영역들의 어레이를 형성하도록 상기 복수의 접합 배리어 차폐 요소 오목부 위로 연장됨 - ; 및
    상기 오옴층의 반대편의 상기 쇼트키층의 표면 상에 확산 배리어층을 형성하는 단계
    를 포함하는, 반도체 장치를 제조하는 방법.
  16. 제15항에 있어서,
    상기 드리프트층 상의 에피택셜 서지 전류 주입 영역과 상기 드리프트층 내의 복수의 접합 배리어 차폐 요소 오목부를 형성하는 단계가,
    상기 드리프트층 상에 상기 제2 도전 타입의 에피택셜층을 형성하는 단계;
    상기 드리프트층 내의 상기 복수의 접합 배리어 차폐 요소 오목부를 위한 원하는 위치들에 대응되는 위치들에서 상기 드리프트층의 반대편의 상기 에피택셜층 내로 복수의 오목부를 에칭(etching)하는 단계;
    상기 에피택셜 서지 전류 주입 영역의 역할을 하기 위한 상기 에피택셜층의 원하는 영역에 대응되는 상기 에피택셜층의 일부분 상에 마스크를 제공하는 단계; 및
    상기 드리프트층 상에 상기 에피택셜 서지 전류 주입 영역과 상기 복수의 접합 배리어 차폐 요소 오목부를 형성하기 위해 상기 마스크에 의해 노출된 상기 에피택셜층의 일부분을 에칭하는 단계
    를 포함하는, 반도체 장치를 제조하는 방법.
  17. 제16항에 있어서,
    상기 에피택셜층 내로 복수의 오목부를 에칭하는 단계가 상기 에피택셜층 내에 하나 이상의 얼라인먼트 마크(alignment marks)를 에칭하면서 상기 에피택셜층 내로 상기 복수의 오목부를 에칭하는 단계를 포함하는, 반도체 장치를 제조하는 방법.
  18. 제1 도전 타입의 드리프트층;
    상기 드리프트층 내의 대응되는 복수의 오목부 내에 위치된 복수의 에피택셜 접합 배리어 차폐 영역 - 상기 복수의 에피택셜 접합 배리어 차폐 영역은 상기 제1 도전 타입에 반대되는 제2 도전 타입으로 고농도로 도핑됨 -;
    상기 드리프트층과 쇼트키층 사이에 쇼트키 접합을 형성하기 위한 상기 드리프트층 상의 쇼트키층 - 상기 쇼트키층은 상기 복수의 에피택셜 접합 배리어 차폐 영역이 상기 쇼트키 접합 아래의 상기 드리프트층 내에 접합 배리어 차폐 영역들의 어레이들을 형성하도록 상기 복수의 에피택셜 접합 배리어 차폐 영역 위로 연장됨 - ;
    상기 에피택셜 접합 배리어 차폐 영역과 상기 쇼트키층 사이의 상기 복수의 에피택셜 접합 배리어 차폐 영역 중의 각각의 에피택셜 접합 배리어 차폐 영역의 표면상의 오옴층; 및
    상기 오옴층의 반대편의 상기 쇼트키층의 표면 상의 확산 배리어층
    을 포함하는, 반도체 장치.
  19. 제18항에 있어서,
    상기 복수의 에피택셜 접합 배리어 차폐 영역과 상기 드리프트층 사이에 형성된 p-n 접합들의 턴-온 전압이 상기 쇼트키층과 상기 드리프트층 사이의 상기 쇼트키 접합의 턴-온 전압보다 큰, 반도체 장치.
  20. 제19항에 있어서,
    상기 복수의 에피택셜 접합 배리어 차폐 영역과 상기 드리프트층 사이에 형성된 상기 p-n 접합들의 상기 턴-온 전압은 상기 반도체 장치가 상기 반도체 장치의 순방향 전압이 미리 정의된 임계 전압보다 큰 서지 조건 하에 있을 때, 상기 복수의 에피택셜 접합 배리어 차폐 영역과 상기 드리프트층 사이에 형성된 상기 p-n 접합들이 턴 온되게 하는 전압인, 반도체 장치.
  21. 제20항에 있어서,
    상기 미리 정의된 임계 전압은 상기 반도체 장치의 정격 전류에서 상기 반도체 장치의 순방향 전압보다 큰, 반도체 장치.
  22. 제18항에 있어서,
    상기 복수의 오목부의 각각의 깊이가 0.1 마이크로미터 이상인, 반도체 장치.
  23. 삭제
  24. 제18항에 있어서, 상기 쇼트키층의 표면상의 애노드 콘택트를 더 포함하는 반도체 장치.
  25. 제24항에 있어서, 상기 확산 배리어층은 상기 애노드 콘택트와 상기 쇼트키층 사이의 상기 쇼트키층의 표면상에 있는, 반도체 장치.
  26. 제18항에 있어서, 상기 드리프트층은 탄화 규소로 형성되어 있는, 반도체 장치.
  27. 제18항에 있어서, 쇼트키 다이오드인 반도체 장치.
  28. 제18항에 있어서, 탄화 규소 쇼트키 다이오드인 반도체 장치.
  29. 제1 도전 타입의 드리프트층을 제공하는 단계;
    상기 드리프트층 내에 복수의 오목부를 형성하는 단계;
    제2 도전 타입의 에피택셜층을 상기 복수의 오목부 위에서 상기 드리프트층 상에 형성하는 단계;
    상기 복수의 오목부 내에 복수의 에피택셜 접합 배리어 차폐 영역들을 형성하기 위해 상기 복수의 오목부 내의 상기 에피택셜층의 일부분을 유지하면서 상기 드리프트층을 노출하도록 상기 에피택셜층의 일부분을 제거하는 단계;
    상기 복수의 에피택셜 접합 배리어 차폐 영역 중의 각각의 에피택셜 접합 배리어 차폐 영역의 표면상의 오옴층을 형성하는 단계;
    쇼트키층과 상기 드리프트층 사이에 쇼트키 접합을 형성하기 위해 상기 드리프트층 상에 그리고 상기 복수의 에피택셜 접합 배리어 차폐 영역의 반대편의 상기 오옴층의 표면 위에 쇼트키층을 형성하는 단계 - 상기 쇼트키층은 상기 복수의 에피택셜 접합 배리어 차폐 영역이 상기 쇼트키 접합 아래의 상기 드리프트층 내에 접합 배리어 차폐 영역들의 어레이를 형성하도록 상기 복수의 에피택셜 접합 배리어 차폐 영역 위로 연장되고, 상기 오옴층은 상기 에피택셜 접합 배리어 차폐 영역과 상기 쇼트키층 사이에 형성됨 - ; 및
    상기 오옴층의 반대편의 상기 쇼트키층의 표면 상에 확산 배리어층을 형성하는 단계
    를 포함하는, 반도체 장치를 제조하는 방법.
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