KR20210131793A - 고 전자 이동도 트랜지스터 및 그 제조방법 - Google Patents

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KR20210131793A
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forming layer
layer
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오재준
김종섭
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삼성전자주식회사
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Abstract

고 전자 이동도 트랜지스터 및 그 제조방법이 개시된다. 개시된 고 전자 이동도 트랜지스터는 디플리션 형성층에 마련되는 게이트 전극을 포함하고, 게이트 전극은 디플리션 형성층과 오믹 컨택을 형성하도록 마련되는 제1 게이트 전극과, 디플리션 형성층과 쇼트키 컨택을 형성하도록 마련되는 제2 게이트 전극을 포함한다.

Description

고 전자 이동도 트랜지스터 및 그 제조방법{High Electron Mobility Transistor and method of manufacturing the same}
본 개시는 고 전자 이동도 트랜지스터 및 그 제조방법에 관한 것이다.
다양한 전력 변환 시스템에는 온/오프(ON/OFF) 스위칭을 통해 전류의 흐름을 제어하는 소자, 즉, 파워소자(power device)가 요구된다. 전력 변환 시스템에서 파워소자의 효율이 전체 시스템의 효율을 좌우할 수 있다.
실리콘(Si)을 기반으로 하는 파워 소자는 실리콘의 물성 한계와 제조공정의 한계 등으로 인해 효율을 증가시키는 것이 어려워지고 있다. 이러한 한계를 극복하기 위해, GaN 등과 같은 Ⅲ-Ⅴ족 계열의 화합물 반도체를 파워소자에 적용하여 변환 효율을 높이려는 연구나 개발이 진행되고 있다. 최근에는 화합물 반도체의 이종접합(heterojunction) 구조를 이용하는 고 전자 이동도 트랜지스터(HEMT; High Electron Mobility Transistor)가 연구되고 있다.
예시적인 실시예는 고 전자이동도 트랜지스터 및 그 제조방법을 제공한다.
일 측면에 있어서,
제1 반도체 물질을 포함하는 채널층;
제2 반도체 물질을 포함하며, 상기 채널층에 2차원 전자가스(2DEG; 2-Dimensional Electron Gas)를 유발하는 채널공급층;
상기 채널공급층의 양측에 마련되는 소스 전극 및 드레인 전극;
상기 채널공급층에 마련되어 상기 2차원 전자가스에 디플리션 영역(depletion region)을 형성하는 적어도 하나의 디플리션 형성층;
상기 적어도 하나의 디플리션 형성층에 마련되는 게이트 전극;을 포함하고,
상기 게이트 전극은 상기 적어도 하나의 디플리션 형성층과 오믹 컨택(Ohmic contact)을 형성하도록 마련되는 적어도 하나의 제1 게이트 전극; 및
상기 적어도 하나의 디플리션 형성층과 쇼트키 컨택(Schottky contact)을 형성하도록 마련되는 적어도 하나의 제2 게이트 전극;을 포함하는 고 전자 이동도 트랜지스터가 제공된다.
상기 적어도 하나의 디플리션 형성층은 p형 Ⅲ-Ⅴ족 계열의 질화물 반도체를 포함할 수 있다.
상기 적어도 하나의 디플리션 형성층은 상기 소스 및 드레인 전극에 나란한 방향으로 연장되어 마련된 디플리션 형성층을 포함할 수 있다.
상기 디플리션 형성층의 가운데 부분에는 상기 소스 및 드레인 전극에 나란한 방향을 따라 적어도 하나의 돌출부가 형성될 수 있다.
상기 적어도 하나의 제1 게이트 전극은 상기 디플리션 형성층의 상면 가운데 부분에 상기 소스 및 드레인 전극에 나란한 방향으로 연장되어 마련된 제1 게이트 전극을 포함할 수 있다.
상기 적어도 하나의 제2 게이트 전극은 상기 제1 게이트 전극을 덮도록 상기 디플리션 형성층의 상면에 마련되는 제2 게이트 전극을 포함할 수 있다.
상기 적어도 하나의 제2 게이트 전극은 상기 제1 게이트 전극의 일부를 덮도록 상기 디플리션 형성층의 상면에 이격되어 마련되는 복수의 제2 게이트 전극을 포함할 수 있다.
상기 적어도 하나의 제1 게이트 전극은 상기 디플리션 형성층의 상면 가운데 부분에 상기 소스 및 드레인 전극에 나란한 방향으로 이격되어 마련되는 복수의 제1 게이트 전극을 포함할 수 있다.
상기 적어도 하나의 제2 게이트 전극은 상기 복수의 제1 게이트 전극을 덮도록 상기 디플리션 형성층의 상면에 마련되는 제2 게이트 전극을 포함할 수 있다.
상기 적어도 하나의 디플리션 형성층은 상기 소스 및 드레인 전극에 나란한 방향으로 이격되어 마련된 복수의 디플리션 형성층을 포함할 수 있다.
상기 각 디플리션 형성층의 가운데 부분에는 상기 소스 및 드레인 전극에 나란한 방향을 따라 돌출부가 마련될 수 있다.
상기 적어도 하나의 제1 게이트 전극은 상기 복수의 디플리션 형성층의 상면 가운데 부분에 마련된 복수의 제1 게이트 전극을 포함할 수 있다.
상기 적어도 하나의 제2 게이트 전극은 상기 복수의 제1 게이트 전극을 덮도록 상기 복수의 디플리션 형성층의 상면에 마련되는 제2 게이트 전극을 포함할 수 있다.
상기 제1 반도체 물질은 GaN계 물질을 포함할 수 있다. 상기 제2 반도체 물질은 Al, Ga, In 및 B 중 적어도 하나를 포함하는 질화물을 포함할 수 있다.
다른 측면에 있어서,
채널층 및 채널공급층을 형성하는 단계;
상기 채널공급층에 적어도 하나의 디플리션 형성층을 형성하는 단계;
상기 적어도 하나의 디플리션 형성층에 오믹 컨택을 형성하는 적어도 하나의 제1 게이트 전극을 형성하는 단계;
상기 적어도 하나의 디플리션 형성층 및 상기 적어도 하나의 제1 게이트 전극에 쇼트키 컨택을 형성하는 적어도 하나의 제2 게이트 전극을 형성하는 단계; 를 포함하는 고 전자 이동도 트랜지스터의 제조방법이 제공된다.
상기 적어도 하나의 디플리션 형성층은 p형 Ⅲ-Ⅴ족 계열의 질화물 반도체를 포함할 수 있다.
상기 적어도 하나의 디플리션 형성층 각각의 상면 가운데 부분에 돌출부를 형성하는 단계가 더 포함될 수 있다.
상기 적어도 하나의 제1 게이트 전극은 상기 적어도 하나의 디플리션 형성층의 상면 가운데 부분에 형성될 수 있다.
상기 적어도 하나의 제2 게이트 전극은 상기 적어도 하나의 제1 게이트 전극을 덮도록 상기 적어도 하나의 디플리션 형성층에 형성될 수 있다.
예시적인 실시예에 의하면, 디플리션 형성층에 오믹 컨택을 위한 제1 게이트 전극과 쇼트키 컨택을 위한 제2 게이트 전극을 마련하고, 게이트 전극에 높은 전압이 인가되는 경우에 디플리션 형성층과 제2 게이트 전극 사이에 형성되는 쇼트키 접합에 의한 공핍 영역이 확장됨으로써 게이트 전극을 통한 누설 전류가 증대되는 것을 방지할 수 있다.
쇼트키 컨택의 면적 비율 및 높이 등을 제어함으로써 게이트 누설 전류량을 조절할 수 있다. 예를 들면, 고 전자 이동도 트랜지스터의 온(on)-저항을 낮추기 위해 일정량의 누설 전류가 필요한 경우에는 쇼트키 컨택의 면적 비율 및 높이 등을 조절함으로써 원하는 만큼 게이트 전류를 증가시킬 수 있다.
도 1은 예시적인 실시예에 따른 고 전자 이동도 트랜지스터를 도시한 평면도이다.
도 2는 도 1의 A-A'선을 따라 본 단면도이다.
도 3a 및 도 3b는 도 1에 도시된 고 전자 이동도 트랜지스터에서 게이트 전극에 인가되는 turn on 전압에 따른 게이트 누설 전류의 흐름을 도시한 것이다.
도 4는 도 1에 도시된 고 전자 이동도 트랜지스터에서 쇼트키 컨택의 면적에 따른 게이트 누설 전류를 도시한 시뮬레이션 결과이다.
도 5 내지 도 8은 도 1에 도시된 고 전자 이동도 트랜지스터의 제조 방법을 설명하기 위한 도면들이다.
도 9는 다른 예시적인 실시예에 따른 고 전자 이동도 트랜지스터를 도시한 것이다.
도 10은 또 다른 예시적인 실시예에 따른 고 전자 이동도 트랜지스터를 도시한 평면도이다.
도 11은 도 10의 B-B'선을 따라 본 단면도이다.
도 12는 도 10의 C-C'선을 따라 본 단면도이다.
도 13은 도 10의 D-D'선을 따라 본 단면도이다.
도 14는 또 다른 예시적인 실시예에 따른 고 전자 이동도 트랜지스터를 도시한 평면도이다.
도 15는 도 14의 E-E'선을 따라 본 단면도이다.
도 16은 도 14의 F-F'선을 따라 본 단면도이다.
도 17은 도 14의 G-G'선을 따라 본 단면도이다.
도 18은 또 다른 예시적인 실시예에 따른 고 전자 이동도 트랜지스터를 도시한 평면도이다.
도 19는 도 18의 H-H'선을 따라 본 단면도이다.
도 20은 도 18의 I-I'선을 따라 본 단면도이다.
도 21은 도 18의 J-J'선을 따라 본 단면도이다.
도 22는 또 다른 예시적인 실시예에 따른 고 전자 이동도 트랜지스터를 도시한 평면도이다.
도 23은 도 22의 K-K'선을 따라 본 단면도이다.
도 24는 도 22의 L-L'선을 따라 본 단면도이다.
도 25는 도 22의 M-M'선을 따라 본 단면도이다.
도 26은 또 다른 예시적인 실시예에 따른 고 전자 이동도 트랜지스터를 도시한 단면도이다.
이하, 첨부된 도면을 참조하여 예시적인 실시예들에 대해 상세히 설명하기로 한다. 이하의 도면들에서 동일한 참조부호는 동일한 구성요소를 지칭하며, 도면상에서 각 구성요소의 크기는 설명의 명료성과 편의상 과장되어 있을 수 있다. 한편, 이하에 설명되는 실시예는 단지 예시적인 것에 불과하며, 이러한 실시예들로부터 다양한 변형이 가능하다.
이하에서, "상부" 나 "상"이라고 기재된 것은 접촉하여 바로 위, 아래, 좌, 우에 있는 것뿐만 아니라 비접촉으로 위, 아래, 좌, 우에 있는 것도 포함할 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
“상기”의 용어 및 이와 유사한 지시 용어의 사용은 단수 및 복수 모두에 해당하는 것일 수 있다. 방법을 구성하는 단계들에 대하여 명백하게 순서를 기재하거나 반하는 기재가 없다면, 이러한 단계들은 적당한 순서로 행해질 수 있으며, 반드시 기재된 순서에 한정되는 것은 아니다.
또한, 명세서에 기재된 “...부”, “모듈” 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어 또는 소프트웨어로 구현되거나 하드웨어와 소프트웨어의 결합으로 구현될 수 있다.
도면에 도시된 구성 요소들 간의 선들의 연결 또는 연결 부재들은 기능적인 연결 및/또는 물리적 또는 회로적 연결들을 예시적으로 나타낸 것으로서, 실제 장치에서는 대체 가능하거나 추가의 다양한 기능적인 연결, 물리적인 연결, 또는 회로 연결들로서 나타내어질 수 있다.
모든 예들 또는 예시적인 용어의 사용은 단순히 기술적 사상을 상세히 설명하기 위한 것으로서 청구범위에 의해 한정되지 않는 이상 이러한 예들 또는 예시적인 용어로 인해 범위가 한정되는 것은 아니다.
고 전자 이동도 트랜지스터(HEMT)는 전기적 분극(polarization) 특성이 서로 다른 반도체층들을 포함한다. 고 전자 이동도 트랜지스터에서는 상대적으로 큰 분극률을 갖는 반도체층이 이와 접합된 다른 반도체층에 2차원 전자가스(2DEG; 2-Dimensional Electron Gas)를 유발(induction)할 수 있으며, 이러한 2차원 전자가스는 매우 높은 전자이동도(electron mobility)를 가질 수 있다.
한편, 고 전자 이동도 트랜지스터에서 게이트 전압이 0V일 때 드레인 전극과 소스 전극 사이의 낮은 저항으로 인해 전류가 흐르게 되는 노멀리-온(Normally-On) 상태가 되면, 전류 및 파워 소모가 발생할 수 있으며, 드레인 전극과 소스 전극 사이의 전류를 오프 상태로 만들기 위해서는 게이트 전극에 음의 전압(negative voltage)을 가해야 하는 문제가 있다. 이러한 문제들을 해결하기 위한 방안으로 디플리션(depletion) 형성층을 구비함으로써 게이트 전압이 0V일 때 드레인 전극과 소스 전극 사이의 전류가 오프 상태인 노멀리-오프(Normally-Off) 특성을 구현할 수 있다.
도 1은 예시적인 실시예에 따른 고 전자 이동도 트랜지스터(100)를 도시한 평면도이다. 도 2는 도 1의 A-A'선을 따라 본 단면도이다.
도 1 및 도 2를 참조하면, 기판(110) 상에 채널층(120)이 마련되어 있다. 기판(110)은 예를 들면, 사파이어(sapphire), Si, SiC 또는 GaN 등을 포함할 수 있다. 그러나, 이는 단지 예시적인 것으로, 기판(110)은 이외에도 다른 다양한 물질을 포함할 수 있다.
채널층(120)은 제1 반도체 물질을 포함할 수 있다. 여기서, 제1 반도체 물질은 Ⅲ-Ⅴ족 계열의 화합물 반도체 물질이 될 수 있지만, 반드시 이에 한정되는 것은 아니다. 예를 들면, 채널층(120)은 GaN계 물질층, 구체적인 예로서 GaN층이 될 수 있다. 이 경우, 채널층(120)은 미도핑된(undoped) GaN층이 될 수 있으며, 경우에 따라서는 소정의 불순물이 도핑된(doped) GaN층이 될 수도 있다.
도면에는 도시되어 있지 않으나, 기판(110)과 채널층(120) 사이에는 버퍼층이 더 마련될 수도 있다. 버퍼층은 기판(110)과 채널층(120) 사이의 격자상수 및 열팽창계수의 차이를 완화시키기 위한 것이다. 버퍼층은 Al, Ga, In 및 B 중 적어도 하나를 포함하는 질화물을 포함하며, 단층 또는 다층 구조를 가질 수 있다. 예를 들면, 버퍼층은 AlN, GaN, AlGaN, InGaN, AlInN 및 AlGaInN으로 이루어진 물질들 중 적어도 하나를 포함할 수 있다. 기판(110)과 버퍼층 사이에는 버퍼층의 성장을 위한 시드층(seed layer)(미도시)이 더 마련될 수도 있다.
채널층(120)에는 채널공급층(130)이 마련될 수 있다. 채널공급층(130)은 채널층(120)에 2차원 전자가스(2DEG; 2-Dimensional Electron Gas)를 유발할 수 있다. 여기서, 2차원 전자가스(2DEG)는 채널층(120)과 채널공급층(130)의 계면 아래의 채널층(120) 내에 형성될 수 있다. 채널공급층(130)은 채널층(120)을 이루는 제1 반도체 물질과는 다른 제2 반도체 물질을 포함할 수 있다. 제2 반도체 물질은 제1 반도체 물질과 분극 특성, 에너지 밴드갭(bandgap) 및 격자상수 중 적어도 하나가 다를 수 있다.
제2 반도체 물질은 제1 반도체 물질 보다 분극률과 에너지 밴드갭 중 적어도 하나가 제1 반도체 물질보다 클 수 있다. 채널공급층(130)은 예를 들면, Al, Ga, In 및 B 중 적어도 하나를 포함하는 질화물을 포함할 수 있으며, 단층 또는 다층 구조를 가질 수 있다. 구체적인 예로서, 상기 채널공급층(130)은 AlGaN, AlInN, InGaN, AlN 및 AlInGaN 중 적어도 하나를 포함할 수 있다. 하지만, 이에 한정되는 것은 아니다. 채널공급층(130)은 미도핑된(undoped) 층일 수 있지만, 소정의 불순물이 도핑된 층일 수도 있다.
채널공급층(130) 양측의 채널층(120)에는 소스 전극(171) 및 드레인 전극(172)이 서로 나란하게 마련될 수 있다. 여기서, 소스 전극(171) 및 드레인 전극(172)은 2차원 전자가스(2DEG)와 전기적으로 연결될 수 있다. 한편, 소스 전극(171) 및 드레인 전극(172)은 채널공급층(130)에 마련될 수도 있다.
소스 전극(171)과 드레인 전극(172) 사이의 채널공급층(130)에는 디플리션 형성층(depletion forming layer,140)이 마련될 수 있다. 여기서, 디플리션 형성층(140)은 소스 전극(171) 및 드레인 전극(172)과 나란한 방향으로 연장되는 일체형으로 마련될 수 있다.
디플리션 형성층(140)의 상면 가운데 부분에는 돌출부(140a)가 소정 높이로 형성되어 있다. 이 돌출부(140a)는 소스 및 드레인 전극(171,172)에 나란한 방향으로 연장되어 일체형으로 형성될 수 있다.
디플리션 형성층(140)은 p형 반도체 물질을 포함할 수 있다. 즉, 디플리션 형성층(140)은 p형 불순물로 도핑된 반도체층이 될 수 있다. 디플리션 형성층(140)은 Ⅲ-Ⅴ족 계열의 질화물 반도체를 포함할 수 있다. 디플리션 형성층(140)은 예를 들면, GaN, AlGaN, InN, AlInN, InGaN 및 AlInGaN 중 적어도 하나에 p형 불순물이 도핑된 물질을 포함할 수 있다. 구체적인 예로서, 디플리션 형성층(140)은 p-GaN층일 수 있다.
디플리션 형성층(140))은 그 아래에 위치하는 채널공급층(130) 부분의 에너지 밴드갭(energy bandgap)을 높일 수 있으므로, 디플리션 형성층(140)에 대응하는 채널층(120) 부분에 2차원 전자가스(2DEG)의 디플리션 영역이 형성될 수 있다. 이에 따라, 2차원 전자가스(2DEG) 중 디플리션 형성층(140)에 대응하는 부분은 끊어지거나 또는 나머지 부분과는 다른 특성(예를 들면, 전자 농도 등)을 가질 수 있다. 2차원 전자가스(2DEG)가 끊어진 영역을 '단절 영역'이라 할 수 있으며, 이러한 단절 영역에 의해 고 전자 이동도 트랜지스터(100)는 게이트 전압이 0V일 때 드레인 전극과 소스 전극 사이의 전류가 오프 상태인 노멀리-오프(normally-off) 특성을 가질 수 있다.
디플리션 형성층(140)에는 게이트 전극이 마련되어 있다. 게이트 전극은 제1 및 제2 게이트 전극(150,160)을 포함할 수 있다. 제1 게이트 전극(150)은 디플리션 형성층(140)의 돌출부(140a) 상면에 접촉하도록 마련되어 있다. 제1 게이트 전극(150)은 디플리션 형성층(140)의 돌출부(140a)를 따라 연장되어 일체형으로 마련되어 있다.
제1 게이트 전극(150)은 디플리션 형성층(140)과 오믹 컨택(Ohmic contact)을 형성하도록 마련될 수 있다. 디플리션 형성층(140)이 p형 반도체 물질을 포함하는 경우에 제1 게이트 전극(150)은 디플리션 형성층(140) 보다 높은 일함수를 가지는 물질을 포함할 수 있다. 예를 들어, 디플리션 형성층(140)이 p-GaN층인 경우에 제1 게이트 전극(150)은 예를 들면, Pd 또는 TiN을 포함할 수 있다. TiN은 Ti와 N의 비율에 따라 일함수가 조절될 수 있다. 하지만, 이상에서 언급된 물질들은 단지 예시적인 것으로 이외에도 제1 게이트 전극(150)은 다른 다양한 물질을 포함할 수 있다.
제2 게이트 전극(160)은 제1 게이트 전극(150)을 덮도록 디플리션 형성층(140)에 마련되어 있다. 여기서, 제2 게이트 전극(160)은 디플리션 형성층(140)의 돌출부(140a) 양측면 및 돌출부(140)에 인접한 디플리션 형성층(140)의 상면과 접촉하도록 마련되어 있다. 제2 게이트 전극(160)은 제1 게이트 전극(150)을 따라 연장되어 일체형으로 마련되어 있다.
제2 게이트 전극(160)은 디플리션 형성층(140)과 쇼트키 컨택(Schottky contact)을 형성하도록 마련될 수 있다. 여기서, 제2 게이트 전극(160)은 후술하는 바와 같이, 게이트 전극(구체적으로는, 제1 및 제2 게이트 전극(150,160))에 높은 전압이 인가되는 경우에 게이트 전극을 통한 누설 전류가 증가되는 것을 방지하는 역할을 할 수 있다.
디플리션 형성층(140)이 p형 반도체 물질을 포함하는 경우에 제2 게이트 전극(160)은 디플리션 형성층(140) 보다 낮은 일함수를 가지는 물질을 포함할 수 있다. 예를 들어, 디플리션 형성층(140)이 p-GaN층인 경우에 제2 게이트 전극(160)은 예를 들면, TiN을 포함할 수 있다. 하지만, 이는 단지 예시적인 것으로 이외에도 제2 게이트 전극(160)은 다른 다양한 물질을 포함할 수 있다.
제2 게이트 전극(160)은 고 전자 이동도 트랜지스터(100)의 turn on 동작 시 게이트 전극에 높은 전압(예를 들면, 대략 3V 이상이 될 수 있지만 이에 한정되는 것은 아니다)이 인가되는 경우에 게이트 전극을 통한 누설 전류가 증가되는 것을 방지하는 역할을 할 수 있다.
구체적으로, 제2 게이트 전극(160)은 디플리션 형성층(140)과 쇼트키 접합(Schottky junction)을 형성한다. 이 경우, 게이트 전극에 소정의 높은 전압이 인가되면 쇼트키 접합에 의한 공핍 영역(depletion region)이 확장됨으로써 게이트 전극에서 디플리션 형성층(140)으로 흐르는 누설 전류의 흐름을 제한할 수 있다. 여기서, 쇼트키 컨택의 면적 비율 및 높이(즉, 디플리션 형성층(140)과 접촉하는 제2 게이트 전극(160)의 면적 비율 및 높이) 등을 변화시킴으로써 누설 전류량을 조절할 수 있다.
도 3a 및 도 3b는 도 1에 도시된 고 전자 이동도 트랜지스터(100)에서 게이트 전극에 인가되는 turn on 전압에 따른 게이트 누설 전류의 흐름을 도시한 것이다.
도 3a은 게이트 전극에 인가되는 전압이 낮은 경우에 게이트 누설 전류의 흐름을 도시한 것이다. 도 3b는 게이트 전극(150)에 인가되는 전압이 높은 경우에 게이트 누설 전류의 흐름을 도시한 것이다.
도 3a에 도시된 바와 같이, 게이트 전극에 인가되는 전압이 낮은 경우에는 디플리션 형성층(140)과 제2 게이트 전극(160) 사이에 형성되는 쇼트키 접합에 의한 의한 공핍 영역이 제한됨으로써 게이트 전극을 통한 누설 전류의 흐름은 제한되지 않을 수 있다. 이에 반해, 도 3b에 도시된 바와 같이, 게이트 전극에 인가되는 전압이 높은 경우에는 제2 게이트 전극 사이에 형성되는 쇼트키 접합에 의한 공핍 영역(145)이 확장됨으로써 게이트 전극을 통한 누설 전류의 흐름은 제한될 수 있다.
도 4는 도 1에 도시된 고 전자 이동도 트랜지스터(100)에서 쇼트키 컨택의 면적에 따른 게이트 누설 전류를 도시한 시뮬레이션 결과이다. 도 4에는 쇼트키 컨택의 높이가 50nm이고, 쇼트키 컨택의 면적 비율이 각각 67%, 80%, 93% 인 경우에 측정된 결과들이 도시되어 있다. 여기서, 쇼트키 컨택의 높이는 디플리션 형성층(140)의 돌출부(140a) 양측면과 접촉하는 제2 게이트 전극(160)의 높이를 나타낸다. 그리고, 쇼트키 컨택의 면적 비율은 제1 및 제2 게이트 전극(150,160)이 접촉하는 디플리션 형성층(140)의 표면 중 제2 게이트 전극(160)이 접촉하는 표면이 차지하는 비율을 나타낸다.
도 4를 참조하면, 게이트 전압(Vg)이 대략 3V 이상으로 높은 경우에는 쇼트키 컨택의 면적 비율이 증가함에 따라 게이트 누설전류(I)는 감소하였음을 알 수 있다.
본 실시예에 따른 고 전자 이동도 트랜지스터(100)에서는 디플리션 형성층(140)에 오믹 컨택을 형성하는 제1 게이트 전극(150)과 쇼트키 컨택을 형성하는 제2 게이트 전극(160)을 마련하고, 게이트 전극에 높은 전압이 인가되는 경우에 디플리션 형성층(140)과 제2 게이트 전극(160) 사이에 형성되는 쇼트키 접합에 의한 공핍 영역(145)이 확장됨으로써 게이트 전극을 통한 누설 전류가 증대되는 것을 방지할 수 있다.
또한, 본 실시예에서는 제2 게이트 전극(160)에 의한 쇼트키 컨택의 면적 비율 및 높이 등을 제어함으로써 누설 전류량을 조절할 수 있다. 예를 들어, 고 전자 이동도 트랜지스터(100)의 온(on)-저항을 낮추기 위해 일정량의 누설 전류가 필요한 경우에는 쇼트키 컨택의 면적 비율 및 높이 등을 조절함으로써 원하는 만큼 게이트 전류를 증가시킬 수도 있다. 또한, 게이트 바이어스 전압을 예를 들면 대략 10V 이상으로 높일 수도 있다.
도 5 내지 도 8은 도 1에 도시된 고 전자 이동도 트랜지스터(100)의 제조 방법을 설명하기 위한 도면들이다. 도 5 내지 도 8에서 각 층들은 예를 들면, 금속유기 화학기상증착(MOCVD; Metal-Organic Chemical Vapor Deposition)에 의해 형성될 수 있지만 이에 한정되는 것은 아니다.
도 5를 참조하면, 기판(110)에 채널층(120) 및 채널 공급층(130)을 순차적으로 증착한다. 채널층(120)은 제1 반도체 물질을 포함할 수 있다. 여기서, 제1 반도체 물질은 Ⅲ-Ⅴ족 계열의 화합물 반도체 물질이 될 수 있지만, 이에 한정되는 것은 아니다.
채널공급층(130)은 채널층(120)을 이루는 제1 반도체 물질과는 다른 제2 반도체 물질을 포함할 수 있다. 제2 반도체 물질은 상기 제1 반도체 물질과 분극 특성, 에너지 밴드갭 및 격자상수 중 적어도 하나가 다를 수 있다. 채널공급층(130)은 예를 들면, Al, Ga, In 및 B 중 적어도 하나를 포함하는 질화물들 중에서 선택된 적어도 하나를 포함할 수 있다.
채널 공급층(130) 양측의 채널층(120) 상에 소스 전극(171) 및 드레인 전극(172)을 형성한다. 소스 전극(171) 및 드레인 전극(172)은 다양한 형태로 형성될 수 있으며, 그 형성 순서도 다양하게 변형될 수 있다.
이어서, 채널 공급층(130)에 디플리션 형성층(140)을 증착한 다음, 이를 소정 형태로 식각한다. 디플리션 형성층(140)은 p형 반도체 물질을 포함할 수 있다. 디플리션 형성층(140)은 소스 전극(171) 및 드레인 전극(172)에 나란한 방향으로 연장되어 일체형으로 형성될 수 있다.
도 6을 참조하면, 디플리션 형성층(140)의 양측 부분을 식각함으로써 디플리션 형성층(140)의 가운데 부분에 돌출부(140a)를 형성한다. 여기서, 돌출부(140a)는 디플리션 형성층(140)을 따라 연장되어 일체형으로 형성될 수 있다.
도 7을 참조하면, 디플리션 형성층(140)의 돌출부(140a) 상면에 제1 게이트 전극(150)을 증착한다. 제1 게이트 전극(150)은 디플리션 형성층(140)과 오믹 컨택을 형성할 수 있는 물질을 포함할 수 있다. 예를 들어, 디플리션 형성층(140)이 p-GaN층인 경우에 제1 게이트 전극(150)은 예를 들면, Pd 또는 TiN을 포함할 수 있지만 이에 한정되지는 않는다.
도 8을 참조하면, 디플리션 형성층(140)에 제1 게이트 전극(150)을 덮도록 제2 게이트 전극(160)을 증착한다. 제2 게이트 전극(160)은 디플리션 형성층(140)과 쇼트키 접합을 형성할 수 있는 물질을 포함할 수 있다. 예를 들어, 디플리션 형성층(140)이 p-GaN층인 경우에 제2 게이트 전극(160)은 예를 들면, TiN을 포함할 수 있지만 이에 한정되는 것은 아니다.
이상에서는 디플리션 형성층(140)에 돌출부(140a)가 형성되는 경우가 설명되었으나, 후술하는 바와 같이 디플리션 형성층(140)에 돌출부(140a)가 형성되지 않는 것도 가능하다. 또한, 이상에서는 디플리션 형성층(140) 및 돌출부(140a)가 일체형으로 형성되는 경우가 설명되었으나, 후술하는 바와 같이, 소스 전극(171) 및 드레인 전극(172)에 나란한 방향으로 소정 간격으로 이격된 복수의 디플리션 형성층(미도시) 및 복수의 돌출부(미도시)가 형성되는 것도 가능하다. 그리고, 이상에서는 제1 및 제2 게이트 전극(150,160)이 일체형으로 형성되는 경우가 설명되었으나, 후술하는 바와 같이, 소스 전극(150) 및 드레인 전극(160)에 나란한 방향으로 소정 간격으로 이격된 복수의 제1 게이트 전극(미도시) 및 복수의 제2 게이트 전극(미도시)이 형성되는 것도 가능하다.
도 9는 다른 예시적인 실시예에 따른 고 전자 이동도 트랜지스터(200)를 도시한 것이다. 도 8에 도시된 고 전자 이동도 트랜지스터(200)는 기판(210)을 채널층으로 사용한다는 점을 제외하면 도 2에 도시된 고 전자 이동도 트랜지스터(100)와 동일하다.
도 9를 참조하면, 기판(210)에는 채널공급층(130)이 마련되어 있다. 기판(210)은 채널 물질로서 제1 반도체 물질을 포함할 수 있다. 여기서, 제1 반도체 물질은 Ⅲ-Ⅴ족 계열의 화합물 반도체 물질이 될 수 있지만, 반드시 이에 한정되는 것은 아니다. 예를 들면, 기판(210)은 GaN계 물질을 포함할 수 있다.
채널공급층(130)은 기판(210)에 2차원 전자가스(2DEG)를 유발할 수 있다. 채널공급층(130)은 기판(210)을 이루는 제1 반도체 물질과는 다른 제2 반도체 물질을 포함할 수 있다. 채널공급층(130) 양측의 기판(210)에는 소스 전극(171) 및 드레인 전극(172)이 마련될 수 있다.
채널공급층(130)에는 디플리션 형성층(140)이 마련될 수 있다. 여기서, 디플리션 형성층(140)의 가운데 부분에는 돌출부(140a)가 형성될 수 있으며, 이 돌출부(140a)의 상면에는 제1 게이트 전극(150)이 마련될 수 있다. 그리고, 제2 게이트 전극(160)이 제1 게이트 전극(150)을 덮도록 디플리션 형성층(140)에 마련될 수 있다. 디플리션 형성층(140), 제1 게이트 전극(150) 및 제2 게이트 전극(160)에 대해서는 전술하였으므로 이에 대한 설명은 생략한다.
도 10은 또 다른 예시적인 실시예에 따른 고 전자 이동도 트랜지스터(300)를 도시한 평면도이다. 도 11은 도 10의 B-B'선을 따라 본 단면도이고, 도 12는 도 10의 C-C'선을 따라 본 단면도이며, 도 13은 도 10의 D-D'선을 따라 본 단면도이다. 이하에서는 전술한 실시예들과 다른 점을 중심으로 설명한다.
도 10 내지 도 13을 참조하면, 소스 전극(171)과 드레인 전극(172) 사이의 채널공급층(130)에는 디플리션 형성층(340)이 마련될 수 있다. 여기서, 디플리션 형성층(340)은 소스 전극(171) 및 드레인 전극(172)과 나란한 방향으로 연장되는 일체형으로 마련될 수 있다.
디플리션 형성층(340)의 상면 가운데 부분에는 복수의 돌출부(340a)가 소정 높이로 형성되어 있다. 여기서, 복수의 돌출부(340a)는 소스 및 드레인 전극(171,172)에 나란한 방향을 따라 소정 간격으로 이격되게 형성될 수 있다. 디플리션 형성층(340)은 p형 반도체 물질을 포함할 수 있다. 예를 들면, 디플리션 형성층(340)은 p-GaN층이 될 수 있다.
디플리션 형성층(340)에는 게이트 전극이 마련되어 있다. 게이트 전극은 복수의 제1 게이트 전극(350) 및 제2 게이트 전극(360)을 포함할 수 있다. 복수의 제1 게이트 전극(350)은 각각 디플리션 형성층(340)의 돌출부들(340a) 각각에 마련되어 있다. 여기서, 제1 게이트 전극(350) 각각은 디플리션 형성층(340)의 각 돌출부(340a) 상면에 접촉하도록 마련되어 있다. 제1 게이트 전극(150) 각각은 디플리션 형성층(340), 구체적으로는 디플리션 형성층(340)의 각 돌출부(340a)와 오믹 컨택을 형성하도록 마련될 수 있다.
제2 게이트 전극(360)은 복수의 제1 게이트 전극(350)을 덮도록 디플리션 형성층(340)에 마련되어 있다. 제2 게이트 전극(360)은 소스 전극(171) 및 드레인 전극(172)과 나란한 방향으로 연장되는 일체형으로 마련될 수 있다. 여기서, 제2 게이트 전극(360)은 디플리션 형성층(340)의 돌출부들(340a)의 측면 및 돌출부들(340a)에 인접한 디플리션 형성층(340)의 상면과 접촉하도록 마련되어 있다. 제2 게이트 전극(360)은 디플리션 형성층(340)과 쇼트키 컨택을 형성하도록 마련될 수 있다.
제2 게이트 전극(360)은 고 전자 이동도 트랜지스터(100)의 turn on 동작 시 게이트 전극에 높은 전압이 인가되는 경우에 디플리션 형성층(340)과 제2 게이트 전극(360) 사이에 형성되는 쇼트키 접합에 의한 공핍 영역이 확장됨으로써 게이트 전극을 통한 누설 전류가 증가되는 것을 방지하는 역할을 할 수 있다.
도 14는 또 다른 예시적인 실시예에 따른 고 전자 이동도 트랜지스터(400)를 도시한 평면도이다. 도 15는 도 14의 E-E'선을 따라 본 단면도이고, 도 16은 도 14의 F-F'선을 따라 본 단면도이며, 도 17은 도 14의 G-G'선을 따라 본 단면도이다.
도 14 내지 도 17을 참조하면, 소스 전극(171)과 드레인 전극(172) 사이의 채널공급층(130)에는 디플리션 형성층(440)이 마련될 수 있다. 여기서, 디플리션 형성층(440)은 소스 전극(171) 및 드레인 전극(172)과 나란한 방향으로 연장되는 일체형으로 마련될 수 있다.
디플리션 형성층(440)의 상면 가운데 부분에는 돌출부(440a)가 소정 높이로 형성되어 있다. 여기서, 돌출부(440a)는 소스 및 드레인 전극(171,172)에 나란한 방향으로 연장되는 일체형으로 형성될 수 있다. 디플리션 형성층(440)은 p형 반도체 물질을 포함할 수 있다. 예를 들면, 디플리션 형성층(440)은 p-GaN층이 될 수 있다.
디플리션 형성층(440)에는 게이트 전극이 마련되어 있다. 게이트 전극은 제1 게이트 전극(450) 및 복수의 제2 게이트 전극(460)을 포함할 수 있다. 제1 게이트 전극(450)은 디플리션 형성층(440)의 돌출부(440a)를 따라 연장되는 일체형으로 마련되어 있다. 여기서, 제1 게이트 전극(450)은 디플리션 형성층(440)의 돌출부(440a) 상면에 접촉하도록 마련되어 있다. 제1 게이트 전극(450)은 디플리션 형성층(440)과 오믹 컨택을 형성하도록 마련될 수 있다.
복수의 제2 게이트 전극(460)은 제1 게이트 전극(450)의 일부를 덮도록 디플리션 형성층(440)의 상면에 마련되어 있다. 복수의 제2 게이트 전극(460)은 제1 게이트 전극(450)을 따라 소정 간격으로 이격되게 마련되어 있다. 여기서, 제2 게이트 전극(460) 각각은 디플리션 형성층(440)의 돌출부(440a) 상면에 접촉하도록 마련되어 있다. 제2 게이트 전극(460) 각각은 디플리션 형성층(440)과 쇼트키 컨택을 형성하도록 마련될 수 있다.
도 18은 또 다른 예시적인 실시예에 따른 고 전자 이동도 트랜지스터(500)를 도시한 평면도이다. 도 19는 도 18의 H-H'선을 따라 본 단면도이고, 도 20은 도 18의 I-I'선을 따라 본 단면도이며, 도 21은 도 18의 J-J'선을 따라 본 단면도이다.
도 18 내지 도 21을 참조하면, 소스 전극(171)과 드레인 전극(172) 사이의 채널공급층(130)에는 복수의 디플리션 형성층(540)이 마련될 수 있다. 여기서, 디플리션 형성층(540)은 소스 전극(171) 및 드레인 전극(172)과 나란한 방향으로 소정 간격 이격되게 마련될 수 있다.
서로 인접한 디플리션 형성층(540)은 2차원 전자가스(2DEG)의 디플리션 영역이 형성될 수 있을 정도의 간격으로 이격될 수 있다. 예를 들면, 서로 이격된 디플리션 형성층(540) 사이의 간격은 대략 1 ㎛ 이하가 될 수 있다. 하지만, 이에 한정되는 것은 아니다. 구체적인 예로서, 서로 이격된 디플리션 형성층(540) 사이의 간격은 대략 200nm 이하가 될 수 있다.
각 디플리션 형성층(540)의 상면 가운데 부분에는 돌출부(540a)가 소정 높이로 형성되어 있다. 디플리션 형성층(540)은 p형 반도체 물질을 포함할 수 있다. 예를 들면, 디플리션 형성층(540)은 p-GaN층이 될 수 있다.
복수의 디플리션 형성층(540)에는 게이트 전극이 마련되어 있다. 게이트 전극은 복수의 제1 게이트 전극(550) 및 제2 게이트 전극(560)을 포함할 수 있다. 복수의 제1 게이트 전극(550)은 각각 복수의 디플리션 형성층(540)의 돌출부(540a) 각각의 상면에 마련되어 있다. 각 제1 게이트 전극(550)은 각 디플리션 형성층(540)과 오믹 컨택을 형성하도록 마련될 수 있다.
제2 게이트 전극(560)은 복수의 제1 게이트 전극(550)을 덮도록 디플리션 형성층(540) 및 채널공급층(130)에 마련되어 있다. 제2 게이트 전극(560)은 소스 전극(171) 및 드레인 전극(172)에 나란한 방향으로 연장되는 일체형으로 마련되어 있다. 각 디플리션 형성층(540)에서 제2 게이트 전극(560)은 돌출부(540a) 및 제1 게이트 전극(550)의 양측에 마련될 수 있다. 제2 게이트 전극(560)은 복수의 디플리션 형성층(540)과 쇼트키 컨택을 형성하도록 마련될 수 있다.
도 22는 또 다른 예시적인 실시예에 따른 고 전자 이동도 트랜지스터(600)를 도시한 평면도이다. 도 23은 도 22의 K-K'선을 따라 본 단면도이고, 도 24는 도 22의 L-L'선을 따라 본 단면도이며, 도 25는 도 22의 M-M'선을 따라 본 단면도이다.
도 22 내지 도 25를 참조하면, 소스 전극(171)과 드레인 전극(172) 사이의 채널공급층(130)에는 복수의 디플리션 형성층(640)이 마련될 수 있다. 여기서, 디플리션 형성층(640)은 소스 전극(171) 및 드레인 전극(172)과 나란한 방향으로 소정 간격 이격되게 마련될 수 있다.
각 디플리션 형성층(640)의 상면 가운데 부분에는 돌출부(640a)가 소정 높이로 형성되어 있다. 디플리션 형성층(640)은 p형 반도체 물질을 포함할 수 있다. 예를 들면, 디플리션 형성층(640)은 p-GaN층이 될 수 있다.
복수의 디플리션 형성층(640)에는 게이트 전극이 마련되어 있다. 게이트 전극은 복수의 제1 게이트 전극(650) 및 제2 게이트 전극(660)을 포함할 수 있다. 복수의 제1 게이트 전극(650)은 각각 복수의 디플리션 형성층(640)의 돌출부(640a) 각각의 상면에 마련되어 있다. 각 제1 게이트 전극(650)은 각 디플리션 형성층(640)과 오믹 컨택을 형성하도록 마련될 수 있다.
제2 게이트 전극(660)은 복수의 제1 게이트 전극(650)을 덮도록 디플리션 형성층(640) 및 채널공급층(130)에 마련되어 있다. 제2 게이트 전극(660)은 소스 전극(171) 및 드레인 전극(172)과 나란한 방향으로 연장되는 일체형으로 마련되어 있다. 각 디플리션 형성층(640)에서 제2 게이트 전극(660)은 돌출부(640a) 및 제1 게이트 전극(650)을 둘러싸도록 마련될 수 있다. 제2 게이트 전극(660)은 디플리션 형성층(640)과 쇼트키 컨택을 형성하도록 마련될 수 있다.
도 26은 또 다른 예시적인 실시예에 따른 고 전자 이동도 트랜지스터(700)를 도시한 단면도이다. 도 26에 도시된 고 전자 이동도 트랜지스터(700)는 도 1에 도시된 평면과 동일한 평면을 가질 수 있다. 이 경우, 도 26에 도시된 고 전자 이동도 트랜지스터(700)는 디플리션 형성층(740)에 돌출부가 형성되어 있지 않다는 점 이외에는 도 1 및 도 2에 도시된 고 전자 이동도 트랜지스터(100)와 동일하다.
도 26을 참조하면, 채널공급층(130)에는 소스 전극(171) 및 드레인 전극(172)에 나란한 방향으로 디플리션 형성층(740)이 마련될 수 있다. 이 디플리션 형성층(740)의 상면 가운데 부분에는 제1 게이트 전극(750)이 마련되어 있으며, 제2 게이트 전극(760)은 제1 게이트 전극(750)을 덮도록 디플리션 형성층(740)의 상면에 마련되어 있다.
제1 게이트 전극(750)은 디플리션 형성층(740)의 상면 가운데 부분과 접촉하도록 마련되며, 제2 게이트 전극(760)은 제1 게이트 전극(750)의 양측에 인접한 디플리션 형성층(740)의 상면에 접촉하도록 마련되어 있다. 제1 게이트 전극(750)은 디플리션 형성층(740)과 오믹 접촉을 형성하도록 마련될 수 있으며, 제2 게이트 전극(760)은 디플리션 형성층(740)과 쇼트키 접촉을 형성하도록 마련될 수 있다.
본 실시예에서, 게이트 전극에 소정의 높은 전압이 인가되면 제2 게이트 전극(760)과 디플리션 형성층(740) 사이에 형성되는 쇼트키 접합에 의한 공핍 영역이 확장됨으로써 게이트 전극에서 디플리션 형성층(740)으로 흐르는 누설 전류의 흐름을 제한할 수 있다. 또한, 쇼트키 컨택의 면적 비율을 변화시킴으로써 누설 전류량을 조절할 수 있다.
도 26에 도시된 고 전자 이동도 트랜지스터(770)는 도 10에 도시된 평면과 동일한 평면을 가질 수도 있다. 이 경우, 디플리션 형성층(740)은 소스 전극(171) 및 드레인 전극(172)과 나란한 방향으로 연장되는 일체형으로 마련될 수 있다. 디플리션 형성층(740)의 상면 가운데 부분에는 복수의 제1 게이트 전극(750)이 이격되어 마련되어 있으며, 제2 게이트 전극(760)은 복수의 제1 게이트 전극(750)을 덮도록 디플리션 형성층(740)에 마련되어 있다.
도 26에 도시된 고 전자 이동도 트랜지스터(770)는 도 14에 도시된 평면과 동일한 평면을 가질 수도 있다. 이 경우, 디플리션 형성층(740)은 소스 전극(171) 및 드레인 전극(172)과 나란한 방향으로 연장되는 일체형으로 마련되어 있으며, 디플리션 형성층(740)의 상면 가운데 부분에는 제1 게이트 전극(750)이 마련되어 있다. 그리고, 복수의 제2 게이트 전극(760)이 제1 게이트 전극(750)을 부분적으로 덮도록 디플리션 형성층(740)의 상면에 이격되어 마련되어 있다.
도 26에 도시된 고 전자 이동도 트랜지스터(770)는 도 18에 도시된 평면과 동일한 평면을 가질 수도 있다. 이 경우, 채널공급층(130)에는 복수의 디플리션 형성층(740)이 소스 전극(171) 및 드레인 전극(172)과 나란한 방향으로 소정 간격 이격되게 마련되어 있다. 복수의 제1 게이트 전극(750)은 각각 복수의 디플리션 형성층(740) 각각의 상면 가운데 부분에 마련되어 있다.
제2 게이트 전극(760)은 복수의 제1 게이트 전극(750)을 덮도록 디플리션 형성층(740) 및 채널공급층(130)에 마련되어 있다. 제2 게이트 전극(760)은 소스 전극(171) 및 드레인 전극(172)에 나란한 방향으로 연장되는 일체형으로 마련되어 있다. 각 디플리션 형성층(740)에서 제2 게이트 전극(760)은 제1 게이트 전극(750)의 양측에 마련될 수 있다. 또한, 도 26에 도시된 고 전자 이동도 트랜지스터(770)는 도 22에 도시된 평면과 동일한 평면을 가질 수도 있다. 이 경우, 각 디플리션 형성층(740)에서 제2 게이트 전극(760)은 제1 게이트 전극(750)을 둘러싸도록 마련될 수 있다.
이상에서 실시예가 설명되었으나, 이는 예시적인 것에 불과하며, 당해 분야에서 통상적 지식을 가진 자라면 이로부터 다양한 변형이 가능하다.
100,200,300,400,500,600,700.. 고 전자 이동도 트랜지스터
110,210.. 기판
120.. 채널층
130.. 채널공급층
140,340,440,540,640,740.. 디플리션 형성층
140a,340a,440a,540a,640a.. 돌출부
145.. 쇼트키 junction에 의한 공핍 영역
150,350,450,550,650,750.. 제1 게이트 전극
160,360,460,560,660,760.. 제2 게이트 전극
171.. 소스 전극
172.. 드레인 전극

Claims (20)

  1. 제1 반도체 물질을 포함하는 채널층;
    제2 반도체 물질을 포함하며, 상기 채널층에 2차원 전자가스(2DEG; 2-Dimensional Electron Gas)를 유발하는 채널공급층;
    상기 채널공급층의 양측에 마련되는 소스 전극 및 드레인 전극;
    상기 채널공급층에 마련되어 상기 2차원 전자가스에 디플리션 영역(depletion region)을 형성하는 적어도 하나의 디플리션 형성층;
    상기 적어도 하나의 디플리션 형성층에 마련되는 게이트 전극;을 포함하고,
    상기 게이트 전극은 상기 적어도 하나의 디플리션 형성층과 오믹 컨택(Ohmic contact)을 형성하도록 마련되는 적어도 하나의 제1 게이트 전극; 및
    상기 적어도 하나의 디플리션 형성층과 쇼트키 컨택(Schottky contact)을 형성하도록 마련되는 적어도 하나의 제2 게이트 전극;을 포함하는 고 전자 이동도 트랜지스터.
  2. 제 1 항에 있어서,
    상기 적어도 하나의 디플리션 형성층은 p형 Ⅲ-Ⅴ족 계열의 질화물 반도체를 포함하는 고 전자 이동도 트랜지스터.
  3. 제 1 항에 있어서,
    상기 적어도 하나의 디플리션 형성층은 상기 소스 및 드레인 전극에 나란한 방향으로 연장되어 마련된 디플리션 형성층을 포함하는 고 전자 이동도 트랜지스터.
  4. 제 3 항에 있어서,
    상기 디플리션 형성층의 가운데 부분에는 상기 소스 및 드레인 전극에 나란한 방향을 따라 적어도 하나의 돌출부가 형성되는 고 전자 이동도 트랜지스터.
  5. 제 3 항에 있어서,
    상기 적어도 하나의 제1 게이트 전극은 상기 디플리션 형성층의 상면 가운데 부분에 상기 소스 및 드레인 전극에 나란한 방향으로 연장되어 마련된 제1 게이트 전극을 포함하는 고 전자 이동도 트랜지스터.
  6. 제 5 항에 있어서,
    상기 적어도 하나의 제2 게이트 전극은 상기 제1 게이트 전극을 덮도록 상기 디플리션 형성층의 상면에 마련되는 제2 게이트 전극을 포함하는 고 전자 이동도 트랜지스터.
  7. 제 5 항에 있어서,
    상기 적어도 하나의 제2 게이트 전극은 상기 제1 게이트 전극의 일부를 덮도록 상기 디플리션 형성층의 상면에 이격되어 마련되는 복수의 제2 게이트 전극을 포함하는 고 전자 이동도 트랜지스터.
  8. 제 3 항에 있어서,
    상기 적어도 하나의 제1 게이트 전극은 상기 디플리션 형성층의 상면 가운데 부분에 상기 소스 및 드레인 전극에 나란한 방향으로 이격되어 마련되는 복수의 제1 게이트 전극을 포함하는 고 전자 이동도 트랜지스터.
  9. 제 8 항에 있어서,
    상기 적어도 하나의 제2 게이트 전극은 상기 복수의 제1 게이트 전극을 덮도록 상기 디플리션 형성층의 상면에 마련되는 제2 게이트 전극을 포함하는 고 전자 이동도 트랜지스터.
  10. 제 1 항에 있어서,
    상기 적어도 하나의 디플리션 형성층은 상기 소스 및 드레인 전극에 나란한 방향으로 이격되어 마련된 복수의 디플리션 형성층을 포함하는 고 전자 이동도 트랜지스터.
  11. 제 10 항에 있어서,
    상기 각 디플리션 형성층의 가운데 부분에는 상기 소스 및 드레인 전극에 나란한 방향을 따라 돌출부가 마련되는 고 전자 이동도 트랜지스터.
  12. 제 10 항에 있어서,
    상기 적어도 하나의 제1 게이트 전극은 상기 복수의 디플리션 형성층의 상면 가운데 부분에 마련된 복수의 제1 게이트 전극을 포함하는 고 전자 이동도 트랜지스터.
  13. 제 12 항에 있어서,
    상기 적어도 하나의 제2 게이트 전극은 상기 복수의 제1 게이트 전극을 덮도록 상기 복수의 디플리션 형성층의 상면에 마련되는 제2 게이트 전극을 포함하는 고 전자 이동도 트랜지스터.
  14. 제 1 항에 있어서,
    상기 제1 반도체 물질은 GaN계 물질을 포함하는 고 전자 이동도 트랜지스터.
  15. 제 1 항에 있어서,
    상기 제2 반도체 물질은 Al, Ga, In 및 B 중 적어도 하나를 포함하는 질화물을 포함하는 고 전자 이동도 트랜지스터.
  16. 채널층 및 채널공급층을 형성하는 단계;
    상기 채널공급층에 적어도 하나의 디플리션 형성층을 형성하는 단계;
    상기 적어도 하나의 디플리션 형성층에 오믹 컨택을 형성하는 적어도 하나의 제1 게이트 전극을 형성하는 단계;
    상기 적어도 하나의 디플리션 형성층 및 상기 적어도 하나의 제1 게이트 전극에 쇼트키 컨택을 형성하는 적어도 하나의 제2 게이트 전극을 형성하는 단계; 를 포함하는 고 전자 이동도 트랜지스터의 제조방법.
  17. 제 16 항에 있어서,
    상기 적어도 하나의 디플리션 형성층은 p형 Ⅲ-Ⅴ족 계열의 질화물 반도체를 포함하는 고 전자 이동도 트랜지스터의 제조방법.
  18. 제 16 항에 있어서,
    상기 적어도 하나의 디플리션 형성층 각각의 상면 가운데 부분에 돌출부를 형성하는 단계를 더 포함하는 고 전자 이동도 트랜지스터의 제조방법.
  19. 제 17 항에 있어서,
    상기 적어도 하나의 제1 게이트 전극은 상기 적어도 하나의 디플리션 형성층의 상면 가운데 부분에 형성되는 고 전자 이동도 트랜지스터의 제조방법.
  20. 제 19 항에 있어서,
    상기 적어도 하나의 제2 게이트 전극은 상기 적어도 하나의 제1 게이트 전극을 덮도록 상기 적어도 하나의 디플리션 형성층에 형성되는 고 전자 이동도 트랜지스터의 제조방법.

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