CN114400246A - 反向导通高迁移率晶体管 - Google Patents
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Abstract
本发明公开了一种反向导通高迁移率晶体管，包括自下而上依次为衬底层、以及设置在衬底层上含有一个或多个二维电子气沟道的异质结结构层，异质结结构层上设置有相互分离的源极金属结构层、栅极金属结构层、漏极金属结构层、肖特基接触层；源电极、栅电极、漏电极分别制备在源极金属结构层、栅极金属结构层、漏极金属结构层，肖特基接触层与异质结结构层之间设置有若干P型半导体层，肖特基接触层与异质结结构层环绕P型半导体层之间形成肖特基接触，肖特基接触层与源极金属结构层连接。源电极与肖特基接触层连接，图案化P型半导体区域形成结势垒，以分配高阻断电压和低泄漏电流的电场，从而使得单一器件具有高反向导电能力和低反向导电压降能力。
Description
技术领域
本发明涉及半导体功率器件技术领域，特别涉及一种反向导通高迁移率晶体管。
背景技术
HEMT(High Electron Mobility Transistor)，高电子迁移率晶体管。这是一种异质结场效应晶体管，又称为调制掺杂场效应晶体管(MODFET)、二维电子气场效应晶体管(2-DEGFET)、选择掺杂异质结晶体管(SDHT)等。HEMT的基本结构就是一个调制掺杂异质结,高迁移率的二维电子气(2-DEG)存在于调制掺杂的异质结中，这种2-DEG不仅迁移率很高，而且在极低温度下也不"冻结"，则HEMT有很好的低温性能,可用于低温研究工作(如分数量子Hall效应)中。二维电子气可以用GaAs、GaN、Ga2O3等III-V族化合物体系构建，III-V族化合物是化学元素周期表中的IIIA族元素硼、铝、镓、铟、铊和VA族元素氮、磷、砷、锑、铋组成的化合物。HEMT是电压控制器件，栅极电压Vg可控制异质结势阱的深度，则可控制势阱中2-DEG的面密度，从而控制着器件的工作电流。例如，对于GaAs体系的HEMT，通常其中的n-AlxGa1-xAs控制层应该是耗尽的(厚度一般为数百nm,掺杂浓度为107～108/cm3)。若n-AlxGa1-xAs层厚度较大、掺杂浓度又高，则在Vg＝0时就存在有2-DEG,为耗尽型器件，反之则为增强型器件(Vg＝0时Schottky耗尽层即延伸到i-GaAs层内部)；但该层如果厚度过大、掺杂浓度过高,则工作时就不能耗尽,而且还将出现与S-D并联的漏电电阻。总之，对于HEMT，主要是要控制好宽禁带半导体层--控制层的掺杂浓度和厚度，特别是厚度。又如GaN材料具有较强的极化效应，极化方向上生长的AlGaN/GaN异质结的界面由于极化效应形成高浓度和高电子迁移率的二维电子气(2DEG)，使得AlGaN/GaN异质结构场效应晶体管(HFETs)具有极低的导通电阻，非常适合制作功率开关器件。由于GaN属于宽禁带半导体，其工作温度可达500℃以上。因此，基于GaN材料的HEMT器件及其集成电路能够工作于超高频(毫米波)、超高速领域，正得到广泛的应用。
目前，GaN HEMT器件及其他异质结场效应晶体管，具有正向导通特性，无法实现反向二极管导通特性，在实际应用中必须反并联一个二极管，从而增加系统成本。因此需要对现有GaN HEMT器件结构进一步优化。
发明内容
本发明要解决的技术问题是提供一种反向导通高迁移率晶体管，能够在单一器件实现晶体管的反向导通能力，结构简单且易于实现。
为了解决上述技术问题，本发明的技术方案如下：
本发明提供了一种反向导通高迁移率晶体管，包括自下而上依次为衬底层、以及设置在所述衬底层上含有一个或多个二维电子气沟道的异质结结构层，所述异质结结构层上设置有相互分离的源极金属结构层、栅极金属结构层、漏极金属结构层、肖特基接触层；源电极、栅电极、漏电极分别制备在所述源极金属结构层、栅极金属结构层、漏极金属结构层，所述肖特基接触层与所述异质结结构层之间设置有若干P型半导体层，所述肖特基接触层与所述异质结结构层环绕所述P型半导体层之间形成肖特基接触，所述肖特基接触层与所述源极金属结构层连接。
进一步的，所述源极金属结构层、所述漏极金属结构层与所述异质结结构层之间n型欧姆接触，所述栅极金属结构层与所述异质结结构层之间是欧姆接触或肖特基接触。
具体的，该异质结结构层具有一个或多个二维电子气通道。
进一步的，所述栅极金属结构层上还设置有盖层，所述盖层是全P型结构层、N-P型结构层或者P型超晶格结构层。
进一步的，所述P型半导体层与所述肖特基接触层之间还设置有欧姆接触层。具体的，所述欧姆接触层是P型欧姆接触。
进一步的，所述P型半导体层是全P型结构层、N-P型结构层、P-N-P型结构层、P-N-P-N结构层或者P型超晶格结构层。
可选的，所述P型半导体层覆盖所述异质结结构层，所述P型半导体结构层之间形成若干凹槽，在所述凹槽区域所述肖特基接触层与所述异质结结构层之间形成肖特基接触。
可选的，所述异质结结构层表面形成若干凸起部，在所述凸起部设置有所述P型半导体层，在所述凸起部之间所述肖特基接触层与所述异质结结构层之间形成肖特基接触。
可选的，所述P型半导体层包括多个依次排列的独立几何形状区域，所述肖特基接触层和/或所述欧姆接触层沿着长度方向设置在所述独立几何形状区域。
可选的，所述P型半导体层包括多个依次排列的独立几何形状区域，所述肖特基接触层和/或所述欧姆接触层覆盖在所述独立几何形状区域上。
可选的，所述P型半导体层包括多个依次排列的独立几何形状区域，所述肖特基接触层和/或所述欧姆接触层沿着长度方向一侧部分覆盖在所述独立几何形状区域上。
可选的，所述P型半导体层包括多个依次排列的独立几何形状区域，多个所述肖特基接触层和/或所述欧姆接触层依次部分覆盖在所述独立几何形状区域上。
进一步的，所述异质结结构层、所述源极金属结构层、所述栅极金属结构层、所述漏极金属结构层、所述肖特基接触层上覆盖设置有钝化绝缘层，所述肖特基接触层在所述钝化绝缘层上延伸连接到所述源极金属结构层，在所述钝化绝缘层上对应所述源电极、栅电极、漏电极开设电极窗口。
本发明技术效果：
本发明实施例的反向导通高迁移率晶体管，通过在异质结结构层上设置有相互分离的源极金属结构层、栅极金属结构层、漏极金属结构层、肖特基接触层；源电极、栅电极、漏电极分别制备在源极金属结构层、栅极金属结构层、漏极金属结构层，进一步在肖特基接触层与异质结结构层之间设置有若干P型半导体层，肖特基接触层与异质结结构层环绕P型半导体层之间形成肖特基接触，肖特基接触层通过延伸或者其他连接结构层与源极金属结构层。源电极与肖特基接触层连接，图案化P型半导体区域形成结势垒，以分配高阻断电压和低泄漏电流的电场，从而使得单一器件具有高反向导电能力和低反向导电压降能力。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1为本发明的反向导通高迁移率晶体管主剖视结构图；
图2为本发明的第一种反向导通高迁移率晶体管俯视结构图；
图3为本发明的第一种反向导通高迁移率晶体管沿着A-A截面视图一；
图4为本发明的第一种反向导通高迁移率晶体管沿着A-A截面视图二；
图5为本发明的第一种反向导通高迁移率晶体管沿着A-A截面视图三；
图6为本发明的反向导通高迁移率晶体管主剖视结构图；
图7为本发明的第二种反向导通高迁移率晶体管俯视结构图；
图8为本发明的第二种反向导通高迁移率晶体管沿着B-B截面视图一；
图9为本发明的第二种反向导通高迁移率晶体管沿着B-B截面视图二；
图10为本发明的第二种反向导通高迁移率晶体管沿着B-B截面视图三；
图11为本发明中第一种P型半导体层/第二欧姆接触层的结构形状示意图；
图12为本发明中第二种P型半导体层/第二欧姆接触层的结构形状示意图；
图13为本发明中第三种P型半导体层/第二欧姆接触层的结构形状示意图；
图14为本发明中第四种P型半导体层/第二欧姆接触层的结构形状示意图；
图15为本发明中第五种P型半导体层/第二欧姆接触层的结构形状示意图；
图16为本发明中第六种P型半导体层/第二欧姆接触层的结构形状示意图；
图17为本发明中第七种P型半导体层/第二欧姆接触层的结构形状示意图；
图18为本发明中第八种P型半导体层/第二欧姆接触层的结构形状示意图；
图19为本发明中第九种P型半导体层/第二欧姆接触层的结构形状示意图；
图20为本发明中第十种P型半导体层/第二欧姆接触层的结构形状示意图；
图21为本发明中第十一种P型半导体层/第二欧姆接触层的结构形状示意图；
图22为本发明中第十二种P型半导体层/第二欧姆接触层的结构形状示意图；
图23为本发明中第十三种P型半导体层/第二欧姆接触层的结构形状示意图；
图24为本发明中第十四种P型半导体层/第二欧姆接触层的结构形状示意图；
图25为本发明中第十五种P型半导体层/第二欧姆接触层的结构形状示意图；
图26为本发明的反向导通高迁移率晶体管等效电路原理图；
图27为本发明的反向导通高迁移率晶体管与现有HEMT之间的器件特性比对曲线原理图；
图中，图中，10-衬底层，20-应力缓冲层，30-沟道层，40-异质结结构层，50-P型半导体层，60-肖特基接触层，70-钝化绝缘层，80-源极金属结构层，90-欧姆接触层，100-栅极金属结构层，110-盖层，120-漏极金属结构层。
具体实施方式
下面结合附图对本发明的具体实施方式作进一步说明。在此需要说明的是，对于这些实施方式的说明用于帮助理解本发明，但并不构成对本发明的限定。此外，下面所描述的本发明各个实施方式中所涉及的技术特征只要彼此之间未构成冲突就可以相互组合。
实施例1
如图1-5所示，本发明实施例提供了一种反向导通高迁移率晶体管，包括自下而上依次为衬底层10、以及设置在所述衬底层10上含有一个或多个二维电子气沟道的异质结结构层40，所述异质结结构层40上设置有相互分离的源极金属结构层80、栅极金属结构层100、漏极金属结构层120、肖特基接触层60；源电极、栅电极、漏电极分别制备在所述源极金属结构层80、栅极金属结构层100、漏极金属结构层120，所述肖特基接触层60与所述异质结结构层40之间设置有若干P型半导体层50，所述肖特基接触层60与所述异质结结构层40环绕所述P型半导体层50之间形成肖特基接触，所述肖特基接触层60与所述源极金属结构层80连接。
具体的，所述源极金属结构层80、所述漏极金属结构层120与所述异质结结构层40之间n型欧姆接触，所述栅极金属结构层100与所述异质结结构层40之间是欧姆接触或肖特基接触。在形成源极金属结构层80、栅极金属结构层100、漏极金属结构层120时，一般是先刻蚀异质结结构层40，然后再光刻、蒸镀源极金属结构层80、栅极金属结构层100、漏极金属结构层120；也可以是先刻蚀一部分异质结结构层40，(深度上非完全刻蚀/空间上非完全刻蚀两种情况)，然后再光刻、蒸镀源极金属结构层80、栅极金属结构层100。漏极金属结构层120、源极金属结构层80的材料可以但不限于是Ti/A1/Ni/Au，Ti/Al/Ti/Au或者Ti/Al/Mo/Au中任一种多层金属。
可选的，衬底层10材料可以选自为Si、蓝宝石、SiC和GaN中一种或者多种。
在一些实施例中，衬底层10上通过外延生长等制备方式在衬底层10上形成应力缓冲层20和/或沟道层30，可选的，在应力缓冲层20上进一步制备形成沟道层30，在应力缓冲层20或沟道层30上设置异质结构势垒层异质结结构层40；应力缓冲层20材料包括但不限于低温AlN或低温GaN，所述应力缓冲层20的厚度为1nm～100um。沟道层30材料为GaN或者AlGaN，所述沟道层30的厚度为0nm～100um。
可选的，在一些实施例中，所述应力缓冲层20上还可以设置沟道层30，在沟道层30上设置异质结结构层40；沟道层30材料为GaN或者AlGaN，所述沟道层30的厚度为50nm～10um。
具体的，该异质结结构层40具有一个或多个二维电子气通道。异质结结构层40的材料可以选自A1GaN、InAlN、A1N、InN和InGaN中一种或多种，或者其他III-V族化合物体系构建，厚度为5nm～50nm。
可选的，所述栅极金属结构层100上还设置有盖层110，所述盖层110是全P型结构层、N-P型结构层或者P型超晶格结构层。N-P型结构层中P型结和N型结的顺序不限定，可以包括但不限于“上P下N”或者“上N下P”。栅极金属结构层100材料可以是Ni/Au，Pt/Au或者Mo/Au中任一种多层金属。盖层110材料可以选自p-GaN、p-InGaN、p-AlGaN、组分渐变的p-AlGaN或者组分渐变的p-InGaN中一种或多种，掺杂浓度为1015～1022/cm3，厚度为5-100nm。
可选的，如图6-10所示，所述P型半导体层50与所述肖特基接触层60之间还设置有欧姆接触层90。具体的，所述欧姆接触层是P型欧姆接触。欧姆接触层90可以但不限于Ti/Al/Ni/Au合金或Ti/Al/Ti/Au合金或Ti/Al/Mo/Au合金。
具体的，所述P型半导体层是全P型结构层、N-P型结构层、P-N-P型结构层、P-N-P-N结构层或者超晶格结构层。P型半导体层50材料可以选自p-GaN、p-InGaN、p-AlGaN、组分渐变的p-AlGaN或者组分渐变的p-InGaN中一种或多种，掺杂浓度为1015～1022/cm3，厚度为5-100nm。
可选的，如图5、10所示，所述P型半导体层50覆盖所述异质结结构层40，所述P型半导体结构层50之间形成若干凹槽，在所述凹槽区域所述肖特基接触层与所述异质结结构层40之间形成肖特基接触。
可选的，如图4、9所示，所述异质结结构层40表面形成若干凸起部，在所述凸起部设置有所述P型半导体层50，在所述凸起部之间所述肖特基接触层与所述异质结结构层40之间形成肖特基接触。
可选的，所述P型半导体层50包括多个依次排列的独立几何形状区域，所述肖特基接触层60和/或所述欧姆接触层90沿着长度方向设置在所述独立几何形状区域。
可选的，所述P型半导体层50包括多个依次排列的独立几何形状区域，所述肖特基接触层60和/或所述欧姆接触层90覆盖在所述独立几何形状区域上。
可选的，所述P型半导体层50包括多个依次排列的独立几何形状区域，所述肖特基接触层60和/或所述欧姆接触层90沿着长度方向一侧部分覆盖在所述独立几何形状区域上。
可选的，所述P型半导体层50包括多个依次排列的独立几何形状区域，多个所述肖特基接触层60和/或所述欧姆接触层90依次部分覆盖在所述独立几何形状区域上。具体的，多个肖特基接触层60和/或第二欧姆接触层90是多个独立图形区域或者连续图形区域，部分覆盖多个依次排列的独立几何形状区域形成的P型半导体层50。
可选的，如图11-25所示，所述独立几何形状区域包括但不限于矩形、椭圆形、三角形、星形、多边形、中心对称图形。这些图形可以大小不一致、分布非均匀、各种图形的组合均可。
如图1、5所示，所述异质结结构层40、所述源极金属结构层80、所述栅极金属结构层100、所述漏极金属结构层120、所述肖特基接触层62上覆盖设置有钝化绝缘层72，所述肖特基接触层60在所述钝化绝缘层70上延伸连接到所述源极金属结构层80，在所述钝化绝缘层70上对应所述源电极、栅电极、漏电极开设电极窗口。
如图26所示，本实施例的反向导通高迁移率晶体管HEMTs的等效电路为在漏电极、源电极之间串联设置一结势垒肖特基二极管JBS,结势垒肖特基二极管JBSA等效电路为并联连接一PN二极管和一SBDs肖特基二极管，具有分配高阻断电压和低泄漏电流的电场的特性；从而使得单一器件具有高反向导电能力和低反向导电压降能力。
如图27所示，反向漏极为负且栅极关断的情况下：现有HEMT器件导电时会有很大的电压降。与之相比，本发明实施例的HEMT器件结构则是会大幅减小这个电压降。
为了制备上述反向导通高迁移率晶体管，可以采用但不限于以下的制备方法：
S1、在衬底层10上采用MOCVD自下而上外延生长应力缓冲层20、沟道层30、异质结结构层40和P型半导体层50，通过一次外延形成PN结，耗尽AlGaN/GaN异质结中的二维电子气，有效避免了界面杂质对P型半导体层50的影响。具体的，衬底层10材料为蓝宝石，衬底层10尺寸为2英寸。应力缓冲层20材料为GaN、厚度为2um。沟道层30材料为GaN，沟道层30厚度为100nm。异质结结构层40材料为Al0.26Ga0.74N，异质结结构层40厚度为25nm。P型半导体层50材料为GaN，P型半导体层50厚度为100nm，镁的掺杂浓度为4E18/cm3。
S2、在P型半导体层50上进行图形化，通过电子蒸镀法在P型半导体层50上沉积肖特基接触层60，通过干法刻蚀和湿法腐蚀的方法，图形化肖特基接触层60，露出制备漏电极外的区域。肖特基接触层60材料为Ti、Al、Ni、Au、Mo、Ti、Ni、Cr中一种或多种；肖特基接触层60的厚度为1nm～10um；肖特基接触层60的制备方法为磁控溅射、电子束蒸发设备、等离子体化学气相淀积、原子层淀积中一种或多种。具体在本实施例中肖特基接触层60的材料为Ni，厚度为300nm。
S3、通过等离子体增强化学气相沉积(PECVD)或原子层沉积(ALD)或物理气相沉积(PVD)或磁控溅射，均匀生长一层绝缘层70；通过光刻技术，利用湿法腐蚀法刻蚀电极区域，开出电极窗口。
S4、通过电子蒸镀法在绝缘层70上沉积延伸肖特基接触层60，使得肖特基接触层60与源极金属结构层80连接。
S5、异质结结构层40上分别制备源电极和栅电极。制备源电极和栅电极的退火温度为800～900摄氏度，退火时间为30～60秒。具体在本实施例中用电子束蒸发设备进行源电极和栅电极蒸镀，蒸镀金属体系为Ti/Al/Ti/Au(200/600/500/700埃)，然后进行剥离并快速热退火形成欧姆接触。退火条件可为：N2气氛，850摄氏度，30s。
本发明实施例的反向导通高迁移率晶体管，通过在异质结结构层上设置有相互分离的源极金属结构层、栅极金属结构层、漏极金属结构层、肖特基接触层；源电极、栅电极、漏电极分别制备在源极金属结构层、栅极金属结构层、漏极金属结构层，进一步在肖特基接触层与异质结结构层之间设置有若干P型半导体层，肖特基接触层与异质结结构层环绕P型半导体层之间形成肖特基接触，肖特基接触层通过延伸或者其他连接结构层与源极金属结构层。源电极与肖特基接触层连接，图案化P型半导体区域形成结势垒，以分配高阻断电压和低泄漏电流的电场，从而使得单一器件具有高反向导电能力和低反向导电压降能力。
以上结合附图对本发明的实施方式作了详细说明，但本发明不限于所描述的实施方式。对于本领域的技术人员而言，在不脱离本发明原理和精神的情况下，对这些实施方式进行多种变化、修改、替换和变型，仍落入本发明的保护范围内。
在本发明专利的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”“内”、“外”、“顺时针”、“逆时针”、“轴向”、“径向”、“周向”、“排”、“列”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明专利和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明专利新型的限制。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。在本发明专利的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。
在发明专利中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”、“固连”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系，除非另有明确的限定。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明专利中的具体含义。
在本发明专利中，除非另有明确的规定和限定，第一特征在第二特征“上”或“下”可以是第一和第二特征直接接触，或第一和第二特征通过中间媒介间接接触。而且，第一特征在第二特征“之上”、“上方”和“上面”可是第一特征在第二特征正上方或斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”可以是第一特征在第二特征正下方或斜下方，或仅仅表示第一特征水平高度小于第二特征。
Claims (10)
1.一种反向导通高迁移率晶体管，其特征在于，包括自下而上依次为衬底层、以及设置在所述衬底层上含有一个或多个二维电子气沟道的异质结结构层，所述异质结结构层上设置有相互分离的源极金属结构层、栅极金属结构层、漏极金属结构层、肖特基接触层；源电极、栅电极、漏电极分别制备在所述源极金属结构层、栅极金属结构层、漏极金属结构层，所述肖特基接触层与所述异质结结构层之间设置有若干P型半导体层，所述肖特基接触层与所述异质结结构层环绕所述P型半导体层之间形成肖特基接触，所述肖特基接触层与所述源极金属结构层连接。
2.根据权利要求1所述的反向导通高迁移率晶体管，其特征在于，所述源极金属结构层、所述漏极金属结构层与所述异质结结构层之间n型欧姆接触，所述栅极金属结构层与所述异质结结构层之间是欧姆接触或肖特基接触。
3.根据权利要求1所述的反向导通高迁移率晶体管，其特征在于，所述栅极金属结构层上还设置有盖层，所述盖层是全P型结构层、N-P型结构层或者P型超晶格结构层。
4.根据权利要求1所述的反向导通高迁移率晶体管，其特征在于，所述P型半导体层与所述肖特基接触层之间还设置有欧姆接触层。
5.根据权利要求1所述的反向导通高迁移率晶体管，其特征在于，所述P型半导体层是全P型结构层、N-P型结构层、P-N-P型结构层、P-N-P-N结构层或者P型超晶格结构层。
6.根据权利要求1所述的反向导通高迁移率晶体管，其特征在于，所述P型半导体层覆盖所述异质结结构层，所述P型半导体结构层之间形成若干凹槽，在所述凹槽区域所述肖特基接触层与所述异质结结构层之间形成肖特基接触；
或者，所述异质结结构层表面形成若干凸起部，在所述凸起部设置有所述P型半导体层，在所述凸起部之间所述肖特基接触层与所述异质结结构层之间形成肖特基接触。
7.根据权利要求4所述的反向导通高迁移率晶体管，其特征在于，所述P型半导体层包括多个依次排列的独立几何形状区域，所述肖特基接触层和/或所述欧姆接触层沿着长度方向设置在所述独立几何形状区域。
8.根据权利要求4所述的反向导通高迁移率晶体管，其特征在于，所述P型半导体层包括多个依次排列的独立几何形状区域，所述肖特基接触层和/或所述欧姆接触层覆盖在所述独立几何形状区域上。
9.根据权利要求4所述的反向导通高迁移率晶体管，其特征在于，所述P型半导体层包括多个依次排列的独立几何形状区域，所述肖特基接触层和/或所述欧姆接触层沿着长度方向一侧部分覆盖在所述独立几何形状区域上；
或者，所述P型半导体层包括多个依次排列的独立几何形状区域，多个所述肖特基接触层和/或所述欧姆接触层依次部分覆盖在所述独立几何形状区域上。
10.根据权利要求1所述的反向导通高迁移率晶体管，其特征在于，所述异质结结构层、所述源极金属结构层、所述栅极金属结构层、所述漏极金属结构层、所述肖特基接触层上覆盖设置有钝化绝缘层，所述肖特基接触层在所述钝化绝缘层上延伸连接到所述源极金属结构层，在所述钝化绝缘层上对应所述源电极、栅电极、漏电极开设电极窗口。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20220426 |
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