KR102071018B1 - 혼합 접합 드레인을 구비하는 질화물 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 쇼트키 접합과 오믹 접합을 이용한 혼합 접합 드레인을 구비하는 질화물 반도체 소자 및 그 제조 방법에 관한 것으로, 질화물 반도체 소자의 제조 방법은, 제1 에너지 밴드갭을 갖는 제1 질화물 반도체층을 형성하는 단계, 제1 질화물 반도체층 상에 제2 에너지 밴드갭을 갖는 제2 질화물 반도체층을 형성하는 단계, 제2 질화물 반도체층 상에 제1 트렌치의 형성을 위한 제1 리세스 패턴층을 가진 기설정 패턴의 절연막을 형성하는 단계, 절연막의 높이와 같거나 낮은 높이로 제2 질화물 반도체층 상에 재성장 제3 질화물 반도체층을 형성하는 단계, 제3 질화물 반도체층 상에 소스 전극 및 드레인 전극을 형성하는 단계, 절연막을 제거하는 단계, 및 제2 질화물 반도체층 상의 게이트 영역에 게이트 전극을 형성하고, 드레인 전극과 접하며 제1 트렌치의 바닥에 노출되는 제2 질화물 반도체층에 접하도록 리세스-드레인 쇼트키전극을 형성하는 단계를 포함한다.

Description

혼합 접합 드레인을 구비하는 질화물 반도체 소자 및 그 제조 방법{NITRIDE SEMICONDUCTOR DEVICE HAVING MIXED JUNCTION DRAIN AND MANUFACTURING METHOD THEREOF}
본 발명은 쇼트키 접합과 오믹 접합을 이용한 혼합 접합 드레인을 구비하는 질화물 반도체 소자 및 그 제조 방법에 관한 것이다.
종래의 GaN 반도체를 이용한 전자 소자 대부분은, 도 1에 도시한 바와 같이, 언도프 GaN 등으로 구성된 제1 반도체층(101)과 AlGaN 등으로 구성된 제2 반도체층(102)의 적층 구조를 가진 반도체 기판상에 게이트 전극(104), 소스 전극(105) 및 드레인 전극(106)을 형성하고, 각 전극이 형성된 반도체 기판상에 패시베이션층(107)을 형성하는 공정을 통해 제조된다.
또한, 종래의 GaN 반도체를 이용한 전자 소자는, 트렌치(103)를 통해 이종접합된 두 반도체층(101, 102)의 계면에 인접하게 게이트 전극(104)을 배치함으로써, 계면 부근에 형성되는 2DEG(Two dimensional electron gas) 채널에 불연속 영역을 형성하여 GaN 전자 소자에 노멀리 오프(Normally off) 특성을 부여한다.
그러나, 전술한 종래의 노멀리 오프 타입의 GaN 전자 소자는, 반도체층(102)과 오믹 접합하는 소스 전극(105) 및 드레인 전극(106)에 의해 기본적으로 소스 전극(105)과 드레인 전극(106) 사이에 양방향으로 전류가 흐르는 구조를 가진다.
따라서, 종래의 일반적인 GaN 전자 소자는, 소스 전극(105)에 포지티브 바이어스가 인가될 때 소스 전극(105)에서 드레인 전극(106)으로 원하지 않는 전류가 흐르게 되고, 그에 의해 드레인 전극(106)에 연결된 회로나 소자가 손상되는 문제가 있다.
또한, 종래의 게이트 리세스 구조의 GaN 전자 소자는, 노멀리 오프 특성 구현을 위해 수십 나노미터(㎚)를 식각하여 트렌치를 형성하기 때문에 소자 신뢰성이 낮고, 양산 시 트랜지스터 소자별로 특성 편차가 심해 수율이 저하되는 문제가 있다. 또한, 플라즈마 손상에 의해 2DEG 특성이 저하되는 전류붕괴 현상을 가속화하는 문제가 있다.
이러한 종래 기술의 문제를 해결하기 위한 또 다른 종래 기술로서는, 드레인 전극(106)의 외부 단자에 별도의 다이오드를 연결하는 것이다. 그러나, 드레인 전극(106)의 외부 단자에 별도의 다이오드를 연결하는 것은 회로 설계상의 비용 증가와 외부 다이오드에 의한 전압 강하로 인한 전력 손실 등의 문제가 발생한다.
또한, 다른 종래 기술에서는, 반도체 기판의 AlGaN 반도체층(102)과 쇼트키(Schottky) 접합하도록 쇼트키 금속과 오믹 금속을 혼합하여 사용함으로써 쇼트키 턴온 전압을 낮춘 드레인 전극(106)을 형성하고, 그에 의해 전술한 역방향 전류를 방지한다.
그러나, 드레인 금속을 쇼트키 금속으로 변경하여 드레인 전극에 쇼트키 다이오드가 연결되도록 GaN 전자소자를 제조하면, 드레인 바이어스가 쇼트키 다이오드 턴온 전압 이하인 상태에서 게이트에 포지티브 바이어스가 인가되어도 오프 상태의 동작을 유지하는 문제 즉, 스위칭 특성 저하의 문제가 발생하며, 게다가 외부 다이오드를 연결하는 방법과 동일한 전압 강하로 인하여 전력 손실 등의 문제가 발생한다.
본 발명은 상기의 문제를 해결하기 위한 것으로, 본 발명에 따른 질화물 반도체 소자 및 그 제조 방법은, 질화물 반도체를 사용하는 반도체 소자에서 소스-드레인 간의 역방향 전류 차단 특성에 대한 신뢰성을 높이고 제조 공정의 편차를 줄여 양산성을 증대시키는 것을 목적으로 한다.
본 발명의 실시예에 따른 질화물 반도체 소자 및 그 제조 방법은, 질화물 반도체를 사용하는 반도체 소자에서 노멀리 오프 특성과 역방향 전류 차단 특성을 고신뢰성 및 양산성 있게 확보하는 것을 목적으로 한다.
상기 기술적 과제를 해결하기 위하여 본 발명에 따른 질화물 반도체 소자의 제조 방법은, 제1 에너지 밴드갭을 갖는 제1 질화물 반도체층을 형성하는 제 1 단계; 제1 질화물 반도체층 상에 제2 에너지 밴드갭을 갖는 제2 질화물 반도체층을 형성하는 제 2 단계; 제2 질화물 반도체층 상에 제1 트렌치의 형성을 위한 제1 리세스 패턴층을 가진 기설정 패턴의 절연막을 형성하는 제 3 단계; 절연막의 높이와 같거나 낮은 높이로 제2 질화물 반도체층 상에 재성장 제3 질화물 반도체층을 형성하는 제 4 단계; 제3 질화물 반도체층 상에 소스 전극 및 드레인 전극을 형성하는 제 5 단계; 절연막을 제거하는 제 6 단계; 및 제2 질화물 반도체층 상의 게이트 영역에 게이트 전극을 형성하고, 드레인 전극과 접하며 제1 트렌치의 바닥에 노출되는 제2 질화물 반도체층에 접하도록 리세스-드레인 쇼트키전극을 형성하는 제 7 단계를 포함하는 것을 특징으로 한다.
본 발명의 실시예에 따른 질화물 반도체 소자의 제조 방법에 있어서, 제 2 단계는, 게이트 전극이 바이어스되지 않은 상태에서 제1 질화물 반도체층과 제2 질화물 반도체층의 접합에 의해 2DEG(Two-dimensional Electron Gas) 채널이 형성되지 않는 높이로 제2 질화물 반도체층을 형성하고, 제 4 단계는, 게이트 전극이 바이어스되지 않은 상태에서 제1 질화물 반도체층, 제2 질화물 반도체층 및 제3 질화물 반도체층의 접합에 의해 2DEG 채널이 형성되는 높이로 제3 질화물 반도체층을 형성하는 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 질화물 반도체 소자의 제조 방법에 있어서, 제 2 단계는, 제1 에너지 밴드갭보다 큰 제2 에너지 밴드갭을 갖는 제2 질화물 반도체층을 형성하는 것을 특징으로 하고, 제 4 단계는, 제1 에너지 밴드갭보다 큰 제3 에너지 밴드갭을 갖는 제3 질화물 반도체층을 형성하는 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 질화물 반도체 소자의 제조 방법에 있어서, 제 4 단계는, 제2 질화물 반도체층의 두께보다 두껍게 제3 질화물 반도체층을 형성하는 것을 특징으로 하고, 여기서 제3 질화물 반도체층은, 제2 에너지 밴드갭과 같은 제3 에너지 밴드갭을 구비하는 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 질화물 반도체 소자의 제조 방법에 있어서, 제 4 단계는, 제2 에너지 밴드갭보다 큰 제3 에너지 밴드갭을 갖는 제3 질화물 반도체층을 형성하는 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 질화물 반도체 소자의 제조 방법에 있어서, 제1 질화물 반도체층은, GaN이고, 제2 질화물 반도체층 및 제3 질화물 반도체층은 AlxGa1-xN이고, 여기서, 제3 질화물 반도체층의 알루미늄(Al) 조성비는 제2 질화물 반도체층의 알루미늄 조성비보다 큰 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 질화물 반도체 소자의 제조 방법에 있어서, 제 2 단계는, 알루미늄 조성비가 5% 이상, 25% 미만이고, 그 높이가 3㎚ 이상, 15㎚ 이하인 제2 질화물 반도체층을 형성하는 것을 특징으로 하고, 제 4 단계는, 알루미늄 조성비가 15% 이상, 100% 이하이고, 그 높이가 5㎚ 이상, 30㎚ 이하인 제3 질화물 반도체층을 형성하는 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 질화물 반도체 소자의 제조 방법에 있어서, 제 3 단계는, 제1 리세스 패턴층과 함께 제2 트렌치의 형성을 위한 제2 리세스 패턴층을 갖는 절연막을 형성하는 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 질화물 반도체 소자의 제조 방법에 있어서, 제 7 단계는, 리세스-드레인 쇼트키전극의 형성과 함께 제2 트렌치에 리세스 게이트 전극을 형성하는 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 질화물 반도체 소자의 제조 방법은, 제 4 단계 전에, 제2 트렌치에 제2 질화물 반도체층의 에피 성장을 통해 P형 반도체 게이트를 형성하는 단계를 더 포함하고, 여기서, 제 7 단계는, 절연막과 P형 반도체 게이트를 마스크로 사용하여 리세스-드레인 쇼트키전극과 함께 제2 트렌치 영역에 리세스 게이트 전극을 형성하는 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 질화물 반도체 소자의 제조 방법에 있어서, 제7 단계는, 리세스 게이트 전극의 형성 시에 P형 반도체 게이트 상에 게이트 전극을 형성하는 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 질화물 반도체 소자의 제조 방법에 있어서, 제7 단계는, 게이트 전극의 형성 전에 P형 반도체 게이트 상에 게이트 절연막을 형성하는 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 질화물 반도체 소자의 제조 방법에 있어서, 제 7 단계는, 불순물 주입에 의해 5×1016/㎤ 내지 5×1018/㎤의 홀 농도를 갖고 두께 10㎚ 이상, 80㎚ 이하인 GaN, AlGaN, 혹은 i-AlGaN 반도체로 P형 반도체 게이트를 형성하는 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 질화물 반도체 소자의 제조 방법은, 소스 전극, 게이트 전극 및 리세스-드레인 쇼트키전극 사이에 노출되는 제2 질화물 반도체층을 덮는 패시베이션층을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
본 발명에 따른 질화물 반도체 소자는, 제1 에너지 밴드갭을 갖는 제1 질화물 반도체층; 제1 질화물 반도체층 상에 배치되고, 제1 에너지 밴드갭과 다른 제2 에너지 밴드갭을 갖는 제2 질화물 반도체층; 제2 질화물 반도체층 상에 배치되고, 제1 트렌치를 구비하는 제3 질화물 반도체층; 제3 질화물 반도체층 상에 형성되는 소스 전극 및 드레인 전극; 제2 질화물 반도체층 상에 형성되고 소스 전극 및 게이트 전극 사이에 배치되는 게이트 전극; 및 제1 트렌치의 바닥에 노출되는 제2 질화물 반도체층에 접하고 드레인 전극에 접하도록 제2 질화물 반도체층 및 제3 질화물 반도체층 상에 형성되는 리세스-드레인 쇼트키전극을 포함하는 것을 특징으로 한다.
본 발명의 실시예에 따른 질화물 반도체 소자에 있어서, 제2 질화물 반도체층은, 게이트 전극이 바이어스되지 않은 상태에서 제1 질화물 반도체층과 제2 질화물 반도체층의 접합에 의해 2DEG(Two-dimensional Electron Gas) 채널이 형성되지 않는 높이로 형성되는 것을 특징으로 하고, 제3 질화물 반도체층은, 게이트 전극이 바이어스되지 않은 상태에서 제1 질화물 반도체층, 제2 질화물 반도체층 및 제3 질화물 반도체층의 접합에 의해 2DEG 채널이 생성되는 높이로 형성되는 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 질화물 반도체 소자에 있어서, 제2 질화물 반도체층은, 제1 에너지 밴드갭보다 큰 상기 제2 에너지 밴드갭을 구비하고, 제3 질화물 반도체층은, 제1 에너지 밴드갭보다 큰 제3 에너지 밴드갭을 구비하는 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 질화물 반도체 소자에 있어서, 제3 질화물 반도체층은, 제2 에너지 밴드갭과 같은 제3 에너지 밴드갭을 구비하고, 여기서 제3 질화물 반도체층의 두께는 제2 질화물 반도체층의 두께보다 두꺼운 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 질화물 반도체 소자에 있어서, 제3 질화물 반도체층은, 제2 에너지 밴드갭보다 큰 제3 에너지 밴드갭을 구비하는 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 질화물 반도체 소자에 있어서, 제1 질화물 반도체층은, GaN을 포함하고, 제2 질화물 반도체층 및 제3 질화물 반도체층은 AlxGa1 -xN을 포함하며, 여기서 제3 질화물 반도체층의 알루미늄(Al) 조성비는 제2 질화물 반도체층의 알루미늄 조성비보다 큰 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 질화물 반도체 소자에 있어서, 제2 질화물 반도체층은, 알루미늄 조성비가 5% 이상, 25% 미만이고, 그 높이가 3㎚ 이상, 15㎚ 이하이며, 제3 질화물 반도체층은, 알루미늄 조성비가 15% 이상, 100% 이하이고, 그 높이가 5㎚ 이상, 30㎚ 이하인 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 질화물 반도체 소자에 있어서, 게이트 전극은 제3 질화물 반도체층에 구비된 제2 트렌치를 통해 제2 질화물 반도체층 내부로 일정 길이 연장하는 리세스 게이트 전극인 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 질화물 반도체 소자에 있어서, 리세스 게이트 전극은, 제2 트렌치에 삽입되고 제2 질화물 반도체층에 접하는 P형 반도체 게이트, 및 P형 반도체 게이트 상에 배치되는 게이트 전극을 구비하는 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 질화물 반도체 소자에 있어서, 리세스 게이트 전극은, P형 반도체 게이트 및 게이트 전극 사이에 배치되는 게이트 절연막 또는 절연 마스킹층을 구비하는 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 질화물 반도체 소자에 있어서, P형 반도체 게이트는, 불순물에 의한 5×1016/㎤ 내지 5×1018/㎤의 홀 농도와 10㎚ 이상, 80㎚ 이하의 두께를 갖는 GaN, AlGaN, 혹은 i-AlGaN 반도체로 이루어지는 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 질화물 반도체 소자는, 소스 전극, 게이트 전극 및 리세스-드레인 쇼트키전극 사이에 노출되는 제2 질화물 반도체층을 덮는 패시베이션층을 더 포함하는 것을 특징으로 한다.
상기의 구성에 의하면, 본 발명에 따른 질화물 반도체 소자의 제조 방법은, 재성장 방법을 이용하여 혼합 접합 드레인을 형성함으로써 소스-드레인 간의 역방향 전류를 안정적으로 차단하는 질화물 반도체 소자를 양산성 있게 제조할 수 있는 효과를 제공한다.
또한, 본 발명의 실시예에 따른 질화물 반도체 소자의 제조 방법은, 재성장 방법을 이용하여 리세스 혼합 접합 드레인을 형성함으로써 소스-드레인 간의 역방향 전류를 안정적으로 차단하면서 노멀리 오프 특성을 갖는 질화물 반도체 소자를 저비용 고수율로 제조할 수 있는 효과를 제공한다.
또한, 본 발명의 실시예에 따른 질화물 반도체 소자는, 재성장 방법으로 형성된 리세스 혼합 접합 드레인을 구비함으로써, 상대적으로 저가이면서 고성능인 전자소자로서 노멀리 오프 특성과 역방향 전류 차단 특성을 안정적으로 나타내는 효과를 제공한다.
도 1은 종래의 노멀리 오프 GaN 전자 소자를 나타낸 단면도.
도 2는 본 발명에 따른 질화물 반도체 소자의 단면도.
도 3은 본 발명의 실시예에 따른 질화물 반도체 소자의 단면도.
도 4는 도 3의 변형예에 따른 질화물 반도체 소자의 단면도.
도 5a 내지 도 5d는 도 3의 질화물 반도체 소자의 제조 방법에 대한 공정 순서도.
도 6은 본 발명의 다른 실시예에 따른 질화물 반도체 소자의 단면도.
도 7은 본 발명의 다른 실시예에 따른 질화물 반도체 소자의 단면도.
도 8은 본 발명의 다른 실시예에 따른 질화물 반도체 소자의 단면도.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다. 도면에 도시된 선들의 두께나 구성요소의 크기 등은 설명의 명료성과 편의상 과장되게 도시되어 있을 수 있다.
또한, 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자의 의도 또는 관례에 따라 달라질 수 있다. 그러므로, 이러한 용어들에 대한 정의는 본 명세서 전반에 걸친 내용을 토대로 하여 내려져야 할 것이다.
예를 들어, 본 명세서에서 어느 층이 다른 층 또는 기판 "상"에 있다고 언급되는 경우, 그것은 다른 층 또는 기판상에 직접 형성되거나, 또는 이들 사이에 제3의 층이 개재될 수 있음을 나타낸다. 또한, 본 명세서에서 위, 위쪽, 상부, 상측면 등의 표현은 소자를 뒤집었을 때 아래, 아래쪽, 하부, 하측면 등의 의미로 이해될 수 있다. 즉, 공간적인 방향의 표현은 상대적인 방향으로 이해되어야 하며, 절대적인 방향을 의미하는 것처럼 한정적으로 이해되어서는 안 된다.
아울러, 아래의 실시예는 본 발명의 권리범위를 한정하는 것이 아니라 본 발명의 청구범위에 제시된 구성요소의 예시적인 사항에 불과하며, 본 발명의 명세서 전반에 걸친 기술사상에 포함되고 특허청구범위의 구성요소에서 균등물로서 치환 가능한 구성요소를 포함하는 실시예는 본 발명의 권리범위에 포함될 수 있다.
도 2는 본 발명에 따른 질화물 반도체 소자의 단면도이다.
도 2를 참조하면, 질화물 반도체 소자(10)는, 제1 질화물 반도체층(11), 제2 질화물 반도체층(12), 트렌치(13a), 제3 질화물 반도체층(14), 소스 전극(15), 드레인 전극(16), 게이트 전극(17), 쇼트키 전극(18) 및 패시베이션층(19)을 구비한다.
각 구성요소를 좀더 구체적으로 설명하면, 제1 질화물 반도체층(11)은, 제1 에너지 밴드갭을 가진 언도프(undoped) GaN 반도체층이나 p형 GaN 반도체층으로 형성된다. 제1 질화물 반도체층(11)은 GaN 전자소자(트랜지스터 등)에서 채널층으로 기능한다. 이때, 채널층의 기능을 강화하기 위해 별도의 실리콘(Si) 등의 물질이 도핑된 적어도 하나의 n형 GaN 층이 제1 질화물 반도체층(11) 상부나 하부에 추가로 형성될 수 있다.
제2 질화물 반도체층(12)은, 제1 질화물 반도체층(11) 상에 형성되고 제1 질화물 반도체층(11)에 전자를 공급하는 배리어층 또는 전자 공급 층으로 기능한다. 제2 질화물 반도체층(12)은 제1 에너지 밴드갭보다 높은 제2 에너지 밴드갭을 갖는다. 제2 질화물 반도체층(12)은 제1 질화물 반도체층(11)과의 이종 접합에 의해 제1 질화물 반도체층(11)의 경계 부근에 2DEG(Two-Dimensional Electron Gas) 채널을 형성하는 재료로 형성된다. 제2 질화물 반도체층(12)은 AlGaN 반도체층 등으로 형성될 수 있다.
제3 질화물 반도체층(14)은, 제2 질화물 반도체층(12) 상에 형성되고, 제1 질화물 반도체층(11)에 전자를 공급하는 전자 공급 층으로 기능한다. 제3 질화물 반도체층(14)은 제1 에너지 밴드갭보다 높은 제3 에너지 밴드갭을 갖는다. 제3 에너지 밴드갭은 제2 에너지 밴드갭과 동일할 수 있으나, 이에 한정되지는 않는다.
제3 질화물 반도체층(14)에는 트렌치(13a)가 구비된다. 트렌치(13a)는, 그 내부 공간에 리세스-드레인 쇼트키전극(18)을 수용하기 위한 것이다. 트렌치(13a)는 제3 질화물 반도체층(14)을 관통하는 형태로 형성된다.
본 실시예에서 제3 질화물 반도체층(14)은 제2 질화물 반도체층(12) 상에 배치되는 절연막 마스크 등을 통해 제2 질화물 반도체층(12)으로부터 재성장된다. 여기서, 재성장은 에피택셜 재성장(Epitaxial regrowth)을 지칭한다.
제2 질화물 반도체층(12)에서 재성장되는 제3 질화물 반도체층(14)은 제2 질화물 반도체층(14)과 동일한 재료 및 동일한 성분 조성을 가질 수 있다. 제3 질화물 반도체층(14)은 AlGaN 반도체층으로 형성될 수 있다.
또한, 구현에 따라서, 제3 질화물 반도체층(14)은 재성장 공정의 분위기를 제어함으로써 제2 질화물 반도체층(14)과 동일한 재료(AlGaN 등)로 형성되면서 다른 성분 조성을 가질 수 있다. 제3 질화물 반도체층(14)의 알루미늄 조성비는 제2 질화물 반도체층의 알루미늄 조성비보다 클 수 있다. 그 경우, 2DEG 채널에 의한 전자 이동도의 설정치에 따라 제2 질화물 반도체층(12)의 조성과 두께를 미리 고정한 상태에서 제3 질화물 반도체층(14)의 두께나 알루미늄 조성비를 임의로 적절히 선택하여 설계할 수 있는 이점이 있다.
소스 전극(15)과 드레인 전극(16)은 소정 간격을 두고 제3 질화물 반도체층(14) 상에 배치된다. 소스 전극(15)과 드레인 전극(16)은 제3 질화물 반도체층(14)과 저저항 오믹 접합하는 재료로 이루어진다. 오믹 접합 배선 재료로는 타이타늄(Ti), 알루미늄(Al), 금(Au), 니켈(Ni), 백금(Pt), 탄화티탄(TiC) 등이 사용될 수 있다.
게이트 전극(17)은, 리세스 게이트 구조를 갖지 않고, 제3 질화물 반도체층(14) 상에서 소스 전극(15)과 드레인 전극(16) 사이에 배치된다. 게이트 전극(17)은 바이어스(포지티브 전압 등)에 의해 게이트 전극(17) 하부에 형성되는 채널의 통전 상태를 제어하도록 기능한다.
게이트 전극은 제1 질화물 반도체층(11)과 제2 질화물 반도체층(12)의 이종접합이 갖는 일함수(Work Function)보다 높은 일함수 특성을 갖는 재료로 형성될 수 있다. 게이트 전극(17)은 제3 질화물 반도체층(14)과 쇼트키 접합(Schottky Contact) 하는 재료로 형성된다. 게이트 전극(17)은 Ni/Au 등의 조합 금속으로 형성될 수 있다.
리세스-드레인 쇼트키 전극(18)은, 게이트 전극(17)과 드레인 전극(16) 사이에 배치되고 드레인 전극(16)에 접하며 제3 질화물 반도체층(14)에 형성된 트렌치(13a)의 내부 공간에까지 연장하도록 형성된다. 리세스-드레인 쇼트키전극(18)은, 트렌치(13a)를 통해 제2 질화물 반도체층(12)에 접하고, 드레인 전극(16)의 적어도 일측면부를 덮거나 일측면부와 상부면을 덮도록 형성된다.
트렌치(13a) 하부의 제2 질화물 반도체층(12)의 두께는 약 1㎚ 내지 약 5㎚인 것이 바람직하다. 제2 질화물 반도체층(12)의 두께가 약 1㎚보다 얇으면, 반도체 소자의 작동 시, 채널은 확실히 공핍되지만 소자(트랜지스터 등)의 순방향 문턱전압이 높아서 기존의 쇼트키-드레인 전극과 비교할 때 리세스-드레인 쇼트키전극(18)을 사용하는 장점이 없어지고, 약 5㎚를 초과하면, 쇼트키 장벽으로 충분히 공핍 영역을 형성할 수 없고, 그에 의해 2DEG 채널에 불연속 영역을 제대로 형성하지 못할 수 있다.
제3 질화물계 반도체층(14)과 리세스-드레인 쇼트키전극(18)과의 접합(Junction) 구조에서, 각 물질의 일함수 차이로 인해 쇼트키 장벽이 형성되며, 이렇게 형성된 쇼트키 장벽은 정류 특성을 나타내게 된다. 본 명세서에서, 리세스 혼합 접합 드레인은 전술한 드레인 전극(16)과 리세스-드레인 쇼트키전극(18)의 조합을 지칭한다.
전술한 리세스 혼합 접합 드레인을 이용하면, 반도체 소자에 역방향 전압인 인가되는 경우, 소스 전극(15)에서 리세스-드레인 쇼트키전극(18) 및 드레인 전극(16) 방향으로는 쇼트키 장벽에 의해 전류가 흐르기 어렵고, 순방향 전압이 인가되는 경우, 드레인 전극(16) 및 리세스-드레인 쇼트키전극(18) 모두를 이용하므로 소스 전극(15) 방향으로 전류가 잘 흐를 수 있다.
즉, 리세스-드레인 쇼트키전극(18)과 드레인 전극(16)이 결합된 리세스 혼합 접합 드레인 구조를 가지는 본 발명의 반도체 소자(10)는 단방향 스위치 특성에서 낮은 순방향 문턱전압과 함께 역방향 전압 인가시에도 낮은 누설전류 특성을 나타낼 수 있다. 또한, 반도체 소자(10)는 리세스 혼합 접합 드레인 구조를 이용하여 역방향 누설전류를 방지하고 스위칭 손실을 감소하여 효율을 높일 수 있으며, 그에 의해 빠른 스위칭 속도가 요구되는 전력 스위칭 소자, 고주파 소자 등의 응용제품에 유용한 단방향 이종접합 트랜지스터 등으로 사용될 수 있다.
패시베이션층(19)은 하부의 반도체 기판을 보호하기 위한 것으로, 소스 전극(15), 게이트 전극(17) 및 리세스-드레인 쇼트키 전극(18)을 노출시키면서 반도체 기판에 노출되는 제3 질화물 반도체층(14)을 덮도록 배치된다. 패시베이션층(19)은 알루미나(Al2O3), 질화알루미늄(AlN), 실리콘옥사이드(SiO2), 실리콘나이트라이드(SixNy) 등의 재료로 형성될 수 있다.
본 실시예에 의하면, 식각 공정을 사용하지 않고 재성장 기법을 통해 리세스-드레인 쇼트키전극(18) 하단의 제2 질화물 반도체층(12)의 두께를 수 나노미터 수준으로 우수한 재현성을 갖고 안정적으로 제어할 수 있다.
또한, 기존의 쇼트키-드레인 전극만을 사용하는 경우, 정류 특성을 얻을 수는 있으나, 높은 쇼트키 장벽으로 인해 이종접합 트랜지스터의 순방향 통전 상태에서 문턱전압을 증가시키는 단점이 있고, 오믹 전극(드레인 전극, 소스 전극 등)과 결합된 쇼트키 전극은 온 상태의 문턱전압을 줄일 수 있으나, 2DEG 채널과 가까운 오믹 전극을 통해 높은 누설전류를 나타내게 된다. 하지만, 본 발명에서는 리세스-드레인 쇼트키전극(18)을 오믹 특성의 드레인 전극(16)과 결합하여 리세스 혼합 접합 드레인을 형성하고, 리세스-드레인 쇼트키전극(18) 하부에 위치하는 2DEG 채널에 불연속 영역을 안정적으로 형성함으로써, 양산성 있는 노멀리 오프 반도체 소자를 구현한다.
도 3은 본 발명의 실시예에 따른 질화물 반도체 소자의 단면도이다. 그리고, 도 4는 도 3의 변형예에 따른 질화물 반도체 소자의 단면도이다.
도 3을 참조하면, 질화물 반도체 소자(10a)는, 제1 질화물 반도체층(11), 제2 질화물 반도체층(12), 제1 트렌치(13a), 제2 트렌치(13b), 제3 질화물 반도체층(14), 소스 전극(15), 드레인 전극(16), 리세스 게이트 전극(17a), 리세스-드레인 쇼트키전극(18) 및 패시베이션층(19)을 구비한다.
본 실시예에 따른 질화물 반도체 소자(10a)는, 제2 트렌치(13b)에 리세스 게이트 전극(17a)이 형성되는 것을 제외하고 도 2를 참조하여 앞서 설명한 질화물 반도체 소자(10)와 실질적으로 동일하다. 따라서, 본 실시예의 질화물 반도체 소자(10a)의 각 구성요소에 대한 상세 설명은 중복을 피하기 위해 생략한다.
제2 트렌치(13b)는 게이트 영역에서 제3 질화물 반도체층(14)를 관통하여 제2 질화물 반도체층(12)을 노출시키는 형태로 배치된다. 제2 트렌치(13b)는 직사각형 형태 외에 원호 형태나 역사다리꼴 형태로 형성될 수 있다.
리세스 게이트 전극(17a)은 이종접합 트랜지스터를 형성하는 질화물 반도체 소자에서 이종접합 계면 부근에 형성되는 2DEG 채널에 불연속 영역을 형성하여 노멀리 오프 특성을 부여하기 위한 것이다.
특히, 본 실시예의 반도체 소자(10a)는 제1 질화물 반도체층(11)에서 성장된 제2 질화물 반도체층(12)을 재성장하여 제1 트렌치(13a) 및 제2 트렌치(13b)를 구비하는 제3 질화물 반도체층(14)을 형성하므로, 제1 트렌치(13a) 하부의 제2 질화물 반도체층(13)의 제1 두께(약 1㎚ 내지 약 5㎚)와 제2 트렌치(13b) 하부의 제2 질화물 반도체층(13)의 제2 두께를 원하는 두께로 안정적으로 재현할 수 있고, 그에 의해 단방향 통전 특성 및 이중 구조의 노멀리 오프 특성을 갖는 고이동도 이종접합 반도체 소자의 양산성을 크게 향상시킬 수 있다.
본 실시예에 의하면, 리세스 게이트 전극(17a) 하부의 2DEG의 채널에 불연속 영역을 형성함으로써 노멀리 오프 특성을 구현한다.
즉, 종래의 경우와 비교하여 좀더 구체적으로 설명하면, 종래의 이종접합 트랜지스터에서는, 게이트 리세스 구조를 형성하기 위해 장벽층(제2 질화물 반도체층 및 제3 질화물 반도체층의 조합에 대응함)의 일부(제3 질화물 반도체층에 대응함)를 식각하게 되는데, 여기서 리세스 게이트 전극 하부의 장벽층의 두께를 얇게 형성하면, 리세스 게이트 전극 하부의 장벽층에 의한 압전 분극(Piezoelectric Polarization)이 약화되어 리세스 게이트 전극에 바이어스가 인가되지 않는 턴-오프 상태에서 2DEG 채널에 불연속영역을 하게 된다. 그러나, 전술한 종래의 이종접합 트랜지스터의 제조 방법에서는, 노멀리-오프 특성의 구현을 위해 리세스 게이트 전극 하부의 장벽층을 불과 수 나노미터의 두께만 남기고 제거하여야 하며, 그 경우, 이종접합의 경계면은 통상 균일한 높이가 아니기 때문에 식각 공정에서 리세스 게이트 전극 하부의 장벽층 두께를 균일하게 제어하는 것이 극히 어렵다. 또한, 식각 공정 시 장벽층에 발생하는 식각 손상에 의해 전자이동도가 저하되는 문제가 있다. 이에 반하여, 본 실시예에서는 채널층으로 기능하는 수 나노미터 두께의 제2 질화물 반도체층(12)과 제2 질화물 반도체층(12) 상에 배리어층으로 기능하는 제3 질화물 반도체층(14)을 재성장하여 형성함으로써, 전술한 종래 기술의 문제를 해결하고 양산성 있고 신뢰성 있는 노멀리 오프 특성의 반도체 소자를 구현한다.
한편, 전술한 제2 두께는 제1 두께와 동일하지 않고 더 두껍게 형성될 수 있다. 예를 들어, 도 4에 도시한 바와 같이, 제3 질화물 반도체층은 2단계 나누어 재성장될 수 있다. 좀더 구체적으로 설명하면, 소정 절연막의 사진 및 식각 공정을 통해 제2 트렌치(13b) 하부에 놓이게 되는 제3 질화물 반도체층(14a) 부분을 소정 두께로 1차로 재성장한 후, 다시 제1 트렌치(13a)와 제2 트렌치(13b)가 놓일 위치에 리세스 패턴층을 형성하고, 리세스 패턴층을 마스크로 사용하여 2차로 제3 질화물 반도체층(14)을 재성장할 수 있다. 이 경우, 리세스 게이트 전극(17a)은 리세스-드레인 쇼트키전극(18)의 재료와 다른 재료로 형성될 수 있고, 이때 리세스 게이트 전극(17a) 하부의 제3 질화물 반도체층의 제2 두께는 리세스 게이트 전극(17a)에 의한 노멀리 오프 특성 구현을 위하여 적절한 두께로 임의로 제어될 수 있다.
도 5a 내지 도 5d는 도 3의 반도체 소자의 제조 방법에 대한 공정 순서도이다.
먼저, 도 5a에 도시한 바와 같이, 기판상에 제1 에너지 밴드갭의 제1 질화물 반도체층(11)을 형성한다. 제1 질화물 반도체층(11)은 유기화학기상증착(Metal Organic Chemical Vapor Deposition) 장비 등의 막 성장 장비를 이용하여 사파이어 기판 위에 두께 수 ㎛의 언도프(undoped) GaN 반도체층으로 성장될 수 있다. 이때, 언도프 GaN 반도체층 위에는 n형 GaN층이 수 ㎚에서 수백 ㎚ 정도의 채널 GaN 층으로 삽입될 수 있다.
제1 질화물 반도체층(11)을 성장시키기 위한 성장 기판은, 사파이어 기판 외에 Si 기판, SiC 기판, AlN 기판, GaN 기판 등이 사용가능하다. 한편, 구현에 따라서, 제1 질화물 반도체층(11)은 성장 기판상에 두께 수십 ㎚의 GaN 버퍼층을 성장한 후에 GaN 버퍼층으로부터 성장될 수 있다.
다음, 제1 질화물 반도체층(11) 상에 제1 에너지 밴드갭보다 높은 제2 에너지 밴드갭을 갖는 제2 질화물 반도체층(12)을 형성한다. 제2 질화물 반도체층(12)은 제1 질화물 반도체층(11)에 전자를 공급할 수 있는 AlGaN 반도체층으로 성장될 수 있다.
본 실시예에서 제2 질화물 반도체층(12)은 후술하는 리세스-드레인 쇼트키전극(18)에 의한 노멀리 오프 특성의 안정적인 구현을 위하여 기설정된 두께로 형성된다. 제2 질화물 반도체층(12)의 두께(t1)는 적절한 문턱전압 및 노멀리-오프 특성을 감안하여 약 1㎚ 내지 약 5㎚인 것이 바람직하다.
소정의 성장 기판에서 연속 막 성장 공정을 통해 제1 질화물 반도체층(11) 및 제2 질화물 반도체층(12)이 기설정된 두께로 성장되면, 성장 기판은 레이저 리프트 오프(Laser lift off) 등의 기판 제거 방법을 통해 제거될 수 있다.
다음으로, 도 5b에 도시한 바와 같이, 제2 질화물 반도체층(12) 상에 산화막이나 질화막을 형성하고, 그것을 사진(Photo) 및 식각(Etching) 공정을 이용하여 패터닝함으로써 제1 리세스 패턴층(30a) 및 제2 리세스 패턴층(30b)을 형성한다.
다음으로, 도 5c에 도시한 바와 같이, 제1 리세스 패턴층(30a) 및 제2 리세스 패턴층(30b)을 마스크로 이용하여 제2 질화물 반도체층(12)을 재성장하고, 재성장을 통해 제2 질화물 반도체층(12) 상에 제1 트렌치(13a) 및 제2 트렌치(13b)를 갖는 제3 질화물 반도체층(14)을 형성한다.
제3 질화물 반도체층(14)은 제1 질화물 반도체층(11)에 전자를 공급할 수 있는 AlGaN 반도체층으로 성장될 수 있다. 이때, AlGaN 반도체층 사이 또는 그 상부측이나 하부측에 AlN, InAlGaN 등의 다른 반도체층이 추가로 성장될 수 있다.
또한, 제3 질화물 반도체층(14)은 제2 질화물 반도체층(12)을 소정 패턴 형태로 덮는 제1 리세스 패턴층(30a) 및 제2 리세스 패턴층(30b)을 마스크로 사용하여 재성장한 것이다. 따라서, 제1 트렌치(13a) 및 제2 트렌치(13b)는 제3 질화물 반도체층(14)을 관통하는 형태로 형성된다.
제3 질화물 반도체층(14)의 두께(t2)는, 안정적인 AlGaN/GaN 이종접합 구조를 형성할 수 있는 두께로 형성된다. 즉, 제2 질화물 반도체층(12)의 두께가 얇으므로 제1 질화물 반도체층(11)과 제2 질화물 반도체층(12)의 이종 접합으로는 이들의 계면에 2DEG 채널이 제대로 형성되지 않는다. 따라서, 제3 질화물 반도체층(14)의 두께(t2)는, AlGaN/GaN 이종접합 구조를 통해 2DEG 채널을 안정적으로 형성할 수 있는 크기를 갖는 것이 바람직하다.
제3 질화물 반도체층(14)의 두께(t2)는, 제3 질화물 반도체층(14)의 조성(예컨대, 알루미늄 조성비 등)에 따라 적절하게 조절될 수 있다. 제3 질화물 반도체층(14)의 알루미늄 조성비는 공정 제어의 용이성과 반도체층의 두께 스트레스(Stress)를 고려하여 약 5% 내지 약 25%인 것이 바람직하다.
AlGaN/GaN 이종접합 구조를 이용하면, 두 물질 간의 큰 전도대의 불연속성으로 인해 발생하는 2DEG(Two dimensional electron gas) 채널을 이용할 수 있으므로, 이종접합 트랜지스터 등의 반도체 소자에서 높은 전자이동도, 높은 항복전압 및 우수한 고출력 특성을 얻을 수 있다.
다음으로, 도 5d에 도시한 바와 같이, 제3 질화물 반도체층(14) 상에 소스 전극(15) 및 드레인 전극(16)을 형성한다. 소스 전극(15) 및 드레인 전극(16)은 제3 질화물 반도체층(14), 제1 리세스 패턴층(30a) 및 제2 리세스 패턴층(30b) 상에 도포된 포토레지스트의 사진 및 식각 공정을 통해 소스 영역과 드레인 영역에 각각 형성될 수 있다.
리세스 게이트 전극(17a)은 소스 전극(15)과 수 ㎛(예컨대, 5㎛) 이하의 간격을 두고 형성될 수 있으며, 게이트-소스 항복전압에 영향을 받지 않는 범위 내에서 최대한 간격을 줄일 수 있다.
소스 전극(15) 및 드레인 전극(16)은 제3 질화물 반도체층(14)과 오믹 접합하는 재료로 형성된다. 예를 들어, 전극 재료로는 Ti, Al, Pd, Au, W 또는 이들의 조합이 사용될 수 있다.
다음, 제2 트렌치(13b) 상에 리세스 게이트 전극(17a)을 형성하고, 제1 트렌치(13a) 상에 리세스-드레인 쇼트키전극(18)을 형성한다.
리세스 게이트 전극(17a)과 리세스-드레인 쇼트키전극(18)은, 이전 공정에서 남겨진 포토레지스트와 제1 리세스 패턴층(30a) 및 제2 리세스 패턴층(30b)을 제거하고, 반도체 기판상에 포토레지스트를 다시 도포한 후, 포토레지스트의 사진 및 식각 공정을 통해 반도체 기판상에 제1 트렌치(13a) 및 제2 트렌치(13b) 등을 노출시킨 후 쇼트키 접합 재료를 증착함으로써 형성될 수 있다.
리세스 게이트 전극(17a)과 리세스-드레인 쇼트키전극(18)은 제3 질화물 반도체층(14)과 쇼트키 접합하는 재료로 형성될 수 있다. 쇼트키 접합을 위한 전극 재료로는 Ni, Au, Al, Ti 등의 단일 금속이나 이 금속들이 조합된 조합 금속이 사용될 수 있다. 조합 금속으로는, Ni/Au, Al/Ti 등이 사용될 수 있다. 또한, 쇼트키 접합을 위한 재료에는 Pt, Mo, Ir 등의 금속 재료가 추가될 수 있다. 그 중에서 Pt는 높은 금속 일함수로 인해 높은 항복 전압 및 낮은 게이트 누설전류를 갖도록 기능할 수 있으며, Mo는 높은 융점으로 인해 고온에서 안정된 동작이 가능하도록 기능할 수 있다.
다음, 제3 질화물 반도체층(14)을 덮고, 소스 전극(15), 드레인 전극(16) 및 리세스 게이트 전극(17a)을 노출시키는 패시베이션층(19)을 형성한다. 패시베이션층(19)은 하부의 반도체 기판을 보호하기 위한 것으로서 알루미나, 질화알루미늄, 실리콘옥사이드, 실리콘나이트라이드 등으로 형성될 수 있다.
전술한 질화물 반도체층이나 전극층은 MOCVD 장비 외에 MBE(Molecular Beam Epitaxy), HVPE(Hydride Vapor Phase Epitaxy) 등의 성막 장비를 통해 형성될 수 있다.
본 실시예에 의하면, 노멀리 오프 GaN 전자소자를 양산성 있게 제조할 수 있다. 또한, 높은 항복 전압, 낮은 온(On) 저항과 높은 온 전류 밀도 특성을 갖는 이중 노멀리 오프 구조를 구비하는 단방향 통전 GaN 전자소자를 양산성 있게 제조할 수 있다.
도 6은 본 발명의 다른 실시예에 따른 질화물 반도체 소자의 단면도이다.
도 6을 참조하면, 질화물 반도체 소자(10b)는, 제1 질화물 반도체층(11), 제2 질화물 반도체층(12), 제1 트렌치(13a), 제2 트렌치(13b), 제3 질화물 반도체층(14), 소스 전극(15), 드레인 전극(16), 리세스 게이트 전극(17a), 리세스-드레인 쇼트키전극(18), 패시베이션층(19) 및 절연 마스킹층(20)을 구비한다.
본 실시예에 따른 반도체 소자(10b)는 절연 마스킹층(20)을 제외하고 도 3을 참조하여 앞서 설명한 반도체 소자(10a)와 실질적으로 동일하므로 설명의 중복을 피하기 위해 동일하거나 유사한 구성요소에 대한 상세 설명은 생략한다.
절연 마스킹층(20)은 소스 전극(15)과 리세스-드레인 쇼트키 전극(18) 사이에 노출되는 제3 질화물 반도체(14)와, 제2 트렌치(13b)와, 제2 트렌치(13b)에 의해 노출되는 제2 질화물 반도체층(12)을 덮도록 형성된다. 절연 마스킹층(20)은 리세스 게이트 전극(17a)의 누설을 차단하여 소자의 신뢰성이 저하되는 것을 방지한다.
절연 마스킹층(20)은 반도체 소자(10b)의 기설정 문턱 전압과 절연 마스킹층의 재료 종류에 따라 적절한 두께로 형성될 수 있다. 예를 들면, 절연 마스킹층(20)은 소스 전극(15)과 드레인 전극(16)을 형성하고, 제1 트렌치(13a) 및 드레인 전극(16) 상에 리세스-드레인 쇼트키전극(18)을 형성한 후, 포토레지스트 등의 마스크가 설치된 반도체 기판상에 절연 재료를 도포하거나 증착하는 공정을 통해 형성될 수 있다.
절연 마스킹층(20)은, 산화실리콘(SiO2 등)을 포함하는 산화막이나, 질화실리콘(SiNX 등)을 포함하는 질화막이나, 산화실리콘보다 큰 유전율(high-k)을 갖는 물질이나, Si3N4, HfO2 등으로 형성될 수 있다.
본 실시예의 의하면, 오믹접합 드레인 전극(16)의 인근 하부측에 제2 질화물 반도체층(12)에서 패터닝된 제3 질화물 반도체층(14)을 재성장하는 방법으로 제1 트렌치(13a) 및 제2 트렌치(13a)를 형성하고 절연 마스킹층(20)이 얇게 형성되어 있는 제1 트렌치(13a)의 내부 공간에 리세스-드레인 쇼트키전극(18)을 배치하면서 제2 트렌치(13b)의 내부 공간에 리세스 게이트 전극(17a)을 형성함으로써, 제1 리세스(13a) 하부에서 2DEG 유도 채널에 불연속 영역을 형성하여 노멀리 오프 반도체 소자를 양산성 있게 구현하고, 순방향 바이어스 조건에서 반도체 소자(10b 또는 10a, 10)의 문턱전압을 기존의 쇼트키접합 드레인전극을 사용하는 이종접합 트랜지스터의 문턱 전압(약 1.2V 내지 1.4V)보다 크게 낮은 약 0V 근처(약 0.4V 이하)까지 낮출 수 있는 장점이 있다. 또한, 노멀리 오프 질화물 반도체 소자의 게이트 누설을 방지하며, 소스 전극(15)에서 드레인 전극(16)으로의 누설전류를 차단하여 소자 성능을 향상시킬 수 있다. 여기서, 누설전류는 기존의 이종접합 트랜지스터에 있어서 소스-드레인 간에 역전압이 인가될 때 장벽층(제3 질화물 반도체층)에 오믹접촉된 드레인 전극을 통해 흐르는 전류를 지칭한다.
도 7은 본 발명의 다른 실시예에 따른 질화물 반도체 소자의 단면도이다.
도 7을 참조하면, 질화물 반도체 소자(10c)는, 제1 질화물 반도체층(11), 제2 질화물 반도체층(12), 제1 트렌치(13a), 제2 트렌치(13b), 제3 질화물 반도체층(14), 소스 전극(15), 드레인 전극(16), 리세스 게이트 전극(17a), 리세스-드레인 쇼트키전극(18), 패시베이션층(19), 절연 마스킹층(20) 및 P형 반도체 게이트(21)를 구비한다.
본 실시예에 따른 반도체 소자(10c)는 게이트 전극(17)의 하부에 형성되는 P형 반도체 게이트(21)를 제외하고 도 3을 참조하여 앞서 설명한 반도체 소자(10)와 실질적으로 동일하므로 설명의 중복을 피하기 위해 동일하거나 유사한 구성요소에 대한 상세 설명은 생략한다.
P형 반도체 게이트(21)는, 소스 전극(13)과 드레인 전극(14) 사이의 게이트 영역에 배치된다. P형 반도체 게이트(21)는, 제1 질화물 반도체층(11)과 제2 질화물 반도체층(12)의 이종접합으로 형성되는 페르미 레벨이 재정렬되도록 작용한다.
P형 반도체 게이트(21)의 작용에 의하면, 채널층으로 기능하는 제1 질화물 반도체층(11)과 배리어층으로 기능하는 제2 질화물 반도체층(12)의 계면 부근에 존재하던 가전자대의 포텐셜 웰은 페르미 레벨 위로 이동하여 위치하게 되고, 그에 의해 2DEG 채널에 이차원전자가스가 형성되지 않는 불연속 영역을 생성할 수 있다.
P형 반도체 게이트(21)는 제2 질화물 반도체층(12) 상에 에피 성장되고, B, As, P, Mg 또는 이들의 조합 등의 도펀트가 도핑된 질화물 반도체층으로 형성될 수 있다.
전술한 P형 반도체 게이트(21)는 불순물 주입에 의해 5×1016/㎤ 내지 5×1018/㎤의 홀 농도를 갖는 GaN 또는 AlGaN 반도체, 혹은 i-AlGaN 반도체로 구성될 수 있다. 또한, 구현에 따라서, P형 반도체 게이트(21)는 언도프(Undoped) GaN, InN 등의 2성분계, InGaN 등의 3성분계, AlInGaN 등의 4성분계 질화물계 반도체로 형성될 수 있다.
P형 반도체 게이트(21)의 형성에 있어서, 마그네슘(Mg)을 높은 농도로 도핑할 때, P형 반도체 게이트(21)는 최대 두께 약 100㎚까지를 구비할 수 있다. 한편, P형 반도체 게이트(21)는 Al0 .25Ga0 .75N로 형성될 수 있는데, 그 경우, 그 두께는 약 10㎚ 미만인 것이 바람직하다. P형 반도체 게이트(21)의 조성이 전술한 범위들을 벗어나면, 질화물 반도체 소자(10c)는 노멀리 오프 특성 대신에 노멀리-온(Normally On) 특성을 나타낼 수 있다.
본 실시예에 따른 질화물 반도체 소자(10c)는, 식각 공정을 이용하지 않고 리세스 게이트 전극과 리세스-드레인 쇼트키전극을 형성함으로써, 식각 공정을 이용하는 기존의 게이트 리세스 구조에서의 문제점을 해결하고, 리세스-드레인 쇼트키전극과 P형 반도체 게이트를 통해 2DEG(Two-dimensional Electron Gas) 채널에 이차원전자가스가 거의 형성되지 않는 불연속 영역을 안정적으로 제어하며, 그에 의해 신뢰성 높고 양산성이 우수한 노멀리 오프(Normally-Off) 특성을 나타낼 수 있다.
도 8은 본 발명의 다른 실시예에 따른 질화물 반도체 소자의 단면도이다.
도 8을 참조하면, 질화물 반도체 소자(10d)는, MIS(Metal Insulator Semiconductor)-HFET(Heterojunction Field Effect Transistor) 구조를 가진 질화물 전자소자로서, 제1 질화물 반도체층(11), 제2 질화물 반도체층(12), 제1 트렌치(13a), 제2 트렌치(13b), 제3 질화물 반도체층(14), 소스 전극(15), 드레인 전극(16), 리세스 게이트 전극(17a), 리세스-드레인 쇼트키전극(18), 패시베이션층(19), 절연 마스킹층(20) 및 p형 GaN 게이트(21)를 구비한다.
질화물 반도체 소자(10d)는 게이트 전극(17) 하부의 P형 반도체 게이트(21)와 제1 리세스 패턴층을 마스크로 사용하여 제2 질화물 반도체층(12) 상에 제3 질화물 반도체층(14)을 재성장함으로써, 식각 공정 없이 게이트 제어 영역에 P형 반도체 게이트(21)를 형성하고 드레인 영역에 리세스-드레인 쇼트키전극(18)을 형성하도록 구현된다.
본 실시예에 따른 질화물 반도체 소자(10d)는 게이트 절연막(20a)을 구비한 절연 마스킹층(20)를 제외하고 도 7을 참조하여 앞서 설명한 반도체 소자(10c)와 실질적으로 동일하므로 설명의 중복을 피하기 위해 동일하거나 유사한 구성요소에 대한 상세 설명은 생략한다.
절연 마스킹층(20)은 전술한 도 5a 내지 도 5d의 제조방법에 의해 제조되는 질화물 반도체 소자에서 소스 전극(15)과 드레인 전극(16) 형성 시에 P형 반도체 게이트(21)와 제3 질화물 반도체층(14) 상부에 위치하는 절연막을 제거하지 않도록 이후의 공정을 제어함으로써 구현될 수 있다.
본 실시예에 의하면, 도 3 또는 도 7의 질화물 반도체층과 대비할 때, 게이트 전극(17)과 제1 질화물 반도체층(11) 사이에 위치하고 게이트 절연막(20a)에 의하여 높은 문턱전압 특성을 나타내고, 낮은 게이트 누설 특성을 나타내며, 절연 마스킹층 제거 공정을 생략함으로써 제조 공정을 단순화할 수 있는 장점이 있다.
또한, 본 실시예에 의하면, 채널층인 제1 질화물 반도체층(11)과 이종접합되는 제2 질화물 반도체층(12)을 얇게 성장시키고, 제2 질화물 반도체층(12) 상에 소정 패턴을 갖도록 형성된 P형 반도체 게이트(21)나 리세스 패턴층을 마스크로 사용하여 제2 질화물 반도체층(12) 상에 제3 질화물 반도체층(14)을 재성장함으로써, 식각 공정에서 발생하는 문제를 방지하면서 우수한 노멀리-오프 특성을 구현하고 동시에 우수한 양산성을 가진 질화물 반도체 소자를 제공할 수 있다.
한편, 전술한 실시예에서 반도체 소자가 전계 효과 트랜지스터인 경우를 중심으로 설명하였지만, 본 발명은 그러한 구성으로 한정되지 않고, 본 실시예에 따른 반도체 소자를 이용하는 전자소자(Electronic device), 광학전자(Optoelectronic) 소자, 전기기계(Electromechanical) 소자 등으로 구현될 수 있다.
본 발명은 이상에서 살펴본 바와 같이 바람직한 실시예를 들어 도시하고 설명하였으나, 상기한 실시예에 한정되지 아니하며 본 발명의 사상을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변경, 치환, 수정이 가능할 것이며, 이러한 변경, 치환, 수정 등은 본 발명의 특허청구범위에 속하는 것으로 보아야 할 것이다.
10, 10a, 10b, 10c, 10d: 질화물 반도체 소자
11: 제1 질화물 반도체층
12: 제2 질화물 반도체층
13a, 13b: 트렌치
14: 제3 질화물 반도체층
15: 소스 전극
16: 드레인 전극
17: 게이트 전극
17a: 리세스 게이트 전극
18: 리세스-드레인 쇼트키전극
19: 패시베이션층
20: 절연 마스킹층
20a: 게이트 절연막
21: P형 반도체 게이트

Claims (28)

  1. 제1 에너지 밴드갭을 갖는 제1 질화물 반도체층인 채널층을 형성하는 단계;
    상기 채널층 상에 제2 에너지 밴드갭을 갖는 제2 질화물 반도체층을 포함하며, 제1 트렌치가 형성된 장벽층을 형성하는 단계;
    상기 장벽층 상에 소스 전극 및 드레인 전극을 형성하는 단계;
    상기 장벽층 상의 게이트 영역에 게이트 전극을 형성하고, 상기 드레인 전극과 접하며 상기 제1 트렌치의 바닥에 노출되는 제2 질화물 반도체층에 접하도록 리세스-드레인 쇼트키전극을 형성하는 단계;
    를 포함하며,
    상기 채널층의 상부면과 상기 제1 트렌치의 바닥면 사이의 상기 장벽층의 두께는 1㎚ 내지 5㎚인 것을 특징으로 하는 질화물 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 제1 트렌치가 형성된 장벽층을 형성하는 단계는,
    상기 제1 질화물 반도체층 상에 상기 제2 질화물 반도체층을 형성하는 단계;
    상기 제2 질화물 반도체층 상에 상기 제1 트렌치의 형성을 위한 제1 리세스 패턴층을 가진 기설정 패턴의 절연막을 형성하는 단계; 및
    상기 절연막의 높이와 같거나 낮은 높이로 상기 제2 질화물 반도체층 상에 재성장 제3 질화물 반도체층을 형성하는 단계;
    를 포함하는 질화물 반도체 소자의 제조 방법.
  3. 제 2 항에 있어서,
    상기 제2 질화물 반도체층을 형성하는 단계는, 상기 게이트 전극이 바이어스되지 않은 상태에서 상기 제1 질화물 반도체층과 상기 제2 질화물 반도체층의 접합에 의해 2DEG(Two-dimensional Electron Gas) 채널이 형성되지 않는 높이로 상기 제2 질화물 반도체층을 형성하고,
    상기 제3 질화물 반도체층을 형성하는 단계는, 상기 게이트 전극이 바이어스되지 않은 상태에서 상기 제1 질화물 반도체층, 상기 제2 질화물 반도체층 및 상기 제3 질화물 반도체층의 접합에 의해 상기 2DEG 채널이 형성되는 높이로 상기 제3 질화물 반도체층을 형성하는 것을 특징으로 하는 질화물 반도체 소자의 제조 방법.
  4. 제 3 항에 있어서,
    상기 제2 질화물 반도체층을 형성하는 단계는, 상기 제1 에너지 밴드갭보다 큰 상기 제2 에너지 밴드갭을 갖는 상기 제2 질화물 반도체층을 형성하고,
    상기 제3 질화물 반도체층을 형성하는 단계는, 상기 제1 에너지 밴드갭보다 큰 제3 에너지 밴드갭을 갖는 상기 제3 질화물 반도체층을 형성하는 것을 특징으로 하는 질화물 반도체 소자의 제조 방법.
  5. 제 4 항에 있어서,
    상기 제3 질화물 반도체층을 형성하는 단계는, 상기 제2 질화물 반도체층의 두께보다 두껍게 상기 제3 질화물 반도체층을 형성하고,
    상기 제3 질화물 반도체층은, 상기 제2 에너지 밴드갭과 같은 상기 제3 에너지 밴드갭을 구비하는 것을 특징으로 하는 질화물 반도체 소자의 제조 방법.
  6. 제 4 항에 있어서,
    상기 제3 질화물 반도체층을 형성하는 단계는, 상기 제2 에너지 밴드갭보다 큰 상기 제3 에너지 밴드갭을 갖는 상기 제3 질화물 반도체층을 형성하는 것을 특징으로 하는 질화물 반도체 소자의 제조 방법.
  7. 제 6 항에 있어서,
    상기 제1 질화물 반도체층은, GaN을 포함하고,
    상기 제2 질화물 반도체층 및 상기 제3 질화물 반도체층은 AlxGa1-xN을 포함하며,
    상기 제3 질화물 반도체층의 알루미늄(Al) 조성비는 상기 제2 질화물 반도체층의 알루미늄 조성비보다 큰 것을 특징으로 하는 질화물 반도체 소자의 제조 방법.
  8. 제 7 항에 있어서,
    상기 제2 질화물 반도체층을 형성하는 단계는, 알루미늄 조성비가 5% 이상, 25% 미만인 상기 제2 질화물 반도체층을 형성하고,
    상기 제3 질화물 반도체층을 형성하는 단계는, 알루미늄 조성비가 15% 이상, 100% 이하이고, 그 높이가 5㎚ 이상, 30㎚ 이하인 상기 제3 질화물 반도체층을 형성하는 것을 특징으로 하는 질화물 반도체 소자의 제조 방법.
  9. 제 2 항에 있어서,
    상기 제1 리세스 패턴층을 가진 기설정 패턴의 절연막을 형성하는 단계는, 상기 제1 리세스 패턴층과 함께 제2 트렌치의 형성을 위한 제2 리세스 패턴층을 갖는 상기 절연막을 형성하는 것을 특징으로 하는 질화물 반도체 소자의 제조 방법.
  10. 제 9 항에 있어서,
    상기 리세스-드레인 쇼트키전극을 형성하는 단계는, 상기 리세스-드레인 쇼트키전극의 형성과 함께 상기 제2 트렌치에 리세스 게이트 전극을 형성하는 것을 특징으로 하는 질화물 반도체 소자의 제조 방법.
  11. 제 9 항에 있어서,
    상기 제3 질화물 반도체층을 형성하는 단계 전에, 상기 제2 트렌치에 상기 제2 질화물 반도체층의 에피 성장을 통해 P형 반도체 게이트를 형성하는 단계를 더 포함하고,
    상기 리세스-드레인 쇼트키전극을 형성하는 단계는, 상기 절연막을 마스크로 사용하여 상기 리세스-드레인 쇼트키전극과 함께 상기 제2 트렌치 영역에 리세스 게이트 전극을 형성하는 것을 특징으로 하는 질화물 반도체 소자의 제조 방법.
  12. 제 11 항에 있어서,
    상기 리세스-드레인 쇼트키전극을 형성하는 단계는, 상기 리세스 게이트 전극의 형성 시에 상기 P형 반도체 게이트 상에 상기 게이트 전극을 형성하는 것을 특징으로 하는 질화물 반도체 소자의 제조 방법.
  13. 제 12 항에 있어서,
    상기 리세스-드레인 쇼트키전극을 형성하는 단계는, 상기 게이트 전극의 형성 전에 상기 P형 반도체 게이트 상에 게이트 절연막을 형성하는 것을 특징으로 하는 질화물 반도체 소자의 제조 방법.
  14. 제 11 항에 있어서,
    상기 리세스-드레인 쇼트키전극을 형성하는 단계는, 불순물 주입에 의해 5×1016/㎤ 내지 5×1018/㎤의 홀 농도를 갖고 두께 10㎚ 이상, 80㎚ 이하인 GaN, AlGaN, 혹은 i-AlGaN 반도체로 상기 P형 반도체 게이트를 형성하는 것을 특징으로 하는 질화물 반도체 소자의 제조 방법.
  15. 제 2 항에 있어서,
    상기 소스 전극, 상기 게이트 전극 및 상기 리세스-드레인 쇼트키전극 사이에 노출되는 제2 질화물 반도체층을 덮는 패시베이션층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 질화물 반도체 소자의 제조 방법.
  16. 제1 에너지 밴드갭을 갖는 제1 질화물 반도체층인 채널층;
    상기 채널층 상에 배치되고, 상기 제1 에너지 밴드갭과 다른 제2 에너지 밴드갭을 갖는 제2 질화물 반도체층을 포함하는 장벽층;
    상기 장벽층에 형성된 제1 트렌치;
    상기 장벽층 상에 형성되는 소스 전극 및 드레인 전극;
    상기 장벽층 상에 형성되고 상기 소스 전극 및 상기 드레인 전극 사이에 배치되는 게이트 전극; 및
    일부는 상기 장벽층 상에 형성되어 상기 드레인 전극에 접하고, 다른 일부는 상기 제1 트렌치에 위치하여 상기 장벽층에 접하는 리세스-드레인 쇼트키전극;
    을 포함하며,
    상기 채널층의 상부면과 상기 제1 트렌치의 바닥면 사이의 상기 장벽층의 두께는 1㎚ 내지 5㎚인 것을 특징으로 하는 질화물 반도체 소자.
  17. 제 16 항에 있어서,
    상기 채널층은 상기 제2 질화물 반도체층 상에 배치되고 상기 제1 트렌치를 구비하는 제3 질화물 반도체층을 포함하고,
    상기 리세스-드레인 쇼트키전극은 상기 제1 트렌치의 바닥에 노출된 상기 제2 질화물 반도체층과 접하는 것을 특징으로 하는 질화물 반도체 소자.
  18. 제 17 항에 있어서,
    상기 제2 질화물 반도체층은, 상기 게이트 전극이 바이어스되지 않은 상태에서 상기 제1 질화물 반도체층과 상기 제2 질화물 반도체층의 접합에 의해 2DEG(Two-dimensional Electron Gas) 채널이 형성되지 않는 높이로 형성되고,
    상기 제3 질화물 반도체층은, 상기 게이트 전극이 바이어스되지 않은 상태에서 상기 제1 질화물 반도체층, 상기 제2 질화물 반도체층 및 상기 제3 질화물 반도체층의 접합에 의해 상기 2DEG 채널이 생성되는 높이로 형성되는 것을 특징으로 하는 질화물 반도체 소자.
  19. 제 18 항에 있어서,
    상기 제2 질화물 반도체층은, 상기 제1 에너지 밴드갭보다 큰 상기 제2 에너지 밴드갭을 구비하고,
    상기 제3 질화물 반도체층은, 상기 제1 에너지 밴드갭보다 큰 제3 에너지 밴드갭을 구비하는 것을 특징으로 하는 질화물 반도체 소자.
  20. 제 19 항에 있어서,
    상기 제3 질화물 반도체층은, 상기 제2 에너지 밴드갭과 같은 상기 제3 에너지 밴드갭을 구비하고, 상기 제3 질화물 반도체층의 두께는 상기 제2 질화물 반도체층의 두께보다 두꺼운 것을 특징으로 하는 질화물 반도체 소자.
  21. 제 19 항에 있어서,
    상기 제3 질화물 반도체층은, 상기 제2 에너지 밴드갭보다 큰 상기 제3 에너지 밴드갭을 구비하는 것을 특징으로 하는 질화물 반도체 소자.
  22. 제 21 항에 있어서,
    상기 제1 질화물 반도체층은, GaN을 포함하고,
    상기 제2 질화물 반도체층 및 상기 제3 질화물 반도체층은 AlxGa1-xN을 포함하며,
    상기 제3 질화물 반도체층의 알루미늄(Al) 조성비는 상기 제2 질화물 반도체층의 알루미늄 조성비보다 큰 것을 특징으로 하는 질화물 반도체 소자.
  23. 제 22 항에 있어서,
    상기 제2 질화물 반도체층은, 알루미늄 조성비가 5% 이상, 25% 미만이며,
    상기 제3 질화물 반도체층은, 알루미늄 조성비가 15% 이상, 100% 이하이고, 그 높이가 5㎚ 이상, 30㎚ 이하인 것을 특징으로 하는 질화물 반도체 소자.
  24. 제 17 항에 있어서,
    상기 게이트 전극은 상기 제3 질화물 반도체층에 구비된 제2 트렌치를 통해 상기 제2 질화물 반도체층 내부로 일정 길이 연장하는 리세스 게이트 전극인 것을 특징으로 하는 질화물 반도체 소자.
  25. 제 24 항에 있어서,
    상기 리세스 게이트 전극은, 상기 제2 트렌치에 삽입되고 상기 제2 질화물 반도체층에 접하는 P형 반도체 게이트, 및 상기 P형 반도체 게이트 상에 배치되는 게이트 전극을 구비하는 것을 특징으로 하는 질화물 반도체 소자.
  26. 제 25 항에 있어서,
    상기 리세스 게이트 전극은, 상기 P형 반도체 게이트 및 상기 게이트 전극 사이에 배치되는 게이트 절연막 또는 절연 마스킹층을 구비하는 것을 특징으로 하는 질화물 반도체 소자.
  27. 제 25 항에 있어서,
    상기 P형 반도체 게이트는, 불순물에 의한 5×1016/㎤ 내지 5×1018/㎤의 홀 농도와 10㎚ 이상, 80㎚ 이하의 두께를 갖는 GaN, AlGaN, 혹은 i-AlGaN 반도체로 이루어지는 것을 특징으로 하는 질화물 반도체 소자.
  28. 제 17 항에 있어서,
    상기 소스 전극, 상기 게이트 전극 및 상기 리세스-드레인 쇼트키전극 사이에 노출되는 상기 제2 질화물 반도체층을 덮는 패시베이션층을 더 포함하는 것을 특징으로 하는 질화물 반도체 소자.
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