JP2010225765A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】接合型電界効果トランジスタ等の半導体装置において、オン抵抗を低減できるようにする。
【解決手段】半導体装置の製造方法は、まず、基板１０１の上に第１の窒化物半導体層１０３、第２の窒化物半導体層１０４及びｐ型の第３の半導体層１０５を順次エピタキシャル成長する。これよりも後に、第３の半導体層１０５を選択的に除去する。これよりも後に、第２の窒化物半導体層１０４の上に、第４の窒化物半導体層１０６をエピタキシャル成長する。これよりも後に、第３の半導体層１０５の上にゲート電極を形成する。
【選択図】図２

Description

本発明は、半導体装置及びその製造方法に関し、特に窒化物半導体を用いたパワートランジスタ及びその製造方法に関する。

近年、高周波大電力デバイスとして窒化ガリウム（ＧａＮ）系の窒化物半導体を用いた電界効果トランジスタ（ＦＥＴ：Field Effect Transistor）の研究が活発に行われている。ＧａＮは窒化アルミニウム（ＡｌＮ）及び窒化インジウム（ＩｎＮ）と様々な混晶を作ることができる。このため、従来のガリウム砒素（ＧａＡｓ）等の砒素系半導体と同様にヘテロ接合を作ることができる。

特に、窒化物半導体のヘテロ接合は、自発分極又はピエゾ分極によって、ドーピングなしの状態においても高濃度のキャリアが接合界面に発生するという特徴がある。この結果、窒化物半導体を用いてＦＥＴを形成した場合には、デプレッション型（ノーマリーオン型）になりやすく、エンハンスメント型（ノーマリーオフ型）の特性を得ることが難しい。しかし、現在パワーエレクトロニクス市場で使用されているデバイスのほとんどがノーマリーオフ型であり、ＧａＮ系の窒化物半導体を用いたＦＥＴにおいてもノーマリーオフ型が強く求められている。

ノーマリーオフ型のＦＥＴは、例えばゲート部を掘り込むことによって閾値電圧をプラスにシフトさせる構造により実現できる（例えば、非特許文献１を参照。）。また、サファイア基板の（１０−１２）面上にＦＥＴを作製することにより、窒化物半導体の結晶成長方向に分極電界が生じないようにする方法等も知られている（例えば、非特許文献２を参照。）。さらに、ゲート部にｐ型ＧａＮ層を形成した接合型電界効果トランジスタ（ＪＦＥＴ：Junction Field Effect Transistor）がノーマリーオフ型ＦＥＴを実現する有望な構造として提案されている（例えば、特許文献１を参照。）。ＪＦＥＴ構造では、アンドープのＧａＮからなるチャネル層とＡｌＧａＮからなるバリア層とのヘテロ界面に発生するピエゾ分極が、ＡｌＧａＮからなるバリア層とｐ型ＧａＮ層とのヘテロ界面に発生するピエゾ分極によって打ち消される。これにより、ｐ型ＧａＮ層が形成されたゲート部直下において２次元電子ガス濃度を小さくすることができるので、ノーマリーオフ特性を実現できる。また、ショットキー接合よりもビルトインポテンシャルが大きなｐｎ接合をゲートに用いることによって、ゲートの立ち上がり電圧を大きくすることができ、正のゲート電圧を印加してもゲートリーク電流を小さくすることができるという利点がある。
T. Kawasaki et al., "Solid State Devices and Materials 2005 tech. digest", ２００５年, ｐ．２０６ M. Kuroda et al., "Solid State Devices and Materials 2005 tech. digest", ｐ．４７０ 特開２００５−２４４０７２号公報

しかしながら、従来のＪＦＥＴには、閾値電圧を正方向に大きくすると、オン抵抗が増加してしまうという問題がある。従来のＪＦＥＴにおいて閾値電圧を正方向に大きくするためには、ＡｌＧａＮからなるバリア層のＡｌ組成比を減らすか又は厚さを薄くすることにより分極電荷量を低減して２次元電子ガス濃度を小さくする必要がある。いずれの場合においても、閾値電圧は正方向に上昇するが、ゲート−ソース間及びゲート−ドレイン間のチャネル抵抗が増加してしまうため、オン抵抗が増加してしまう。

また、前記のＪＦＥＴを本願発明者らが実際に作製したところ、所謂電流コラプスという現象が生じる問題があることを見いだした。具体的には、高いドレイン電圧を印加した直後にゲートをオフ状態からオン状態にすると、ドレイン電圧を印加しない場合と比較してドレイン電流が減少しオン抵抗が増大する。電流コラプスによるオン抵抗の増大は、高いドレイン電圧が印加されるパワートランジスタにおいては重大な問題となる。

本発明は、接合型電界効果トランジスタ等の半導体装置において、オン抵抗を低減できるようにすることを目的とする。また、必要に応じてオン抵抗を増大させることなく閾値電圧を高くしたり、電流コラプスを改善したりすることを可能とする。

前記の目的を達成するため、本発明は半導体装置の製造方法を、バリア層の上に成長させたｐ型の半導体層を選択的に除去した後、バリア層の上にさらに半導体層を再成長させる構成とする。

例示の半導体装置の製造方法は、基板の上に第１の窒化物半導体層、該第１の窒化物半導体層と比べてバンドギャップエネルギーが大きい第２の窒化物半導体層を順次エピタキシャル成長する工程（ａ）と、第２の窒化物半導体層の上に、ｐ型の第３の半導体層をエピタキシャル成長する工程（ｂ）と、第３の半導体層を選択的に除去する工程（ｃ）と、
工程（ｃ）よりも後に、第２の窒化物半導体層の上に、第４の窒化物半導体層をエピタキシャル成長する工程（ｄ）と、第３の半導体層の上にゲート電極を形成する工程（ｅ）とを備えていることを特徴とする。

例示の半導体装置の製造方法は、第３の半導体層を選択的に除去した後に、第２の窒化物半導体層の上に、第４の窒化物半導体層をエピタキシャル成長する工程を備えている。このため、第３の半導体層の下を除いて、第１の窒化物半導体層の上に第２の窒化物半導体層と第４の窒化物半導体層とが積層された構造を実現できる。従って、第３の半導体層の下を除いて、第１の窒化物半導体層の上に形成された半導体層の厚さを厚くすることができる。その結果、閾値電圧を低下させることなくゲート−ソース間及びゲート−ドレイン間における２次元電子濃度を高くすることができ、オン抵抗を低減できる。また、ゲート−ソース間及びゲート−ドレイン間において半導体層の表面からチャネルまでの距離を長くすることになるため、電流コラプスを改善できるという利点も得られる。また、ゲート電極下の半導体層を連続成長により形成することが可能であるため、制御性の高いエピタキシャル成長のみで層構造が決定される。そのため、閾値電圧の再現性の高い半導体装置を得ることができる。

例示の半導体装置の製造方法において、工程（ｄ）では、第３の半導体層の上面がマスクに覆われた状態において、第４の窒化物半導体層をエピタキシャル成長する構成としてもよい。また、工程（ｄ）では、第３の半導体層を覆うように、第４の窒化物半導体層をエピタキシャル成長し、工程（ｅ）では、第４の窒化物半導体層に開口部を形成した後、ゲート電極を第３の半導体層と電気的に接続するように形成する構成としてもよい。

例示の半導体装置は、基板と、基板の上に形成された第１の窒化物半導体層と、第１の窒化物半導体層の上に形成され、第１の窒化物半導体層と比べてバンドギャップエネルギーが大きい第２の窒化物半導体層と、第２の窒化物半導体層の上に選択的に形成されたｐ型の第３の半導体層と、第２の窒化物半導体層の上に形成された第４の窒化物半導体層と、第３の半導体層の上に形成されたゲート電極とを備え、第２の窒化物半導体層と、第４の窒化物半導体層とがｉｎ−ｓｉｔｕ形成されていない構成としてもよい。

例示の半導体装置は、第２の窒化物半導体層の上に第３の半導体層の上面を露出するように形成された第４の窒化物半導体層を備えている。このため、第２の窒化物半導体層の厚さを薄くして閾値電圧を高くした場合においても、ゲート−ソース間及びゲート−ドレイン間においては、第１の窒化物半導体層の上に形成された半導体層の厚さを厚くすることができる。従って、ゲート−ソース間及びゲート−ドレイン間における２次元電子濃度を高くすることができ、オン抵抗を低減できる。また、ゲート−ソース間及びゲート−ドレイン間において半導体層の表面からチャネルまでの距離を長くすることになるため、電流コラプスを改善できるという利点も得られる。

例示の半導体装置において、第４の窒化物半導体層は組成が連続的又は段階的に変化し、第４の窒化物半導体層のうちの少なくとも一部は、第２の窒化物半導体層と比べてバンドギャップエネルギーが大きい構成としてもよい。この場合において、第４の窒化物半導体層のうち第２の窒化物半導体層と接する部分は、第２の窒化物半導体層と格子整合することが好ましい。

例示の半導体装置において、第４の窒化物半導体層は、互いに組成の異なる複数の層が積層された積層体としてもよい。

例示の半導体装置において、第１の窒化物半導体層はＧａＮからなり、第２の窒化物半導体層はＡｌ_ｘＧａ_１−ｘＮ（０＜ｘ≦１）からなり、第３の半導体層はＡｌ_ｙＧａ_１−ｙＮ（０≦ｙ≦１）からなり、第４の窒化物半導体層はＡｌ_ｚＧａ_１−ｚＮ（０≦ｚ≦１）からなる構成とすればよい。

例示の半導体装置は、ノーマリーオフ型のトランジスタとすればよい。

本発明に係る半導体装置及びその製造方法によれば、接合型電界効果トランジスタ等の半導体装置において、オン抵抗を低減できる。

図１は、本発明の一実施形態に係る半導体装置の断面構成を示している。図１に示すように、本実施形態の半導体装置は、サファイアからなる基板１０１の（０００１）面上に、厚さが１００ｎｍのＡｌＮからなるバッファ層１０２を介在させて、第１の窒化物半導体層１０３と、第１の窒化物半導体層１０３と比べてバンドギャップエネルギーが大きい第２の窒化物半導体層１０４とが順次形成されている。第１の窒化物半導体層１０３は厚さが２μｍのアンドープＧａＮとし、第２の窒化物半導体層１０４は厚さが１５ｎｍでＡｌ組成比が１５％のアンドープＡｌＧａＮとすればよい。第２の窒化物半導体層１０４におけるゲート領域の上には、厚さが１００ｎｍのｐ型のＧａＮからなる第３の半導体層１０５が形成され、ゲート領域を除く第２の窒化物半導体層１０４の上には厚さが３５ｎｍでＡｌ組成比が１５％のアンドープＡｌＧａＮからなる第４の窒化物半導体層１０６が形成されている。本実施形態において「アンドープ」とは、不純物が意図的に導入されていないことを意味する。

第３の半導体層１０５の上には、パラジウム（Ｐｄ）からなるゲート電極１０９が形成されている。ゲート電極１０９は、第３の半導体層１０５とオーミック接触している。ゲート電極１０９の両側方には、ソース電極１０７及びドレイン電極１０８がそれぞれ形成されている。本実施形態においては、ソース電極１０７及びドレイン電極１０８は第４の窒化物半導体層１０６及び第２の窒化物半導体層１０４を貫通し、第１の窒化物半導体層１０３と第２の窒化物半導体層１０４との界面よりも下側に達する凹部に形成されている。これにより、ソース電極１０７及びドレイン電極１０８は、第１の窒化物半導体層１０３と第２の窒化物半導体層１０４とのヘテロ接合界面の近傍に生じる２次元電子ガス（２ＤＥＧ）層と直接接し、接触抵抗を低減できる。ソース電極１０７及びドレイン電極１０８は、チタン（Ｔｉ）層とアルミニウム（Ａｌ）層との積層体とすればよい。また、必ずしも凹部に形成する必要はなく、チャネルである２ＤＥＧ層とオーミック接触していればよい。

第３の半導体層１０５は、マグネシウム（Ｍｇ）等のｐ型の不純物がドーピングされている。Ｍｇのドープ量は、例えばゲート電極直下の深さが１０ｎｍ程度の領域においては、１×１０²⁰ｃｍ^-3程度とし、その他の部分においては、１×１０¹⁹ｃｍ^-3程度としてキャリア濃度を１×１０¹⁸ｃｍ^-3程度とすればよい。

閾値電圧を正の大きな値とするためには、チャネル層とバリア層との界面に発生するピエゾ分極が小さい方が好ましい。このため、チャネル層がＧａＮ層であり、バリア層がＡｌＧａＮ層である場合には、ＡｌＧａＮ層のＡｌ組成比を小さくし、膜厚を薄くする方が好ましい。一方、オン抵抗を低減するためには、チャネル層とバリア層との界面に発生するピエゾ分極が大きい方が好ましい。このため、ＡｌＧａＮ層のＡｌ組成比を大きくし、膜厚を厚くする方が好ましい。本実施形態の半導体装置は、第３の半導体層１０５の直下においては、第４の窒化物半導体層１０６が存在しておらず、ゲート−ソース間及びゲート−ドレイン間においては第４の窒化物半導体層１０６が存在している。このため、ゲート−ソース間及びゲート−ドレイン間において発生するピエゾ分極を、ゲート電極の直下において発生するピエゾ分極よりも大きくすることができる。このため、閾値電圧を高くすることができると共に、ゲート−ソース間及びゲート−ドレイン間のチャネル抵抗を低減できる。その結果、ノーマリーオフ特性と低オン抵抗とを両立することができる。

本実施形態においては、第２の窒化物半導体層１０４及び第４の窒化物半導体層１０６のＡｌ組成比を共に１５％とした。しかし、第２の窒化物半導体層１０４及び第４の窒化物半導体層１０６のＡｌ組成比は異なっていてもよい。第２の窒化物半導体層１０４のＡｌ組成比を低くすれば閾値電圧をさらに高くでき、第４の窒化物半導体層１０６のＡｌ組成比を高くすればオン抵抗をさらに低減できる。第４の窒化物半導体層１０６のバンドギャップが第２の窒化物半導体層１０４のバンドギャップ以上であることが好ましいため、第４の窒化物半導体層１０６のＡｌ組成比が第２の窒化物半導体層１０４のＡｌ組成比よりも大きいことが好ましいが、これに限られない。例えば、第４の窒化物半導体層１０６の膜厚が第２の窒化物半導体層１０４の膜厚よりも大きい場合は、第４の窒化物半導体層１０６のＡｌ組成比を第２の窒化物半導体層１０４のＡｌ組成比よりも小さくすることもできる。また、第４の窒化物半導体層１０６を、Ａｌを含まないＧａＮとした場合であっても、ｎ型不純物がドーピングされたｎ−ＧａＮとすることにより、オン抵抗を低減する効果が得られる。また、第２の窒化物半導体層１０４の膜厚はできるだけ薄くし、第４の窒化物半導体層１０６の膜厚はできるだけ厚くすることが好ましい。但し、第４の窒化物半導体層１０６の膜厚は、クラックが生じることなく形成できる臨界膜厚以下が好ましい。第４の窒化物半導体層１０６の膜厚が、第２の窒化物半導体層１０４の膜厚よりも大きいことが好ましいが、これに限られない。例えば、第４の窒化物半導体層１０６のＡｌ組成比が第２の窒化物半導体層１０４のＡｌ組成比よりも大きい場合は、第４の窒化物半導体層１０６の膜厚を、第２の窒化物半導体層１０４の膜厚よりも小さくすることもできる。

また、ゲート−ソース間及びゲート−ドレイン間に第４の窒化物半導体層１０６を形成することにより、ゲート−ソース間及びゲート−ドレイン間において半導体層の表面からチャネルまでの距離を長くすることができる。このため、チャネルが半導体層の表面に生じる表面準位の影響を受けにくくなり、電流コラプスを抑制することができる。

電流コラプスは、表面準位にトラップされた電子に起因すると考えられる。もし、第４の窒化物半導体層１０６が形成されていない場合には、オフ時に数十Ｖ程度の高いドレインバイアスを印加した場合、第２の窒化物半導体層１０４の表面準位にトラップされた電子によりゲート−ドレイン間の２次元電子ガスも空乏化される。表面準位にトラップされた電子の放出時間は捕獲時間と比べて遅いためゲートをオンした直後もゲート−ドレイン間に空乏層が広がる。このため、チャネルが完全に開かず、チャネル抵抗が増大すると考えられる。

一方、第４の窒化物半導体層１０６を備えた本実施形態の窒化物半導体トランジスタにおいては、チャネルと表面準位との距離が大きくなる。このため、オフ時に高いドレインバイアスを印加した場合においてもゲート−ドレイン間の２次元電子ガスが空乏化されない。従って、ゲートをオンした直後においてもチャネルが全開しておりチャネル抵抗は増大しない。

また、本実施形態によれば、第２の窒化物半導体層１０４を掘り込むことなく、すなわち第２の窒化物半導体層１０４に凹部を形成することなく、閾値が制御できる。

また、本実施形態では、第３の半導体層１０５よりも後に第４の窒化物半導体層１０６が形成されるため、第４の窒化物半導体層１０６の上面に第３の半導体層１０５がオーバーハングしていない。

なお、第３の半導体層１０５は、ソース電極１０７側に偏った位置に形成することが好ましい。ゲート電極１０９とドレイン電極１０８との距離を大きくすることにより、高いドレイン電圧が印加されたときに生じる電界を緩和して、トランジスタの破壊耐圧を向上することができる。

以上のように、本実施形態の半導体装置は、オン抵抗を低減することができる。また、オン抵抗の低減と閾値電圧の向上とを両立させることができ、さらに電流コラプスを改善できるという利点も有している。

以下に、一実施形態に係る半導体装置の製造方法を説明する。まず、図２（ａ）に示すように、サファイアからなる基板１０１の（０００１）面上に厚さが１００ｎｍのＡｌＮからなるバッファ層１０２、厚さが２μｍのアンドープＧａＮからなる第１の窒化物半導体層１０３、厚さが１５ｎｍのアンドープＡｌＧａＮからなる第２の窒化物半導体層１０４及び厚さが１００ｎｍのｐ型ＧａＮからなる第３の半導体層１０５を順次エピタキシャル成長する。エピタキシャル成長には、有機金属気相成長法（ＭＯＣＶＤ：Metal Organic Chemical Vapor Deposition）を用いればよい。基板の材料は、窒化物半導体層を形成できる材料であればよく、サファイアに代えてＳｉ又はＳｉＣ等としてもよい。

次に、ゲートメサ部を形成する領域にＳｉＯ_２膜１１１を選択的に形成する。この後、図２（ｂ）に示すように、ＳｉＯ_２膜１１１をエッチングマスクとして、例えばＩＣＰ（Inductive-Coupled Plasma）エッチング等のドライエッチングにより第３の半導体層１０５を選択的に除去する。このとき、例えば、塩素ガスに酸素ガスを添加した選択ドライエッチングを用い、ＡｌＧａＮ層のエッチング速度をＧａＮ層よりも小さくすることが望ましい。選択エッチングを用いることにより、ＡｌＧａＮからなる第２の窒化物半導体層１０４をほとんどエッチングすることなく、ｐ型のＧａＮ層からなる第３の半導体層１０５のエッチング残りを小さくできるので、再現性良くゲートメサ部を形成することができる。この工程において、ゲートメサ部以外の第３の半導体層１０５は完全に除去することが好ましい。しかし、完全に除去する必要はなく、数ｎｍ程度のエッチング残りがあってもよい。また、第３の半導体層１０５を除去する際に第２の窒化物半導体層１０４が数ｎｍ程度エッチングされても問題ない。

次に、図２（ｃ）に示すように、ＳｉＯ_２膜１１１を残存させた状態において、厚さが３５ｎｍのアンドープＡｌＧａＮからなる第４の窒化物半導体層１０６をＭＯＣＶＤ法等を用いてエピタキシャル成長する。ＳｉＯ_２膜１１１が成長マスクとなり第３の半導体層１０５の上には第４の窒化物半導体層１０６が形成されない。第４の窒化物半導体層１０６を第２の窒化物半導体層１０４の上のみに成長させた例を示したが、第４の窒化物半導体層１０６は第３の半導体層１０５の側壁からも成長することができる。この場合には第３の半導体層１０５の側壁を覆うように第４の窒化物半導体層１０６が形成される。

次に、図３（ａ）に示すように、例えば塩素ガスを用いたＩＣＰエッチング等によりソース電極及びドレイン電極を形成する領域に、第４の窒化物半導体層１０６、第２の窒化物半導体層１０４及び第１の窒化物半導体層１０３の一部を選択的に除去し、オーミックリセス部を形成する。

次に、図３（ｂ）に示すように、オーミックリセス部にＴｉ層とＡｌ層とを形成した後、窒素雰囲気において６５０℃の熱処理を行い、ソース電極１０７及びドレイン電極１０８を形成する。このようにオーミックリセス部にソース電極１０７及びドレイン電極１０８を形成する場合、ソース電極１０７及びドレイン電極１０８の一部が、第４の窒化物半導体層１０６の上面の一部を覆うように形成される。これにより、ソース電極１０７及びドレイン電極１０８の側壁への密着性が高まる。続いて、第３の半導体層１０５の上にＰｄからなるゲート電極１０９を形成する。

本実施形態においては、第３の半導体層１０５の上面をＳｉＯ_２膜により覆った状態で第４の窒化物半導体層を再成長する例を示した。しかし、図４（ａ）に示すようにＳｉＯ_２膜を除去した後、第４の窒化物半導体層１０６を再成長し、次に、図４（ｂ）に示すように第４の窒化物半導体層１０６に、第３の半導体層１０５を露出する開口部を形成してもよい。この場合には、図５に示すように第４の窒化物半導体層１０６が、第２の窒化物半導体層１０４の上だけでなく、第３の半導体層１０５の側壁及び上面の一部を覆う。ＳｉＯ_２膜からなるマスクを用いて選択的に再成長を行う場合には、第２の窒化物半導体層１０４と第４の窒化物半導体層１０６との界面にＳｉＯ_２膜に由来するＳｉが不純物として導入され、第４の窒化物半導体層１０６の結晶性が低下するおそれがある。しかし、このようにすれば、第４の窒化物半導体層１０６を再成長する際にＳｉＯ_２膜からなるマスクを用いる必要がなく、第４の窒化物半導体層１０６の結晶性を向上させることができる。その結果、分極効果が大きくなり２次元電子ガス濃度が増加するため、チャネル抵抗を低減し、オン抵抗をさらに低減することができる。

開口部の形成は、例えば塩素ガスを用いたＩＣＰエッチング等により行えばよい。また、水酸化カリウム溶液を用いた紫外線照射を伴うウェットエッチングにより行ってもよい。

本実施形態においては、第２の窒化物半導体層１０４を形成する工程と、第４の窒化物半導体層１０６を形成する工程との間に、第３の半導体層１０５を選択的に除去する工程を有する。よって、第２の窒化物半導体層１０４と、第４の窒化物半導体層１０６は、ｉｎ−ｓｉｔｕ形成されない。なお、ｉｎ−ｓｉｔｕ形成とは、２つの窒化物半導体層が同一のチャンバ内において連続的に形成されることを意味する。ｉｎ−ｓｉｔｕ形成されているかどうかは、例えば、第３の半導体層１０５又は第４の窒化物半導体層１０６の断面形状等により判断することができる。すなわち、第２の窒化物半導体層１０４と第４の窒化物半導体層１０６がｉｎ−ｓｉｔｕ形成された場合、第４の窒化物半導体層１０６のゲート領域をドライエッチング等により開口した後、第３の半導体層１０５を成長する必要がある。このため、第４の窒化物半導体層１０６の一部を覆うように第３の半導体層１０５が形成される。一方、本実施形態では、第２の窒化物半導体層１０４と第４の窒化物半導体層１０６とがｉｎ−ｓｉｔｕ形成されず、間に第３の半導体層１０５を形成し、選択的除去する工程が入る。すなわち、第３の半導体層１０５よりも後に第４の窒化物半導体層１０６が成長されるため、第３の半導体層１０５は第４の窒化物半導体層１０６上を覆わない。

本実施形態においては、第２の窒化物半導体層１０４と第３の半導体層１０５とが接するように形成したが、これに限らず、第２の窒化物半導体層１０４と第３の半導体層１０５との間に別の層が挿入されてもよい。例えば、第３の半導体層１０５を選択的に除去する際の、エッチングストップ層が挿入されていてもよい。この場合、例えばＡｌ組成比が１５％である第２の窒化物半導体層１０４の上に、Ａｌ組成比が２６％のアンドープＡｌＧａＮからなるエッチングストップ層を形成し、その上にＡｌ組成比が１５％のｐ型ＡｌＧａＮからなる第３の半導体層１０５を形成すればよい。このように、エッチングストップ層を挿入する場合は、第３の半導体層１０５にＡｌＧａＮを用いても、エッチングストップ層とのＡｌ組成比の差を利用することにより、第３の半導体層１０５を選択的に除去することができる。

本実施形態においては、第４の窒化物半導体層１０６を第２の窒化物半導体層１０４と同一のＡｌ組成比を有するＡｌＧａＮにより形成した。このようにした場合には、第２の窒化物半導体層１０４と第２の窒化物半導体層１０４の上に再成長する第４の窒化物半導体層１０６が格子整合するため、再成長界面に結晶欠陥が導入されにくくなるという利点がある。再成長界面の結晶欠陥を低減することにより電流コラプスをさらに抑制することができる。

一方、閾値電圧を高くし且つオン抵抗を低減するためには、先に述べたように第２の窒化物半導体層１０４のＡｌ組成比を小さくし、第４の窒化物半導体層１０６のＡｌ組成比を高くすることが好ましい。しかし、第２の窒化物半導体層１０４と第４の窒化物半導体層１０６とのＡｌ組成比の差が大きくなると、再成長界面に結晶欠陥が導入されやすくなる。再成長界面への結晶欠陥の導入を低減しつつ、第４の窒化物半導体層１０６のＡｌ組成比を高くするために、図６に示すように積層体である第４の窒化物半導体層１０６Ｂとしてもよい。この場合には、第４の窒化物半導体層１０６Ｂにおける第２の窒化物半導体層１０４と接する層のＡｌ組成比を第２の窒化物半導体層１０４と等しくし、上側の層ほどＡｌ組成比を高くすればよい。このようにすれば、第４の窒化物半導体層１０６Ｂ全体としてのＡｌ組成比を高くしつつ、第４の窒化物半導体層１０６Ｂの最下層と第２の窒化物半導体層１０４とを格子整合させることができる。例えば、第４の窒化物半導体層１０６Ｂの最下層のＡｌ組成比を第２の窒化物半導体層１０４と同じ１５％とし、最上層のＡｌ組成比を３０％とすればよい。このようにすれば、結晶欠陥を低減すると共に、ゲート−ソース間及びゲート−ドレイン間の分極効果を大きくすることができる。従って、２ＤＥＧ層の電子濃度が増加し、チャネル抵抗を低減でき、オン抵抗を小さくすることができる。図６において第４の窒化物半導体層１０６Ｂの積層数を４層としているがこれに限らず２層以上の何層としてもよい。第４の窒化物半導体層１０６Ｂの厚さ及び最下層と最上層とのＡｌ組成比の差等に応じて積層数は決定すればよい。また、第４の窒化物半導体層１０６Ｂは異なる層を積層した積層体に限られず、単一層において、Ａｌ組成比を連続的又は段階的に変化させてもよい。第４の窒化物半導体層１０６Ｂの最下層におけるＡｌ組成比を第２の窒化物半導体層１０４と同一とした場合においても、再成長であるためにＴＥＭ写真等により界面が確認される場合がある。但し、必ず界面が観察できるわけではない。また、本実施形態では第４の窒化物半導体層１０６ＢをＡｌＧａＮとし、Ａｌ組成比を変化させたが、これに限られない。例えばＩｎＡｌＧａＮなどの４元化合物においてＩｎ組成比とＡｌ組成比を変化させてもよい。この場合、第２の窒化物半導体層１０４に格子整合させつつバンドギャップをさらに大きくできる。

第１の窒化物半導体層〜第４の窒化物半導体層の組成は適宜変更してかまわない。例えば、一般式がＩｎ_ｘＡｌ_ｙＧａ_{１−ｘ−ｙ}Ｎ（０≦ｘ≦１、０≦ｙ≦１、ｘ＋ｙ≦１）で表される化合物から選択すればよい。但し、第２の窒化物半導体層は第１の窒化物半導体層と比べてバンドギャップが大きい層とし、第３の半導体層はｐ型の層とする。また、第３の半導体層は、窒化物に限られない。例えば、ＺｎＯ、ＭｇＯ又はＮｉＯ等の酸化物半導体としてもよい。

本発明に係る半導体装置及びその製造方法は、接合型電界効果トランジスタ等の半導体装置においてオン抵抗を低減でき、特に窒化物半導体を用いたパワートランジスタ及びその製造方法等として有用である。

本発明の一実施形態に係る半導体装置を示す断面図である。 本発明の一実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 本発明の一実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 本発明の一実施形態に係る半導体装置の製造方法の変形例を工程順に示す断面図である。 本発明の一実施形態に係る半導体装置の変形例を示す断面図である。 本発明の一実施形態に係る半導体装置の変形例を示す断面図である。

１０１ 基板
１０２ バッファ層
１０３ 第１の窒化物半導体層
１０４ 第２の窒化物半導体層
１０５ 第３の半導体層
１０６ 第４の窒化物半導体層
１０６Ｂ 第４の窒化物半導体層
１０７ ソース電極
１０８ ドレイン電極
１０９ ゲート電極
１１１ ＳｉＯ_２膜

Claims (9)

1. 基板の上に第１の窒化物半導体層、該第１の窒化物半導体層と比べてバンドギャップエネルギーが大きい第２の窒化物半導体層を順次エピタキシャル成長する工程（ａ）と、
   前記第２の窒化物半導体層の上に、ｐ型の第３の半導体層をエピタキシャル成長する工程（ｂ）と、
   前記第３の半導体層を選択的に除去する工程（ｃ）と、
   前記工程（ｃ）よりも後に、第２の窒化物半導体層の上に、第４の窒化物半導体層をエピタキシャル成長する工程（ｄ）と、
   前記第３の半導体層の上にゲート電極を形成する工程（ｅ）とを備えていることを特徴とする半導体装置の製造方法。
2. 前記工程（ｄ）では、前記第３の半導体層の上面がマスクに覆われた状態において、前記第４の窒化物半導体層をエピタキシャル成長することを特徴とする請求項１に記載の半導体装置の製造方法。
3. 前記工程（ｄ）では、前記第３の半導体層を覆うように、前記第４の窒化物半導体層をエピタキシャル成長し、
   前記工程（ｅ）では、前記第４の窒化物半導体層に開口部を形成した後、前記ゲート電極を前記第３の半導体層と電気的に接続するように形成することを特徴とする請求項１に記載の半導体装置の製造方法。
4. 基板と、
   前記基板の上に形成された第１の窒化物半導体層と、
   前記第１の窒化物半導体層の上に形成され、前記第１の窒化物半導体層と比べてバンドギャップエネルギーが大きい第２の窒化物半導体層と、
   前記第２の窒化物半導体層の上に選択的に形成されたｐ型の第３の半導体層と、
   前記第２の窒化物半導体層の上に形成された第４の窒化物半導体層と、
   前記第３の半導体層の上に形成されたゲート電極とを備え、
   前記第２の窒化物半導体層と、前記第４の窒化物半導体層とがｉｎ−ｓｉｔｕ形成されていないことを特徴とする半導体装置。
5. 前記第４の窒化物半導体層は、組成が連続的又は段階的に変化し、
   前記第４の窒化物半導体層のうちの少なくとも一部は、前記第２の窒化物半導体層と比べてバンドギャップエネルギーが大きいことを特徴とする請求項４に記載の半導体装置。
6. 前記第４の窒化物半導体層のうち前記第２の窒化物半導体層と接する部分は、前記第２の窒化物半導体層と格子整合することを特徴とする請求項５に記載の半導体装置。
7. 前記第４の窒化物半導体層は、互いに組成の異なる複数の層が積層された積層体であることを特徴とする請求項５又は６に記載の半導体装置。
8. 前記第１の窒化物半導体層はＧａＮからなり、
   前記第２の窒化物半導体層はＡｌ_ｘＧａ_１−ｘＮ（０＜ｘ≦１）からなり、
   前記第３の半導体層はＡｌ_ｙＧａ_１−ｙＮ（０≦ｙ≦１）からなり、
   前記第４の窒化物半導体層はＡｌ_ｚＧａ_１−ｚＮ（０≦ｚ≦１）からなることを特徴とする請求項４〜７のいずれか１項に記載の半導体装置。
9. ノーマリーオフ型のトランジスタであることを特徴とする請求項４〜８のいずれか１項に記載の半導体装置。

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