JP5361861B2 - 半導体装置 - Google Patents

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Description

この発明は、半導体装置、特に高耐圧半導体装置に関する。
従来のパワーデバイスは、半導体基板表面内にイオン注入又は不純物拡散によって形成されるｐ型半導体層及びｎ型半導体層と、ｐ型半導体層及びｎ型半導体層の表面上に形成される絶縁膜及び電極とを有している。この様な基本構成を有するパワーデバイスの電極のコーナー部（電極端部）に於いては、電界集中が生じ易く、当該電界集中を緩和するために、電極終端部に接触する位置に於いて、半導体層中に、不純物領域（以下、ＧＲ（Guard Ring）層（ガードリング層）と言う。）が形成される。更に、ＧＲ層のコーナー部（電極端部）に生じる電界集中を半導体層内部の方向へと広げて緩和するために、ＧＲ層の外側の半導体層表面内に、ＧＲ層に接触して又は離間して、別の不純物領域（以下、ＪＴＥ（Junction Termination Extension）層と言う。）が形成される。
ここで、図９は、特許文献１に記載された従来のパワー半導体装置の電極終端構造を示す縦断面図であり、より具体的には、終端構造としてＧＲ層及び複数のＪＴＥ層を有するショットキーバリアダイオードの縦断面構造を示す。図９に示す様に、ｎ+型半導体基板１Ｐ上のｎ-型半導体層２Ｐの表面上に、ショットキー電極としての第１電極３Ｐが形成されている。そして、第１電極３Ｐの端部に接してリング状に第１電極３Ｐを取り囲む様に、第１のｐ型半導体層から成るＧＲ層４Ｐがｎ-型半導体層２Ｐの表面より同層２Ｐの内部に向けて形成されている。更に、ｎ-型半導体層２Ｐの表面から同層２Ｐの内部に向けて、第２のｐ型半導体層から成る複数のＪＴＥ層５Ｐが、ＧＲ層４Ｐと離間して、ＧＲ層４Ｐの周囲にリング状に位置する様に形成されている。ｎ+型半導体基板１Ｐの裏面上には、オーミック電極として、第２電極６Ｐが形成されている。又、絶縁膜７Ｐは、第１電極３Ｐの端部を含む当該電極３Ｐの一部上と、ＧＲ層４Ｐの第１電極３Ｐの端部から外側に突出した部分の表面上と、各ＪＴＥ層５Ｐの表面上と、ｎ-型半導体層２Ｐの表面上とに、形成されている。
上記の様に、図９の終端構造は、第１電極３Ｐの端部の電界を緩和するためのＧＲ層４Ｐと、ＧＲ層４Ｐの端部（コーナー部）４ＰＥに於ける電界集中を緩和するための複数個のＪＴＥ層５Ｐとを、備えている。
この様なＧＲ層４ＰとＪＴＥ層５Ｐとから成る終端構造を有する半導体装置は、ｎ-型半導体層２Ｐの厚さと不純物濃度とから算出される理想耐圧に近い耐圧を得ることが出来る。
特開２００３−１０１０３９号公報
しかしながら、図９に示す様なＪＴＥ層５Ｐを設けた終端構造では、ｎ-型半導体層２Ｐと絶縁膜７Ｐとの界面８Ｐに存在する準位若しくは欠陥、又は、絶縁膜７Ｐ中から界面８Ｐを介して浸入してくる微量な外来不純物若しくは外部から絶縁膜７Ｐを通して界面８Ｐまで浸入してくる微量な外来不純物の何れもが、漏れ電流の発生源及び降伏点となってしまい、耐圧が大幅に劣化する場合があった。
本発明は、この様な問題点を解決するために成されたものであり、第１導電型の半導体層表面に存在する欠陥、準位及び外来不純物の影響による耐圧の劣化を抑制した、高耐圧な半導体装置を提供することを、その目的としている。
この発明の主題に係る半導体装置は、第１導電型の半導体層と、前記半導体層の主面上に形成された、ショットキー電極として機能する電極と、前記半導体層の前記主面の内で前記電極の端部の直下に位置する部分から前記半導体層の内部に向けて形成され、且つ、前記電極を取り囲む様に形成された第２導電型のガードリング層と、前記ガードリング層から離間して前記ガードリング層を取り囲む様に、前記半導体層の前記主面の内で前記電極の前記端部よりも外側に位置する部分から前記半導体層の内部に向けて形成された、少なくとも一つから成る溝と、前記少なくとも一つの溝の底部より前記半導体層の内部に向けて、前記ガードリング層から離間して前記ガードリング層を取り囲む様に形成された、少なくとも一つから成る前記第２導電型のＪＴＥ層と、前記ガードリング層の表面及び前記少なくとも一つのＪＴＥ層の表面を被覆する様に、前記半導体層の前記主面上に形成された絶縁膜とを備えたことを特徴とする。
本発明の主題によれば、第１導電型半導体層の表面に形成した溝の底部直下領域にＪＴＥ層が形成されているので、逆方向電圧の印加時に第１導電型半導体層の表面に加わる電界強度を小さくすることが出来る。しかも、本発明の主題によれば、第１導電型半導体層の表面の帯電状態が変化しても、溝が形成されてはいない第１導電型半導体層の表面とＪＴＥ層の底部とが比較的離れているために、ＪＴＥ層の端部の電界強度分布の変動を抑制することも出来る。
この発明の目的、特徴、局面、及び利点は、以下の詳細な記載と添付図面とによって、より明白となる。
本発明の実施の形態１に係る半導体装置を模式的に示す上面図である。 本発明の実施の形態１に係る半導体装置を示す縦断面図である。 本発明の実施の形態１に係る半導体装置の製造工程を示す縦断面図である。 本発明の実施の形態１の変形例１に係る半導体装置を示す縦断面図である。 本発明の実施の形態１の変形例２に係る半導体装置を示す縦断面図である。 本発明の実施の形態１の変形例３に係る半導体装置を示す縦断面図である。 本発明の実施の形態１の変形例４に係る半導体装置を示す縦断面図である。 本発明の実施の形態１の変形例５に係る半導体装置を示す縦断面図である。 従来技術に係る半導体装置を示す縦断面図である。
（実施の形態１）
本実施の形態に於いては、本発明に係る半導体装置の一例として、ショットキーバリアダイオードの構造及びその製造方法について記載する。
ここで、図１は、本実施の形態に係る半導体装置を示す上面図である。又、図２は、上面図１の断線Ａ１−Ａ２に関する縦断面図である。以下では、本実施の形態に記載の半導体装置の各断面図は、当該半導体装置の上面図１の断線Ａ１−Ａ２に関する縦断面図を表しているものとする。尚、図１に於いては、図示の便宜上、図２に於いて示す絶縁膜７及び各ＪＴＥ層５に対応して配設されている溝９の図示化は省略されている。
図２に示すショットキーバリアダイオードの終端構造は、（１）ｎ+型半導体基板１の上面上に成膜されたｎ-型半導体層（第１導電型の半導体層に該当）２と、（２）ｎ-型半導体層２の主面２Ｓ上に形成された、ショットキー電極として機能する第１電極３と、（３）ｎ-型半導体層２の主面２Ｓの内で第１電極３の端部３Ｅの直下に位置する部分及び端部３Ｅの周辺部の直下に位置する部分２ＳＰからｎ-型半導体層２の内部に向けて、リング状に第１電極３を取り囲む様に形成された第１のｐ型（第２導電型に相当）半導体層から成るＧＲ層４と、（４）ＧＲ層４から離間してＧＲ層４の周囲を取り囲む様に、ｎ-型半導体層２の主面２Ｓの内で端部３Ｅの上記周辺部よりも外側に位置する部分からｎ-型半導体層２の内部に向けてリング状に穿設された複数個の溝９と、（５）各溝９毎に、溝９の底部９Ｂ及び側面９Ｓの両部からｎ-型半導体層２の内部に向けて、ＧＲ層４を取り囲む様にリング状に形成された、第２のｐ型半導体層から成る複数個のＪＴＥ層５と、（６）ＧＲ層４の表面２ＳＰと各ＪＴＥ層５の表面とを覆う様に、第１電極３の端部３Ｅの上面上及び端部３Ｅよりも外側に位置するｎ-型半導体層２の主面２Ｓの部分上に設けられた絶縁膜７と、（７）ｎ+型半導体基板１の裏面上に形成された、オーミック電極として機能する第２電極６とを有する。
図１の上面図に示す様に、ＧＲ層４は第１電極３の端部３Ｅ（図２）の周囲をリング状に全体的に取り囲んでおり、ＧＲ層４と離間して形成されたリング状の複数のＪＴＥ層５の各々が、第１電極３及びＧＲ層４を全体的に取り囲んでいる。尚、ＧＲ層４の形状はリング状に限定されるものではなく、例えば四角形の様な形状であっても良い。要は、ＧＲ層４が第１電極３の端部周囲を全体的に取り囲んでいれば良い。同様に、各溝９及びその直下の各ＪＴＥ層５の形状も一例であるリング形状に限定されるものではなく、要は、各溝９及びその直下の各ＪＴＥ層５が第１電極３及びＧＲ層４を全体的に取り囲み得る形状を有していれば良い。これらの点は、後述する各変形例でも同等に成立つことである。
ＧＲ層４は、その表面がｎ−型半導体層２の主面２Ｓ上に形成された第１電極３の端部３Ｅの裏面と接触することで、逆方向電圧の印加時に第１電極３の端部３Ｅ（特にそのコーナー部）に発生する電界集中を緩和するためのＧＲとして機能する。
各ＪＴＥ層５は、対応する溝９の底部９Ｂ及び側面９Ｓの直下に形成されており、ＧＲ層４と離間してＧＲ層４の周囲に於いてリング状に位置する様に配置されている。ｎ−型半導体層２のＧＲ層４よりも外側に位置する主面２Ｓには、複数個の溝９が形成され、それぞれの溝９にＪＴＥ層５が形成される。各ＪＴＥ層５は、互いに離間して配置される。ＪＴＥ層５は、逆方向電圧の印加時にＧＲ層４の端部（コーナー部）に於いて発生する電界集中を緩和するためのＪＴＥとして機能する。従って、ＪＴＥ層５を図２の様に複数個形成した方が、ＧＲ層４の端部に於ける電界緩和効果が高くなる。勿論、溝９及びその直下に位置するＪＴＥ層５の数が１つの場合に於いても、ＧＲ層４の端部に於ける電界緩和効果が得られるので、溝９及びその直下に位置するＪＴＥ層５の数が１つとなる様に設定しても良い。この点は、後述する各変形例においても妥当する。
本実施の形態の特徴点の一つは、溝９の側面９Ｓの直下に位置するｎ-型半導体層２の部分にもＪＴＥ層５が形成されている点にある。この特徴点を有する場合には、溝９の側面９Ｓの直下部分にＪＴＥ層を形成しない場合と対比して、複数のＪＴＥ層５の内で、ＧＲ層４と隣接して対向するＪＴＥ層５Ａの縦断面での面積が増大するので、ＧＲ層４の端部に加わる電界分布を広げて均一化させることによって、ＧＲ層４の端部での電界集中をより一層緩和させ得る効果が得られる。しかも、全ての溝９に関して、各溝９の側面９Ｓの直下部分にも対応するＪＴＥ層５が形成されているので、各ＪＴＥ層５のコーナー部５Ｅに於いて発生する電界集中も、隣接するＪＴＥ層５同士が互いに電界分布を広げることによって緩和させると言う効果も得られる。
又、本実施の形態では、溝９の底部９Ｂの直下部分に形成されたＪＴＥ層５の部分の底部５Ｂの位置が、ＧＲ層４の底部４Ｂの位置よりも、主面２Ｓから見て深くなる様に、溝９の底部９Ｂの直下部分に形成されたＪＴＥ層５の部分の厚みが設定されている。この構造の採用によって、より深いＪＴＥ層５の底部５Ｂ及びその周辺部分がＧＲ層４の周囲の電界をＪＴＥ層５の底部５Ｂ側に引きつけるため、ＧＲ層４の周囲の電界分布がｎ-型半導体層２の内部方向により一層偏ると言う結果が生じる。この結果、ｎ-型半導体層２の主面２Ｓに於ける電界強度を減少させることが出来るという効果が得られる。
図９に示す従来のＪＴＥ層５Ｐの構造に於いては、逆方向電圧の印加時に発生した各ＪＴＥ層５Ｐの端部（コーナー部）５ＰＥに電界集中が発生し、その影響によりｎ−型半導体層２Ｐの主面と絶縁膜７Ｐとの界面８Ｐにも電界が生じる。
これに対して、本実施の形態では、溝９の直下部分にＪＴＥ層５を形成しているので、ＪＴＥ層５の端部の電界集中部（コーナー部）５Ｅとｎ−型半導体層２の主面２Ｓとの間の距離が、図９の場合と比較して、長く設定されている。この特徴的な構造では、逆方向電圧の印加時にｎ−型半導体層２の主面２Ｓに加わる電界強度を、図９の場合よりも小さくすることが出来る。この結果、ｎ−型半導体層２の主面２Ｓと絶縁膜７との界面８に、欠陥、界面準位、及び、絶縁膜７を介して界面８に浸入する微量な不純物が存在していても、ｎ−型半導体層２の主面２Ｓに於ける電界強度が十分に小さいため、上記欠陥等が漏れ電流の発生源及び降伏点とはなり得ない。このため、耐圧劣化を抑制した理想耐圧を有する半導体装置を実現することが出来る。
又、本実施の形態では、溝９を設けたことにより、溝９の底部９Ｂ上の絶縁膜７の厚さ１０は、溝９が形成されてはいないｎ-型半導体層２の主面２Ｓ上の絶縁膜７の厚さ１１よりも、厚く設定されている。この構造により、ＪＴＥ層５が形成された溝９の底部９Ｂから絶縁膜７の表面７Ｓまでの距離を、ｎ-型半導体層２の主面２Ｓから絶縁膜７の表面７Ｓまでの距離よりも長く設定することが出来る。このため、絶縁膜７を介して外部より侵入する不純物が溝９の底部９Ｂ直下に位置するＪＴＥ層５まで到達しにくくなり、ＪＴＥ層５と絶縁膜７との界面８Ｊは外部からの不純物によって汚染されにくくなる。その結果、長期間の使用においても耐圧の劣化が少ない、信頼性の高い半導体装置を提供することが出来る。
又、本実施の形態の効果を言い換えると、ｎ-型半導体層２の主面２Ｓに存在する表面電荷により生じるＪＴＥ層５の端部のコーナー部５Ｅに於ける電界強度を小さくすることが出来る。
半導体装置の理想耐圧でブレークダウンが発生した後に耐圧が大幅に劣化する、所謂ターンオーバー現象は、ブレークダウンによりｎ−型半導体層２の主面２Ｓの帯電状態に変化が生じて、p型半導体層であるＧＲ層４又はＪＴＥ層５の電界強度分布が変化することに起因して発生する。しかし、本実施の形態では、ｎ−型半導体層２の主面２Ｓの帯電状態が変化しても、ｎ−型半導体層２の主面２ＳとＪＴＥ層５の底部５Ｂが図９の場合と比較してより離れているために、ＪＴＥ層５の端部の電界強度分布の変動を抑制することが出来る。そのため、本実施の形態では、ブレークダウンが発生しても、ターンオーバー現象が発生せずに、繰り返し使用可能な信頼性の高い半導体装置を提供することが出来る。
ここで、ＪＴＥ層５が形成されている溝９の深さＴが深くなるにつれて、ＧＲ層４及びＪＴＥ層５の端部で発生する電界集中部の影響によるｎ−型半導体層２の主面２Ｓに於ける電界強度が低減する。しかし、溝９の深さＴが深くなりすぎると、ＪＴＥ層５はＧＲ層４の電界集中を緩和させるという本来の効果が薄れてくる。そのため、電界緩和効果が顕著に表れる溝９の深さＴは、概ね、ＧＲ層４の厚さの１／３以上から２倍以内の範囲内にあることが望ましい。
次に、図２に示した半導体装置の製造方法について、製造工程中の半導体装置の断面図を示す図３を用いて、記載する。尚、ここでは、ｎ+型半導基板１として４Ｈ−ＳｉＣ（炭化珪素）を用いたショットキーバリアダイオードの製造方法について記載する。
先ず、第１工程では、ｎ+型半導体基板１上にｎ-型半導体層２が形成された基板を準備する（図３（ａ）参照）。例えば、ｎ+型半導体基板１は、その抵抗率が０．０２Ω・ｃｍの４Ｈ−ＳｉＣ（炭化珪素）基板である。ｎ-型半導体層２には、ｎ型不純物の不純物濃度が５×１０15ｃｍ-3で且つ厚さを１０μｍに設定したものが採用される。ｎ-型半導体層２の不純物濃度と厚さとは、半導体装置の設計耐圧によって異なる。
次の第２工程では、ｎ-型半導体層２の主面２Ｓ上に形成したマスク１２をパターンニングして、マスク１２にリング状の開口部を形成した後、ドライエッチングを行い、上記開口部に対応したリング状の複数個の溝９を形成する（図３（ｂ）参照）。例えば、溝９の深さは０．３μｍである。
次の第３工程では、マスク１２を除去した上で、ｎ-型半導体層２の主面上に形成した新たなマスク１３をパターンニングした後に、ｐ型不純物をイオン注入して、各溝９の底部９Ｂ及び側面９Ｓの直下部分に、対応する複数個のＪＴＥ層５を形成する（図３（ｃ）参照）。例えば、ドーズ量を５×１０12ｃｍ-2とし、加速電圧を４０〜７００ｋｅＶの多段階に分けて、ｐ型の不純物としてアルミニウムを注入した。溝９の底部９Ｂの直下部分の厚さが０．８μｍで且つ濃度２×１０17ｃｍ-3のボックス型のプロファイルを有するＪＴＥ層５を形成する。電界集中部は溝９の底部９Ｂの直下領域に生じるので、溝９の底部９Ｂの直下領域に於ける注入濃度が設定値を満足すれば、耐圧は確保される。従って、溝９の底部９Ｂの直下領域と溝９の側面９Ｓの直下領域との間で、ｐ型不純物の注入濃度は異なっていても良い。
次の第４工程では、マスク１３を除去した上で、新たなマスク１４をパターンニングして、ＪＴＥ層５と離間した位置にリング状の開口部を形成した後に、ｐ型不純物をイオン注入して、ｎ-型半導体層２の主面２Ｓよりｎ-型半導体層２の内部に向けて、リング状のＧＲ層４を形成する（図３（ｄ）参照）。例えば、ドーズ量を１．２５×１０13ｃｍ-2とし、加速電圧を１０〜７００ｋｅＶの多段階に分けて、ｐ型の不純物として、アルミニウムを注入した。厚さ０．８μｍで且つ濃度５×１０17ｃｍ-3のボックス型のプロファイルを有するＧＲ層４が形成され、ＧＲ層４の不純物濃度はＪＴＥ層５の不純物濃度よりも高くなっている。
次の第５工程では、マスク１４を除去した後に、ＧＲ層４及びＪＴＥ層５に注入した不純物に対する活性化アニールを行う。例えば、活性化アニールは、１７００℃の温度の下で１０分間実施された。工程図は図示せず。
次の第６工程では、ｎ+型半導体基板１の裏面上に、オーミック電極として機能する、ニッケルから成る第２電極６を形成し、その後に、ｎ-型半導体層２の主面２ＳとＧＲ層４の一部上に、ショットキー電極として機能する、チタン又はニッケルから成る第１電極３を形成する（図３（ｅ）参照）。第１電極３の外周部の端部３Ｅは、ＧＲ層４と接触している。
次の第７工程では、第１電極３の外周部の端部３Ｅ上、ＧＲ層４の表面上、ＪＴＥ層５の表面上、及びに、ｎ-型半導体層２の主面２Ｓ上に、絶縁膜７を形成する（図３（ｆ）参照）。
以上の工程により、図２に示した半導体装置が完成される。
ＪＴＥ層５の個数が多い程に、耐圧劣化の抑制効果がある。実施例では、ＪＴＥ層５の個数は、３個〜４個であるのが、効果的で且つ十分であった。蓋し、ＪＴＥ層５の個数をそれ以上に増加させてみても、実際の効果は、ＪＴＥ層５の個数が３個〜４個である場合のそれと殆ど変わらなかった。
又、例えば、各ＪＴＥ層５の幅Ｗ５は５μｍ、ＪＴＥ層５の端から次のＪＴＥ層５の端までの間隔は３μｍとした。また、ＧＲ層４の幅Ｗ４は１０μｍ、ＧＲ層４の端と次に隣接するＪＴＥ層５Ａの端までの間隔ｄは２μｍとした。
本実施の形態の半導体装置では、ＧＲ層４及びＪＴＥ層５のｐ型半導体層は共にｐ型の不純物を含み、一例として、ＧＲ層４の不純物濃度はＪＴＥ層５の不純物濃度よりも大きく設定されているが、ＧＲ層４とＪＴＥ層５との不純物濃度は同程度であっても良い。
（変形例１）
図４は、実施の形態１（図２）の変形例１に係る半導体装置の構成を示す縦断面図である。図４に示す半導体装置が図２に示す半導体装置と相違する唯一の点は、各溝９の側面９Ｓの直下部にはＪＴＥ層が形成されてはおらず、各溝９の底部９Ｂのみからｎ-型半導体層２内へ向けてＪＴＥ層５が形成されているにすぎない点にある。その他の構造は図２に示す対応する構造と同様であり、その他の符号の詳しい説明を省略する。
本変形例に於いても、実施の形態１と同様に、各ＪＴＥ層５の電界集中部（コーナー部）から、溝９が形成されてはいないｎ-型半導体層２の表面２Ｓまでの距離が、図９の従来例の構造のそれよりも大きくなることから、ｎ-型半導体層２の表面２Ｓでの電界強度を図９の従来例よりも低減化することが出来る。
（変形例２）
図５は、実施の形態１（図２）の変形例２に係る半導体装置の構成を示す縦断面図である。図５に示す半導体装置が図２に示す半導体装置と相違する唯一の点は、複数の溝９の内でＧＲ層４から最も遠方ないしは外側に位置する溝９Ｐの底部の、ｎ-型半導体層２の表面２Ｓからの深さＴＰが、その他の溝９ａ，９ｂ，９ｃの底部の深さＴと比較して、最も深いという点にある（ＴＰ＞Ｔ）。尚、その他の構造は、図２の半導体装置の対応する構造と同一であり、従って、実施の形態１で生ずる既述した効果は本変形例に於いても同様に得られる。
各ＪＴＥ層５に於いて、対応する溝９の底部から各ＪＴＥ層５の底部５Ｂ，５ＢＰまでの厚みは、実施の形態１と同様に、同一に設定されているので、本変形例の構造により、最も遠方の溝９Ｐの底部及び側面の直下部に形成されたＪＴＥ層５Ｐの底部５ＢＰは、ＧＲ層４の底部４Ｂ及びその他のＪＴＥ層５の底部５Ｂの何れよりも、最も深い場所に位置している。従って、ＪＴＥ層５Ｐに於いては、その他のＪＴＥ層５と比較して、同層５Ｐの電界集中部（コーナー部）はｎ−型半導体層２の表面２Ｓから最も離されることとなり、外部からの不純物の影響を最も受け易い最外周部の溝９Ｐの近傍のｎ−型半導体層２の表面２Ｓに於ける電界強度が、実施の形態１の場合よりも、更に低減化され得る。
尚、本変形例の更なる変形例として、その直下部にＪＴＥ層５が形成される溝９の底部の深さが、ＧＲ層４に近い位置にある溝９よりもより遠い位置にある溝９になる程に、深くなる様に、各溝９ａ，９ｂ，９ｃ，９Ｐの底部の深さを設定してもよい。即ち、図５に示された各溝９ａ，９ｂ，９ｃ，９Ｐの底部の深さは、（溝９ａの底部の深さ）＜（溝９ｂの底部の深さ）＜（溝９ｃの底部の深さ）＜（溝９Ｐの底部の深さ）の関係が満たされる様に、修正される。この様な更なる変形例に於いては、各ＪＴＥ層５の電界集中部（コーナー部）は、当該ＪＴＥ層５がＧＲ層４よりも遠方に位置する程に、ｎ-型半導体層２の表面２Ｓからより離されることとなり、その結果、ｎ-型半導体層２の表面２Ｓに於ける電界強度は、当該表面２Ｓの位置がＧＲ層４の表面２ＳＰから離れる程に、小さくなっていくと言う効果が得られる。尚、製造方法に関しては、より底部の深さが深い溝９は、既述した第２工程を更に繰り返すことで形成され得る。
（変形例３）
図６は、実施の形態１（図２）の変形例３に係る半導体装置の構成を示す縦断面図である。図６に示す半導体装置が図２に示す半導体装置と相違する唯一の点は、全ての溝９の各々が一つのＪＴＥ層５と接続される様に、一つのＪＴＥ層５が形成されている点にある。即ち、図６の構造では、隣り合う溝９間に位置するｎ-型半導体層２の表面２ＳＡからも、ｎ-型半導体層２の内部に向けて、ＪＴＥ層５の一部分が形成され、その様なＪＴＥ層５の一部分が、両隣の各々の溝９の底部及び側面の直下部から形成されたＪＴＥ層５の他部分と結合し合って、図６に示された一つのＪＴＥ層５が形成されている。その他の構造は、実施の形態１に於ける対応する構造と同様であり、従って、既述した実施の形態１の効果が同様に発揮され得る。
本変形例によれば、特に、隣り合う溝９間のｎ-型半導体層２の表面２ＳＡ直下にも、ｐ型半導体層であるＪＴＥ層５が形成されているので、ＪＴＥ層５の静電容量を調整することが出来るという新たな効果が得られる。
又、実施の形態１で記載したＪＴＥ構造を、実施の形態１のＧＲ層４とは構造が異なるＧＲ層構造を有する半導体装置に対しても適用可能であり、この様な変形例を以下に変形例４及び５として記載する。勿論、両変形例４及び５に於いても、実施の形態１で既述した効果は得られる。
（変形例４）
図７は、実施の形態１（図２）の変形例４に係る半導体装置の構成を示す縦断面図である。図７に示す半導体装置が図２に示す半導体装置と相違する特徴点は、第１電極３Ａの端部３ＡＥ及びその端部周辺部２ＳＰＡが、その直下領域にｐ型のＧＲ層４Ａが形成されたガードリング層用溝９ａ１内に配設されている点にある。この構造のために、絶縁膜７Ａの一部は、溝９ａ１内にまで延設されて端部周辺部２ＳＰＡを全面的に被覆している。その他の構造は、実施の形態１の対応する構造と同一である。
本変形例によれば、ＧＲ層４Ａの電界集中部（コーナー部）とｎ-型半導体層２の表面２Ｓとの距離が図２の場合と比較して大きくなり、加えて、ＧＲ層４Ａ直上の絶縁膜７Ａの部分の厚さも厚くすることが可能であることから、ＧＲ層４Ａ周囲のｎ-型半導体層２の表面２Ｓの電界強度を低減化することが出来ると共に、ＧＲ層４Ａ周囲のｎ-型半導体層２の表面２Ｓに於ける準位及び欠陥による耐圧劣化を抑制することも出来る。
（変形例５）
図８は、実施の形態１（図２）の変形例５に係る半導体装置の構成を示す縦断面図である。図８に示す半導体装置が図２に示す半導体装置と唯一相違する点は、ＧＲ層４内に、第１電極３の端部３Ｅと接触した、リング状に第１電極３を取り囲む第３のｐ型半導体層（第２ＧＲ層に該当）１５を配置している点にある。第３のｐ型半導体層１５の不純物濃度は、ＧＲ層４の不純物濃度よりも高く設定されている。その他の構造は、図２に示す、対応する構造と同様である。第３のｐ型半導体層１５は、第１電極３の端部３Ｅのコーナー部に於ける電界集中を緩和する機能を呈する。
（付記）
尚、本発明の主題に係る終端構造は、実施の形態１及びその各変形例に於いて示したショットキーダイオードの他に、パワーＭＯＳＦＥＴ等のその他のパワー半導体装置にも適用可能である。
又、本発明に於ける不純物の導電型に関して、ｎ型を第１導電型と定義した場合には、ｐ型は第２導電型となり、逆に、ｐ型を第１導電型と定義した場合には、ｎ型が第２導電型となる。
以上、本発明の実施の形態を詳細に開示し記述したが、以上の記述は本発明の適用可能な局面を例示したものであって、本発明はこれに限定されるものではない。即ち、記述した局面に対する様々な修正や変形例を、この発明の範囲から逸脱することの無い範囲内で考えることが可能である。

Claims (8)

  1. 第１導電型の半導体層と、
    前記半導体層の主面上に形成された、ショットキー電極として機能する電極と、
    前記半導体層の前記主面の内で前記電極の端部の直下に位置する部分から前記半導体層の内部に向けて形成され、且つ、前記電極を取り囲む様に形成された第２導電型のガードリング層と、
    前記ガードリング層から離間して前記ガードリング層を取り囲む様に、前記半導体層の前記主面の内で前記電極の前記端部よりも外側に位置する部分から前記半導体層の内部に向けて形成された、少なくとも一つから成る溝と、
    前記少なくとも一つの溝の底部より前記半導体層の内部に向けて、前記ガードリング層から離間して前記ガードリング層を取り囲む様に形成された、少なくとも一つから成る前記第２導電型のＪＴＥ層と、
    前記ガードリング層の表面及び前記少なくとも一つのＪＴＥ層の表面を被覆する様に、前記半導体層の前記主面上に形成された絶縁膜とを備えたことを特徴とする、
    半導体装置。
  2. 請求項１記載の半導体装置であって、
    前記半導体層の前記主面から見て、前記少なくとも一つのＪＴＥ層の底部の方が前記ガードリング層の底部よりも深いことを特徴とする、
    半導体装置。
  3. 請求項１又は２に記載の半導体装置であって、
    前記少なくとも一つのＪＴＥ層は、前記少なくとも一つの溝の側面からも前記半導体層の内部に向けて形成されていることを特徴とする、
    半導体装置。
  4. 請求項１乃至３の何れか一項に記載の半導体装置であって、
    前記絶縁膜の内で前記少なくとも一つの溝の前記底部上の部分の膜厚が、前記絶縁膜の内で前記少なくとも一つの溝が形成されてはいない前記主面の部分上の部分の膜厚よりも厚いことを特徴とする、
    半導体装置。
  5. 請求項１乃至４の何れか一項に記載の半導体装置であって、
    前記溝は複数個あり、
    各溝に対応して前記ＪＴＥ層は複数個あり、
    前記複数個の溝の内で前記ガードリング層から最も遠方に位置する溝の前記主面からの深さが最も深いことを特徴とする、
    半導体装置。
  6. 請求項３又は４に記載の半導体装置であって、
    前記溝は複数個あり、
    一つのＪＴＥ層が前記複数個の溝の各々と接続する様に形成されていることを特徴とする、
    半導体装置。
  7. 請求項１乃至６の何れか一項に記載の半導体装置であって、
    前記電極の前記端部は、その直下に前記ガードリング層が形成されたガードリング層用溝内に配設されていることを特徴とする、
    半導体装置。
  8. 請求項１乃至６の何れか一項に記載の半導体装置であって、
    前記ガードリング層は、
    前記半導体層の前記主面の内で前記電極の前記端部の直下に位置する部分から前記ガードリング層の内部に向けて前記電極を取り囲む様に形成され、且つ、前記ガードリング層の不純物濃度よりも高濃度の前記第２導電型の不純物を含む第２ガードリング層を備えることを特徴とする、
    半導体装置。
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