JP5943846B2 - 炭化珪素半導体装置及びその製造方法 - Google Patents

Description

本発明は炭化珪素半導体装置とその製造方法に関し、特に、電力用半導体装置の耐圧特性を向上させる技術に関する。

インバーターなどのパワーエレクトロニクス機器の省エネ化のため、それに用いるＩＧＢＴ（Insulated Gate Bipolar Transistor）やＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）、ＰＮダイオードやＳＢＤ（ショットキバリアダイオード：Schottky Barrier Diode）などの電力用半導体素子の低損失化が求められている。そのため、半導体素子材料として、従来のＳｉよりも絶縁破壊電界が高く素子厚みを薄くでき、損失低減を図ることのできるＳｉＣを用いた半導体素子の開発が進められている。

一般に電力用半導体素子は、電極端部の電界集中による耐圧低下を防止するため、電極端部の電界を緩和する終端構造が採用されている。

国際公開第２０１２／０９６０１０号

通常、炭化珪素半導体装置の製造では、フォトリソグラフィー工程でのマスクの位置合わせのために、リセス状のアライメントマークを基板上に形成する必要がある。そのため、リセス形成用のマスクを１枚使用する必要がある。しかし、アライメントマークのレジストパターン形成と、終端領域のレジストパターン形成を１枚のマスクで同時に行えば、フォトリソグラフィー工程を削減することが可能である。この時、終端領域にはアライメントマーク形成時のエッチングによってリセス状の段差が形成される。

ところで、シリコン（Ｓｉ）にイオン注入された不純物はある程度拡散するが、ＳｉＣにイオン注入された不純物は殆ど拡散しない。そのため、ＳｉＣ半導体装置においてガードリングやＪＴＥ等の不純物領域（以下、「終端領域」という）をリセスの下に形成すると、リセスの底端部の近傍の不純物濃度が高くなる。終端領域の不純物濃度が高いと、高電圧が印加されたときに空乏層の伸びが小さく、終端領域内に高電界が生じる。特に、終端領域上のリセスの底端部では電界集中が生じ易くなっている。ＳｉＣはＳｉに比べ絶縁破壊電界強度が高いため、内部電界強度が高く、リセスの底端部において絶縁破壊を引き起こすことがあった。

その対策として、特許文献１では、リセス側面にテーパー形状を持たせ、あるいはガードリングをリセス底部だけでなくリセス外縁部まで形成する構造が開示されている。しかし、より有効な解決手法が望まれる。

本発明は上述の問題に鑑みてなされたものであり、リセスの底面端部の電界集中を抑制し、高い耐圧を持った炭化珪素半導体装置およびその製造方法の提供を目的としている。

本発明の第１の炭化珪素半導体装置は、表面に活性領域を囲むリセスが形成された第１導電型のＳｉＣのドリフト層と、ドリフト層上に、活性領域からリセスの一部に亘って形成された電極層と、リセスの底面であるドリフト層の表層に形成された第２導電型の第１不純物領域と、活性領域の反対側において第１不純物領域に隣接してドリフト層の表層に形成され、第１不純物領域より不純物濃度が低い第２導電型の第２不純物領域と、電極層の一部と第１、第２不純物領域を覆う絶縁層とを備え、第２不純物領域は、活性領域の反対側のリセスの底面端部とドリフト層との間において、リセスの底面から側面に亘って設けられる。
また、本発明の第２の炭化珪素半導体装置は、表面に活性領域を囲むリセスが形成された第１導電型のＳｉＣのドリフト層と、ドリフト層上に、活性領域からリセスの一部に亘って形成された電極層と、リセスの底面であるドリフト層の表層に形成された第２導電型の第１不純物領域と、活性領域の反対側において第１不純物領域に隣接してドリフト層の表層に形成され、第１不純物領域より不純物濃度が低い第２導電型の第２不純物領域と、電極層の一部と第１、第２不純物領域を覆う絶縁層とを備え、第２不純物領域の深さは、第１不純物領域の深さよりも浅い。
また、本発明の第３の炭化珪素半導体装置は、表面に活性領域を囲むリセスが形成された第１導電型のＳｉＣのドリフト層と、リセスの底面であるドリフト層の表層に形成された第２導電型の第１不純物領域と、活性領域の反対側において第１不純物領域に隣接して形成され、第１不純物領域より不純物濃度が低い第２導電型の第２不純物領域と、第１不純物領域の一部と第２不純物領域の上に形成されたシリコン酸化膜と、ドリフト層上に、リセスからシリコン酸化膜上に亘って形成された電極層とを備える。

本発明の第１の炭化珪素半導体装置の製造方法は、（ａ）第１導電型のＳｉＣのドリフト層を準備する工程と、（ｂ）単一のマスクを用いて、ドリフト層の表面に活性領域を囲むリセスとアライメントマークを形成する工程と、（ｃ）ドリフト層上に、活性領域からリセスの一部に亘って電極層を形成する工程と、（ｄ）リセスの底面であるドリフト層の表層に第２導電型の第１不純物領域を形成する工程と、（ｅ）活性領域の反対側において第１不純物領域に隣接して、第１不純物領域より不純物濃度が低い第２導電型の第２不純物領域をドリフト層の表層に形成する工程と、（ｆ）電極層の一部と第１、第２不純物領域を覆う絶縁層を形成する工程とを備え、工程（ｅ）は、活性領域の反対側のリセスの底面端部とドリフト層との間において、リセスの底面から側面に亘って第２不純物領域を形成する工程である。
また、本発明の第２の炭化珪素半導体装置の製造方法は、（ａ）第１導電型のＳｉＣのドリフト層を準備する工程と、（ｂ）単一のマスクを用いて、ドリフト層の表面に活性領域を囲むリセスとアライメントマークを形成する工程と、（ｃ）ドリフト層上に、活性領域からリセスの一部に亘って電極層を形成する工程と、（ｄ）リセスの底面であるドリフト層の表層に第２導電型の第１不純物領域を形成する工程と、（ｅ）活性領域の反対側において第１不純物領域に隣接して、第１不純物領域より不純物濃度が低い第２導電型の第２不純物領域をドリフト層の表層に形成する工程と、（ｆ）電極層の一部と第１、第２不純物領域を覆う絶縁層を形成する工程とを備え、工程（ｅ）は、第２不純物領域の深さを第１不純物領域の深さよりも浅く形成する工程である。

本発明の第１の炭化珪素半導体装置は、表面に活性領域を囲むリセスが形成された第１導電型のＳｉＣのドリフト層と、ドリフト層上に、活性領域からリセスの一部に亘って形成された電極層と、リセスの底面であるドリフト層の表層に形成された第２導電型の第１不純物領域と、活性領域の反対側において第１不純物領域に隣接してドリフト層の表層に形成され、第１不純物領域より不純物濃度が低い第２導電型の第２不純物領域と、電極層の一部と第１、第２不純物領域を覆う絶縁層とを備え、第２不純物領域は、活性領域の反対側のリセスの底面端部とドリフト層との間において、リセスの底面から側面に亘って設けられる。以上の構成により、リセスの底面端部近傍の電界集中が緩和されるので、高い耐圧を有する。
また、本発明の第２の炭化珪素半導体装置は、表面に活性領域を囲むリセスが形成された第１導電型のＳｉＣのドリフト層と、ドリフト層上に、活性領域からリセスの一部に亘って形成された電極層と、リセスの底面であるドリフト層の表層に形成された第２導電型の第１不純物領域と、活性領域の反対側において第１不純物領域に隣接してドリフト層の表層に形成され、第１不純物領域より不純物濃度が低い第２導電型の第２不純物領域と、電極層の一部と第１、第２不純物領域を覆う絶縁層とを備え、第２不純物領域の深さは、第１不純物領域の深さよりも浅い。以上の構成により、リセスの底面端部近傍の電界集中が緩和されるので、高い耐圧を有する。
また、本発明の第３の炭化珪素半導体装置は、表面に活性領域を囲むリセスが形成された第１導電型のＳｉＣのドリフト層と、リセスの底面であるドリフト層の表層に形成された第２導電型の第１不純物領域と、活性領域の反対側において第１不純物領域に隣接して形成され、第１不純物領域より不純物濃度が低い第２導電型の第２不純物領域と、第１不純物領域の一部と第２不純物領域の上に形成されたシリコン酸化膜と、ドリフト層上に、リセスからシリコン酸化膜上に亘って形成された電極層とを備える。以上の構成により、リセスの底面端部近傍の電界集中が緩和されるので、高い耐圧を有する。

本発明の第１の炭化珪素半導体装置の製造方法は、（ａ）第１導電型のＳｉＣのドリフト層を準備する工程と、（ｂ）単一のマスクを用いて、ドリフト層の表面に活性領域を囲むリセスとアライメントマークを形成する工程と、（ｃ）ドリフト層上に、活性領域からリセスの一部に亘って電極層を形成する工程と、（ｄ）リセスの底面であるドリフト層の表層に第２導電型の第１不純物領域を形成する工程と、（ｅ）活性領域の反対側において第１不純物領域に隣接して、第１不純物領域より不純物濃度が低い第２導電型の第２不純物領域をドリフト層の表層に形成する工程と、（ｆ）電極層の一部と第１、第２不純物領域を覆う絶縁層を形成する工程とを備え、工程（ｅ）は、活性領域の反対側のリセスの底面端部とドリフト層との間において、リセスの底面から側面に亘って第２不純物領域を形成する工程である。従って、第２不純物領域によりリセスの底面端部近傍の電界集中が緩和されるので、高い耐圧を有する炭化珪素半導体装置が得られる。
また、本発明の第２の炭化珪素半導体装置の製造方法は、（ａ）第１導電型のＳｉＣのドリフト層を準備する工程と、（ｂ）単一のマスクを用いて、ドリフト層の表面に活性領域を囲むリセスとアライメントマークを形成する工程と、（ｃ）ドリフト層上に、活性領域からリセスの一部に亘って電極層を形成する工程と、（ｄ）リセスの底面であるドリフト層の表層に第２導電型の第１不純物領域を形成する工程と、（ｅ）活性領域の反対側において第１不純物領域に隣接して、第１不純物領域より不純物濃度が低い第２導電型の第２不純物領域をドリフト層の表層に形成する工程と、（ｆ）電極層の一部と第１、第２不純物領域を覆う絶縁層を形成する工程とを備え、工程（ｅ）は、第２不純物領域の深さを第１不純物領域の深さよりも浅く形成する工程である。従って、第２不純物領域によりリセスの底面端部近傍の電界集中が緩和されるので、高い耐圧を有する炭化珪素半導体装置が得られる。

実施の形態１の炭化珪素半導体装置の終端構造を示す断面図である。 実施の形態１の炭化珪素半導体装置の製造工程を示す断面図である。 実施の形態１の炭化珪素半導体装置の終端領域における電界分布を示す図である。 実施の形態２の炭化珪素半導体装置の構成を示す断面図である。 実施の形態２の炭化珪素半導体装置の終端領域における電界分布を示す図である。 実施の形態２の変形例の炭化珪素半導体装置の終端構造を示す断面図である。 実施の形態３の炭化珪素半導体装置の終端構造を示す断面図である。 実施の形態３の炭化珪素半導体装置の製造工程を示す断面図である。 実施の形態３の炭化珪素半導体装置の終端領域における電界分布を示す図である。 実施の形態３の炭化珪素半導体装置の終端領域における電位分布を示す図である。 前提技術の炭化珪素半導体装置の終端構造を示す断面図である。 前提技術の炭化珪素半導体装置の終端構造を示す断面図である。

以下の説明では、半導体の導電型について第１導電型をｎ型、第２導電型をｐ型として説明するが、反対の導電型であっても良い。

＜Ａ．前提技術＞
図１１は、本発明の前提技術であるＳｉＣを用いたＳＢＤ１１０の終端構造を示す断面図である。ＳＢＤ１１０は、ＳｉＣからなるｎ型の半導体基板１と、ｎ型のドリフト層２、ショットキ電極３、アノード電極４、ｐ型の終端領域５、絶縁保護膜６、カソード電極７を備える。ドリフト層２は半導体基板１の上面に形成され、カソード電極７は半導体基板１の下面に形成される。終端領域５は、活性領域（ショットキ電極３、アノード電極４が設けられた領域）を囲み、ショットキ電極３と一部が重複するようにドリフト層２の表層に形成される。アノード電極４はショットキ電極３上に形成され、終端領域５よりも内側に設けられる。絶縁保護膜６は、アノード電極４及びショットキ電極３の終端側と、ドリフト層２を覆うように形成される。カソード電極７は半導体基板１の下面に形成される。

カソード電極７に高電圧を印加すると、ドリフト層２とショットキ電極３の界面から空乏層が広がり、ドリフト層２内部のショットキ電極３の周囲が空乏化する。この空乏層によって耐圧が持たせられる。終端領域５がない場合、ショットキ電極３より外側にある半導体基板１からの電気力線がショットキ電極３端部に集中するため、ショットキ電極３の端部に高電界が発生し、ＳｉＣの絶縁破壊電界を超え耐圧が低下する。ショットキ電極３の端部にｐ型不純物を注入して終端領域５を形成すると、空乏層が終端領域５を包含するように形成されるため、電気力線が分散されショットキ電極３端部の電界が低減される。これにより、ＳＢＤ１１０の耐圧は理想的な値に近づく。図１１では終端領域５として１本のリングからなるガードリング層を示しているが、その他、注入濃度の異なる２本のリングからなるジャンクション・ターミネーション・イクステンション（ＪＴＥ）や、複数の同心円状リングからなるフィールド・リミティング・リング（ＦＬＲ）などを用いても良い。

ＳＢＤ１１０では、ドリフト層２の平坦な表面に終端領域５を形成した。しかし、アライメントマークと終端領域５を同じレジストマスクで形成する場合には、アライメントマーク形成時のエッチングにより、終端領域にもリセスが形成される。図１２は、アライメントマーク８と同時に終端領域の位置決めを行って形成されたＳＢＤ１１１の終端構造を示す断面図である。アライメントマーク８を形成するエッチング工程で終端領域にもリセス１０が形成されるので、終端領域としてのガードリング層５ａは、リセス１０の底部となるドリフト層２表面に形成されている。これ以外の構成はＳＢＤ１１０と同様である。

リセス１０の下部にイオン注入を行うと、ＳｉＣでは注入イオンが殆ど拡散しないことからリセスの底端部近傍の不純物濃度が高くなり、高電圧が印加されたときに空乏層の伸びが小さくなってしまう。その結果、電界が集中し、絶縁破壊が生じるという問題がある。

そこで本発明では、アライメントマークと終端領域５を同じレジストマスクで形成することによりフォトレジスト工程を削減しつつも、リセス底端部近傍での電界集中を緩和することを目的として、以下に示す工夫を施した。

＜Ｂ．実施の形態１＞
＜Ｂ−１．構成＞
図１は、実施の形態１の炭化珪素半導体装置であるＳＢＤ１００の終端構造を示す断面図である。ＳＢＤ１００は、ＳｉＣからなるｎ型の半導体基板１と、ｎ型のドリフト層２、ショットキ電極３、アノード電極４、ｐ型のガードリング層５ａ及びＪＴＥ層５ｂ、絶縁保護膜６、カソード電極７を備える。

ドリフト層２は半導体基板１の上面に形成され、カソード電極７は半導体基板１の下面に形成される。ドリフト層２には、活性領域（ショットキ電極３、アノード電極４が設けられた領域）を囲むリセス１０とアライメントマーク８が形成されており、リセス１０の底面となるドリフト層２の表層には、第１の不純物領域であるガードリング層５ａと第２の不純物領域であるＪＴＥ層５ｂが形成される。ＪＴＥ層５ｂは、活性領域の反対側でガードリング層５ａと接して形成される。

ショットキ電極３は、活性領域からガードリング層５ａの一部と重複するようにドリフト層２上に形成される。アノード電極４はショットキ電極３上に形成され、ガードリング層５ａとは重複しないように設けられる。絶縁保護膜６は、アノード電極４及びショットキ電極３の終端側と、ドリフト層２を覆うように形成される。カソード電極７は半導体基板１の下面に形成される。

＜Ｂ−２．製造工程＞
図２に沿って、ＳＢＤ１００の製造工程を説明する。まず、ｎ^＋型の半導体基板１上にｎ⁻型のドリフト層２が形成された基板を準備する（図２（ａ））。次に、ドリフト層２の主面上にアライメントマーク８とＪＴＥ層５ｂを同時に形成するためのレジストマスク９をパターニングし、ドライエッチングを行ってレジストマスク９の開口に対応したリング状のリセス１０とアライメントマーク８を形成する（図２（ｂ））。ここで、リセス１０の深さは例えば０．３μｍ程度であれば良く、例えば０．３μｍ以上０．８μｍ以下とする。

次に、レジストマスク９を用いてｐ型不純物をイオン注入し、リセス１０の底部となるドリフト層２の表層に深さ約１μｍのＪＴＥ層５ｂを形成する（図２（ｃ））。ＪＴＥ層５ｂのｐ型不純物濃度は、例えば１．０×１０^１３〜４．０×１０^１３ｃｍ^−２とする。

その後、レジストマスク９を除去して新たなレジストマスク１１をパターニングし、リセス１０の活性領域側に再びｐ型不純物をイオン注入して、深さ約１μｍのリング状のガードリング層５ａを形成する（図２（ｄ））。ガードリング層５ａの不純物濃度は、例えば４．０×１０^１３〜８．０×１０^１３ｃｍ^−２とし、ＪＴＥ層５ｂの不純物濃度よりも高くなるように設定する。ここでは、レジストマスク９を用いて形成したイオン注入領域の一部に重ねて、レジストマスク１１を用いてイオン注入を行うことによりガードリング層５ａを形成している。ガードリング層５ａとＪＴＥ層５ｂは接している限り、空乏層が活性領域側からガードリング層５ａ、ＪＴＥ層５ｂにかけて途切れることなく形成されることによって、リセス底面の端部近傍における電界集中を緩和する効果を奏する。そのため、ガードリング層５ａとＪＴＥ層５ｂのイオン注入領域は重なっても良いが、両者に隙間ができないようにする。

次に、レジストマスク１１を除去し、ＪＴＥ層５ｂ及びガードリング層５ａにイオン注入した不純物に対する活性化アニールを行なう。そして、半導体基板１の裏面上にＮｉやＡｕをスパッタ成膜してカソード電極７を形成する。その後、アニールを行い、半導体基板１とカソード電極７との間にオーミック接触を得る（図２（ｅ））。さらに、ドリフト層２の活性領域の主面とガードリング層５ａの一部上にＴｉ、Ｎｉ，Ｍｏなどをスパッタ成膜し、ショットキ電極３を形成する（図２（ｆ））。

次に、ショットキ電極３上にＡｌをスパッタ成膜してアノード電極４を形成する（図２（ｇ））。アノード電極４はワイヤボンドを行うボンドパッドとして用いられる。その後、アノード電極４、ショットキ電極３、ガードリング層５ａ、ＪＴＥ層５ｂ、ドリフト層２を覆う絶縁保護膜６を形成して、ＳＢＤ１００が完成する（図２（ｈ））。

＜Ｂ−３．シミュレーション結果＞
図３は、ＳＢＤの終端構造における電界強度分布のシミュレーション結果を示している。図３（ａ）は、図１２に示す前提技術のＳＢＤ１１１のシミュレーション結果を、図３（ｂ）は、実施の形態１のＳＢＤ１００のシミュレーション結果を示している。なお、ガードリング層５ａの不純物濃度を４．０×１０^１３ｃｍ^−２、ＪＴＥ層５ｂの不純物濃度を１．４×１０^１３ｃｍ^−２として計算している。

図３（ａ）と図３（ｂ）を比較すると、ガードリング層５ａとＪＴＥ層５ｂを有するＳＢＤ１００は、ガードリング層５ａのみを有する前提技術のＳＢＤ１１１に比べて、リセス１０の底面端部近傍における電界集中が緩和されていることが分かる。ＳＢＤ１１１では当該部分の電界が約３.６ＭＶ／ｃｍであるのに対して、ＳＢＤ１００では約２．７ＭＶ／ｃｍである。以上のことから、リセス１０の下部となるドリフト層２の表層に、ガードリング層５ａとこれに隣接するＪＴＥ層５ｂを設け、活性領域から終端領域にかけてこれらイオン注入領域の不純物濃度を順に小さくすることにより、アライメントマーク８形成時に終端領域にリセス１０が形成されても、その端部での電界集中が軽減されることが分かった。従って、フォトリソグラフィー工程の数を減らして製造コストを低減しながらも、高い耐圧を有する炭化珪素半導体装置を製造することが可能である。

＜Ｂ−４．効果＞
本実施の形態のＳＢＤ１００は、表面に活性領域を囲むリセス１０が形成された第１導電型のＳｉＣのドリフト層２と、ドリフト層２上に、活性領域からリセス１０の一部に亘って形成されたショットキ電極３（電極層）と、リセス１０の底面であるドリフト層２の表層に形成された第２導電型のガードリング層５ａ（第１不純物領域）と、活性領域の反対側においてガードリング層５ａに隣接して形成され、ガードリング層５ａより不純物濃度が低い第２導電型のＪＴＥ層５ｂ（第２不純物領域）と、電極層の一部とガードリング層５ａ、ＪＴＥ層５ｂを覆う絶縁保護膜６（絶縁層）とを備える。ＪＴＥ層５ｂ（第２不純物領域）はリセス１０の底面であるドリフト層２の表層に形成されるので、アライメントマークの形成と終端領域の位置決めを同時に行ってフォトリソグラフィー工程数を削減しても、リセス１０の底面端部への電界集中を軽減し、十分な耐圧を確保することができる。

本実施の形態のＳＢＤ１００の製造方法は、（ａ）第１導電型のＳｉＣのドリフト層２を準備する工程と、（ｂ）単一のマスクを用いて、ドリフト層２の表面に活性領域を囲むリセス１０とアライメントマーク８を形成する工程と、（ｃ）ドリフト層２上に、活性領域からリセス１０の一部に亘ってショットキ電極３（電極層）を形成する工程と、（ｄ）リセス１０の底面であるドリフト層２の表層に第２導電型のガードリング層５ａ（第１不純物領域）を形成する工程と、（ｅ）活性領域の反対側においてガードリング層５ａに隣接して、ガードリング層５ａより不純物濃度が低い第２導電型のＪＴＥ層５ｂ（第２不純物領域）をリセスの底面であるドリフト層の表層に形成する工程と、（ｆ）ショットキ電極３の一部とガードリング層５ａ、ＪＴＥ層５ｂを覆う絶縁保護膜６（絶縁層）を形成する工程とを備える。アライメントマークの形成と終端領域の位置決めを同時に行うことにより、フォトリソグラフィー工程数が削減されるので製造コストが抑えられる。終端領域にはリセスが形成されるものの、活性領域の反対側においてガードリング層５ａに隣接する、より不純物濃度が低いＪＴＥ層５ｂを形成することにより、リセス底面端部近傍での電界集中を緩和し、高い耐圧を維持することが可能である。

＜Ｃ．実施の形態２＞
＜Ｃ−１．構成＞
図４は、実施の形態２の炭化珪素半導体装置であるＳＢＤ１０１の終端構造を示す断面図である。ＳＢＤ１０１は、ＪＴＥ層５ｂがリセス１０外でリセス１０に隣接するドリフト層２の表層に設けられている点が、実施の形態１のＳＢＤ１００とは異なる。それ以外の構成はＳＢＤ１００と同様であり、図４において、ＳＢＤ１００と同一又は対応する構成要素には同一の参照符号を付している。

＜Ｃ−２．シミュレーション結果＞
図５は、ＳＢＤの終端構造における電界強度分布のシミュレーション結果を示している。図５（ａ）は、実施の形態１のＳＢＤ１００のシミュレーション結果を示し（図３（ｂ）の再掲）、図５（ｂ）は、実施の形態２のＳＢＤ１０１のシミュレーション結果を示している。なお、ガードリング層５ａの不純物濃度を４．０×１０^１３ｃｍ^−２、ＪＴＥ層５ｂの不純物濃度を１．４×１０^１３ｃｍ^−２として計算している。

図５（ａ）と図５（ｂ）を比較すると、ＪＴＥ層５ｂをリセス１０外部のドリフト層２表面に有するＳＢＤ１０１は、ＪＴＥ層５ｂをリセス底部のドリフト層２表面に有するＳＢＤ１００に比べて、リセス１０の底面端部近傍における電界集中が緩和されていることが分かる。ＳＢＤ１００では当該部分の電界が約２．７ＭＶ／ｃｍであり電界集中が見られるのに対して、ＳＢＤ１０１では電界集中が殆ど見られない。以上のことから、ＪＴＥ層５ｂをリセス１０外でリセス１０に隣接するドリフト層２の表層に設けることにより、実施の形態１の効果に加えてさらに耐圧性能を高めることが可能であることが分かる。

＜Ｃ−３．変形例＞
なお、図４では、ガードリング層５ａと隣接した位置にリング状のＪＴＥ層５ｂを形成したが、図６のＳＢＤ１０２に示すように、ＪＴＥ層５ｂに加えて深さ約１μｍほどのＦＬＲや、多段ＪＴＥ構造など異なる電界緩和効果のある終端構造を形成しても良い。ＳＢＤ１０２ではＳＢＤ１０１の構成に加え、ＪＴＥ層５ｂの活性領域の反対側に位置するドリフト層２表層にＪＴＥ層５と離間し、かつ互いに離間して形成されるＪＴＥ層５より不純物濃度の低い複数の第２導電型のＦＬＲ層５ｃが、第３不純物領域としてさらに設けられている。絶縁保護膜６はＦＬＲ層５ｃも覆って形成される。この場合、ガードリング層５ａが電極端部での素子破壊を防ぐ保護層として働くため、より信頼性の高いＳｉＣ半導体装置を提供することができる。なお、図６のようなＦＬＲ構造は実施の形態１のＳＢＤ１００に適用することも可能である。

＜Ｃ−４．効果＞
実施の形態２のＳＢＤ１０１において、ＪＴＥ層５（第２不純物領域）は、活性領域の反対側においてリセス１０外で当該リセス１０に隣接するドリフト層２の表層に形成される。この構成により、実施の形態１の効果に加えてさらに耐圧性能を高めることが可能である。

実施の形態２の変形例のＳＢＤ１０２は、ＪＴＥ層５（第２不純物領域）の活性領域の反対側に位置するドリフト層２表層にＪＴＥ層５と離間し、かつ互いに離間して形成されるＪＴＥ層５より不純物濃度の低い複数の第２導電型のＦＬＲ層５ｃ（第３不純物領域）を備え、絶縁保護膜６はＦＬＲ層５ｃを覆う。ガードリング層５ａが電極端部での素子破壊を防ぐ保護層として働くため、より信頼性の高いＳｉＣ半導体装置を提供することができる。

実施の形態２のＳＢＤ１０１の製造方法は、（ａ）第１導電型のＳｉＣのドリフト層２を準備する工程と、（ｂ）単一のマスクを用いて、ドリフト層２の表面に活性領域を囲むリセス１０とアライメントマーク８を形成する工程と、（ｃ）ドリフト層２上に、活性領域からリセス１０の一部に亘ってショットキ電極３（電極層）を形成する工程と、（ｄ）リセス１０の底面であるドリフト層２の表層に第２導電型のガードリング層５ａ（第１不純物領域）を形成する工程と、（ｅ）活性領域の反対側においてガードリング層５ａに隣接して、ガードリング層５ａより不純物濃度が低い第２導電型のＪＴＥ層５ｂ（第２不純物領域）をリセス１０外でリセス１０に隣接するドリフト層２の表層に形成する工程と、（ｆ）ショットキ電極３の一部とガードリング層５ａ，ＪＴＥ層５ｂを覆う絶縁保護膜６（絶縁層）を形成する工程とを備える。アライメントマーク８の形成と終端領域の位置決めを同時に行うことにより、フォトリソグラフィー工程数が削減されるので製造コストが抑えられる。終端領域にはリセス１０が形成されるものの、活性領域の反対側においてガードリング層５ａに隣接する、より不純物濃度が低いＪＴＥ層５ｂを形成することにより、リセス１０底面端部近傍での電界集中を緩和し、高い耐圧を維持することが可能である。

＜Ｄ．実施の形態３＞
アライメントマーク８と、ガードリング層５ａを同一レジストマスクで形成し、アライメントマーク形成時にできるリセス１０底面端部での電界集中を生じさせないためには、ガードリング層５ａの不純物濃度がＪＴＥ層５ｂよりも高濃度である必要がある。しかし、ガードリング層５ａやＪＴＥ層５ｂの注入イオンを活性化させるアニール工程での温度ばらつき等の影響により、ガードリング層５ａの不純物濃度がＪＴＥ層５ｂよりも高濃度にならない可能性があり、アライメントマーク８形成時に生じるリセス１０の底面端部近傍に電界が集中して半導体素子が破壊する恐れがある。そのため、実施の形態３ではフィールドプレート構造を用いることで、ガードリング層５ａの不純物濃度が低濃度になった場合でも、アライメントマーク形成時にできるリセス１０底面端部での電界集中を緩和し、製造時のばらつきによる破壊リスクの低減を可能にする。

＜Ｄ−１．構成＞
図７は、実施の形態３の炭化珪素半導体装置であるＳＢＤ１０３の終端構造を示す断面図である。ＳＢＤ１０３は、ガードリング層５ａ、ＪＴＥ層５ｂ、及びドリフト層２の表面上にシリコン酸化膜１３が形成され、ショットキ電極３がシリコン酸化膜１３上をＪＴＥ層５ｂと重なる位置まで形成されたフィールドプレート構造となっている点が実施の形態２のＳＢＤ１０１と異なる。また、絶縁保護膜６は設けられていない。それ以外の構成はＳＢＤ１０１と同様であり、図７において、ＳＢＤ１０１と同一又は対応する構成要素には同一の参照符号を付している。

＜Ｄ−２．製造工程＞
図８に沿って、ＳＢＤ１０３の製造工程を説明する。まず、ｎ^＋型の半導体基板１上にｎ⁻型のドリフト層２が形成された基板を準備する（図８（ａ））。次に、ドリフト層２の主面上にアライメントマーク８とＪＴＥ層５ｂを同時に形成するためのレジストマスク９をパターニングし、ドライエッチングを行ってレジストマスク９の開口に対応したリング状のリセス１０とアライメントマーク８を形成する（図８（ｂ））。ここで、リセス１０の深さは例えば０．３μｍ程度であれば良く、例えば０．３μｍ以上０．８μｍ以下とする。

次に、レジストマスク９を用いてｐ型不純物をイオン注入し、リセス１０の底部となるドリフト層２の表層に深さ約１μｍのガードリング層５ａを形成する（図８（ｃ））。ガードリング層５ａのｐ型不純物濃度は、例えば４．０×１０^１３〜８．０×１０^１３ｃｍ^−２とする。

次に、レジストマスク９を除去した上で新たなレジストマスク１１をパターニングする。レジストマスク１１を用いて、活性領域と反対側においてガードリング層５ａと隣接した位置にｐ型不純物をイオン注入し、深さ約１μｍのリング状のＪＴＥ層５ｂを形成する（図８（ｄ））。ＪＴＥ層５ｂの不純物濃度は、例えば１．０×１０^１３〜４．０×１０^１３ｃｍ^−２の範囲とし、ガードリング層５ａの不純物濃度よりも低濃度になるようにする。このように、ガードリング層５ａとＪＴＥ層５ｂは異なるレジストマスク９，１１を用いて形成する。ガードリング層５ａとＪＴＥ層５ｂは接している限り、空乏層が活性領域側からガードリング層５ａ、ＪＴＥ層５ｂにかけて途切れることなく形成されることによって、リセス底面の端部近傍における電界集中を緩和する効果を奏する。そのため、ガードリング層５ａとＪＴＥ層５ｂのイオン注入領域は重なっても良いが、両者に隙間ができないようにする。その後、レジストマスク１１を除去し、ガードリング層５ａ及びＪＴＥ層５ｂにイオン注入した不純物に対する活性化アニールを行なう。

次に、ＣＶＤなどによりシリコン酸化膜１３を全面に形成する（図８（ｅ））。その後、ガードリング層５ａの表面、ＪＴＥ層５ｂの表面、及びドリフト層２の表面にのみシリコン酸化膜１３が形成されるように、レジストマスクを用いてシリコン酸化膜１３のエッチング処理を行なう（図８（ｆ））。

次に、半導体基板１の裏面上にＮｉやＡｕをスパッタ成膜して、カソード電極７を形成する（図８（ｇ））。その後、アニールを行って半導体基板１とカソード電極７の間にオーミック接触を得る。

次に、Ｔｉ，Ｎｉ，Ｍｏなどを全面にスパッタ成膜してショットキ電極３を形成する（図８（ｈ））。その後、ガードリング層５ａ上と、シリコン酸化膜１３上のＪＴＥ層５ｂに重なる位置にのみショットキ電極３が形成されるようにエッチング処理を行い、フィールドプレート構造を形成し、ＳＢＤ１０３が完成する（図８（ｉ））。

＜Ｄ−３．シミュレーション結果＞
図９（ａ）はフィールドプレート構造ではない実施の形態２のＳＢＤ１０１の電界分布を示し、図９（ｂ）はフィールドプレート構造の実施の形態３のＳＢＤ１０３の電界分布を示している。また、図１０（ａ）はフィールドプレート構造ではない実施の形態２のＳＢＤ１０１の電位分布を示し、図１０（ｂ）はフィールドプレート構造の実施の形態３のＳＢＤ１０３の電位分布を示している。フィールドプレート構造にすることにより、電位分布が変化し、アライメントマーク８形成時にできるリング状のリセス１０底面端部での電界集中が緩和される。

＜Ｄ−４．効果＞
本実施の形態の炭化珪素半導体装置であるＳＢＤ１０３は、表面に活性領域を囲むリセス１０が形成された第１導電型のＳｉＣのドリフト層２と、リセス１０の底面であるドリフト層２の表層に形成された第２導電型のガードリング層５ａ（第１不純物領域）と、活性領域の反対側においてガードリング層５ａに隣接して形成され、ガードリング層５ａより不純物濃度が低い第２導電型のＪＴＥ層５ｂ（第２不純物領域）と、ガードリング層５ａの一部とＪＴＥ層５ｂの上に形成されたシリコン酸化膜１３と、ドリフト層２上に、リセス１０からシリコン酸化膜１３上に亘って形成されたショットキ電極（電極層）とを備える。このようにフィールドプレート構造を用いることで、ガードリング層５ａの不純物濃度が低濃度になった場合でも、アライメントマーク８形成時にできるリセス１０底面端部での電界集中を緩和し、製造時のばらつきによる破壊リスクの低減を可能にする。

なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することが可能である。

１ 半導体基板、２ ドリフト層、３ ショットキ電極、４ アノード電極、５ 終端領域、５ａ ガードリング層、５ｂ ＪＴＥ層、５ｃ ＦＬＲ層、６ 絶縁保護膜、７ カソード電極、８ アライメントマーク、９，１１ レジストマスク、１０ リセス、１３ シリコン酸化膜、１００，１０１，１０２，１０３，１１０，１１１ ＳＢＤ。

Claims (6)

1. 表面に活性領域を囲むリセスが形成された第１導電型のＳｉＣのドリフト層と、
   前記ドリフト層上に、前記活性領域から前記リセスの一部に亘って形成された電極層と、
   前記リセスの底面である前記ドリフト層の表層に形成された第２導電型の第１不純物領域と、
   前記活性領域の反対側において前記第１不純物領域に隣接して前記ドリフト層の表層に形成され、前記第１不純物領域より不純物濃度が低い第２導電型の第２不純物領域と、
   前記電極層の一部と前記第１、第２不純物領域を覆う絶縁層とを備え、
   前記第２不純物領域は、前記活性領域の反対側の前記リセスの底面端部と前記ドリフト層との間において、前記リセスの底面から側面に亘って設けられる、
   炭化珪素半導体装置。
2. 表面に活性領域を囲むリセスが形成された第１導電型のＳｉＣのドリフト層と、
   前記ドリフト層上に、前記活性領域から前記リセスの一部に亘って形成された電極層と、
   前記リセスの底面である前記ドリフト層の表層に形成された第２導電型の第１不純物領域と、
   前記活性領域の反対側において前記第１不純物領域に隣接して前記ドリフト層の表層に形成され、前記第１不純物領域より不純物濃度が低い第２導電型の第２不純物領域と、
   前記電極層の一部と前記第１、第２不純物領域を覆う絶縁層とを備え、
   前記第２不純物領域の深さは、前記第１不純物領域の深さよりも浅い、
   炭化珪素半導体装置。
3. 前記第２不純物領域の前記活性領域の反対側に位置する前記ドリフト層表層に前記第２不純物領域と離間し、かつ互いに離間して形成される、前記第２不純物領域より不純物濃度の低い複数の第２導電型の第３不純物領域をさらに備え、
   前記絶縁層は前記第３不純物領域を覆う、
   請求項１又は２に記載の炭化珪素半導体装置。
4. 表面に活性領域を囲むリセスが形成された第１導電型のＳｉＣのドリフト層と、
   前記リセスの底面である前記ドリフト層の表層に形成された第２導電型の第１不純物領域と、
   前記活性領域の反対側において前記第１不純物領域に隣接して形成され、前記第１不純物領域より不純物濃度が低い第２導電型の第２不純物領域と、
   前記第１不純物領域の一部と前記第２不純物領域の上に形成されたシリコン酸化膜と、
   前記ドリフト層上に、前記リセスから前記シリコン酸化膜上に亘って形成された電極層とを備える、
   炭化珪素半導体装置。
5. （ａ）第１導電型のＳｉＣのドリフト層を準備する工程と、
   （ｂ）単一のマスクを用いて、前記ドリフト層の表面に活性領域を囲むリセスとアライメントマークを形成する工程と、
   （ｃ）前記ドリフト層上に、前記活性領域から前記リセスの一部に亘って電極層を形成する工程と、
   （ｄ）前記リセスの底面である前記ドリフト層の表層に第２導電型の第１不純物領域を形成する工程と、
   （ｅ）前記活性領域の反対側において前記第１不純物領域に隣接して、前記第１不純物領域より不純物濃度が低い第２導電型の第２不純物領域を前記ドリフト層の表層に形成する工程と、
   （ｆ）前記電極層の一部と前記第１、第２不純物領域を覆う絶縁層を形成する工程とを備え、
   前記工程（ｅ）は、前記活性領域の反対側の前記リセスの底面端部と前記ドリフト層との間において、前記リセスの底面から側面に亘って前記第２不純物領域を形成する工程である、
   炭化珪素半導体装置の製造方法。
6. （ａ）第１導電型のＳｉＣのドリフト層を準備する工程と、
   （ｂ）単一のマスクを用いて、前記ドリフト層の表面に活性領域を囲むリセスとアライメントマークを形成する工程と、
   （ｃ）前記ドリフト層上に、前記活性領域から前記リセスの一部に亘って電極層を形成する工程と、
   （ｄ）前記リセスの底面である前記ドリフト層の表層に第２導電型の第１不純物領域を形成する工程と、
   （ｅ）前記活性領域の反対側において前記第１不純物領域に隣接して、前記第１不純物領域より不純物濃度が低い第２導電型の第２不純物領域を前記ドリフト層の表層に形成する工程と、
   （ｆ）前記電極層の一部と前記第１、第２不純物領域を覆う絶縁層を形成する工程とを備え、
   前記工程（ｅ）は、前記第２不純物領域の深さを前記第１不純物領域の深さよりも浅く形成する工程である、
   炭化珪素半導体装置の製造方法。