JP5479616B2 - 半導体装置の製造方法 - Google Patents
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Description
インバーター等のパワーエレクトロニクス機器の省エネには、絶縁ゲート型バイポーラトランジスタ(Insulated Gate Bipola Transistor:IGBT)や金属―酸化膜―半導体電界効果トランジスタ(Metal Oxide Semiconductor Field Effect Transistor:MOSFET)のような半導体スイッチング素子の損失を低減させる必要がある。
図1〜4は、本発明の実施の形態1における、SiCを用いた半導体装置(ここではSiCショットキーバリアダイオード、以下SiC−SBDを用いる)の製造工程を示した断面図である。以下に、製造工程について述べる。
本発明にかかる実施の形態によれば、半導体装置の製造方法において、(a)第1導電型の炭化珪素半導体よりなる下地であるn+基板1を準備する工程と、(b)n+基板1上において、素子領域を囲むリセス構造14を、レジストパターン13を用いて形成する工程と、(c)レジストパターン13を介した不純物注入により、リセス構造14内のリセス底面15及びリセス側面20の面内に、第2導電型の不純物層としてのガードリング注入層3を形成する工程とを備え、リセス構造14のコーナー部分が不純物層(3)によって覆われていることで、注入する不純物の拡散がほとんど起こらないSiCを用いる場合であっても、ガードリング注入層3によってコーナー部21が十分に覆われた構造を実現することができる。よって、半導体装置の安定した耐圧の確保を実現することができる。
<B−1.製造工程>
実施の形態1では、終端構造としてガードリング注入層3を形成したが、別の耐圧構造、例えばフィールドリミッティングリング(FLR注入層16)を形成してもよい。
本発明にかかる実施の形態によれば、半導体装置の製造方法において、(b)n+基板1上において、素子領域を囲むリセス構造14を、レジストパターン13を用いて形成する工程は、n+基板1上において、素子領域を囲む複数のリセス構造14を、レジストパターン13を用いて形成する工程であり、工程(b)は、各リセス構造14同士の間隔が、素子領域外周に向かうにつれて広くなるように、複数のリセス構造14を形成する工程であることで、外周に向かって見かけの不純物濃度が小さくなる傾向となり、安定した耐圧を得ることができる。
<C−1.製造工程>
実施の形態1又は2の、終端構造の不純物注入に関して、図8に示すように、リセス構造14の表面を低濃度にして、表面から離れていくほど高濃度になるように行ってもよい。つまり2段階の不純物注入を行うもので、リセス構造14のリセス底面15及びリセス側面20近傍の領域に低濃度不純物注入層17を形成し、その内側、すなわちリセス構造14の表面から離れた面上に高濃度不純物注入層18を形成するものである。
本発明にかかる実施の形態によれば、半導体装置の製造方法において、(c)レジストパターン13を介した不純物注入により、リセス構造14内のリセス底面15及びリセス側面20の面内に、第2導電型の不純物層としてのガードリング注入層3を形成する工程は、2段階の不純物注入により、第2導電型の低濃度不純物注入層17と高濃度不純物注入層18よりなる不純物層を形成する工程であることで、電界集中が起こりやすいリセス構造14のコーナー部21が低濃度になるため、電界集中が緩和され、さらに安定した耐圧特性の確保が期待できる。
<D−1.製造工程>
図10は、実施の形態4にかかる半導体装置の終端領域の構成図である。ここではその一例として、炭化珪素(SiC)半導体を用いて形成したショットキーバリアダイオードの端部に、終端構造としてガードリングを配設した構成を示している。
本発明にかかる実施の形態によれば、半導体装置の製造方法において、(d)(b)n+基板1上において、素子領域を囲むリセス構造14を、レジストパターン13を用いて形成する工程と(c)レジストパターン13を介した不純物注入により、リセス構造14内のリセス底面15及びリセス側面20の面内に、第2導電型の不純物層としてのガードリング注入層3を形成する工程との間に、レジストパターンに対するシュリンク処理を行う工程をさらに備えることで、リセス構造207の形成に用いたエッチングマスクをシュリンクさせることで、ガードリング206の形成に用いる注入マスクを得ることができ、必要となるマスク数を減らすことができる。
図18は、実施の形態5にかかる半導体装置の終端領域の構成図である。図17において、図10に示したものと同様の機能を有する要素には同一符号を付してあるので、それらの詳細な説明は省略する。
実施の形態4及び5では、本発明をガードリングの形成工程を適用した例を示したが、本発明はFLRの形成にも適用可能である。
Claims (12)
- 半導体装置の製造方法における終端構造の製造方法において、
(a)第1導電型の炭化珪素半導体よりなる下地(1)を準備する工程と、
(b)前記下地(1)上において、素子領域を囲むリセス構造(14)を、レジストパターン(210)を用いて形成する工程と、
(d)前記工程(b)の後に、前記レジストパターン(210)に対するシュリンク処理を行う工程を備え、
(c)前記工程(d)の後、前記レジストパターン(13)を介した不純物注入により、前記リセス構造(14)内のリセス底面(15)及びリセス側面(20)の面内に、第2導電型の不純物層(3)を形成する工程とを備え、
前記リセス構造(14)のコーナー部分が前記不純物層(3)によって覆われていることを特徴とする、
半導体装置の製造方法。 - 前記工程(d)が、前記レジストパターン(210)に対し、等方性エッチングによる前記シュリンク処理を行う工程であることを特徴とする、
請求項1に記載の半導体装置の製造方法。 - 前記レジストパターン(210)の形成時において、当該レジストパターン(210)側面と前記基板とは垂直であることを特徴とする、
請求項1に記載の半導体装置の製造方法。 - 前記レジストパターン(210)の側面が、前記シュリンク処理によって0.3〜0.6μm後退することを特徴とする、
請求項1に記載の半導体装置の製造方法。 - 前記工程(b)は、端部にテーパー形状を有する前記レジストパターン(13)を用いて、前記リセス側面(20)にテーパー形状を有する前記リセス構造(14)を形成する工程であることを特徴とする、
請求項1に記載の半導体装置の製造方法。 - 前記工程(c)は、2段階の前記不純物注入により、第2導電型の低濃度不純物層(17)と高濃度不純物層(18)よりなる前記不純物層(3)を形成する工程であることを特徴とする、
請求項1に記載の半導体装置の製造方法。 - 前記工程(b)は、前記リセスの深さが0.1μm以上であり前記テーパー形状の幅が0.2μm以上である前記リセス構造(14)を形成する工程であることを特徴とする、
請求項5に記載の半導体装置の製造方法。 - 前記工程(b)は、曲率半径が0.1μm以上であるコーナー部(21)を有する前記リセス構造(14)を形成する工程であることを特徴とする、
請求項5に記載の半導体装置の製造方法。 - 前記工程(b)が、前記リセス構造(14)に加えて、アライメントマークも同時に形成する工程であることを特徴とする、
請求項1に記載の半導体装置の製造方法。 - 前記工程(c)が、前記不純物層として、第2導電型のガードリング層(3)、または、第2導電型のフィールドリミッティングリング層(16)を形成する工程であることを特徴とする、
請求項1に記載の半導体装置の製造方法。 - 前記工程(b)は、前記下地上(1)において、素子領域を囲む複数の前記リセス構造(14)を、レジストパターン(13)を用いて形成する工程であり、
前記工程(b)は、各前記リセス構造(14)同士の間隔が、前記素子領域外周に向かうにつれて広くなるように、複数の前記リセス構造(14)を形成する工程であることを特徴とする、
請求項1に記載の半導体装置の製造方法。 - (e)前記工程(b)の後、前記リセス構造(14)の内部の少なくとも一部に、ショットキー電極を形成する工程をさらに備えることを特徴とする、
請求項1に記載の半導体装置の製造方法。
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