JP5479616B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は半導体装置の製造方法に関し、特に終端構造の製造方法に関するものである。
高耐圧、低損失及び高耐熱を実現できる次世代のスイッチング素子として、炭化珪素（ＳｉＣ）を用いた半導体素子が有望視されており、インバーターなどのパワー半導体装置への適用が期待されている。
しかしＳｉＣ半導体装置には、多くの解決すべき課題が残されている。その一つは、半導体装置の終端部（例えばショットキー障壁ダイオードのショットキー電極の端部や、ｐｎダイオードやＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）のｐｎ接合の端部）における電界集中より、半導体装置の耐電圧特性が低下する問題である。
半導体装置の終端部に生じる電界を緩和する終端構造の代表例としては、ガードリング構造や、ＪＴＥ（Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ Ｅｘｔｅｎｓｉｏｎ）構造、ＦＬＲ（Ｆｉｅｌｄ Ｌｉｍｉｔｉｎｇ Ｒｉｎｇ）構造等がある。これらはいずれも、素子領域を囲むように形成される不純物拡散層である。一般に、ＪＴＥ構造は、表面電界を低減する目的で設けられ、半導体装置の終端部から外へ向けて段階的に不純物濃度が低くなる構造を有している。これに対し、ＦＬＲ構造は、同じ濃度の複数の不純物拡散層から成る。
例えば下記の特許文献１には、ガードリングとＪＴＥとを組み合わせた終端構造が開示されている。特許文献１の終端構造は、ガードリングの外側に、当該ガードリングよりも不純物濃度を低くしたＪＴＥが配設された構造となっている。また特許文献１では、ガードリング及びＪＴＥを、半導体層表面に設けたリセス構造の下に形成することにより、電界集中が生じ易いガードリング及びＪＴＥの底端部と半導体層表面との距離を長くし、半導体層表面の電界をさらに緩和させる技術が提案されている。
国際公開第２００９／１１６４４４号公報
上記のように、従来の半導体装置においてはガードリング／ＪＴＥの２種類の注入条件を用いることで、耐圧構造を実現していた。
ここで、２種類の注入条件でガードリング／ＪＴＥ構造を実現するためには、それぞれ、該当する位置に不純物を注入するためのマスクを形成する工程が必要となる。また、それらのマスクを形成するためには、それぞれのマスクの位置をアライメントするための基準となるアライメントマークを、さらにその前工程で形成する必要がある。アライメントマークは、半導体表面をエッチング加工して形成される。
以上のように、従来の半導体装置では、少なくとも３つのマスク（アライメントマーク形成用、ガードリング形成用、ＪＴＥ形成用）が必要になるとともに、異なる条件で不純物注入を行わなければならなかった。このため、工程数が増加するとともに、ばらつきの増加、歩留まりの低下、コストの増加などの問題が発生していた。
これらの問題点を改善する方法として、マスクを１つにすることが考えられる。すなわち、まず、終端構造をガードリングのみの構造とする、又はＦＬＲ（Ｆｉｅｌｄ Ｌｉｍｉｔｉｎｇ Ｒｉｎｇ）構造として、注入工程を１つにする。さらに、アライメントマークを形成する工程と上記の注入用マスクを形成する工程とを共通の工程とすることで、１つのマスクで終端構造を形成することができる。
これらの半導体装置では、１種類の注入条件を適用することにより、リセス構造に、不純物が１種類の濃度で注入された終端構造が備えられている。
ここで、ＳｉＣデバイスの場合、注入された不純物はほとんど拡散することなく活性化される。従って、ガードリング構造のみの場合は勿論、ガードリング／ＪＴＥ構造の場合で、２種類の注入条件ほどに最適化できない１種類の注入条件を適用した場合には特に、リセス構造の極近傍に高濃度の不純物層が形成されることになる。また、ガードリングの不純物濃度は、素子の耐圧特性を確実なものとするために比較的濃い濃度で形成されている。
これらから、高電圧をカソードに印加した場合、不純物層の空乏層の伸びは少なくなり、高電界が発生しやすいという問題があった。
特にリセス構造のコーナー部には強い電界が発生し、例えば表面封止材であるポリイミド膜の絶縁破壊強度を超えた場合には、絶縁破壊を引き起こす原因となるという問題があった。また、注入された不純物の拡散が不十分であり、リセス構造のコーナー部を注入層で覆えない場合もあった。
本発明は、上記の問題を解決するためになされたものであり、高電界の発生を抑制し、絶縁破壊の発生を抑制しうる半導体装置とその製造方法を提供することを目的とする。
本発明にかかる半導体装置の製造方法は、半導体装置の製造方法における終端構造の製造方法において、（ａ）第１導電型の炭化珪素半導体よりなる下地を準備する工程と、（ｂ）前記下地上において、素子領域を囲むリセス構造を、レジストパターンを用いて形成する工程と、（ｄ）前記工程（ｂ）の後に、前記レジストパターンに対するシュリンク処理を行う工程を備え、（ｃ）前記工程（ｄ）の後、前記レジストパターンを介した不純物注入により、前記リセス構造内のリセス底面及びリセス側面の面内に、第２導電型の不純物層を形成する工程とを備え、前記リセス構造のコーナー部分が前記不純物層によって覆われていることを特徴とする。
本発明にかかる半導体装置の製造方法によれば、半導体装置の製造方法における終端構造の製造方法において、（ａ）第１導電型の炭化珪素半導体よりなる下地を準備する工程と、（ｂ）前記下地上において、素子領域を囲むリセス構造を、レジストパターンを用いて形成する工程と、（ｄ）前記工程（ｂ）の後に、前記レジストパターンに対するシュリンク処理を行う工程を備え、（ｃ）前記工程（ｄ）の後、前記レジストパターンを介した不純物注入により、前記リセス構造内のリセス底面及びリセス側面の面内に、第２導電型の不純物層を形成する工程とを備え、前記リセス構造のコーナー部分が前記不純物層によって覆われていることにより、注入する不純物の拡散がほとんど起こらない炭化珪素半導体を用いる場合であっても、不純物層によってリセス構造のコーナー部が十分に覆われた構造を実現することができる。よって、半導体装置の安定した耐圧の確保を実現することができる。

この発明の目的、特徴、局面、及び利点は、以下の詳細な説明と添付図面とによって、より明白となる。
本発明の実施の形態１による半導体装置の製造過程を示す断面図である。 本発明の実施の形態１による半導体装置の製造過程を示す断面図である。 本発明の実施の形態１による半導体装置の製造過程を示す断面図である。 本発明の実施の形態１による半導体装置の構造を示す断面図である。 本発明の実施の形態２による半導体装置の製造過程を示す断面図である。 本発明の実施の形態２による半導体装置の製造過程を示す断面図である。 本発明の実施の形態２による半導体装置の構造を示す断面図である。 本発明の実施の形態３による半導体装置の製造過程を示す断面図である。 本発明の前提技術である半導体装置の構造を示す断面図である。 本発明の実施の形態４による半導体装置の終端領域の構成図である。 本発明の実施の形態４による半導体装置の製造工程図である。 本発明の実施の形態４による半導体装置の製造工程図である。 本発明の実施の形態４による半導体装置の製造工程図である。 本発明の実施の形態４による半導体装置の製造工程図である。 本発明の実施の形態４による半導体装置の製造工程図である。 本発明の実施の形態４による半導体装置の製造工程図である。 本発明の実施の形態４による半導体装置の製造工程図である。 本発明の実施の形態５による半導体装置の構成図である。 本発明の実施の形態５による半導体装置の製造工程図である。 本発明の実施の形態５による半導体装置の製造工程図である。 本発明の実施の形態５による半導体装置の製造工程図である。 本発明の実施の形態５による半導体装置の製造工程図である。 本発明の実施の形態５による半導体装置の製造工程図である。 本発明の実施の形態５による半導体装置の製造工程図である。 本発明の実施の形態６による半導体装置の構成図である。 本発明の実施の形態６による半導体装置の製造工程図である。 本発明の実施の形態６による半導体装置の構造を示す断面図である。
＜Ａ．実施の形態１＞
インバーター等のパワーエレクトロニクス機器の省エネには、絶縁ゲート型バイポーラトランジスタ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａ Ｔｒａｎｓｉｓｔｏｒ：ＩＧＢＴ）や金属―酸化膜―半導体電界効果トランジスタ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：ＭＯＳＦＥＴ）のような半導体スイッチング素子の損失を低減させる必要がある。
損失は素子のＯＮ抵抗により決定されるため、本発明では、ＯＮ抵抗を低減させるために炭化珪素（ＳｉＣ）を用いる。
終端構造にリセス構造を適用した場合には、図９に示すような半導体装置が形成される。
具体的には、ｎ＋基板１０１上にｎ型エピタキシャル層１０２が形成され、ｎ＋基板１０１の裏面には金属層１０６、さらに裏面電極１０９が形成される。
また、ｎ型エピタキシャル層１０２上では、ガードリング注入層１０３が掘り込まれた構造（リセス構造）に形成され、さらに、ガードリング注入層１０３を一部覆って金属層１０５が形成される。
また、金属層１０５上に表面電極１０７が形成され、金属層１０５、ガードリング注入層１０３、ｎ型エピタキシャル層１０２上に渡ってポリイミド１０８が形成される。
上記の半導体装置では、リセス構造に不純物が１種類の濃度で注入された終端構造が備えられている。リセス構造は、図示しないアライメントマーク形成時のエッチングによって形成されることになる。
ここで、ＳｉＣデバイスの場合、注入された不純物はほとんど拡散することなく活性化される。従って、リセス構造の極近傍に、高濃度の不純物層が形成されることになる。また、ガードリングの不純物濃度は、素子の耐圧特性を確実なものとするために比較的濃い濃度で形成されている。
これらから、高電圧をカソードに印加した場合、不純物層の空乏層の伸びは少なくなり、高電界が発生しやすいという問題があった。
特にリセス底面のコーナー部には強い電界が発生し、例えばポリイミド膜の絶縁破壊強度を超えた場合には、絶縁破壊を引き起こす原因となるという問題があった。また、注入された不純物の拡散が不十分であり、リセス構造のコーナー部を注入層で覆えない場合もあった。
以下に示す本発明の実施の形態は、上記の問題を解決しうるものである。
＜Ａ−１．製造工程＞
図１〜４は、本発明の実施の形態１における、ＳｉＣを用いた半導体装置（ここではＳｉＣショットキーバリアダイオード、以下ＳｉＣ−ＳＢＤを用いる）の製造工程を示した断面図である。以下に、製造工程について述べる。
まず、図１に示すように、ｎ型で低抵抗のＳｉＣ基板（下地としてのｎ＋基板１）の表面上に、ｎ型エピタキシャル層２を化学気相堆積（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）法によって形成する。ｎ型エピタキシャル層２の不純物の濃度は、例えば５×１０15ｃｍ-3程度である。
次に、ｎ型エピタキシャル層２上に、写真製版工程でのアライメントを実現するためのマーク形成を行う（図示せず）。アライメントマークの形成は、所望の領域にレジストのパターニングを行い、例えば反応性イオンエッチング（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ：ＲＩＥ）により、ｎ型エピタキシャル層２をエッチングして行う。なお、本実施の形態１では、アライメントマーク形成と終端構造形成工程とを、同一マスクで行う。アライメントマーク形成と終端構造形成とを同一マスクで行うことで、工程数を削減できる。
まず、レジストパターンを形成する。例えばノボラック樹脂をベース樹脂としたポジ型レジスト材料などを用いて、温度１１０℃で６０秒加熱処理する。
さらに現像処理するが、現像条件は、アルカリ現像液として例えば水酸化テトラメチルアンモニウム２．８ｗｔ％水溶液を用い、現像時間を１００秒とする。現像後、純水で６０秒間洗浄する。
これらの工程により、レジストパターン１３を形成する。形成されたレジストパターン１３は、その端部における側壁角（レジストパターン１３側面とＳｉＣのｎ＋基板１表面との角度）は８２度程度であり、端部にテーパー形状を有しているものである。
このレジストパターン１３を用いて、ｎ型エピタキシャル層２のエッチングを行う（図２参照）。エッチング方法として例えばＲＩＥで行う場合、エッチング条件としては、例えばエッチングガスとして六フッ化硫黄（ＳＦ6）を用い、ガス圧力１Ｐａ、流量５０ｓｃｃｍ程度として、高周波パワーを７００〜９００Ｗ程度、基板バイアスパワーを５０〜７０Ｗ程度とする。エッチングの選択比は例えば０．５とする。
レジストパターン１３が端部にテーパー形状を有しているため（図２参照）、レジストパターン１３端部がエッチングされやすい。そのため、レジストパターン１３端部の後退量を大きくすることができ、ＳｉＣのｎ＋基板１に、テーパー形状を有するリセス構造１４を形成することができる。具体的には、リセス構造１４のリセス側面２０が傾斜しており、リセス構造１４におけるコーナー部２１（リセス底面１５とリセス側面２０との境界）が鈍角化する。当該リセス構造１４は、後述する不純物層を注入することによって終端構造を形成するものであるので、素子領域を囲むように形成される。
ここで図２に示すテーパー幅Ｄは、０．２μｍ以上であることが望ましく、リセスの深さは、０．１μｍ以上であることが望ましい。また図２に示すコーナー部２１は、曲率を持たせるように形成することが望ましく、さらには、その曲率半径が０．１μｍ以上であることが望ましい。曲率を持たせる方法としては、例えば後述するイオン注入を行った後に、表面の犠牲酸化を行うとよい。
次に、デバイス端部への電界集中を緩和してｋＶ級の耐圧を安定して確保するために、半導体素子が形成される素子領域を囲む、終端構造を形成する（図３参照）。終端構造は、レジストパターン１３を介して不純物注入を行うことによって形成するが、例えばＡｌイオンを注入してｐ型のガードリング注入層３を形成する。イオン注入条件として、例えば注入量１×１０17〜８×１０17ｃｍ-3、注入深さが０．６〜１．０μｍとなるように、Ａｌイオンを室温で４０〜８００ｋｅＶのエネルギーで注入する。なお、図３においては示していないが、ガードリング注入層３は、素子領域を囲むように複数形成されていてもよい。
本実施の形態１では、図３に示すように、リセス側面２０が適切なテーパー形状を有しているため、不純物の拡散がほとんど起こらない例えばＳｉＣを用いる場合であっても、ガードリング注入層３によってリセス構造１４のコーナー部２１が十分に覆われた構造を実現することができる。
また、コーナー部２１が鈍角化することで、コーナー部２１への電界集中を防ぐことができる。これらの結果として、半導体装置の安定した耐圧の確保を実現することができる。
以降は、従来技術と同様の製造工程を経ることで、図４に示すような断面構造の半導体装置１００が完成する。
具体的には、ｎ＋基板１の裏面には金属層６、さらに裏面電極９が形成される。
また、レジストパターン１３が除去され、ガードリング注入層３を一部覆って金属層５が形成される。
また、金属層５上に表面電極７が形成され、金属層５、ガードリング注入層３、ｎ型エピタキシャル層２上に渡ってポリイミド８が形成される。
以上より、本実施の形態における半導体装置の製造方法によれば、終端構造のリセス構造１４のコーナー部２１が、ガードリング注入層３に十分に囲まれた構造になっているために、高電界が生じにくくなる。また、コーナー部２１が鈍角化され、コーナー部２１の電界集中を緩和することができる。また、安定した耐圧を確保することができる。
＜Ａ−２．効果＞
本発明にかかる実施の形態によれば、半導体装置の製造方法において、（ａ）第１導電型の炭化珪素半導体よりなる下地であるｎ＋基板１を準備する工程と、（ｂ）ｎ＋基板１上において、素子領域を囲むリセス構造１４を、レジストパターン１３を用いて形成する工程と、（ｃ）レジストパターン１３を介した不純物注入により、リセス構造１４内のリセス底面１５及びリセス側面２０の面内に、第２導電型の不純物層としてのガードリング注入層３を形成する工程とを備え、リセス構造１４のコーナー部分が不純物層（３）によって覆われていることで、注入する不純物の拡散がほとんど起こらないＳｉＣを用いる場合であっても、ガードリング注入層３によってコーナー部２１が十分に覆われた構造を実現することができる。よって、半導体装置の安定した耐圧の確保を実現することができる。
また、本発明にかかる実施の形態によれば、半導体装置の製造方法において、（ｂ）ｎ＋基板１上において、素子領域を囲むリセス構造１４を、レジストパターン１３を用いて形成する工程は、端部にテーパー形状を有するレジストパターン１３を用いて、リセス側面２０にテーパー形状を有するリセス構造１４を形成する工程であることで、リセス構造１４のコーナー部２１が鈍角化し、コーナー部２１への電界集中を防ぐことができる。
また、本発明にかかる実施の形態によれば、半導体装置の製造方法において、（ｂ）ｎ＋基板１上において、素子領域を囲むリセス構造１４を、レジストパターン１３を用いて形成する工程は、リセスの深さが０．１μｍ以上でありテーパー形状の幅が０．２μｍ以上であるリセス構造１４を形成する工程であることで、安定した耐圧を実現することができる。
また、本発明にかかる実施の形態によれば、半導体装置の製造方法において、（ｂ）ｎ＋基板１上において、素子領域を囲むリセス構造１４を、レジストパターン１３を用いて形成する工程は、曲率半径が０．１μｍ以上であるコーナー部２１を有するリセス構造１４を形成する工程であることで、安定した耐圧を実現することができる。
＜Ｂ．実施の形態２＞
＜Ｂ−１．製造工程＞
実施の形態１では、終端構造としてガードリング注入層３を形成したが、別の耐圧構造、例えばフィールドリミッティングリング（ＦＬＲ注入層１６）を形成してもよい。
図２のエピタキシャル層２の形成を同様に行ってから、アライメントマーク及び終端構造を、レジストパターン１３を用いて形成する。
図５は、本発明の実施の形態２における終端構造の、レジストのパターニングの様子を示している。このとき、アライメントマークを形成する部分にも、レジストがパターニングされる。
実施の形態１と同様に、レジストパターン１３の端部はテーパー形状となるように形成する。さらに、リセス構造１４のリセス側面２０がテーパー形状となるように、エッチングの選択比を小さくしてＲＩＥを行う。
次に、図６に示すように、ＦＬＲ注入層１６を、例えばＡｌイオンを注入量１×１０17〜８×１０17ｃｍ-3、注入深さが０．６〜１．０μｍとなるように、室温で４０〜８００ｋｅＶのエネルギーで注入することにより形成する。
本実施の形態２では、図６に示すようにリセス側面２０が適切なテーパー形状を持っているため、不純物の拡散がほとんど起こらないＳｉＣを用いた場合であっても、ＦＬＲ注入層１６によって、リセス構造１４のコーナー部２１が十分に覆われた形状を実現することができる。
また、コーナー部２１が鈍角化することで、コーナー部２１への電界集中を防ぐことができる。これらの結果として、半導体装置の安定した耐圧の確保を実現することができる。
以降は、従来技術と同様の製造工程を経ることで、図７に示すような断面構造の半導体装置２００が完成する。
具体的には、ｎ＋基板１の裏面には金属層６、さらに裏面電極９が形成される。
また、レジストパターン１３が除去され、ＦＬＲ注入層１６を一部覆って金属層５が形成される。
また、金属層５上に表面電極７が形成され、金属層５、ＦＬＲ注入層１６、ｎ型エピタキシャル層２上に渡ってポリイミド８が形成される。
以上より、本実施の形態における半導体装置の製造方法によれば、図７のように、リセス構造１４のコーナー部２１がＦＬＲ注入層１６によって十分に覆われた構造になり、高電界が生じにくくなる。また、コーナー部２１が鈍角化されるので、電界集中を防ぐことができる。
なお図７においては、ＦＬＲ注入層１６は４本（４周）になっていたが、この数に限定する必要はない。所望の耐圧を確保できるならば、素子サイズの縮小のためにＦＬＲ注入層１６の本数を減らすと良い。
また逆に、高耐圧のためには多数のＦＬＲ注入層１６が必要である。そのときには素子サイズが大きくなる懸念がある。しかし、本発明にかかる半導体装置では、レジストパターン１３のテーパーエッチングを利用しているため、従来では実現困難な、狭い間隔のスリットのパターニングが可能である。すなわち、ＦＬＲ注入層１６の形成間隔を狭くすることができるため、素子の大型化を抑制することができる。
また、図７においては、ＦＬＲ注入層１６の形成間隔を同一にして示したが、ＦＬＲ注入層１６の間隔を素子領域外周に向かって広くなるように設計することも可能である。このように形成すると、外周に向かって見かけの不純物濃度が小さくなる傾向となり、安定した耐圧を得るのに適している。
なお、ガードリング注入層３を形成した実施の形態１においても、形成間隔を狭くすることや、形成間隔が外周に向かって広くなるように設計することが可能であり、同様の効果を発揮できる。
＜Ｂ−２．効果＞
本発明にかかる実施の形態によれば、半導体装置の製造方法において、（ｂ）ｎ＋基板１上において、素子領域を囲むリセス構造１４を、レジストパターン１３を用いて形成する工程は、ｎ＋基板１上において、素子領域を囲む複数のリセス構造１４を、レジストパターン１３を用いて形成する工程であり、工程（ｂ）は、各リセス構造１４同士の間隔が、素子領域外周に向かうにつれて広くなるように、複数のリセス構造１４を形成する工程であることで、外周に向かって見かけの不純物濃度が小さくなる傾向となり、安定した耐圧を得ることができる。
＜Ｃ．実施の形態３＞
＜Ｃ−１．製造工程＞
実施の形態１又は２の、終端構造の不純物注入に関して、図８に示すように、リセス構造１４の表面を低濃度にして、表面から離れていくほど高濃度になるように行ってもよい。つまり２段階の不純物注入を行うもので、リセス構造１４のリセス底面１５及びリセス側面２０近傍の領域に低濃度不純物注入層１７を形成し、その内側、すなわちリセス構造１４の表面から離れた面上に高濃度不純物注入層１８を形成するものである。
このような構造に設計すると、電界集中が起こりやすいリセス構造１４のコーナー部２１が低濃度になるため、電界集中が緩和され、さらに安定した耐圧特性の確保が期待できる。
図８は、ガードリング注入層３に適用したときの図を示しているが、実施の形態２のように、ＦＬＲ注入層１６に適用してもよい。このとき、実施の形態２に記載したように、ＦＬＲ注入層１６の本数は必要に応じて増減してもよく、またＦＬＲ注入層１６の間隔は等間隔でも、不等間隔でもよい。また、後述の実施の形態４〜６の場合に適用されてもよい。
＜Ｃ−２．効果＞
本発明にかかる実施の形態によれば、半導体装置の製造方法において、（ｃ）レジストパターン１３を介した不純物注入により、リセス構造１４内のリセス底面１５及びリセス側面２０の面内に、第２導電型の不純物層としてのガードリング注入層３を形成する工程は、２段階の不純物注入により、第２導電型の低濃度不純物注入層１７と高濃度不純物注入層１８よりなる不純物層を形成する工程であることで、電界集中が起こりやすいリセス構造１４のコーナー部２１が低濃度になるため、電界集中が緩和され、さらに安定した耐圧特性の確保が期待できる。
＜Ｄ．実施の形態４＞
＜Ｄ−１．製造工程＞
図１０は、実施の形態４にかかる半導体装置の終端領域の構成図である。ここではその一例として、炭化珪素（ＳｉＣ）半導体を用いて形成したショットキーバリアダイオードの端部に、終端構造としてガードリングを配設した構成を示している。
当該半導体装置は、ｎ型のＳｉＣ基板２０１とその上にエピタキシャル成長させたｎ型のＳｉＣドリフト層２０２とから成るエピタキシャル基板を用いて形成されている。ＳｉＣドリフト層２０２の上面には、当該ＳｉＣドリフト層２０２とショットキー接続するアノード電極２０３が配設される。ＳｉＣ基板２０１の下面には、当該ＳｉＣ基板２０１とオーミック接続するカソード電極２０４が配設される。
本実施の形態では、ＳｉＣ基板２０１とカソード電極２０４との間にシリサイド層２０５を介在させることにより、その間の接続抵抗を低減させている。またカソード電極２０４はＮｉ層２４１とＡｕ層２４２の二層構造とした。またアノード電極２０３も、チタン（Ｔｉ）層２３１とアルミニウム（Ａｌ）層２３２から成る二層構造であり、上層のＡｌ層２３２は、配線を接続するためのパッド電極として機能する。
ＳｉＣドリフト層２０２の表面部分におけるアノード電極２０３の端部下を含む領域には、アノード電極２０３の端部下での電界集中を抑制するための、ｐ型の不純物領域であるガードリング２０６が形成されている。図１０の如く、ガードリング２０６は、ＳｉＣドリフト層２０２に形成されたリセス構造２０７の下部に形成されており、アノード電極２０３の端部はリセス構造２０７内まで延在している。
この構造により、ガードリング２０６の底端部とＳｉＣドリフト層２０２の表面との距離が長くなるので、ＳｉＣドリフト層２０２の表面部分における電界が緩和される。
ガードリング２０６は、リセス構造２０７の底部のみならずその外縁部にまで広がっている。これにより、ガードリング２０６の縦断面積が大きくなり、ガードリング２０６の底端部での電界集中が一層緩和される。
ＳｉＣドリフト層２０２の表面には、各種マスクの位置合わせに用いるアライメントマーク２０８が形成されている。詳細は後述するが、本実施の形態にかかる半導体装置に製造方法では、アライメントマーク２０８の下にもガードリング２０６と同様のｐ型の不純物領域２０６ａが形成されることになる。
図１１〜図１７は、図１に示したショットキーバリアダイオード及びその終端構造の製造方法を示す工程図である。以下、これらの図に基づいて、本実施の形態にかかる半導体装置の製造方法を説明する。
まず、比較的不純物濃度の高いｎ型（ｎ+型）のＳｉＣ基板２０１を用意し、その上に比較的不純物濃度の低いｎ型（ｎ-型）のＳｉＣドリフト層２０２を、エピタキシャル成長させる（図１１）。ここでは厚さ３００〜４００μｍのＳｉＣ基板２０１上に、厚さ５〜１５μｍのＳｉＣドリフト層２０２を成長させた。
続いて、ＳｉＣドリフト層２０２の表面上にフォトレジストを塗布し、その後、加熱、フォトリソグラフィによるパターン転写、アルカリ現像液による現像の各処理を順に行うことにより、リセス構造２０７及びアライメントマーク２０８の形成領域が開口されたレジストパターン２１０を形成する（図１２）。レジストパターン２１０の高さは３．７〜５．３μｍとした。
本実施の形態では、レジストパターン２１０として断面形状の矩形性が高い（レジストパターン２１０の側面とＳｉＣドリフト層２０２の表面との角度が垂直に近いこと）ものを使用する。
レジストパターン２１０の材料としては、例えばポジ型のフォトレジストで感光材とベース樹脂と有機溶媒とを主成分とし、エッチング後の断面形状の矩形性が比較的高くなるものを用いることができる。このフォトレジストを使用し、１１０℃で６０秒の加熱処理、水酸化テトラメチルアンモニウム２．８ｗｔ％水溶液をアルカリ現像液として用いた１００秒の現像処理、純水による６０秒間の洗浄処理を行った。その結果得られるレジストパターン２１０は、側面がＳｉＣドリフト層２０２の表面に対して約８８度となり矩形性が高い。
続いて、レジストパターン２１０をマスクとして用いる反応性イオンエッチング（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ；ＲＩＥ）を行い、深さ０．２〜０．４μｍ程度のリセス構造２０７とアライメントマーク２０８を同時に形成する（図１３）。
ＲＩＥの条件としては、例えば、エッチングガスとして六フッ化硫黄（ＳＦ6）を使用し、ガス圧力は１Ｐａ、ガス流量は５０ｓｃｃｍ、高周波パワーは８００Ｗ、基板バイアスパワーは５０Ｗに設定する。この場合、ＳｉＣのエッチング速度に対するレジストのエッチング速度の比（エッチング選択比）は約０．５である。本実施の形態では、矩形性の高いレジストパターン２１０を使用しているため、エッチング選択比が高くない場合でも、エッチングによるパターン寸法変動を小さくできる。
その後、レジストパターン２１０に対して等方性のドライエッチングを行い、レジストパターン２１０の幅を狭くする（シュリンクさせる）（図１４）。つまりレジストパターン２１０の開口を広げる。ここではドライエッチングによりレジストパターン２１０の側面を０．３〜０．６μｍ程度後退させた。シュリンク処理後のレジストパターン２１０の高さは３〜４μｍ程度となった。
このエッチングの条件としては、例えば、エッチングガスとして酸素（Ｏ2）を使用し、ガス圧力は１Ｐａ、ガス流量は５０ｓｃｃｍ、高周波パワーは８００Ｗ、基板バイアスパワーをゼロとする。基板バイアスパワーをゼロにすることにより、等方的なドライエッチングが実現される。
そしてシュリンクされたレジストパターン２１０をマスクとして用いるイオン注入により、ｐ型不純物であるＡｌイオンをＳｉＣドリフト層２０２に注入することで、ガードリング２０６を形成する（図１５）。シュリンク後のレジストパターン２１０の開口は、リセス構造２０７よりも幅が広くなっているので、ガードリング２０６はリセス構造２０７の底部だけでなく外縁部にも形成される。シュリンク処理によって、レジストパターン２１０の側面が０．３〜０．６μｍ程度後退した場合、ガードリング２０６はリセス構造２０７の端部から外側へ０．３〜０．６μｍ程度の領域まで広がって形成されることになる。
またレジストパターン２１０には、リセス構造２０７上だけでなくアライメントマーク２０８上にも開口が形成されているので、アライメントマーク２０８の部分（底部及び外縁部）にもＡｌイオンが注入され、不純物領域２０６ａが形成される。アライメントマーク２０８の部分にＡｌイオンが注入されると、アライメントマーク２０８とその周囲との濃淡差が生まれるので、画像処理法による位置合わせを行う装置を用いる場合にアライメントマーク２０８の認識率が向上するという利点がある。
その後、レジストパターン２１０を除去する。レジストパターン２１０の除去は、上記と同様の等方性ドライエッチングで行うことができる。さらに、注入したＡｌイオンの活性化のための１８００〜２０００℃での熱処理（活性化アニール）を行う。
続いて、ＳｉＣ基板２０１の裏面に、スパッタリング法を用いて厚さ５００〜８００ｎｍ程度のニッケル（Ｎｉ）層２４１を形成し、約１０００℃のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）を約５分行う。その結果、ＳｉＣ基板２０１とＮｉ層２４１との界面にＮｉＳｉのシリサイド層２０５が形成される（図１６）。
またＳｉＣドリフト層２０２上に、スパッタリング法を用いて厚さ１００〜３００ｎｍのＴｉ層２３１を形成し、さらにＴｉ層２３１上に、厚さ４．５〜５．５μｍのＡｌ層２３２を形成することにより、アノード電極２０３を形成する（図１７）。なお、ショットキーバリアの高さφＢ（金属の仕事関数と半導体の電子親和力との差）を安定させるために、Ｔｉ層２３１の形成後に約６００℃の熱処理を行ってもよい。
最後に、Ｎｉ層２４１の下面に、スパッタリング法を用いて約１００〜３００ｎｍのＡｕ層２４２を形成することにより、図１０に示した構成のショットキーバリアダイオードが得られる。
以上のように本実施の形態では、リセス構造２０７の形成に用いたエッチングマスクをシュリンクさせることで、ガードリング２０６の形成に用いる注入マスクを得ている。つまりリセス構造２０７とそれよりも幅の広いガードリング２０６とを、同一のマスク（レジストパターン２１０）を用いて形成することができる。従って従来よりもさらにマスク数を減らすことができる。特に本実施の形態では、リセス構造２０７とアライメントマーク２０８も同一のマスク（レジストパターン２１０）を用いて形成しているため、図１０の構成を単一のマスクのみを用いて形成することができる。
また、本実施の形態では、レジストパターン２１０として、側面がＳｉＣドリフト層２０２の表面に対してほぼ垂直なものを用いたが、側面が傾斜したテーパー状のものを用いてもよい。テーパー状のレジストパターン２１０をマスクにしてＲＩＥを行うと、後述する実施の形態５と同様に、リセス構造２０７及びアライメントマーク２０８それぞれの形状がテーパー状となる。
＜Ｄ−２．効果＞
本発明にかかる実施の形態によれば、半導体装置の製造方法において、（ｄ）（ｂ）ｎ＋基板１上において、素子領域を囲むリセス構造１４を、レジストパターン１３を用いて形成する工程と（ｃ）レジストパターン１３を介した不純物注入により、リセス構造１４内のリセス底面１５及びリセス側面２０の面内に、第２導電型の不純物層としてのガードリング注入層３を形成する工程との間に、レジストパターンに対するシュリンク処理を行う工程をさらに備えることで、リセス構造２０７の形成に用いたエッチングマスクをシュリンクさせることで、ガードリング２０６の形成に用いる注入マスクを得ることができ、必要となるマスク数を減らすことができる。
＜Ｅ．実施の形態５＞
図１８は、実施の形態５にかかる半導体装置の終端領域の構成図である。図１７において、図１０に示したものと同様の機能を有する要素には同一符号を付してあるので、それらの詳細な説明は省略する。
図１８の半導体装置も、図１０と同様にＳｉＣを用いて形成したショットキーバリアダイオードであり、そのアノード電極２０３の端部には、終端構造としてガードリング２０６が形成されている。但し図１７の半導体装置では、リセス構造２０７及びアライメントマーク２０８それぞれの形状が、底部よりも上部の幅が広がったテーパー状である点で、図１０とは異なっている。
図１９〜図２４は、図１７に示したショットキーバリアダイオード及びその終端構造の製造方法を示す工程図である。以下、これらの図に基づいて、本実施の形態にかかる半導体装置の製造方法を説明する。
まず、実施の形態４と同様に、ｎ+型のＳｉＣ基板２０１の上にｎ-型のＳｉＣドリフト層２０２をエピタキシャル成長させ（図１９）、ＳｉＣドリフト層２０２の表面上に、リセス構造２０７及びアライメントマーク２０８の形成領域が開口されたレジストパターン２１０を形成する（図２０）。ここでのレジストパターン２１０の高さは３．４〜４．８μｍとした。
本実施の形態では、レジストパターン２１０として、底部よりも上部の幅が狭いテーパー状のものを使用する。レジストパターン２１０の側面とＳｉＣドリフト層２０２の表面との角度は８０度前後とする。
レジストパターン２１０の材料としては、例えばポジ型のフォトレジストで感光材とベース樹脂と有機溶媒とを主成分とし、エッチング後の断面形状の矩形性が比較的低くなるものを用いることができる。このフォトレジストを使用し、１１０℃で６０秒の加熱処理、水酸化テトラメチルアンモニウム２．８ｗｔ％水溶液をアルカリ現像液として用いた１００秒の現像処理、純水による６０秒間の洗浄処理を行った。その結果得られるレジストパターン２１０は、側面がＳｉＣドリフト層２０２の表面に対して約８２度となる。
続いて、レジストパターン２１０をマスクとして用いるＲＩＥを行い、深さ０．２〜０．４μｍ程度のリセス構造２０７とアライメントマーク２０８を同時に形成する（図２１）。ＲＩＥの条件としては、例えば、エッチングガスとして六フッ化硫黄（ＳＦ6）を使用し、ガス圧力は１Ｐａ、ガス流量は５０ｓｃｃｍ、高周波パワーは８００Ｗ、基板バイアスパワーは５０Ｗに設定する。この場合、ＳｉＣのエッチング速度に対するレジストのエッチング速度の比（エッチング選択比）は約０．５である。
本実施の形態では、テーパー状のレジストパターン２１０の側面はある程度傾斜しているため、上記ＲＩＥの際にレジストパターン２１０の側面もエッチングされ、レジストパターン２１０がシュリンクされる。上記の条件で、深さ０．２〜０．４μｍ程度のリセス構造２０７及びアライメントマーク２０８を形成すると、その間にレジストパターン２１０の側面は０．４〜０．８μｍ程度後退する。またそれに伴い、リセス構造２０７及びアライメントマーク２０８はテーパー状に形成される。なお、リセス構造２０７及びアライメントマーク２０８のそれぞれにおいて、内壁の傾斜の幅（リセスの径方向の幅）は、レジストパターン２１０が後退した幅とほぼ同じになる。またシュリンクされたレジストパターン２１０の高さは３〜４μｍ程度となった。
そしてシュリンクされたレジストパターン２１０をマスクとして用いるイオン注入により、ｐ型不純物であるＡｌイオンをＳｉＣドリフト層２０２に注入することで、ガードリング２０６を形成する（図２２）。シュリンク後のレジストパターン２１０の開口は、リセス構造２０７底部よりも幅が広くなっているので、ガードリング２０６はリセス構造２０７の底部だけでなく外縁部すなわち内壁部にも形成される。シュリンク処理によって、レジストパターン２１０の側面が０．４〜０．８μｍ程度後退した場合、リセス構造２０７の内壁の傾斜の幅はそれと同等であるので、ガードリング２０６はリセス構造２０７の底端部から外側へ０．４〜０．８μｍ程度の領域まで広がって形成されることになる。
本実施の形態でもレジストパターン２１０には、リセス構造２０７上だけでなくアライメントマーク２０８上にも開口が形成されているので、アライメントマーク２０８の部分（底部及び内壁部）にも不純物領域２０６ａが形成される。それにより、アライメントマーク２０８とその周囲との濃淡差が生まれる。
その後、レジストパターン２１０を除去する。レジストパターン２１０の除去は、例えば、エッチングガスとして酸素（Ｏ2）を用い、ガス圧力は１Ｐａ、ガス流量は５０ｓｃｃｍ、高周波パワーは８００Ｗとしたドライエッチングで行う。そして１８００〜２０００℃でＡｌイオンの活性化アニールを行う。
続いて、ＳｉＣ基板２０１の裏面に、スパッタリング法を用いて厚さ５００〜８００ｎｍ程度のニッケル（Ｎｉ）層２４１を形成し、約１０００℃のＲＴＡを約５分行う。その結果、ＳｉＣ基板２０１とＮｉ層２４１との界面にＮｉＳｉのシリサイド層２０５が形成される（図２３）。
その後は実施の形態４と同様に、ＳｉＣドリフト層２０２上にＴｉ層２３１及びＡｌ層２３２を順次形成し（図２４）、Ｎｉ層２４１の下面にＡｕ層２４２を形成することにより、図１８に示した構成のショットキーバリアダイオードが得られる。
以上のように本実施の形態では、実施の形態４と同様に、リセス構造２０７の形成に用いたエッチングマスクをシュリンクさせることで、ガードリング２０６の形成に用いる注入マスクを得ている。つまりリセス構造２０７とそれよりも幅の広いガードリング２０６とを、同一のマスク（レジストパターン２１０）を用いて形成することができる。しかもレジストパターン２１０のシュリンクが、リセス構造２０７を形成するためのエッチングによって実施されるため、レジストパターン２１０をシュリンクさせるための個別の工程が必要ない。よって実施の形態４よりもさらに工程数を少なくできる。
本実施の形態では、レジストパターン２１０として、当初から側面が傾斜したテーパー状のものを用いたが、形成時の側面がＳｉＣドリフト層２０２の表面に対してほぼ垂直なもの（垂直レジスト）を用いてもよい。リセス構造２０７を形成するＲＩＥの際に、酸素ガスを加える、又は圧力を変化させてエッチングの等方性を強くすれば、ＲＩＥを行う間に垂直レジストはテーパー状になる。
本発明にかかる実施の形態によれば、半導体装置の製造方法において、（ｂ）ｎ＋基板２０１上において、素子領域を囲むリセス構造２０７を、レジストパターン２１０を用いて形成する工程は、端部にテーパー形状を有するレジストパターン２１０を用いて、レジストパターン２１０をシュリンクさせつつリセス構造２０７を形成する工程であることで、リセス構造２０７のコーナーが鈍角化し、コーナーへの電界集中を防ぐことができる。
＜Ｆ．実施の形態６＞
実施の形態４及び５では、本発明をガードリングの形成工程を適用した例を示したが、本発明はＦＬＲの形成にも適用可能である。
図２５は、終端構造としてＦＬＲを有するショットキーバリアダイオードの終端領域の構成を示す図である。ＦＬＲは、不純物濃度が同じ複数のｐ型不純物領域２０６から構成されることを除けば、基本的にガードリングと同じ構成である。従って、実施の形態４又は５におけるレジストパターン２１０の形成工程（図１２又は図２０）おいて、図２６の如くレジストパターン２１０に複数のリング状の開口を等間隔又は外周に向かって間隔が広くなるように形成すれば、ＦＬＲを形成することができる。他の工程は、実施の形態４又は５と同様でよいため、説明は省略する。この場合、図２７に示すような半導体装置３００が完成する。
また以上の説明では、半導体素子としてショットキーバリアダイオードを例示したが、本発明はＭＯＳＦＥＴ等の終端構造に対しても適用可能である。
この発明は詳細に説明されたが、上記した説明は、すべての局面において、例示であって、この発明が、例えば記載した各構成要素の材質、材料、実施の条件等に限定されるものではない。例示されていない無数の変形例が、この発明の範囲から外れることなく想定され得るものと解される。
１，１０１ ｎ＋基板、２ ｎ型エピタキシャル層、３，１０３ ガードリング注入層、５，６，１０５，１０６ 金属層、７，１０７ 表面電極、８，１０８ ポリイミド、９，１０９ 裏面電極、１３，２１０ レジストパターン、１４，２０７ リセス構造、１５ リセス底面、１６ ＦＬＲ注入層、１７ 低濃度不純物注入層、１８ 高濃度不純物注入層、２０ リセス側面、２１ コーナー部、１００，２００，３００ 半導体装置、１０４ ＪＴＥ注入層、１１０ 熱酸化膜、１１１ オーミックアニール、１１２ Ｔｉシンター、１１３ レジスト後退。２０１ ＳｉＣ基板、２０２ ＳｉＣドリフト層、２０３ アノード電極、２０４ カソード電極、２０５ シリサイド層、２０６ ガードリング、２０６ａ 不純物領域、２０８ アライメントマーク、２３１ Ｔｉ層、２３２ Ａｌ層、２４１ Ｎｉ層、２４２ Ａｕ層。

Claims (12)

  1. 半導体装置の製造方法における終端構造の製造方法において、
    （ａ）第１導電型の炭化珪素半導体よりなる下地（１）を準備する工程と、
    （ｂ）前記下地（１）上において、素子領域を囲むリセス構造（１４）を、レジストパターン（２１０）を用いて形成する工程と、
    （ｄ）前記工程（ｂ）の後に、前記レジストパターン（２１０）に対するシュリンク処理を行う工程を備え、
    （ｃ）前記工程（ｄ）の後、前記レジストパターン（１３）を介した不純物注入により、前記リセス構造（１４）内のリセス底面（１５）及びリセス側面（２０）の面内に、第２導電型の不純物層（３）を形成する工程とを備え、
    前記リセス構造（１４）のコーナー部分が前記不純物層（３）によって覆われていることを特徴とする、
    半導体装置の製造方法。
  2. 前記工程（ｄ）が、前記レジストパターン（２１０）に対し、等方性エッチングによる前記シュリンク処理を行う工程であることを特徴とする、
    請求項１に記載の半導体装置の製造方法。
  3. 前記レジストパターン（２１０）の形成時において、当該レジストパターン（２１０）側面と前記基板とは垂直であることを特徴とする、
    請求項１に記載の半導体装置の製造方法。
  4. 前記レジストパターン（２１０）の側面が、前記シュリンク処理によって０．３〜０．６μｍ後退することを特徴とする、
    請求項１に記載の半導体装置の製造方法。
  5. 前記工程（ｂ）は、端部にテーパー形状を有する前記レジストパターン（１３）を用いて、前記リセス側面（２０）にテーパー形状を有する前記リセス構造（１４）を形成する工程であることを特徴とする、
    請求項１に記載の半導体装置の製造方法。
  6. 前記工程（ｃ）は、２段階の前記不純物注入により、第２導電型の低濃度不純物層（１７）と高濃度不純物層（１８）よりなる前記不純物層（３）を形成する工程であることを特徴とする、
    請求項１に記載の半導体装置の製造方法。
  7. 前記工程（ｂ）は、前記リセスの深さが０．１μｍ以上であり前記テーパー形状の幅が０．２μｍ以上である前記リセス構造（１４）を形成する工程であることを特徴とする、
    請求項５に記載の半導体装置の製造方法。
  8. 前記工程（ｂ）は、曲率半径が０．１μｍ以上であるコーナー部（２１）を有する前記リセス構造（１４）を形成する工程であることを特徴とする、
    請求項５に記載の半導体装置の製造方法。
  9. 前記工程（ｂ）が、前記リセス構造（１４）に加えて、アライメントマークも同時に形成する工程であることを特徴とする、
    請求項１に記載の半導体装置の製造方法。
  10. 前記工程（ｃ）が、前記不純物層として、第２導電型のガードリング層（３）、または、第２導電型のフィールドリミッティングリング層（１６）を形成する工程であることを特徴とする、
    請求項１に記載の半導体装置の製造方法。
  11. 前記工程（ｂ）は、前記下地上（１）において、素子領域を囲む複数の前記リセス構造（１４）を、レジストパターン（１３）を用いて形成する工程であり、
    前記工程（ｂ）は、各前記リセス構造（１４）同士の間隔が、前記素子領域外周に向かうにつれて広くなるように、複数の前記リセス構造（１４）を形成する工程であることを特徴とする、
    請求項１に記載の半導体装置の製造方法。
  12. （ｅ）前記工程（ｂ）の後、前記リセス構造（１４）の内部の少なくとも一部に、ショットキー電極を形成する工程をさらに備えることを特徴とする、
    請求項１に記載の半導体装置の製造方法。
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