KR101439805B1 - 반도체 장치의 제조 방법 - Google Patents

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다카히로 나카타니
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스나오 아야
요시유키 나카키
츠요시 가와카미
슈헤이 나카타
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미쓰비시덴키 가부시키가이샤
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Abstract

본 발명은, 고전계의 발생을 억제하여, 절연 파괴의 발생을 억제할 수 있는 반도체 장치와 그 제조 방법을 제공하는 것을 목적으로 한다. 본 발명에 따른 반도체 장치의 제조 방법은, (a) 제 1 도전형의 탄화규소 반도체로 이루어지는 베이스인 n+ 기판(1)을 준비하는 공정과, (b) n+ 기판(1) 상에서, 소자 영역을 둘러싸는 리세스 구조(14)를, 레지스트 패턴(13)을 이용하여 형성하는 공정과, (c) 레지스트 패턴(13)을 거친 불순물 주입에 의해, 리세스 구조(14) 내의 리세스 바닥면(15) 및 리세스 측면(20)의 면 내에, 제 2 도전형의 불순물층으로서의 가드 링 주입층(3)을 형성하는 공정을 구비하며, 리세스 구조(14)의 코너 부분이 불순물층(3)에 의해서 덮여 있다.

Description

반도체 장치의 제조 방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 특히 종단(終端) 구조의 제조 방법에 관한 것이다.
고내압, 저손실 및 고내열을 실현할 수 있는 차세대의 스위칭 소자로서, 탄화규소(SiC)를 이용한 반도체 소자가 유망시되고 있으며, 인버터 등의 파워 반도체 장치에의 적용이 기대되고 있다.
그러나, SiC 반도체 장치에는, 많은 해결해야 할 과제가 남아 있다. 그 하나는, 반도체 장치의 종단부(예를 들면 쇼트키 장벽 다이오드의 쇼트키 전극의 단부나, pn 다이오드나 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)의 pn 접합의 단부)에서의 전계 집중에 의해, 반도체 장치의 내전압 특성이 저하하는 문제이다.
반도체 장치의 종단부에 생기는 전계를 완화하는 종단 구조의 대표예로서는, 가드 링(guard ring) 구조나, JTE(Junction Termination Extension) 구조, FLR(Field Limiting Ring) 구조 등이 있다. 이들은 모두, 소자 영역을 둘러싸도록 형성되는 불순물 확산층이다. 일반적으로, JTE 구조는 표면 전계를 저감할 목적으로 마련되고, 반도체 장치의 종단부로부터 밖으로 향해 단계적으로 불순물 농도가 낮아지는 구조를 가지고 있다. 이에 반해, FLR 구조는 동일한 농도의 복수의 불순물 확산층으로 이루어진다.
예를 들면 하기와 같은 특허문헌 1에는, 가드 링과 JTE를 조합한 종단 구조가 개시되어 있다. 특허문헌 1의 종단 구조는, 가드 링의 외측에, 당해 가드 링보다 불순물 농도를 낮게 한 JTE가 배치된 구조로 되어 있다. 또한, 특허문헌 1에서는, 가드 링 및 JTE를, 반도체층 표면에 마련한 리세스 구조(recess structure) 아래에 형성하는 것에 의해, 전계 집중이 생기기 쉬운 가드 링 및 JTE의 바닥 단부와 반도체층 표면의 거리를 길게 하여, 반도체층 표면의 전계를 더 완화시키는 기술이 제안되어 있다.
특허문헌 1: 국제 공개 제2009/116444호 공보
상기와 같이, 종래의 반도체 장치에서는 가드 링/JTE의 2종류의 주입 조건을 이용함으로써, 내압 구조를 실현하고 있었다.
여기서, 2종류의 주입 조건으로 가드 링/JTE 구조를 실현하기 위해서는, 각각, 해당하는 위치에 불순물을 주입하기 위한 마스크를 형성하는 공정이 필요하다. 또한, 그러한 마스크를 형성하기 위해서는, 각각의 마스크의 위치를 얼라이먼트하기 위한 기준으로 되는 얼라이먼트 마크를, 또 그 전 공정에서 형성할 필요가 있다. 얼라이먼트 마크는 반도체 표면을 에칭 가공하여 형성된다.
이상과 같이, 종래의 반도체 장치에서는, 적어도 3개의 마스크(얼라이먼트 마크 형성용, 가드 링 형성용, JTE 형성용)가 필요하게 됨과 아울러, 다른 조건으로 불순물 주입을 행하지 않으면 안되었다. 이 때문에, 공정수가 증가함과 아울러, 편차의 증가, 양품률의 저하, 비용의 증가 등의 문제가 발생하고 있었다.
이러한 문제점을 개선하는 방법으로서, 마스크를 1개로 하는 것을 생각할 수 있다. 즉, 우선, 종단 구조를 가드 링만의 구조로 하거나, 또는 FLR(Field Limiting Ring) 구조로 하여, 주입 공정을 하나로 한다. 또, 얼라이먼트 마크를 형성하는 공정과 상기의 주입용 마스크를 형성하는 공정을 공통의 공정으로 함으로써, 1개의 마스크로 종단 구조를 형성할 수 있다.
이러한 반도체 장치에서는, 1종류의 주입 조건을 적용하는 것에 의해, 리세스 구조에, 불순물이 1종류의 농도로 주입된 종단 구조가 구비되어 있다.
여기서, SiC 디바이스의 경우, 주입된 불순물은 거의 확산되는 일없이 활성화된다. 따라서, 가드 링 구조만의 경우는 물론, 가드 링/JTE 구조의 경우에서, 2종류의 주입 조건 정도로 최적화할 수 없는 1종류의 주입 조건을 적용한 경우에는 특히, 리세스 구조의 최근방에 고농도의 불순물층이 형성되게 된다. 또한, 가드 링의 불순물 농도는 소자의 내압 특성을 확실한 것으로 하기 위해서 비교적 진한 농도로 형성되어 있다.
이들로부터, 고전압을 음극에 인가한 경우, 불순물층의 공핍층의 성장은 적게 되어, 고전계가 발생하기 쉽다고 하는 문제가 있었다.
특히 리세스 구조의 코너부에는 강한 전계가 발생하고, 예를 들면 표면 밀봉재인 폴리이미드막의 절연 파괴 강도를 초과한 경우에는, 절연 파괴를 일으키는 원인으로 된다고 하는 문제가 있었다. 또한, 주입된 불순물의 확산이 불충분하고, 리세스 구조의 코너부를 주입층으로 덮을 수 없는 경우도 있었다.
본 발명은, 상기의 문제를 해결하기 위해 이루어진 것으로, 고전계의 발생을 억제하고, 절연 파괴의 발생을 억제할 수 있는 반도체 장치와 그 제조 방법을 제공하는 것을 목적으로 한다.
본 발명에 따른 반도체 장치의 제조 방법은, (1) 제 1 도전형의 탄화규소 반도체로 이루어지는 베이스를 준비하는 공정과, (2) 상기 베이스 상에서, 소자 영역을 둘러싸는 리세스 구조를, 레지스트 패턴을 이용하여 형성하는 공정과, (3) 상기 공정 (2) 후, 상기 레지스트 패턴에 대한 쉬링크 처리를 행하는 공정과, (4) 상기 공정 (3) 후, 상기 레지스트 패턴을 거친 불순물 주입에 의해, 상기 리세스 구조 내의 리세스 바닥면 및 리세스 측면의 면 내에, 제 2 도전형의 불순물층을 형성하는 공정을 구비하며, 상기 리세스 구조의 코너 부분이 상기 불순물층에 의해서 덮여 있는 것을 특징으로 한다.
본 발명에 따른 반도체 장치의 제조 방법에 의하면, (1) 제 1 도전형의 탄화규소 반도체로 이루어지는 베이스를 준비하는 공정과, (2) 상기 베이스 상에서, 소자 영역을 둘러싸는 리세스 구조를, 레지스트 패턴을 이용하여 형성하는 공정과, (3) 상기 공정 (2) 후, 상기 레지스트 패턴에 대한 쉬링크 처리를 행하는 공정과, (4) 상기 공정 (3) 후, 상기 레지스트 패턴을 거친 불순물 주입에 의해, 상기 리세스 구조 내의 리세스 바닥면 및 리세스 측면의 면 내에, 제 2 도전형의 불순물층을 형성하는 공정을 구비하며, 상기 리세스 구조의 코너 부분이 상기 불순물층에 의해서 덮여 있는 것에 의해, 주입하는 불순물의 확산이 거의 일어나지 않는 탄화규소 반도체를 이용하는 경우이더라도, 불순물층에 의해서 리세스 구조의 코너부가 충분히 덮인 구조를 실현할 수 있다. 따라서, 반도체 장치의 안정된 내압의 확보를 실현할 수 있다.
본 발명의 목적, 특징, 국면, 및 이점은 이하의 상세한 설명과 첨부 도면에 의해서 보다 명백해진다.
도 1은 본 발명의 실시 형태 1에 따른 반도체 장치의 제조 과정을 나타내는 단면도이다.
도 2는 본 발명의 실시 형태 1에 따른 반도체 장치의 제조 과정을 나타내는 단면도이다.
도 3은 본 발명의 실시 형태 1에 따른 반도체 장치의 제조 과정을 나타내는 단면도이다.
도 4는 본 발명의 실시 형태 1에 따른 반도체 장치의 구조를 나타내는 단면도이다.
도 5는 본 발명의 실시 형태 2에 따른 반도체 장치의 제조 과정을 나타내는 단면도이다.
도 6은 본 발명의 실시 형태 2에 따른 반도체 장치의 제조 과정을 나타내는 단면도이다.
도 7은 본 발명의 실시 형태 2에 따른 반도체 장치의 구조를 나타내는 단면도이다.
도 8은 본 발명의 실시 형태 3에 따른 반도체 장치의 제조 과정을 나타내는 단면도이다.
도 9는 본 발명의 전제 기술인 반도체 장치의 구조를 나타내는 단면도이다.
도 10은 본 발명의 실시 형태 4에 따른 반도체 장치의 종단 영역의 구성도이다.
도 11은 본 발명의 실시 형태 4에 따른 반도체 장치의 제조 공정도이다.
도 12는 본 발명의 실시 형태 4에 따른 반도체 장치의 제조 공정도이다.
도 13은 본 발명의 실시 형태 4에 따른 반도체 장치의 제조 공정도이다.
도 14는 본 발명의 실시 형태 4에 따른 반도체 장치의 제조 공정도이다.
도 15는 본 발명의 실시 형태 4에 따른 반도체 장치의 제조 공정도이다.
도 16은 본 발명의 실시 형태 4에 따른 반도체 장치의 제조 공정도이다.
도 17은 본 발명의 실시 형태 4에 따른 반도체 장치의 제조 공정도이다.
도 18은 본 발명의 실시 형태 5에 따른 반도체 장치의 구성도이다.
도 19는 본 발명의 실시 형태 5에 따른 반도체 장치의 제조 공정도이다.
도 20은 본 발명의 실시 형태 5에 따른 반도체 장치의 제조 공정도이다.
도 21은 본 발명의 실시 형태 5에 따른 반도체 장치의 제조 공정도이다.
도 22는 본 발명의 실시 형태 5에 따른 반도체 장치의 제조 공정도이다.
도 23은 본 발명의 실시 형태 5에 따른 반도체 장치의 제조 공정도이다.
도 24는 본 발명의 실시 형태 5에 따른 반도체 장치의 제조 공정도이다.
도 25는 본 발명의 실시 형태 6에 따른 반도체 장치의 구성도이다.
도 26은 본 발명의 실시 형태 6에 따른 반도체 장치의 제조 공정도이다.
도 27은 본 발명의 실시 형태 6에 따른 반도체 장치의 구조를 나타내는 단면도이다.
<A. 실시 형태 1>
인버터 등의 파워 일렉트로닉스 기기의 에너지 절약에는, 절연 게이트형 바이폴러 트랜지스터(Insulated Gate Bipola Transistor: IGBT)나 금속-산화막-반도체 전계 효과 트랜지스터(Metal Oxide Semiconductor Field Effect Transistor: MOSFET)와 같은 반도체 스위칭 소자의 손실을 저감시킬 필요가 있다.
손실은 소자의 ON 저항에 의해 결정되기 때문에, 본 발명에서는 ON 저항을 저감시키기 위해서 탄화규소(SiC)를 이용한다.
종단 구조에 리세스 구조를 적용한 경우에는, 도 9에 나타내는 반도체 장치가 형성된다.
구체적으로는, n+ 기판(101) 상에 n형 에피텍셜층(n-type epitaxial layer)(102)이 형성되고, n+ 기판(101)의 이면에는 금속층(106), 또 이면 전극(109)이 형성된다.
또, n형 에피텍셜층(102) 상에서는, 가드 링 주입층(103)이 파진 구조(리세스 구조)로 형성되고, 또 가드 링 주입층(103)을 일부 덮어 금속층(105)이 형성된다.
또한, 금속층(105) 상에 표면 전극(107)이 형성되고, 금속층(105), 가드 링 주입층(103), n형 에피텍셜층(102) 상에 걸쳐 폴리이미드(108)가 형성된다.
상기의 반도체 장치에서는, 리세스 구조에 불순물이 1종류의 농도로 주입된 종단 구조가 구비되어 있다. 리세스 구조는 도시하지 않은 얼라이먼트 마크 형성시의 에칭에 의해서 형성되게 된다.
여기서, SiC 디바이스의 경우, 주입된 불순물은 거의 확산되는 일없이 활성화된다. 따라서, 리세스 구조의 최근방에 고농도의 불순물층이 형성되게 된다. 또한, 가드 링의 불순물 농도는 소자의 내압 특성을 확실한 것으로 하기 위해서 비교적 진한 농도로 형성되어 있다.
이들로부터, 고전압을 음극에 인가한 경우, 불순물층의 공핍층의 성장은 적어져, 고전계가 발생하기 쉽다고 하는 문제가 있었다.
특히 리세스 바닥면의 코너부에는 강한 전계가 발생하고, 예를 들면 폴리이미드막의 절연 파괴 강도를 초과한 경우에는, 절연 파괴를 일으키는 원인이 된다고 하는 문제가 있었다. 또한, 주입된 불순물의 확산이 불충분하고, 리세스 구조의 코너부가 주입층으로 덮여지지 않는 경우도 있었다.
이하에 나타내는 본 발명의 실시 형태는 상기의 문제를 해결할 수 있는 것이다.
<A-1. 제조 공정>
도 1~4는, 본 발명의 실시 형태 1에 있어서의, SiC를 이용한 반도체 장치(여기서는 SiC 쇼트키 배리어 다이오드, 이하 SiC-SBD를 이용)의 제조 공정을 나타낸 단면도이다. 이하에, 제조 공정에 대해 설명한다.
우선, 도 1에 나타내는 바와 같이, n형으로 저(低)저항의 SiC 기판(베이스로서의 n+ 기판(1))의 표면 상에 n형 에피텍셜층(2)을 화학 기상 퇴적(Chemical Vapor Deposition: CVD)법에 따라 형성한다. n형 에피텍셜층(2)의 불순물의 농도는, 예를 들면 5×1015㎝-3 정도이다.
다음으로, n형 에피텍셜층(2) 상에, 리소그래피 공정에서의 얼라이먼트를 실현하기 위한 마크 형성을 행한다(도시하지 않음). 얼라이먼트 마크의 형성은 소망하는 영역에 레지스트의 패터닝을 행하고, 예를 들면 반응성 이온 에칭(Reactive Ion Etching: RIE)에 의해, n형 에피텍셜층(2)을 에칭해서 행한다. 또, 본 실시 형태 1에서는, 얼라이먼트 마크 형성과 종단 구조 형성 공정을 동일 마스크로 행한다. 얼라이먼트 마크 형성과 종단 구조 형성을 동일 마스크로 행함으로써, 공정 수를 삭감할 수 있다.
우선, 레지스트 패턴을 형성한다. 예를 들면 노볼락 수지(novolac resin)를 베이스 수지로 한 포지티브형 레지스트 재료 등을 이용하여, 온도 110℃에서 60초 가열 처리한다.
또 현상 처리하지만, 현상 조건은 알칼리 현상액으로서 예를 들면 수산화테트라 메틸 암모늄 2.8wt% 수용액을 이용하고, 현상 시간을 100초로 한다. 현상 후, 순수(純水)로 60초간 세정한다.
이러한 공정에 의해, 레지스트 패턴(13)을 형성한다. 형성된 레지스트 패턴(13)은 그 단부에서의 측벽각(레지스트 패턴(13) 측면과 SiC의 n+ 기판(1) 표면의 각도)은 82도 정도이고, 단부에 테이퍼 형상(taper shape)을 갖고 있는 것이다.
이 레지스트 패턴(13)을 이용하여, n형 에피텍셜층(2)의 에칭을 행한다(도 2 참조). 에칭 방법으로서 예를 들면 RIE로 행하는 경우, 에칭 조건으로서는, 예를 들면 에칭 가스로서 6불화 유황(SF6)을 이용하여, 가스 압력 1㎩, 유량 50sccm 정도로 하고, 고주파 파워를 700~900W 정도, 기판 바이어스 파워를 50~70W 정도로 한다. 에칭의 선택비는 예를 들면 0.5로 한다.
레지스트 패턴(13)이 단부에 테이퍼 형상을 가지고 있기 때문에(도 2 참조), 레지스트 패턴(13) 단부가 에칭되기 쉽다. 그 때문에, 레지스트 패턴(13) 단부의 후퇴량을 크게 할 수 있어, SiC의 n+ 기판(1)에 테이퍼 형상을 가지는 리세스 구조(14)를 형성할 수 있다. 구체적으로는, 리세스 구조(14)의 리세스 측면(20)이 경사져 있고, 리세스 구조(14)에서의 코너부(21)(리세스 바닥면(15)과 리세스 측면(20)의 경계)가 둔각화된다. 당해 리세스 구조(14)는, 후술하는 불순물층을 주입하는 것에 의해서 종단 구조를 형성하는 것이기 때문에, 소자 영역을 둘러싸도록 형성된다.
여기서 도 2에 나타내는 테이퍼 폭 D는 0.2㎛ 이상인 것이 바람직하고, 리세스의 깊이는 0.1㎛ 이상인 것이 바람직하다. 또한, 도 2에 나타내는 코너부(21)는, 곡률을 갖게 하도록 형성하는 것이 바람직하고, 또한, 그 곡률 반경이 0.1㎛ 이상인 것이 바람직하다. 곡률을 갖게 하는 방법으로서는, 예를 들면 후술하는 이온 주입을 행한 후에, 표면의 희생 산화(sacrificial oxidation)를 행하면 좋다.
다음으로, 디바이스 단부에의 전계 집중을 완화하여 ㎸급의 내압을 안정하게 확보하기 위해서, 반도체 소자가 형성되는 소자 영역을 둘러싸는 종단 구조를 형성한다(도 3 참조). 종단 구조는, 레지스트 패턴(13)을 거쳐서 불순물 주입을 행하는 것에 의해서 형성하지만, 예를 들면 Al 이온을 주입하여 p형의 가드 링 주입층(3)을 형성한다. 이온 주입 조건으로서, 예를 들면 주입량 1×1017~8×1017㎝-3, 주입 깊이가 0.6~1.0㎛로 되도록, Al 이온을 실온에서 40~800keV의 에너지로 주입한다. 또, 도 3에서는 나타내지 않지만, 가드 링 주입층(3)은 소자 영역을 둘러싸도록 복수 형성되어 있어도 좋다.
본 실시 형태 1에서는, 도 3에 나타내는 바와 같이, 리세스 측면(20)이 적절한 테이퍼 형상을 가지고 있기 때문에, 불순물의 확산이 거의 일어나지 않는 예를 들면 SiC를 이용하는 경우이더라도, 가드 링 주입층(3)에 의해서 리세스 구조(14)의 코너부(21)가 충분히 덮인 구조를 실현할 수 있다.
또한, 코너부(21)가 둔각화됨으로써, 코너부(21)에의 전계 집중을 막을 수 있다. 이러한 결과, 반도체 장치의 안정된 내압의 확보를 실현할 수 있다.
이후는, 종래기술과 동일한 제조 공정을 거침으로써, 도 4에 나타내는 단면 구조의 반도체 장치(100)가 완성된다.
구체적으로는, n+ 기판(1)의 이면에는 금속층(6), 또 이면 전극(9)이 형성된다.
또한, 레지스트 패턴(13)이 제거되고, 가드 링 주입층(3)을 일부 덮어 금속층(5)이 형성된다.
또한, 금속층(5) 상에 표면 전극(7)이 형성되고, 금속층(5), 가드 링 주입층(3), n형 에피텍셜층(2) 상에 걸쳐 폴리이미드(8)가 형성된다.
이상으로부터, 본 실시 형태에 있어서의 반도체 장치의 제조 방법에 의하면, 종단 구조의 리세스 구조(14)의 코너부(21)가, 가드 링 주입층(3)으로 충분히 둘러싸인 구조가 되어 있기 때문에, 고(高)전계가 생기기 어려워진다. 또한, 코너부(21)가 둔각화되어, 코너부(21)의 전계 집중을 완화할 수 있다. 또한, 안정된 내압을 확보할 수 있다.
<A-2. 효과>
본 발명에 따른 실시 형태에 의하면, 반도체 장치의 제조 방법에서, (a) 제 1 도전형의 탄화규소 반도체로 이루어지는 베이스인 n+ 기판(1)을 준비하는 공정과, (b) n+ 기판(1) 상에서, 소자 영역을 둘러싸는 리세스 구조(14)를, 레지스트 패턴(13)을 이용하여 형성하는 공정과, (c) 레지스트 패턴(13)을 거친 불순물 주입에 의해, 리세스 구조(14) 내의 리세스 바닥면(15) 및 리세스 측면(20)의 면 내에, 제 2 도전형의 불순물층으로서의 가드 링 주입층(3)을 형성하는 공정을 구비하며, 리세스 구조(14)의 코너 부분이 불순물층(3)에 의해서 덮여 있음으로써, 주입하는 불순물의 확산이 거의 일어나지 않는 SiC를 이용하는 경우이더라도, 가드 링 주입층(3)에 의해서 코너부(21)가 충분히 덮인 구조를 실현할 수 있다. 따라서, 반도체 장치의 안정된 내압의 확보를 실현할 수 있다.
또, 본 발명에 따른 실시 형태에 의하면, 반도체 장치의 제조 방법에서, (b) n+ 기판(1) 상에서, 소자 영역을 둘러싸는 리세스 구조(14)를, 레지스트 패턴(13)을 이용하여 형성하는 공정은, 단부에 테이퍼 형상을 가지는 레지스트 패턴(13)을 이용해서, 리세스 측면(20)에 테이퍼 형상을 가지는 리세스 구조(14)를 형성하는 공정이기 때문에, 리세스 구조(14)의 코너부(21)이 둔각화되어, 코너부(21)에의 전계 집중을 막을 수 있다.
또한, 본 발명에 따른 실시 형태에 의하면, 반도체 장치의 제조 방법에서, (b) n+ 기판(1) 상에서, 소자 영역을 둘러싸는 리세스 구조(14)를, 레지스트 패턴(13)을 이용하여 형성하는 공정은, 리세스의 깊이가 0.1㎛ 이상이고 테이퍼 형상의 폭이 0.2㎛ 이상인 리세스 구조(14)를 형성하는 공정이기 때문에, 안정된 내압을 실현할 수 있다.
또한, 본 발명에 따른 실시 형태에 의하면, 반도체 장치의 제조 방법에서, (b) n+ 기판(1) 상에서, 소자 영역을 둘러싸는 리세스 구조(14)를, 레지스트 패턴(13)을 이용하여 형성하는 공정은, 곡률 반경이 0.1㎛ 이상인 코너부(21)를 가지는 리세스 구조(14)를 형성하는 공정이기 때문에, 안정된 내압을 실현할 수 있다.
<B. 실시 형태 2>
<B-1. 제조 공정>
실시 형태 1에서는, 종단 구조로서 가드 링 주입층(3)을 형성했지만, 다른 내압 구조, 예를 들면 필드 리미팅 링(FLR 주입층(16))을 형성하여도 좋다.
도 2의 에피텍셜층(2)의 형성을 마찬가지로 행하고 나서, 얼라이먼트 마크 및 종단 구조를 레지스트 패턴(13)을 이용하여 형성한다.
도 5는 본 발명의 실시 형태 2에 있어서의 종단 구조의 레지스트의 패터닝의 모습을 나타내고 있다. 이 때, 얼라이먼트 마크를 형성하는 부분에도 레지스트가 패터닝된다.
실시 형태 1과 마찬가지로, 레지스트 패턴(13)의 단부는 테이퍼 형상으로 되도록 형성한다. 또, 리세스 구조(14)의 리세스 측면(20)이 테이퍼 형상으로 되도록, 에칭의 선택비를 작게 하여 RIE를 행한다.
다음으로, 도 6에 나타내는 바와 같이, FLR 주입층(16)을, 예를 들면 Al 이온을 주입량 1×1017~8×1017㎝-3, 주입 깊이가 0.6~1.0㎛로 되도록, 실온에서 40~800keV의 에너지로 주입하는 것에 의해 형성한다.
본 실시 형태 2에서는, 도 6에 나타내는 바와 같이 리세스 측면(20)이 적절한 테이퍼 형상을 가지고 있기 때문에, 불순물의 확산이 거의 일어나지 않는 SiC를 이용했을 경우이더라도, FLR 주입층(16)에 의해서, 리세스 구조(14)의 코너부(21)가 충분히 덮인 형상을 실현할 수 있다.
또한, 코너부(21)가 둔각화됨으로써, 코너부(21)에의 전계 집중을 막을 수 있다. 이러한 결과, 반도체 장치의 안정된 내압의 확보를 실현할 수 있다.
이후는, 종래기술과 동일한 제조 공정을 거침으로써, 도 7에 나타내는 단면 구조의 반도체 장치(200)가 완성된다.
구체적으로는, n+ 기판(1)의 이면에는 금속층(6), 또 이면 전극(9)이 형성된다.
또한, 레지스트 패턴(13)이 제거되고, FLR 주입층(16)을 일부 덮어 금속층(5)이 형성된다.
또한, 금속층(5) 상에 표면 전극(7)이 형성되고, 금속층(5), FLR 주입층(16), n형 에피텍셜층(2) 상에 걸쳐 폴리이미드(8)가 형성된다.
이상으로부터, 본 실시 형태에 있어서의 반도체 장치의 제조 방법에 의하면, 도 7과 같이, 리세스 구조(14)의 코너부(21)가 FLR 주입층(16)에 의해서 충분히 덮인 구조로 되어, 고전계가 생기기 어려워진다. 또한, 코너부(21)가 둔각화되기 때문에, 전계 집중을 막을 수 있다.
또 도 7에서는, FLR 주입층(16)은 4개(4개의 원)로 되어 있었지만, 이 수로 한정할 필요는 없다. 소망하는 내압을 확보할 수 있으면, 소자 사이즈의 축소를 위해서 FLR 주입층(16)의 개수를 줄이면 좋다.
또한 반대로, 고내압을 위해서는 다수의 FLR 주입층(16)이 필요하다. 그 때에는 소자 사이즈가 커질 염려가 있다. 그러나, 본 발명에 따른 반도체 장치에서는, 레지스트 패턴(13)의 테이퍼 에칭을 이용하고 있기 때문에, 종래에서는 실현 곤란한 좁은 간격의 슬릿의 패터닝이 가능하다. 즉, FLR 주입층(16)의 형성 간격을 좁게 할 수 있기 때문에, 소자의 대형화를 억제할 수 있다.
또한, 도 7에서는, FLR 주입층(16)의 형성 간격을 동일하게 하여 나타냈지만, FLR 주입층(16)의 간격을 소자 영역 외주로 향해 넓어지도록 설계하는 것도 가능하다. 이렇게 형성하면, 외주로 향해 외관의 불순물 농도가 작아지는 경향으로 되어, 안정된 내압을 얻는데 적합하다.
또, 가드 링 주입층(3)을 형성한 실시 형태 1에서도, 형성 간격을 좁게 하는 것이나, 형성 간격이 외주로 향해 넓어지도록 설계하는 것이 가능하여, 동일한 효과를 얻을 수 있다.
<B-2. 효과>
본 발명에 따른 실시 형태에 의하면, 반도체 장치의 제조 방법에서, (b) n+ 기판(1) 상에서, 소자 영역을 둘러싸는 리세스 구조(14)를, 레지스트 패턴(13)을 이용하여 형성하는 공정은 n+ 기판(1) 상에서, 소자 영역을 둘러싸는 복수의 리세스 구조(14)를, 레지스트 패턴(13)을 이용하여 형성하는 공정이고, 공정 (b)는, 각 리세스 구조(14)끼리의 간격이, 소자 영역 외주로 향함에 따라 넓어지도록, 복수의 리세스 구조(14)를 형성하는 공정이기 때문에, 외주로 향해 외관의 불순물 농도가 작아지는 경향으로 되어, 안정된 내압을 얻을 수 있다.
<C. 실시 형태 3>
<C-1. 제조 공정>
실시 형태 1 또는 2의, 종단 구조의 불순물 주입에 대해서, 도 8에 나타내는 바와 같이, 리세스 구조(14)의 표면을 저농도로 하고, 표면으로부터 멀어질수록 고농도로 되도록 행하더라도 좋다. 즉 2단계의 불순물 주입을 행하기 때문에, 리세스 구조(14)의 리세스 바닥면(15) 및 리세스 측면(20) 근방의 영역에 저농도 불순물 주입층(17)을 형성하고, 그 내측, 즉 리세스 구조(14)의 표면으로부터 멀어진 면 상에 고농도 불순물 주입층(18)을 형성하는 것이다.
이러한 구조로 설계하면, 전계 집중이 일어나기 쉬운 리세스 구조(14)의 코너부(21)가 저농도로 되기 때문에, 전계 집중이 완화되어 더 안정된 내압 특성의 확보를 기대할 수 있다.
도 8은 가드 링 주입층(3)에 적용했을 때의 도면을 나타내고 있지만, 실시 형태 2와 같이, FLR 주입층(16)에 적용하여도 좋다. 이 때, 실시 형태 2에 기재한 것처럼, FLR 주입층(16)의 개수는 필요에 따라 증감하여도 좋고, 또한 FLR 주입층(16)의 간격은 등간격이라도, 부등 간격이라도 좋다. 또한, 후술하는 실시 형태 4~6의 경우에 적용되어도 좋다.
<C-2. 효과>
본 발명에 따른 실시 형태에 의하면, 반도체 장치의 제조 방법에서, (c) 레지스트 패턴(13)을 거친 불순물 주입에 의해, 리세스 구조(14) 내의 리세스 바닥면(15) 및 리세스 측면(20)의 면 내에, 제 2 도전형의 불순물층으로서의 가드 링 주입층(3)을 형성하는 공정은 2단계의 불순물 주입에 의해, 제 2 도전형의 저농도 불순물 주입층(17)과 고농도 불순물 주입층(18)으로 이루어지는 불순물층을 형성하는 공정이기 때문에, 전계 집중이 일어나기 쉬운 리세스 구조(14)의 코너부(21)가 저농도로 되므로, 전계 집중이 완화되어, 더 안정된 내압 특성의 확보를 기대할 수 있다.
<D. 실시 형태 4>
<D-1. 제조 공정>
도 10은 실시 형태 4에 따른 반도체 장치의 종단 영역의 구성도이다. 여기서는 그 일례로서, 탄화규소(SiC) 반도체를 이용하여 형성한 쇼트키 배리어 다이오드의 단부에, 종단 구조로서 가드 링을 배치한 구성을 나타내고 있다.
당해 반도체 장치는, n형의 SiC 기판(201)과 그 위에 에피택셜 성장시킨 n형의 SiC 드리프트층(202)으로 이루어지는 에피텍셜 기판을 이용하여 형성되어 있다. SiC 드리프트층(202)의 상면(上面)에는, 당해 SiC 드리프트층(202)과 쇼트키 접속하는 애노드 전극(203)이 배치된다. SiC 기판(201)의 하면에는, 당해 SiC 기판(201)과 오믹(ohmic) 접속하는 캐소드 전극(204)이 배치된다.
본 실시 형태에서는, SiC 기판(201)과 캐소드 전극(204) 사이에 실리사이드층(205)을 개재시키는 것에 의해, 그 사이의 접속 저항을 저감시키고 있다. 또한 캐소드 전극(204)은 Ni층(241)과 Au층(242)의 2층 구조로 하였다. 또한, 애노드 전극(203)도, 티탄(Ti)층(231)과 알루미늄(Al)층(232)으로 이루어지는 2층 구조이며, 상층(上層)의 Al층(232)은 배선을 접속하기 위한 패드 전극으로서 기능한다.
SiC 드리프트층(202)의 표면 부분에서의 애노드 전극(203)의 단부 아래를 포함하는 영역에는, 애노드 전극(203)의 단부 아래에서의 전계 집중을 억제하기 위한, p형의 불순물 영역인 가드 링(206)이 형성되어 있다. 도 10과 같이, 가드 링(206)은 SiC 드리프트층(202)에 형성된 리세스 구조(207)의 하부에 형성되어 있고, 애노드 전극(203)의 단부는 리세스 구조(207) 내까지 연장되어 있다.
이 구조에 의해, 가드 링(206)의 바닥 단부와 SiC 드리프트층(202)의 표면의 거리가 길어지기 때문에, SiC 드리프트층(202)의 표면 부분에서의 전계가 완화된다.
가드 링(206)은 리세스 구조(207)의 바닥부뿐만 아니라 그 외연부(outer edge part)에까지 연장되어 있다. 이것에 의해, 가드 링(206)의 종단 면적이 커져, 가드 링(206)의 바닥 단부에서의 전계 집중이 한층 완화된다.
SiC 드리프트층(202)의 표면에는, 각종 마스크의 위치 맞춤에 이용하는 얼라이먼트 마크(208)가 형성되어 있다. 상세한 것은 후술하지만, 본 실시 형태에 따른 반도체 장치에 제조 방법에서는, 얼라이먼트 마크(208) 아래에도 가드 링(206)과 동일한 p형의 불순물 영역(206a)이 형성되게 된다.
도 11~도 17은 도 1에 나타낸 쇼트키 배리어 다이오드 및 그 종단 구조의 제조 방법을 나타내는 공정도이다. 이하, 이러한 도면에 근거하여, 본 실시 형태에 따른 반도체 장치의 제조 방법을 설명한다.
우선, 비교적 불순물 농도가 높은 n형(n+형)의 SiC 기판(201)을 준비하고, 그 위에 비교적 불순물 농도가 낮은 n형(n-형)의 SiC 드리프트층(202)을 에피택셜 성장시킨다(도 11). 여기서는 두께 300~400㎛의 SiC 기판(201) 상에 두께 5~15㎛의 SiC 드리프트층(202)을 성장시켰다.
계속해서, SiC 드리프트층(202)의 표면 상에 포토레지스트를 도포하고, 그 후, 가열, 포토리소그래피에 의한 패턴 전사, 알칼리 현상액에 의한 현상의 각 처리를 순서대로 행하는 것에 의해, 리세스 구조(207) 및 얼라이먼트 마크(208)의 형성 영역이 개구된 레지스트 패턴(210)을 형성한다(도 12). 레지스트 패턴(210)의 높이는 3.7~5.3㎛로 하였다.
본 실시 형태에서는, 레지스트 패턴(210)으로서 단면 형상의 직사각형 특성(retangular property)이 높은 것(레지스트 패턴(210)의 측면과 SiC 드리프트층(202)의 표면의 각도가 수직에 가까운 것)을 사용한다.
레지스트 패턴(210)의 재료로서는, 예를 들면 포지티브형의 포토레지스트에서 감광재와 베이스 수지와 유기 용매를 주성분으로 하고, 에칭 후의 단면 형상의 직사각형 특성이 비교적 높아지는 것을 이용할 수 있다. 이 포토레지스트를 사용하여, 110℃에서 60초의 가열 처리, 수산화테트라 메틸 암모늄 2.8wt% 수용액을 알칼리 현상액으로서 이용한 100초의 현상 처리, 순수에 의한 60초간의 세정 처리를 행하였다. 그 결과 얻어지는 레지스트 패턴(210)은 측면이 SiC 드리프트층(202)의 표면에 대해 약 88도로 되어 직사각형 특성이 높다.
계속해서, 레지스트 패턴(210)을 마스크로서 이용하는 반응성 이온 에칭(Reactive Ion Etching; RIE)을 행하여, 깊이 0.2~0.4㎛정도의 리세스 구조(207)와 얼라이먼트 마크(208)를 동시에 형성한다(도 13).
RIE의 조건으로서는, 예를 들면, 에칭 가스로서 6불화 유황(SF6)을 사용하고, 가스 압력은 1㎩, 가스 유량은 50sccm, 고주파 파워는 800W, 기판 바이어스 파워는 50W로 설정한다. 이 경우, SiC의 에칭 속도에 대한 레지스트의 에칭 속도의 비(에칭 선택비)는 약 0.5이다. 본 실시 형태에서는, 직사각형 특성이 높은 레지스트 패턴(210)을 사용하고 있기 때문에, 에칭 선택비가 높지 않은 경우에도, 에칭에 의한 패턴 치수 변동을 작게 할 수 있다.
그 후, 레지스트 패턴(210)에 대해 등방성의 드라이 에칭을 행하여, 레지스트 패턴(210)의 폭을 좁게 한다(쉬링크(shrink)시킨다)(도 14). 즉 레지스트 패턴(210)의 개구를 넓힌다. 여기서는 드라이 에칭에 의해 레지스트 패턴(210)의 측면을 0.3~0.6㎛ 정도 후퇴시켰다. 쉬링크 처리 후의 레지스트 패턴(210)의 높이는 3~4㎛ 정도로 되었다.
이 에칭의 조건으로서는, 예를 들면, 에칭 가스로서 산소(O2)를 사용하고, 가스 압력은 1㎩, 가스 유량은 50sccm, 고주파 파워는 800W, 기판 바이어스 파워를 제로로 한다. 기판 바이어스 파워를 제로로 하는 것에 의해, 등방적인 드라이 에칭이 실현된다.
그리고 쉬링크된 레지스트 패턴(210)을 마스크로서 이용하는 이온 주입에 의해, p형 불순물인 Al 이온을 SiC 드리프트층(202)에 주입함으로써, 가드 링(206)을 형성한다(도 15). 쉬링크 후의 레지스트 패턴(210)의 개구는 리세스 구조(207)보다 폭이 넓어져 있기 때문에, 가드 링(206)은 리세스 구조(207)의 바닥부뿐만 아니라 외연부에도 형성된다. 쉬링크 처리에 의해서, 레지스트 패턴(210)의 측면이 0.3~0.6㎛ 정도 후퇴한 경우, 가드 링(206)은 리세스 구조(207)의 단부로부터 외측으로 0.3~0.6㎛ 정도의 영역까지 확장되어 형성되게 된다.
또한, 레지스트 패턴(210)에는, 리세스 구조(207)상 뿐만 아니라 얼라이먼트 마크(208) 상에도 개구가 형성되어 있기 때문에, 얼라이먼트 마크(208)의 부분(바닥부 및 외연부)에도 Al 이온이 주입되고, 불순물 영역(206a)이 형성된다. 얼라이먼트 마크(208)의 부분에 Al 이온이 주입되면, 얼라이먼트 마크(208)와 그 주위의 농담차가 생기기 때문에, 화상 처리법에 의한 위치 맞춤을 행하는 장치를 이용하는 경우에 얼라이먼트 마크(208)의 인식율이 향상된다고 하는 이점이 있다.
그 후, 레지스트 패턴(210)을 제거한다. 레지스트 패턴(210)의 제거는 상기와 같은 등방성 드라이 에칭으로 행할 수 있다. 또, 주입한 Al 이온의 활성화를 위한 1800~2000℃에서의 열처리(활성화 어닐)를 행한다.
계속해서, SiC 기판(201)의 이면에, 스퍼터링법을 이용하여 두께 500~800㎚ 정도의 니켈(Ni)층(241)을 형성하고, 약 1000℃의 RTA(Rapid Thermal Annealing)를 약 5분 행한다. 그 결과, SiC 기판(201)과 Ni층(241)의 계면에 NiSi의 실리사이드층(205)이 형성된다(도 16).
또한, SiC 드리프트층(202) 상에, 스퍼터링법을 이용하여 두께 100~300㎚의 Ti층(231)을 형성하고, 또, Ti층(231) 상에, 두께 4.5~5.5㎛의 Al층(232)을 형성하는 것에 의해, 애노드 전극(203)을 형성한다(도 17). 또, 쇼트키 배리어의 높이 φB(금속의 일함수와 반도체의 전자 친화력의 차이)를 안정시키기 위해서, Ti층(231)의 형성 후에 약 600℃의 열처리를 행하더라도 좋다.
마지막으로, Ni층(241)의 하면에, 스퍼터링법을 이용하여 약 100~300㎚의 Au층(242)을 형성하는 것에 의해, 도 10에 나타낸 구성의 쇼트키 배리어 다이오드가 얻어진다.
이상과 같이 본 실시 형태에서는, 리세스 구조(207)의 형성에 이용한 에칭 마스크를 쉬링크시킴으로써, 가드 링(206)의 형성에 이용하는 주입 마스크를 얻고 있다. 즉 리세스 구조(207)와 그것보다 폭이 넓은 가드 링(206)을, 동일한 마스크(레지스트 패턴(210))를 이용하여 형성할 수 있다. 따라서 종래보다 더 마스크 수를 줄일 수 있다. 특히 본 실시 형태에서는, 리세스 구조(207)와 얼라이먼트 마크(208)도 동일한 마스크(레지스트 패턴(210))를 이용하여 형성하고 있기 때문에, 도 10의 구성을 단일의 마스크만을 이용해서 형성할 수 있다.
또한, 본 실시 형태에서는, 레지스트 패턴(210)으로서, 측면이 SiC 드리프트층(202)의 표면에 대해 거의 수직인 것을 이용했지만, 측면이 경사진 테이퍼 형상의 것을 이용하여도 좋다. 테이퍼 형상의 레지스트 패턴(210)을 마스크로 하여 RIE를 행하면, 후술하는 실시 형태 5와 마찬가지로, 리세스 구조(207) 및 얼라이먼트 마크(208) 각각의 형상이 테이퍼 형상으로 된다.
<D-2. 효과>
본 발명에 따른 실시 형태에 의하면, 반도체 장치의 제조 방법에 있어서, (d) (b) n+ 기판(1) 상에서, 소자 영역을 둘러싸는 리세스 구조(14)를, 레지스트 패턴(13)을 이용하여 형성하는 공정과, (c) 레지스트 패턴(13)을 거친 불순물 주입에 의해, 리세스 구조(14) 내의 리세스 바닥면(15) 및 리세스 측면(20)의 면 내에, 제 2 도전형의 불순물층으로서의 가드 링 주입층(3)을 형성하는 공정 사이에, 레지스트 패턴에 대한 쉬링크 처리를 행하는 공정을 더 구비함으로써, 리세스 구조(207)의 형성에 이용한 에칭 마스크를 쉬링크시키는 것에 의해, 가드 링(206)의 형성에 이용하는 주입 마스크를 얻을 수 있어, 필요한 마스크 수를 줄일 수 있다.
<E. 실시 형태 5>
도 18은 실시 형태 5에 따른 반도체 장치의 종단 영역의 구성도이다. 도 17에서, 도 10에 나타낸 것과 동일한 기능을 가지는 요소에는 동일 부호를 부여하고 있기 때문에, 그들의 상세한 설명은 생략한다.
도 18의 반도체 장치도, 도 10과 마찬가지로 SiC를 이용하여 형성한 쇼트키 배리어 다이오드이고, 그 애노드 전극(203)의 단부에는 종단 구조로서 가드 링(206)이 형성되어 있다. 단, 도 17의 반도체 장치에서는, 리세스 구조(207) 및 얼라이먼트 마크(208) 각각의 형상이, 바닥부보다 상부의 폭이 넓은 테이퍼 형상인 점에서, 도 10과는 상이하다.
도 19~도 24는 도 17에 나타낸 쇼트키 배리어 다이오드 및 그 종단 구조의 제조 방법을 나타내는 공정도이다. 이하, 이러한 도면에 근거하여, 본 실시 형태에 따른 반도체 장치의 제조 방법을 설명한다.
우선, 실시 형태 4와 마찬가지로, n+형의 SiC 기판(201) 상에 n-형의 SiC 드리프트층(202)을 에피택셜 성장시키고(도 19), SiC 드리프트층(202)의 표면 상에, 리세스 구조(207) 및 얼라이먼트 마크(208)의 형성 영역이 개구된 레지스트 패턴(210)을 형성한다(도 20). 여기서의 레지스트 패턴(210)의 높이는 3.4~4.8㎛로 하였다.
본 실시 형태에서는, 레지스트 패턴(210)으로서, 바닥부보다 상부의 폭이 좁은 테이퍼 형상의 것을 사용한다. 레지스트 패턴(210)의 측면과 SiC 드리프트층(202)의 표면의 각도는 80도 전후로 한다.
레지스트 패턴(210)의 재료로서는, 예를 들면 포지티브형의 포토레지스트에서 감광재와 베이스 수지와 유기 용매를 주성분으로 하고, 에칭 후의 단면 형상의 직사각형 특성이 비교적 낮아지는 것을 이용할 수 있다. 이 포토레지스트를 사용하여, 110℃에서 60초의 가열 처리, 수산화 테트라 메틸 암모늄 2.8wt% 수용액을 알칼리 현상액으로서 이용한 100초의 현상 처리, 순수에 의한 60초간의 세정 처리를 행하였다. 그 결과 얻어지는 레지스트 패턴(210)은 측면이 SiC 드리프트층(202)의 표면에 대해 약 82도로 된다.
계속해서, 레지스트 패턴(210)을 마스크로서 이용하는 RIE를 행하고, 깊이 0.2~0.4㎛ 정도의 리세스 구조(207)와 얼라이먼트 마크(208)를 동시에 형성한다(도 21). RIE의 조건으로서는, 예를 들면, 에칭 가스로서 6불화 유황(SF6)을 사용하고, 가스 압력은 1㎩, 가스 유량은 50sccm, 고주파 파워는 800W, 기판 바이어스 파워는 50W로 설정한다. 이 경우, SiC의 에칭 속도에 대한 레지스트의 에칭 속도의 비(에칭 선택비)는 약 0.5이다.
본 실시 형태에서는, 테이퍼 형상의 레지스트 패턴(210)의 측면은 어느 정도 경사져 있기 때문에, 상기 RIE시에 레지스트 패턴(210)의 측면도 에칭되고, 레지스트 패턴(210)이 쉬링크된다. 상기의 조건에서, 깊이 0.2~0.4㎛ 정도의 리세스 구조(207) 및 얼라이먼트 마크(208)를 형성하면, 그 사이에 레지스트 패턴(210)의 측면은 0.4~0.8㎛ 정도 후퇴한다. 또한, 그에 따라, 리세스 구조(207) 및 얼라이먼트 마크(208)는 테이퍼 형상으로 형성된다. 또, 리세스 구조(207) 및 얼라이먼트 마크(208)의 각각에서, 내벽의 경사의 폭(리세스의 직경 방향의 폭)은 레지스트 패턴(210)이 후퇴한 폭과 거의 동일하게 된다. 또한, 쉬링크된 레지스트 패턴(210)의 높이는 3~4㎛ 정도로 되었다.
그리고, 쉬링크된 레지스트 패턴(210)을 마스크로서 이용하는 이온 주입에 의해, p형 불순물인 Al 이온을 SiC 드리프트층(202)에 주입함으로써, 가드 링(206)을 형성한다(도 22). 쉬링크 후의 레지스트 패턴(210)의 개구는, 리세스 구조(207) 바닥부보다 폭이 넓어져 있기 때문에, 가드 링(206)은 리세스 구조(207)의 바닥부뿐만 아니라 외연부 즉 내벽부에도 형성된다. 쉬링크 처리에 의해서, 레지스트 패턴(210)의 측면이 0.4~0.8㎛ 정도 후퇴한 경우, 리세스 구조(207)의 내벽의 경사의 폭은 그것과 동등하기 때문에, 가드 링(206)은 리세스 구조(207)의 바닥 단부로부터 외측으로 0.4~0.8㎛ 정도의 영역까지 넓게 형성되게 된다.
본 실시 형태에서도 레지스트 패턴(210)에는, 리세스 구조(207)상 뿐만 아니라 얼라이먼트 마크(208) 상에도 개구가 형성되어 있기 때문에, 얼라이먼트 마크(208)의 부분(바닥부 및 내벽부)에도 불순물 영역(206a)이 형성된다. 그것에 의해, 얼라이먼트 마크(208)와 그 주위는 농담차가 생긴다.
그 후, 레지스트 패턴(210)을 제거한다. 레지스트 패턴(210)의 제거는, 예를 들면, 에칭 가스로서 산소(O2)를 이용하고, 가스 압력은 1㎩, 가스 유량은 50sccm, 고주파 파워는 800W로 한 드라이 에칭으로 행한다. 그리고, 1800~2000℃에서 Al 이온의 활성화 어닐을 행한다.
계속해서, SiC 기판(201)의 이면에, 스퍼터링법을 이용하여 두께 500~800㎚ 정도의 니켈(Ni)층(241)을 형성하고, 약 1000℃의 RTA를 약 5분 행한다. 그 결과, SiC 기판(201)과 Ni층(241)의 계면에 NiSi의 실리사이드층(205)이 형성된다(도 23).
그 후에는 실시 형태 4와 마찬가지로, SiC 드리프트층(202) 상에 Ti층(231) 및 Al층(232)을 순차적으로 형성하고(도 24), Ni층(241)의 하면에 Au층(242)을 형성하는 것에 의해, 도 18에 나타낸 구성의 쇼트키 배리어 다이오드가 얻어진다.
이상과 같이 본 실시 형태에서는, 실시 형태 4와 마찬가지로, 리세스 구조(207)의 형성에 이용한 에칭 마스크를 쉬링크시킴으로써, 가드 링(206)의 형성에 이용하는 주입 마스크를 얻고 있다. 즉 리세스 구조(207)와 그것보다 폭이 넓은 가드 링(206)을, 동일한 마스크(레지스트 패턴(210))를 이용하여 형성할 수 있다. 게다가, 레지스트 패턴(210)의 쉬링크가, 리세스 구조(207)를 형성하기 위한 에칭에 의해서 실시되기 때문에, 레지스트 패턴(210)을 쉬링크시키기 위한 개별의 공정이 필요없다. 따라서, 실시 형태 4보다 공정수를 더 줄일 수 있다.
본 실시 형태에서는, 레지스트 패턴(210)으로서, 당초부터 측면이 경사진 테이퍼 형상의 것을 이용했지만, 형성시의 측면이 SiC 드리프트층(202)의 표면에 대해 거의 수직인 것(수직 레지스트)을 이용하여도 좋다. 리세스 구조(207)를 형성하는 RIE시에, 산소 가스를 부가하거나 또는 압력을 변화시켜 에칭의 등방성을 강하게 하면, RIE를 행하는 동안에 수직 레지스트는 테이퍼 형태로 된다.
본 발명에 따른 실시 형태에 의하면, 반도체 장치의 제조 방법에 있어서, (b) SiC 기판(201) 상에서, 소자 영역을 둘러싸는 리세스 구조(207)를, 레지스트 패턴(210)을 이용하여 형성하는 공정은, 단부에 테이퍼 형상을 가지는 레지스트 패턴(210)을 이용하고, 레지스트 패턴(210)을 쉬링크시키면서 리세스 구조(207)를 형성하는 공정이기 때문에, 리세스 구조(207)의 코너가 둔각화되어, 코너에의 전계 집중을 막을 수 있다.
<F. 실시 형태 6>
실시 형태 4 및 5에서는 본 발명을 가드 링의 형성 공정을 적용한 예를 나타냈지만, 본 발명은 FLR의 형성에도 적용 가능하다.
도 25는 종단 구조로서 FLR을 가지는 쇼트키 배리어 다이오드의 종단 영역의 구성을 나타내는 도면이다. FLR은, 불순물 농도가 동일한 복수의 p형 불순물 영역(206a)으로 구성되는 것을 제외하면, 기본적으로 가드 링과 동일한 구성이다. 따라서, 실시 형태 4 또는 5에 있어서의 레지스트 패턴(210)의 형성 공정(도 12 또는 도 20)에서, 도 26과 같이 레지스트 패턴(210)에 복수의 링 형상의 개구를 등간격 또는 외주로 향해 간격이 넓어지도록 형성하면, FLR을 형성할 수 있다. 다른 공정은 실시 형태 4 또는 5와 동일하여도 되기 때문에, 설명은 생략한다. 이 경우, 도 27에 나타내는 반도체 장치(300)가 완성된다.
또한, 이상의 설명에서는, 반도체 소자로서 쇼트키 배리어 다이오드를 예시했지만, 본 발명은 MOSFET 등의 종단 구조에 대해서도 적용 가능하다.
본 발명은 상세하게 설명되었지만, 상기한 설명은, 모든 국면에서, 예시로서, 본 발명이, 예를 들면 기재한 각 구성요소의 재질, 재료, 실시의 조건 등에 한정되는 것은 아니다. 예시되어 있지 않은 무수한 변형예가, 본 발명의 범위로부터 벗어나는 일없이 상정될 수 있는 것으로 해석된다.
1, 101: n+ 기판 2: n형 에피텍셜층
3, 103: 가드 링 주입층 5, 6, 105, 106: 금속층
7, 107: 표면 전극 8, 108: 폴리이미드
9, 109: 이면 전극 13, 210: 레지스트 패턴
14, 207: 리세스 구조 15: 리세스 바닥면
16: FLR 주입층 17: 저농도 불순물 주입층
18: 고농도 불순물 주입층 20: 리세스 측면
21: 코너부 100, 200, 300: 반도체 장치
104: JTE 주입층 110: 열산화막
111: 오믹 어닐
113: 레지스트 후퇴 201: SiC 기판
202: SiC 드리프트층 203: 애노드 전극
204: 캐소드 전극 205: 실리사이드층
206: 가드 링 206a: 불순물 영역
208: 얼라이먼트 마크 231: Ti층
232: Al층 241: Ni층
242: Au층

Claims (15)

  1. (1) 제 1 도전형의 탄화규소 반도체로 이루어지는 베이스를 준비하는 공정과,
    (2) 상기 베이스 상에서, 소자 영역을 둘러싸는 리세스 구조(recess structure)를 레지스트 패턴을 이용하여 형성하는 공정과,
    (3) 상기 공정 (2) 후, 상기 레지스트 패턴에 대한 쉬링크 처리(shrinking treatment)를 행하는 공정과,
    (4) 상기 공정 (3) 후, 상기 레지스트 패턴을 거친 불순물 주입에 의해, 상기 리세스 구조 내의 리세스 바닥면 및 리세스 측면의 면 내에 제 2 도전형의 불순물층을 형성하는 공정
    을 구비하되,
    상기 리세스 구조의 코너 부분이 상기 불순물층에 의해서 덮여 있는 것
    을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제 1 항에 있어서,
    상기 공정 (3)은 상기 레지스트 패턴에 대해, 등방성 에칭에 의한 상기 쉬링크 처리를 행하는 공정인 것
    을 특징으로 하는 반도체 장치의 제조 방법.
  3. 삭제
  4. 제 1 항에 있어서,
    상기 레지스트 패턴의 측면은 상기 쉬링크 처리에 의해서 0.3~0.6㎛ 후퇴하는 것
    을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제 1 항에 있어서,
    상기 공정 (2)는, 단부에 테이퍼 형상(taper shape)을 가지는 상기 레지스트 패턴을 이용하여, 상기 리세스 측면에 테이퍼 형상을 가지는 상기 리세스 구조를 형성하는 공정인 것
    을 특징으로 하는 반도체 장치의 제조 방법.
  6. 삭제
  7. 제 5 항에 있어서,
    상기 공정 (2)는 상기 리세스의 깊이가 0.1㎛ 이상이고 상기 테이퍼 형상의 폭이 0.2㎛ 이상인 상기 리세스 구조를 형성하는 공정인 것
    을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제 5 항에 있어서,
    상기 공정 (2)는 곡률 반경이 0.1㎛ 이상인 코너부를 가지는 상기 리세스 구조를 형성하는 공정인 것
    을 특징으로 하는 반도체 장치의 제조 방법.
  9. 삭제
  10. 제 1 항에 있어서,
    상기 공정 (4)는 상기 불순물층으로서, 제 2 도전형의 가드 링 층(guard ring layer) 또는 제 2 도전형의 필드 리미팅 링 층(field limiting ring layer)을 형성하는 공정인 것
    을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제 1 항에 있어서,
    상기 공정 (2)는, 상기 베이스 상에서, 소자 영역을 둘러싸는 복수의 상기 리세스 구조를, 레지스트 패턴을 이용하여 형성하는 공정이고,
    상기 공정 (2)는, 각 상기 리세스 구조끼리의 간격이, 상기 소자 영역 외주로 향함에 따라 넓어지도록, 복수의 상기 리세스 구조를 형성하는 공정인 것
    을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제 1 항에 있어서,
    (5) 상기 공정 (2) 후, 상기 리세스 구조의 내부의 적어도 일부에, 쇼트키 전극을 형성하는 공정을 더 구비하는 것
    을 특징으로 하는 반도체 장치의 제조 방법.
  13. 삭제
  14. 삭제
  15. 삭제
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