JP6696122B2 - ワイドバンドギャップ半導体装置の製造方法、ワイドバンドギャップ半導体ウエハおよびワイドバンドギャップ半導体チップ - Google Patents

ワイドバンドギャップ半導体装置の製造方法、ワイドバンドギャップ半導体ウエハおよびワイドバンドギャップ半導体チップ Download PDF

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Description

本発明は、ワイドバンドギャップ半導体装置の製造方法、ワイドバンドギャップ半導体ウエハおよびワイドバンドギャップ半導体チップに関する。
近年、半導体装置の高耐圧化、低損失化、高温環境下での使用などを可能とするため、半導体装置を構成する材料として炭化珪素の採用が進められつつある。たとえば、特開２０１５−２１９８号公報（特許文献１）には、炭化珪素基板に設けられたアライメントマークを用いてアライメントを行う工程を有する炭化珪素半導体装置の製造方法が記載されている。
特開２０１５−２１９８号公報
通常、ウエハプロセスが完了した後、ダイシングラインに沿ってウエハを切断することにより、ウエハが複数のチップに分割される。複数のチップに分割された後、各々のチップのドレインリーク電流が評価される。ドレインリーク電流の値が基準値よりも高いチップが不良としてスクリーニングされる。不良と判断されたチップの数を、ドレインリーク電流が測定された全てのチップの数で除することで、ドレインリーク不良率が計算される。
本発明の一態様の目的は、ドレインリーク不良率を低減可能なワイドバンドギャップ半導体装置の製造方法、ワイドバンドギャップ半導体ウエハおよびワイドバンドギャップ半導体チップを提供することである。
本発明の一態様に係るワイドバンドギャップ半導体装置の製造方法は以下の工程を備えている。主面を含み、かつｎ型の導電型を有するワイドバンドギャップ半導体ウエハが準備される。主面にダイシング領域が形成される。主面にアライメントマーク領域が形成される。アライメントマーク領域を用いてワイドバンドギャップ半導体ウエハとフォトマスクとのアライメントが行われる。アライメントを行う工程後、アライメントマーク領域と重なるようにｐ型領域が形成される。ｐ型領域が形成された後、ダイシング領域に沿ってワイドバンドギャップ半導体ウエハを切断することにより、複数のチップが形成される。複数のチップに残されたダイシング領域の部分には、ｐ型領域が存在しない。
本発明の一態様に係るワイドバンドギャップ半導体ウエハは、主面にダイシング領域が形成されたワイドバンドギャップ半導体ウエハである。ワイドバンドギャップ半導体ウエハは、ダイシング領域に位置するアライメントマーク領域と、アライメントマーク領域に位置するｐ型領域とを含んでいる。ダイシング領域の延伸方向に対して垂直な方向において、ｐ型領域の幅をダイシング領域の幅で除した値は、１／１２以上２／３以下であることおよび延伸方向に対して垂直な方向におけるｐ型領域の幅は、１０μｍ以上８０μｍ以下であることの少なくともいずれかを満たしている。
本発明の一態様に係るワイドバンドギャップ半導体ウエハは、主面にダイシング領域が形成されたワイドバンドギャップ半導体ウエハである。ワイドバンドギャップ半導体ウエハは、ダイシング領域に囲まれた領域に位置するアライメントマーク領域と、アライメントマーク領域に位置するｐ型領域とを含んでいる。ｐ型領域は、ダイシング領域に存在しない。
本発明の一態様によれば、ドレインリーク不良率を低減可能なワイドバンドギャップ半導体装置の製造方法、ワイドバンドギャップ半導体ウエハおよびワイドバンドギャップ半導体チップを提供することができる。
本実施の形態に係るワイドバンドギャップ半導体装置の構造を示す断面模式図である。 本実施の形態に係るワイドバンドギャップ半導体装置の製造方法を概略的に示すフロー図である。 本実施の形態に係るワイドバンドギャップ半導体装置の製造方法の第１工程を示す断面模式図である。 本実施の形態に係るワイドバンドギャップ半導体装置の製造方法の第２工程を示す平面模式図である。 図４のショット領域１の拡大図である。 図５の領域ＶＩの拡大図である。 図６のＶＩＩ−ＶＩＩ線に沿った断面模式図である。 図６のＶＩＩＩ−ＶＩＩＩ線に沿った断面模式図である。 本実施の形態に係るワイドバンドギャップ半導体装置の製造方法の第２工程を示す断面模式図である。 本実施の形態に係るワイドバンドギャップ半導体装置の製造方法の第３工程を示す断面模式図である。 本実施の形態に係るワイドバンドギャップ半導体装置の製造方法の第４工程を示す断面模式図である。 本実施の形態に係るワイドバンドギャップ半導体装置の製造方法の第５工程を示す断面模式図である。 本実施の形態に係るワイドバンドギャップ半導体装置の製造方法の第６工程を示す断面模式図である。 本実施の形態に係るワイドバンドギャップ半導体装置の製造方法の第７工程を示す断面模式図である。 本実施の形態に係るワイドバンドギャップ半導体装置の製造方法の第８工程を示す断面模式図である。 本実施の形態に係るワイドバンドギャップ半導体装置の製造方法の第９工程を示す断面模式図である。 本実施の形態に係るワイドバンドギャップ半導体装置の製造方法の第１０工程を示す断面模式図である。 本実施の形態に係るワイドバンドギャップ半導体装置の製造方法の第１１工程を示す断面模式図である。 本実施の形態に係るワイドバンドギャップ半導体装置の製造方法の第１２工程を示す断面模式図である。 本実施の形態に係るワイドバンドギャップ半導体装置の製造方法の第１３工程を示す断面模式図である。 本実施の形態に係るワイドバンドギャップ半導体装置の製造方法の第１４工程を示す断面模式図である。 本実施の形態に係るワイドバンドギャップ半導体装置の製造方法の第１５工程を示す断面模式図である。 本実施の形態に係るワイドバンドギャップ半導体装置の製造方法の第１５工程を示す平面模式図である。 本実施の形態に係るワイドバンドギャップ半導体装置の製造方法の第１６工程を示す断面模式図である。 本実施の形態に係るワイドバンドギャップ半導体装置の製造方法の第１７工程を示す断面模式図である。 本実施の形態に係るワイドバンドギャップ半導体装置の製造方法の第１８工程を示す断面模式図である。 本実施の形態に係るワイドバンドギャップ半導体装置の製造方法の第１９工程を示す平面模式図である。 本実施の形態に係るワイドバンドギャップ半導体装置の製造方法の第２０工程を示す平面模式図である。 本実施の形態に係るワイドバンドギャップ半導体装置の製造方法の第２工程の変形例を示す平面模式図である。 図２９の領域ＸＸＸの拡大図である。 本実施の形態に係るワイドバンドギャップ半導体装置の製造方法の第１５工程の変形例を示す平面模式図である。 本実施の形態に係るワイドバンドギャップ半導体装置の製造方法の第２０工程の変形例を示す平面模式図である。 ドレインリーク電流と印加時間との関係を示す図である。
発明者らは、ドレインリーク電流の不良が発生する原因について鋭意研究の結果、以下の知見を得て本発明の一態様を見出した。まず、発明者らは、異なる複数のウエハを比較した結果、ドレインリーク不良が発生するチップは、ウエハ面内のある特定の位置のチップであることに注目した。さらにドレインリーク不良が発生しているチップの構造と、ドレインリーク不良が発生していないチップの構造とを詳細に比較した結果、ドレインリーク不良が発生しているチップのダイシング領域の部分には、ｐ型領域が形成されており、ドレインリーク不良が発生していないチップのダイシング領域の部分には、ｐ型領域が形成されていないことが判明した。
通常、ウエハ工程においては、異なる工程間における相対的な位置ずれを小さくするためにアライメントが行われる。たとえば、ボディ領域をイオン注入により形成する際、ボディ領域上に開口部を有するイオン注入マスクが形成される。当該イオン注入マスクを形成するために、イオン注入マスクのパターニングが行われる。イオン注入マスクのパターニングは、フォトリソグラフィ―工程により行われる。
フォトリソグラフィ―工程において、たとえばレチクルなどのフォトマスクと、ウエハとがアライメントマークを用いてアライメントされる。具体的には、フォトマスクに設けられたアライメントマークと、ウエハに設けられたアライメントマークとを重ねるようにして、フォトマスクとウエハのアライメントが行われる。フォトマスクに形成されたアライメントマークが透光部により形成されている場合、透光部がウエハのアライメントマークに重なるようにアライメントされる。この状態で露光が行われると、ボディ領域が形成される領域上のレジストの部分だけでなく、ウエハのアライメントマーク上のレジストの部分に対しても露光が行われる。次に、現像工程において、露光されたレジストの部分が除去される。結果として、ボディ領域が形成される領域上のレジストの部分に開口部が形成されるとともに、ウエハのアライメントマーク上のレジストの部分にも開口部が形成される。
次に、当該レジストパターンをマスクとして用いてイオン注入マスクのパターニングが行われる。パターニングされたイオン注入マスクには、ボディ領域およびアライメントマークの双方の上方に開口部が形成される。次に、当該イオン注入マスクを用いて、ウエハに対してイオン注入が行われる。結果として、ウエハにボディ領域が形成されるとともに、アライメントマークにもｐ型領域が形成される。
通常、アライメントマークは、ウエハ表面のダイシング領域に形成される。そのため、ダイシング領域に沿ってウエハを切断することにより複数のチップを形成する際、アライメントマークとともにｐ型領域の多くは除去される。しかしながら、ｐ型領域の一部がチップの周囲に残されている場合がある。チップの周囲にｐ型領域が残っていると、ソース電極およびドレイン電極の間に電圧が印加される際、ｐ型領域に空乏層が拡がる。当該ｐ型領域に電界が集中することでドレインリーク電流が発生すると考えられる。
［実施形態の説明］
（１）本発明の一態様に係るワイドバンドギャップ半導体装置１００の製造方法は以下の工程を備えている。主面１０ａを含み、かつｎ型の導電型を有するワイドバンドギャップ半導体ウエハ１０が準備される。主面１０ａにダイシング領域ＤＲが形成される。主面１０ａにアライメントマーク領域３０が形成される。アライメントマーク領域３０を用いてワイドバンドギャップ半導体ウエハ１０とフォトマスク６１とのアライメントが行われる。アライメントを行う工程後、アライメントマーク領域３０と重なるようにｐ型領域７１が形成される。ｐ型領域７１が形成された後、ダイシング領域ＤＲに沿ってワイドバンドギャップ半導体ウエハ１０を切断することにより、複数のチップ５が形成される。複数のチップ５に残されたダイシング領域ＤＲの部分には、ｐ型領域７１が存在しない。
ここで、「ワイドバンドギャップ半導体」とは、シリコン（Ｓｉ）よりもバンドギャップが大きい半導体であり、たとえば炭化珪素（ＳｉＣ）、窒化ガリウム（ＧａＮ）およびダイヤモンドなどが含まれる。
上記（１）に係るワイドバンドギャップ半導体装置１００の製造方法によれば、複数のチップ５に残されたダイシング領域ＤＲの部分には、ｐ型領域７１が存在しない。そのため、ｐ型領域７１に電界が集中することにより、ドレインリーク電流が発生することを抑制することができる。結果として、ドレインリーク不良率を低減可能である。
（２）上記（１）に係るワイドバンドギャップ半導体装置１００の製造方法において、アライメントマーク領域３０を形成する工程において、アライメントマーク領域３０は、ダイシング領域ＤＲに形成されてもよい。複数のチップ５を形成する工程において、ｐ型領域７１が除去されてもよい。これにより、素子領域２内にアライメントマークを形成する必要がないため、素子領域２の面積を広く確保することができる。
（３）上記（２）に係るワイドバンドギャップ半導体装置１００の製造方法において、ダイシング領域ＤＲの延伸方向に対して垂直な方向において、ｐ型領域７１の幅Ｗ２をダイシング領域ＤＲの幅Ｗ１で除した値は、１／１２以上２／３以下であることおよび延伸方向に対して垂直な方向におけるｐ型領域７１の幅Ｗ２は、１０μｍ以上８０μｍ以下であることの少なくともいずれかを満たしていてもよい。ｐ型領域７１の幅を広く確保することにより、アライメント精度を高く維持しつつドレインリーク不良率を低減可能である。
（４）上記（２）または（３）に係るワイドバンドギャップ半導体装置１００の製造方法において、複数のチップ５を形成する工程におけるワイドバンドギャップ半導体ウエハ１０の切断幅Ｗ３を、ダイシング領域ＤＲの延伸方向に対して垂直な方向におけるダイシング領域ＤＲの幅Ｗ１で除した値は、１／４以上５／６以下であることおよび切断幅Ｗ３は、３０μｍ以上１００μｍ以下であることの少なくともいずれかを満たしていてもよい。これにより、ｐ型領域７１の位置がばらついている場合であっても、効果的にｐ型領域７１を除去することができる。
（５）上記（１）〜（４）のいずれかに係るワイドバンドギャップ半導体装置１００の製造方法において、ダイシング領域ＤＲとアライメントマーク領域３０とは同時に形成されてもよい。これにより、ワイドバンドギャップ半導体装置１００の製造工程を簡略化することができる。
（６）上記（１）〜（５）のいずれかに係るワイドバンドギャップ半導体装置１００の製造方法において、ワイドバンドギャップ半導体ウエハ１０は、炭化珪素、窒化ガリウムおよびダイヤモンドの少なくともいずれかを含んでいてもよい。炭化珪素、窒化ガリウムおよびダイヤモンドは、たとえば大電流を制御するパワー半導体装置に対して好適に利用可能である。
（７）上記（１）〜（６）のいずれかに係るワイドバンドギャップ半導体装置１００の製造方法において、主面１０ａの最大径は、１００ｍｍ以上であってもよい。本実施態様に係るワイドバンドギャップ半導体装置１００の製造方法は、ショットの数が多いためにアライメントマークの数が多い大口径ウエハにおいて好適に利用することができる。
（８）上記（１）に係るワイドバンドギャップ半導体装置１００の製造方法において、アライメントマーク領域３０を形成する工程において、アライメントマーク領域３０は、主面１０ａにおいて前記ダイシング領域ＤＲに囲まれた領域に形成されてもよい。これにより、ｐ型領域７１をダイシング領域ＤＲに形成する必要がないので、ｐ型領域７１に電界が集中することで、ドレインリーク電流が発生することを抑制することができる。
（９）本発明の一態様に係るワイドバンドギャップ半導体ウエハ１０は、主面１０ａにダイシング領域ＤＲが形成されたワイドバンドギャップ半導体ウエハ１０である。ワイドバンドギャップ半導体ウエハ１０は、ダイシング領域に位置するアライメントマーク領域３０と、アライメントマーク領域３０に位置するｐ型領域７１とを含んでいる。ダイシング領域ＤＲの延伸方向に対して垂直な方向において、ｐ型領域７１の幅Ｗ２をダイシング領域ＤＲの幅Ｗ１で除した値は、１／１２以上２／３以下であることおよび延伸方向に対して垂直な方向におけるｐ型領域７１の幅Ｗ２は、１０μｍ以上８０μｍ以下であることの少なくともいずれかを満たしている。ｐ型領域７１の幅を広く確保することにより、アライメント精度を高く維持しつつドレインリーク不良率を低減可能である。
（１０）本発明の一態様に係るワイドバンドギャップ半導体ウエハ１０は、主面１０ａにダイシング領域が形成されたワイドバンドギャップ半導体ウエハである。ワイドバンドギャップ半導体ウエハ１０は、ダイシング領域ＤＲに囲まれた領域に位置するアライメントマーク領域３０と、アライメントマーク領域３０に位置するｐ型領域７１とを含んでいる。ｐ型領域７１は、ダイシング領域ＤＲに存在しない。これにより、ｐ型領域７１をダイシング領域ＤＲに形成する必要がないので、ｐ型領域７１に電界が集中することで、ドレインリーク電流が発生することを抑制することができる。
（１１）上記（９）または（１０）に係るワイドバンドギャップ半導体ウエハ１０において、ワイドバンドギャップ半導体ウエハ１０は、炭化珪素、窒化ガリウムおよびダイヤモンドの少なくともいずれかを含んでいてもよい。炭化珪素、窒化ガリウムおよびダイヤモンドは、たとえば大電流を制御するパワー半導体装置に対して好適に利用可能である。
（１２）上記（９）〜（１１）のいずれかに係るワイドバンドギャップ半導体ウエハ１０において、主面１０ａの最大径は、１００ｍｍ以上であってもよい。本実施態様に係るワイドバンドギャップ半導体装置１００の製造方法は、ショットの数が多くアライメントマークの数が多い大口径ウエハにおいて好適に利用することができる。
（１３）本発明の一態様に係るワイドバンドギャップ半導体チップ５は、上記（９）〜（１２）のいずれかに記載のワイドバンドギャップ半導体ウエハ１０をダイシング領域ＤＲに沿って切断することにより製造される。これにより、ワイドバンドギャップ半導体チップ５のドレインリーク電流を低減することができる。
［実施形態の詳細］
以下、本実施の形態について図に基づいて説明する。なお、以下の図面において、同一または相当する部分には同一の参照番号を付し、その説明は繰り返さない。また、本明細書中の結晶学的記載においては、個別方位を［］、集合方位を＜＞、個別面を（）、集合面を｛｝でそれぞれ示している。また結晶学上の指数が負であることは、通常、”−”（バー）を数字の上に付すことによって表現されるが、本明細書中では数字の前に負の符号を付している。
まず、本実施の形態に係る炭化珪素半導体装置の一例としてのＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）の構成について説明する。
本実施の形態に係るＭＯＳＦＥＴ１００は、炭化珪素基板１０と、ゲート電極２７と、ゲート絶縁膜１５と、層間絶縁膜２２と、ソース電極１６と、表面保護電極１９と、ドレイン電極２１と、裏面保護電極２３とを主に有している。炭化珪素基板１０は、第１主面１０ａと、第１主面１０ａと反対側の第２主面１０ｂとを有する。炭化珪素基板１０は、炭化珪素単結晶基板１１と、炭化珪素単結晶基板１１上に設けられた炭化珪素エピタキシャル層２４とを主に含む。
炭化珪素単結晶基板１１は、たとえばポリタイプ４Ｈの六方晶炭化珪素から構成されている。第１主面１０ａの最大径Ｓは、たとえば５０ｍｍ（約２インチ）以上であり、好ましくは７５ｍｍ（約３インチ）以上であり、より好ましくは１００ｍｍ（約４インチ）以上であり、さらに好ましくは１５０ｍｍ（約６インチ）以上である。第１主面１０ａは、たとえば｛０００１｝面または｛０００１｝面から４°以下オフした面である。第１主面１０ａは、たとえば（０００１）面または（０００１）面から４°以下程度オフした面である。第２主面１０ｂは、たとえば（０００−１）面または（０００−１）面から４°以下程度オフした面である。
炭化珪素エピタキシャル層２４は、ドリフト領域１２と、ボディ領域１３と、ソース領域１４と、コンタクト領域１８と、ガードリング領域１７とを有している。ドリフト領域１２は、たとえば窒素などのｎ型不純物を含み、ｎ型（第１導電型）の導電型を有する。ドリフト領域１２に含まれるｎ型不純物の濃度は、たとえば５．０×１０15ｃｍ-3程度である。ボディ領域１３は、たとえばＡｌ（アルミニウム）またはＢ（ホウ素）などのｐ型不純物を含み、ｐ型（第２導電型）の導電型を有する。ボディ領域１３に含まれるｐ型不純物の濃度は、たとえば１×１０17ｃｍ-3程度である。
ソース領域１４は、たとえばリンなどのｎ型不純物を含み、ｎ型の導電型を有する。ソース領域１４は、第１主面１０ａに対して垂直な方向に沿って見た視野（平面視）において、ボディ領域１３に取り囲まれるように形成されている。ソース領域１４が含むｎ型不純物の濃度は、ドリフト領域１２が含むｎ型不純物の濃度よりも高くてもよい。ソース領域１４が含むｎ型不純物の濃度は、たとえば１×１０19ｃｍ-3である。ソース領域１４は、ボディ領域１３によりドリフト領域１２と隔てられている。
コンタクト領域１８は、たとえばアルミニウムなどのｐ型不純物を含み、ｐ型の導電型を有する。コンタクト領域１８は、平面視においてソース領域１４に囲まれて設けられている。コンタクト領域１８は、ボディ領域１３に接している。コンタクト領域１８が含むｐ型不純物の濃度は、ボディ領域１３が含むｐ型不純物の濃度よりも高くてもよい。コンタクト領域１８が含むｐ型不純物の濃度は、たとえば１×１０19ｃｍ-3である。
ガードリング領域１７は、たとえばアルミニウムなどのｐ型不純物を含み、ｐ型の導電型を有する。ガードリング領域１７のドーズ量は、たとえば１×１０１３ｃｍ−２である。ガードリング領域１７は、ドリフト領域１２に接している。ガードリング領域１７は、環状である。複数のガードリング領域１７の各々は、同心円状に設けられていてもよい。複数のガードリング領域１７の各々は、平面視において、ボディ領域１３と、ソース領域１４と、コンタクト領域１８とを取り囲むように設けられていてもよい。
ゲート絶縁膜１５は、第１主面１０ａ上に設けられている。ゲート絶縁膜１５は、第１主面１０ａにおいてソース領域１４、ボディ領域１３およびドリフト領域１２に接している。ゲート絶縁膜１５は、第１主面１０ａにおいて、ガードリング領域１７に接していてもよい。ゲート絶縁膜１５は、たとえば二酸化珪素から構成されている。ゲート絶縁膜１５の厚みは、たとえば４０ｎｍ以上６０ｎｍ以下である。
ゲート電極２７は、ゲート絶縁膜１５上に設けられている。ゲート絶縁膜１５は、ゲート電極２７と炭化珪素基板１０との間に挟まれている。ゲート電極２７は、ソース領域１４、ボディ領域１３およびドリフト領域１２に対向するように設けられている。ゲート電極２７は、たとえば不純物がドーピングされたポリシリコンなどの導電体から構成されている。
ソース電極１６は、第１主面１０ａにおいてソース領域１４およびコンタクト領域１８と接する。ソース電極１６は、たとえばＴｉＡｌＳｉを含む。好ましくは、ソース電極１６は、ソース領域１４およびコンタクト領域１８の各々とオーミック接合している。表面保護電極１９は、ソース電極１６と接触している。表面保護電極１９は、層間絶縁膜２２を覆うように設けられている。表面保護電極１９は、ソース電極１６を介してソース領域１４と電気的に接続されている。
層間絶縁膜２２は、ゲート電極２７を覆っている。層間絶縁膜２２は、ゲート電極２７およびゲート絶縁膜１５に接して設けられている。層間絶縁膜２２は、ゲート電極２７とソース電極１６とを電気的に絶縁している。層間絶縁膜２２は、たとえば二酸化珪素を含むにより構成されている。
ドレイン電極２１は、第２主面１０ｂに接して設けられている。ドレイン電極２１は、たとえばｎ型の炭化珪素単結晶基板１１とオーミック接合可能であるＮｉＳｉ（ニッケルシリサイド）などの材料から構成されている。裏面保護電極２３は、ドレイン電極２１と電気的に接続されている。裏面保護電極２３は、たとえばアルミニウムを含む材料により構成されている。
次に、本実施の形態に係る炭化珪素半導体装置としてのＭＯＳＦＥＴ１００の動作について説明する。ゲート電極２７に印加された電圧が閾値電圧未満の状態、すなわちオフ状態では、ソース電極１６とドレイン電極２１との間に電圧が印加されても、ボディ領域１３とドリフト領域１２との間に形成されるｐｎ接合が逆バイアスとなり、非導通状態となる。一方、ゲート電極２７に閾値電圧以上の電圧が印加されると、ボディ領域１３にチャネルが形成される。その結果、ソース領域１４とドリフト領域１２とが電気的に接続され、ソース電極１６とドレイン電極２１との間に電流が流れる。以上のようにして、ＭＯＳＦＥＴ１００は動作する。
次に、本実施の形態に係るＭＯＳＦＥＴ１００の製造方法について説明する。
まず、半導体ウエハを準備する工程（Ｓ１０：図２）が実施される。たとえばポリタイプ４Ｈの六方晶炭化珪素からなるインゴット（図示しない）がスライスされることにより、導電型がｎ型（第１導電型）の炭化珪素単結晶基板１１が準備される。次に、エピタキシャル成長により、炭化珪素単結晶基板１１上に導電型がｎ型のドリフト領域１２が形成される。たとえば、キャリアガスとしての水素（Ｈ２）と、原料ガスとしてのモノシラン（ＳｉＨ４）、プロパン（Ｃ３Ｈ８）および窒素（Ｎ２）とを含む雰囲気ガス中において、炭化珪素単結晶基板１１がたとえば１５００°以上１７００°以下の温度で加熱される。これにより、第１主面１０ａと、第１主面１０ａと反対側の第２主面１０ｂを含み、ｎ型の導電型を有するワイドバンドギャップ半導体ウエハ１０が準備される（図３参照）。ドリフト領域１２が第１主面１０ａを構成する。炭化珪素単結晶基板１１が第２主面１０ｂを構成する（図３参照）。ワイドバンドギャップ半導体ウエハ１０は、炭化珪素、窒化ガリウムおよびダイヤモンドの少なくともいずれかを含んでいてもよい。たとえば、炭化珪素単結晶基板１１の代わりに、窒化ガリウム基板またはダイヤモンド基板が用いられてもよい。
炭化珪素単結晶基板１１は、たとえばポリタイプ４Ｈの六方晶炭化珪素から構成されている。第１主面１０ａの最大径Ｓ（図４参照）は、たとえば５０ｍｍ（約２インチ）以上であり、好ましくは７５ｍｍ（約３インチ）以上であり、より好ましくは１００ｍｍ（約４インチ）以上であり、さらに好ましくは１５０ｍｍ（約６インチ）以上である。第１主面１０ａは、たとえば｛０００１｝面または｛０００１｝面から４°以下オフした面である。第１主面１０ａは、たとえば（０００１）面または（０００１）面から４°以下程度オフした面である。第２主面１０ｂは、たとえば（０００−１）面または（０００−１）面から４°以下程度オフした面である。
次に、ダイシング領域を形成する工程（Ｓ２０：図２）が実施される。たとえば、第１主面１０ａにおいてダイシング領域ＤＲが形成される予定の領域上に開口を有するエッチングマスク（図示せず）が形成される。エッチングマスクは、たとえば二酸化珪素を含む材料から構成されている。次に、エッチングマスクを用いて、第１主面１０ａがエッチングされる。たとえば、反応ガスとしてＳＦ6またはＳＦ6とＯ2との混合ガスを用いて、炭化珪素ウエハ１０に対して反応性イオンエッチングが行われてもよい。
図４において、破線で囲まれる四角形の領域１は、後述する露光工程において露光される際のショット領域である。つまり、露光工程においては、縮小投影露光が行われ、第１主面１０ａが複数のショット領域に分割され、各ショット領域において露光が行われる。図５および図６に示されるように、第１主面１０ａに、ダイシング領域ＤＲが形成される。第１主面１０ａに対して垂直な方向から見て、ダイシング領域ＤＲは格子状である。ダイシング領域ＤＲは、＜１１−２０＞方向に沿って延在するように形成されてもよいし、＜１−１００＞方向に沿って延在するように形成されてもよい。言い換えれば、＜１１−２０＞方向または＜１−１００＞方向が、ダイシング領域ＤＲの延伸方向である。ダイシング領域ＤＲは、＜１１−２０＞方向に沿って延在し、かつ＜１−１００＞方向に沿って延在するよう格子状に形成されてもよい。ダイシング領域ＤＲに取り囲まれる素子領域２は、ＭＯＳＦＥＴなどの半導体素子が形成される予定の領域である。図７に示されるように、ダイシング領域ＤＲは、側面ＳＷ３と、側面ＳＷ３と連続的に設けられる底面ＢＴ３とにより規定される溝であってもよい。
次に、アライメントマーク領域を形成する工程（Ｓ３０：図２）が実施される。たとえば、第１主面１０ａにおいてアライメントマーク３１が形成される予定の領域が覆われ、かつ当該領域の周りに開口を有するエッチングマスク（図示せず）が形成される。エッチングマスクは、たとえば二酸化珪素を含む材料から構成されている。次に、エッチングマスクを用いて、第１主面１０ａがエッチングされる。たとえば、反応ガスとしてＳＦ6またはＳＦ6とＯ2との混合ガスを用いて、炭化珪素基板１０に対して反応性イオンエッチングが行われてもよい。これにより、第１主面１０ａにアライメントマーク３１が形成される（図６参照）。
アライメントマーク３１は、凸状であってもよいし、凹状であってもよい。図８に示されるように、アライメントマーク領域３０は、たとえば凸状のアライメントマーク３１と、アライメントマーク３１の周囲に形成された第１凹部ＴＲ１および第２凹部ＴＲ２とより構成される。第１凹部ＴＲ１は、側面ＳＷ１と、底面ＢＴ１とにより規定される。第２凹部ＴＲ２は、側面ＳＷ２と、底面ＢＴ２とにより規定される。図６に示されるように、アライメントマーク領域３０は、ダイシング領域ＤＬに形成されてもよい。凸状のアライメントマーク３１は、第１凹部ＴＲ１および第２凹部ＴＲ２に挟まれて形成された領域であってもよい。
好ましくは、第１アライメントマーク３１と、第２アライメントマーク３２と、第３アライメントマーク３３とが同時に形成される。第１アライメントマーク３１と、第２アライメントマーク３２と、第３アライメントマーク３３と、第１凹部ＴＲ１と、第２凹部ＴＲ２とは、アライメントマーク領域３０を構成する。図６に示されるように、ショット領域１内におけるアライメントマーク領域３０の数は、素子領域２の数よりも少なくてもよい。アライメントマーク領域３０は、ある素子領域２に隣接して設けられるが、別の素子領域２の周囲には設けられていなくてもよい。
好ましくは、ダイシング領域を形成する工程（Ｓ２０：図２）およびアライメントマーク領域を形成する工程（Ｓ３０：図２）は、同時に実施される。たとえば、第１主面１０ａにおいて、第１アライメントマーク３１、第２アライメントマーク３２、第３アライメントマーク３３および素子領域２が形成される予定の領域が覆われ、第１アライメントマーク３１、第２アライメントマーク３２、第３アライメントマーク３３および素子領域２以外の領域に開口を有するエッチングマスク（図示せず）が形成される。次に、当該エッチングマスクをマスクとして、第１主面１０ａがエッチングされる。これにより、ダイシング領域ＤＲと、第１アライメントマーク３１と、第２アライメントマーク３２と、第３アライメントマーク３３とが同時に形成されてもよい。
図９における領域ＶＩＩＩ、領域ＩＸＡ、領域ＩＸＢおよび領域ＩＸＣは、それぞれ図６の領域ＶＩＩＩ、領域ＩＸＡ、領域ＩＸＢおよび領域ＩＸＣに対応する。図６および図９に示されるように、領域ＶＩＩＩには、ボディ領域１３（図１参照）のアライメント工程において使用される第１アライメントマーク３１が形成されている。領域ＩＸＡには、コンタクト領域１８（図１参照）のアライメント工程において使用される第２アライメントマーク３２が形成されている。領域ＩＸＢには、ガードリング領域１７（図１参照）のアライメント工程において使用される第３アライメントマーク３３が形成されている。図６に示されるように、第１アライメントマーク３１と、第２アライメントマーク３２と、第３アライメントマーク３３とは、ダイシング領域ＤＲ上において、一直線上に位置していてもよい。
次に、イオン注入マスクを形成する工程（Ｓ４０：図２）が実施される。イオン注入マスク４１は、第１主面１０ａ上に形成される。たとえば６００℃以上８００℃以下の温度下において、ＴＥＯＳ（Ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ）ガスが第１主面１０ａ上に導入されることにより、イオン注入マスク４１が形成される。イオン注入マスク４１は、たとえば二酸化珪素を含む材料からなる。イオン注入マスク４１の厚みは、たとえば１．８μｍである。イオン注入マスク４１は、第１主面１０ａ全面に形成されてもよい。具体的には、イオン注入マスク４１は、素子領域２と、アライメントマーク領域３０と、ダイシング領域ＤＲとに形成される。つまり、イオン注入マスク４１は、第１アライメントマーク３１と、第２アライメントマーク３２と、第３アライメントマーク３３とに接して形成される。イオン注入マスク４１は、第１凹部ＴＲ１および第２凹部ＴＲ２を埋めるように形成されてもよい。
次に、マスク層を形成する工程（Ｓ５０：図２）が実施される。たとえばイオン注入マスク４１上に、レジストを含む材料から構成されたマスク層５１が形成される。マスク層５１の厚みは、たとえば３μｍである。具体的には、マスク層５１は、素子領域２と、アライメントマーク領域３０と、ダイシング領域ＤＲとに形成される。マスク層５１は、第１アライメントマーク３１と、第２アライメントマーク３２と、第３アライメントマーク３３と対面する位置に形成される（図１０参照）。以上のようにして、第１主面１０ａ上にマスク層５１が形成される。図１０に示されるように、マスク層５１は、イオン注入マスク４１を介して、第１主面１０ａ上に形成される。
次に、アライメントを行う工程（Ｓ６０：図２）が実施される。具体的には、第１主面１０ａに対して垂直な方向において、ワイドバンドギャップ半導体ウエハ１０に形成されたアライメントマーク領域３０と、フォトマスク６１に形成されたアライメントマークとを重ね合わせるように、ワイドバンドギャップ半導体ウエハ１０とフォトマスク６１とのアライメントが行われる。より具体的には、アライメントマーク領域３０内の第１アライメントマーク３１を用いてワイドバンドギャップ半導体ウエハ１０とフォトマスク６１とのアライメントが行われる。
図１１に示されるように、フォトマスク６１は、透光部６１ａ、６１ｂと、遮光部６１ｃとを有している。透光部６１ａは、たとえばフォトマスクに形成されたアライメントマークである。たとえば第１主面１０ａに対して垂直な方向から見て、フォトマスク６１の透光部６１ａが、ワイドバンドギャップ半導体ウエハ１０に形成された第１アライメントマーク３１と重なるように、ワイドバンドギャップ半導体ウエハ１０とフォトマスク６１とのアライメントが行われる。好ましくは、第１主面１０ａに対して垂直な方向から見て、透光部６１ａが、第１アライメントマーク３１の外縁に取り囲まれるように、ワイドバンドギャップ半導体ウエハ１０とフォトマスク６１とのアライメントが行われる。
アライメントマーク３１の認識方式は、ＬＳＡ（Ｌａｓｅｒ Ｓｔｅｐ Ａｌｉｇｎｍｅｎｔ）方式であってもよいし、ＦＩＡ（Ｆｉｅｌｄ Ｉｍａｇｅ Ａｌｉｇｎｍｅｎｔ）方式であってもよい。ＬＳＡ方式は、レーザーをアライメントマークにあて、レーザーの反射光を分析して位置合わせを行う光学式アライメント方式である。ＦＩＡ方式は、画像認識方式であり、カメラで認識した画像のエッジを認識してアライメントを行う方式である。
次に、マスク層に開口部を形成する工程（Ｓ７０：図２）が実施される。アライメントを行う工程（Ｓ６０：図２）後、フォトマスク６１を用いてマスク層５１に対して露光が行われる。たとえば、フォトマスク６１から見て、ワイドバンドギャップ半導体ウエハ１０と反対側に配置された光源（図示せず）を用いて露光される。露光に用いられる光は、たとえば紫外線である。露光に用いられる光は、ｇ線、ｈ線、ｉ線または電子線であってもよい。光源からの光は、第１主面１０ａに対してほぼ垂直な方向（図１２における矢印の方向）に照射される。図１２に示されるように、光は、フォトマスク６１の透光部６１ａ、６１ｂを通過して、マスク層５１に照射される。遮光部６１ｃに対面するマスク層５１の部分には、光が照射されない。
ワイドバンドギャップ半導体ウエハ１０の露光は、たとえばステップアンドリピート方式により行われる。図４に示されるように、あるショット領域１において露光が行われた後、ワイドバンドギャップ半導体ウエハ１０が第１主面１０ａと平行な方向に移動する。次に、別のショット領域１において露光が行われる。このように、露光と、ワイドバンドギャップ半導体ウエハ１０の移動とが繰り返し行われる。
次に、マスク層５１の現像が行われる。たとえば、マスク層５１が形成されたワイドバンドギャップ半導体ウエハ１０を現像液に浸漬させることにより、マスク層５１の一部がエッチングにされる。マスク層５１が、ポジ型フォトレジストの場合、光に照射された部分５１ａ、５１ｂがエッチングされ、光に照射されなかった部分５１ｃはエッチングされずにイオン注入マスク４１上に残る。反対に、マスク層５１が、ネガ型フォトレジストの場合、光に照射されなかった部分５１ｃがエッチングされ、光に照射された部分５１ａ、５１ｂはエッチングされずにイオン注入マスク４１上に残る。以上のようにして、マスク層５１に開口部Ｏ１１、Ｏ１２が形成される。具体的には、第１アライメントマーク３１と対向する位置に開口部Ｏ１１が形成され、素子領域２においてボディ領域１３が形成される予定の領域に対向する位置に開口部Ｏ１２が形成される（図１３参照）。
次に、イオン注入マスクがエッチングされる。たとえば開口部Ｏ１１、Ｏ１２が形成されたマスク層５１ｃをマスクとして用い、ＣＦ４を含むガスでイオン注入マスク４１がドライエッチングされる。具体的には、開口部Ｏ１１、Ｏ１２に対応する部分のイオン注入マスク４１の部分４１ａ、４１ｂがエッチングされる。これにより、イオン注入マスク４１に開口部Ｏ２１、Ｏ２２が形成される。具体的には、第１アライメントマーク３１と対向する位置に開口部Ｏ２１が形成され、素子領域２においてボディ領域１３が形成される予定の領域に対向する位置に開口部Ｏ２２が形成される。次に、マスク層５１ｃが、イオン注入マスク４１上から除去される（図１４参照）。
次に、第１のｐ型領域を形成する工程（Ｓ８０：図２）が実施される。図１５に示されるように、開口部Ｏ２１、Ｏ２２が形成されたイオン注入マスク４１ｃをマスクとして用いて、第１主面１０ａに対して、たとえばアルミニウムなどのｐ型不純物が、第１主面１０ａに対してほぼ垂直な方向（図１５における矢印の方向）に沿ってイオン注入される。これにより、開口部Ｏ１１、Ｏ２１と重なるワイドバンドギャップ半導体ウエハ１０の領域において第１のｐ型領域７１が形成される。つまり、アライメント領域３０と重なるように第１のｐ型領域７１が形成される。第１のｐ型領域７１はダイシング領域ＤＲに形成される。
具体的には、第１アライメントマーク３１内に第１のｐ型領域７１が形成される。第１のｐ型領域７１の深さは、第１凹部ＴＲ１および第２凹部ＴＲ２の深さよりも大きくてもよいし、小さくてもよいし、同じであってもよい。同様に、開口部Ｏ１２、Ｏ２２と重なるワイドバンドギャップ半導体ウエハ１０の領域においてボディ領域１３が形成される。ボディ領域１３は、素子領域２内に形成される。第１のｐ型領域７１と、ボディ領域１３とは、同時に形成される。第１のｐ型領域７１の深さと、ボディ領域１３の深さとは、ほぼ同じである。次に、イオン注入マスク４１ｃが、第１主面１０ａ上から除去される。
次に、ソース領域を形成する工程が実施される。まず、ソース領域１４が形成される領域上に開口部を有するイオン注入マスクが形成される。次に、たとえばリンまたは窒素などのｎ型不純物が、ボディ領域１３内にイオン注入される。これにより、ボディ領域１３に接するソース領域１４が形成される。
次に、第２のｐ型領域を形成する工程（Ｓ９０：図２）が実施される。まず、第１主面１０ａ上に、たとえば二酸化珪素を含む材料からなるイオン注入マスク４２が形成される。次に、イオン注入マスク４２上に、たとえばレジストを含む材料からなるマスク層５２が形成される。次に、アライメントマーク領域３０内の第２アライメントマーク３２を用いてワイドバンドギャップ半導体ウエハ１０とフォトマスク６２とのアライメントが行われる。たとえば第１主面１０ａに対して垂直な方向から見て、フォトマスク６２の透光部６２ａが、ワイドバンドギャップ半導体ウエハ１０に形成された第２アライメントマーク３２と重なるように、ワイドバンドギャップ半導体ウエハ１０とフォトマスク６２とのアライメントが行われる。
次に、フォトマスク６２を用いてマスク層５２に対して露光が行われる。光源からの光は、第１主面１０ａに対してほぼ垂直な方向（図１６における矢印の方向）に照射される。図１６に示されるように、光は、フォトマスク６２の透光部６２ａ、６２ｂを通過して、マスク層５２に照射される。遮光部６２ｃに対面するマスク層５２の部分には、光が照射されない。
次に、マスク層５２の現像が行われる。マスク層５２が、ポジ型フォトレジストの場合、光に照射された部分５２ａ、５２ｂがエッチングされ、光に照射されなかった部分５２ｃはエッチングされずにイオン注入マスク４２上に残る。これにより、マスク層５２ｃに開口部Ｏ３１、Ｏ３２が形成される。具体的には、第２アライメントマーク３２と対向する位置に開口部Ｏ３１が形成され、素子領域２においてコンタクト領域１８が形成される予定の領域に対向する位置に開口部Ｏ３２が形成される（図１７参照）。次に、イオン注入マスクがエッチングされる。たとえば開口部Ｏ３１、Ｏ３２が形成されたマスク層５２ｃをマスクとして用い、ＣＦ４を含むガスでイオン注入マスク４２がドライエッチングされる。これにより、イオン注入マスク４２に開口部Ｏ４１、Ｏ４２が形成される。次に、マスク層５２ｃが、イオン注入マスク４２上から除去される。
図１８に示されるように、開口部Ｏ４１、Ｏ４２が形成されたイオン注入マスク４２ｃをマスクとして用いて、第１主面１０ａに対して、たとえばアルミニウムなどのｐ型不純物が、第１主面１０ａに対してほぼ垂直な方向（図１８における矢印の方向）に沿ってイオン注入される。これにより、開口部Ｏ３１、Ｏ４１と重なるワイドバンドギャップ半導体ウエハ１０の領域において第２のｐ型領域７２が形成される。つまり、アライメント領域３０と重なるように第２のｐ型領域７２が形成される。第２のｐ型領域７２はダイシング領域ＤＲに形成される。
具体的には、第２アライメントマーク３２内に第２のｐ型領域７２が形成される。第２のｐ型領域７２の深さは、第１のｐ型領域７１の深さよりも小さくてもよい。同様に、開口部Ｏ３２、Ｏ４２と重なるワイドバンドギャップ半導体ウエハ１０の領域においてコンタクト領域１８が形成される。コンタクト領域１８は、素子領域２内に形成される。第２のｐ型領域７２と、コンタクト領域１８とは、同時に形成される。第２のｐ型領域７２の深さと、コンタクト領域１８の深さとは、ほぼ同じである。次に、イオン注入マスク４２ｃが、第１主面１０ａ上から除去される。
次に、第３のｐ型領域を形成する工程（Ｓ１００：図２）が実施される。まず、第１主面１０ａ上に、たとえば二酸化珪素を含む材料からなるイオン注入マスク４３が形成される。次に、イオン注入マスク４３上に、たとえばレジストを含む材料からなるマスク層５３が形成される。次に、アライメントマーク領域３０内の第３アライメントマーク３３を用いてワイドバンドギャップ半導体ウエハ１０とフォトマスク６３とのアライメントが行われる。たとえば第１主面１０ａに対して垂直な方向から見て、フォトマスク６３の透光部６３ａが、ワイドバンドギャップ半導体ウエハ１０に形成された第３アライメントマーク３３と重なるように、ワイドバンドギャップ半導体ウエハ１０とフォトマスク６３とのアライメントが行われる。
次に、フォトマスク６３を用いてマスク層５３に対して露光が行われる。光源からの光は、第１主面１０ａに対してほぼ垂直な方向（図１９における矢印の方向）に照射される。図１９に示されるように、光は、フォトマスク６３の透光部６３ａ、６３ｂを通過して、マスク層５３に照射される。遮光部６３ｃに対面するマスク層５３の部分５３ｃには、光が照射されない。
次に、マスク層５３の現像が行われる。マスク層５３が、ポジ型フォトレジストの場合、光に照射された部分５３ａ、５３ｂがエッチングされ、光に照射されなかった部分５３ｃはエッチングされずにイオン注入マスク４３上に残る。これにより、マスク層５３に開口部Ｏ５１、Ｏ５２が形成される。具体的には、第３アライメントマーク３３と対向する位置に開口部Ｏ５１が形成され、素子領域２においてガードリング領域１７が形成される予定の領域に対向する位置に開口部Ｏ５２が形成される（図２０参照）。次に、イオン注入マスク４３がエッチングされる。たとえば開口部Ｏ５１、Ｏ５２が形成されたマスク層５３ｃをマスクとして用い、ＣＦ４を含むガスでイオン注入マスク４３がドライエッチングされる。これにより、イオン注入マスク４３に開口部Ｏ６１、Ｏ６２が形成される。次に、マスク層５３ｃが、イオン注入マスク４３上から除去される。
図２１に示されるように、開口部Ｏ６１、Ｏ６２が形成されたイオン注入マスク４３をマスクとして用いて、第１主面１０ａに対して、たとえばアルミニウムなどのｐ型不純物が、第１主面１０ａに対してほぼ垂直な方向（図２１における矢印の方向）に沿ってイオン注入される。これにより、開口部Ｏ５１、Ｏ６１と重なるワイドバンドギャップ半導体ウエハ１０の領域において第３のｐ型領域７３が形成される。つまり、アライメント領域３０と重なるように第３のｐ型領域７３が形成される。第３のｐ型領域７３はダイシング領域ＤＲに形成される。
具体的には、第３アライメントマーク３３内に第３のｐ型領域７３が形成される。第３のｐ型領域７３の深さは、第１のｐ型領域７１の深さよりも小さくてもよい。同様に、開口部Ｏ５２、Ｏ６２と重なるワイドバンドギャップ半導体ウエハ１０の領域においてガードリング領域１７が形成される。ガードリング領域１７は、素子領域２内に形成される。第３のｐ型領域７３と、ガードリング領域１７とは、同時に形成される。第３のｐ型領域７３の深さと、ガードリング領域１７の深さとは、ほぼ同じである。次に、イオン注入マスク４３ｃが、第１主面１０ａ上から除去される（図２２参照）。
図２２における領域ＸＸＡ、領域ＸＸＢ、領域ＸＸＣおよび領域ＸＸＤは、それぞれ図２３の領域ＸＸＡ、領域ＸＸＢ、領域ＸＸＣおよび領域ＸＸＤに対応する。図２３に示されるように、第１主面１０ａに対して垂直な方向から見て、第１のｐ型領域７１は、第１アライメントマーク３１に取り囲まれるように形成される。同様に、第１主面１０ａに対して垂直な方向から見て、第２のｐ型領域７２は、第２アライメントマーク３２に取り囲まれるように形成される。同様に、第１主面１０ａに対して垂直な方向から見て、第３のｐ型領域７３は、第３アライメントマーク３３に取り囲まれるように形成される。第１のｐ型領域７１と、第２のｐ型領域７２と、第３のｐ型領域７３とは、一直線上に位置していてもよい。
次に、活性化アニール工程が実施される。たとえばアルゴン雰囲気下において、ワイドバンドギャップ半導体ウエハ１０が１８００℃程度に加熱される。これにより、ボディ領域１３、コンタクト領域１８およびガードリング領域１７に導入されたｐ型不純物と、ソース領域１４に導入されたｎ型不純物とが活性化される。結果として、ボディ領域１３と、ソース領域１４と、コンタクト領域１８と、ガードリング領域１７とにおいて所望のキャリアが生成する。
次に、ゲート絶縁膜を形成する工程（Ｓ１１０：図２）が実施される。たとえば、酸素を含む雰囲気中において、ワイドバンドギャップ半導体ウエハ１０が１３００℃程度に加熱される。これにより、ワイドバンドギャップ半導体ウエハ１０の第１主面１０ａが熱酸化され、第１主面１０ａ上に二酸化珪素を含む材料からなるゲート絶縁膜１５が形成される。ゲート絶縁膜１５は、第１主面１０ａにおいて、ドリフト領域１２と、ボディ領域１３と、ソース領域１４と、コンタクト領域１８と、ガードリング領域１７とに接して設けられる（図２４参照）。
次に、ゲート電極を形成する工程（Ｓ１２０：図２）が実施される。たとえば、低圧ＣＶＤ法により、たとえばリンなどの不純物を含むポリシリコンからなるゲート電極２７がゲート絶縁膜１５上に形成される。ゲート電極２７は、ソース領域１４と、ボディ領域１３と、ドリフト領域１２とに対面する位置に形成される。次に、たとえばプラズマＣＶＤ法により、層間絶縁膜２２が、ゲート電極２７を覆うように形成される。層間絶縁膜２２は、ゲート電極２７およびゲート絶縁膜１５に接して設けられる。層間絶縁膜２２は、たとえば二酸化珪素を含む材料からなる。層間絶縁膜２２は、ガードリング領域１７と対面する位置に設けられてもよい。
次に、ソース電極を形成する工程（Ｓ１３０：図２）が実施される。たとえば、ゲート絶縁膜１５および層間絶縁膜２２の一部が、たとえばドライエッチングにより除去されることにより、コンタクト領域１８およびソース領域１４がゲート絶縁膜１５および層間絶縁膜２２から露出する（図２５参照）。次に、たとえばスパッタリングにより、ソース電極１６が、コンタクト領域１８およびソース領域１４に接して形成される。ソース電極１６は、たとえばＴｉ、ＡｌおよびＳｉを含む材料から構成されている。
次に、ソース電極１６が設けられた炭化珪素基板１０が、たとえば１０００℃程度に加熱される。これにより、ソース電極１６がシリサイド化され、ソース領域１４とオーミック接合するソース電極１６が形成される。好ましくは、ソース電極１６は、コンタクト領域１８とオーミック接合する。次に、ソース電極１６と接する表面保護電極１９が形成される。表面保護電極１９はたとえばアルミニウムを含む材料から構成されている。表面保護電極１９は、層間絶縁膜２２を覆うように形成される（図２６参照）。
次に、ドレイン電極を形成する工程（Ｓ１４０：図２）が実施される。たとえば、ＮｉＳｉを含む材料からなるドレイン電極２１が第２主面１０ｂに接するように形成される。次に、ドレイン電極２１に接する裏面保護電極２３が形成される。裏面保護電極２３は、たとえばアルミニウムを含む材料により構成されている。
次に、複数のチップを形成する工程（Ｓ１５０：図２）が実施される。ｐ型領域７１が形成された後、ダイシング領域ＤＲに沿ってワイドバンドギャップ半導体ウエハ１０を切断することにより、複数のチップ５が形成される。ワイドバンドギャップ半導体ウエハ１０は、たとえばブレードにより切断される。具体的には、ダイシング領域ＤＲの一部の領域が、ブレードにより除去される。除去される領域ＢＲの幅（言い得れば切断幅Ｗ３）は、ダイシング領域ＤＲの幅Ｗ１よりも小さい。切断幅Ｗ３は、ブレードの幅とほぼ同じであってもよい。
ワイドバンドギャップ半導体ウエハ１０の切断幅Ｗ３を、ダイシング領域ＤＲの延伸方向に対して垂直な方向におけるダイシング領域ＤＲの幅Ｗ１で除した値は、１／４以上５／６以下であることおよび切断幅Ｗ３は、３０μｍ以上１００μｍ以下であることの少なくともいずれかを満たしていてもよい。好ましくは、ワイドバンドギャップ半導体ウエハ１０の切断幅Ｗ３を、ダイシング領域ＤＲの幅Ｗ１で除した値は、１／４以上２／３以下である。好ましくは、切断幅Ｗ３は、３０μｍ以上８０μｍ以下である。
ワイドバンドギャップ半導体ウエハ１０を切断することにより、第１のｐ型領域７１と、第２のｐ型領域７２と、第３のｐ型領域７３とが除去される。ダイシング領域ＤＲの延伸方向に対して垂直な方向において、第１のｐ型領域７１の幅Ｗ２をダイシング領域ＤＲの幅Ｗ１で除した値は、１／１２以上２／３以下であることおよび延伸方向に対して垂直な方向における第１のｐ型領域７１の幅Ｗ２は、１０μｍ以上８０μｍ以下であることの少なくともいずれかを満たしていてもよい。好ましくは、第１のｐ型領域７１の幅Ｗ２をダイシング領域ＤＲの幅Ｗ１で除した値は、１／１２以上１／２以下である。好ましくは、第１のｐ型領域７１の幅Ｗ２は、１０μｍ以上６０μｍ以下である。
第１のｐ型領域７１の幅Ｗ２は、第２のｐ型領域７２の幅と同じであってもよいし、異なっていてもよい。同様に、第１のｐ型領域７１の幅Ｗ２は、第３のｐ型領域７３の幅と同じであってもよいし、異なっていてもよい。好ましくは、切断幅Ｗ３は、第１のｐ型領域７１の幅Ｗ２、第２のｐ型領域７２の幅および第３のｐ型領域７３の幅の中の最大値よりも大きい。これにより、第１のｐ型領域７１の幅Ｗ２、第２のｐ型領域７２の幅および第３のｐ型領域７３が、ブレードにより完全に除去される。
図２８に示されるように、ダイシング領域ＤＲに沿ってワイドバンドギャップ半導体ウエハ１０が切断された後、チップ５の素子領域２の周囲にはダイシング領域ＤＲの部分４が残されていてもよい。ダイシング領域ＤＲの部分４は、第１主面１０ａに対して垂直な方向において、素子領域２を取り囲むように設けられている。チップ５に残されたダイシング領域ＤＲの部分には、第１のｐ型領域７１、第２のｐ型領域７２および第３のｐ型領域７３が存在しない。なお、図１は、図２８のＩ−Ｉ線に沿った断面模式図である。
次に、本実施の形態の変形例に係るＭＯＳＦＥＴ１００の製造方法について説明する。変形例に係るＭＯＳＦＥＴ１００の製造方法は、アライメント領域がダイシング領域ＤＲ上ではなく、ダイシング領域ＤＲに囲まれた領域に形成されている点において、上記実施の形態に係るＭＯＳＦＥＴ１００の製造方法と異なっており、他の点においては、上記実施の形態に係るＭＯＳＦＥＴ１００の製造方法とほぼ同じである。以下、主に、上記実施の形態に係るＭＯＳＦＥＴ１００の製造方法と異なっている点について説明する。
図２９および図３０に示されるように、アライメントマーク領域を形成する工程（Ｓ３０：図２）において、アライメントマーク領域３０は、ダイシング領域ＤＲ以外の領域に形成されてもよい。たとえばアライメントマーク領域３０は、第１主面１０ａにおいてダイシング領域ＤＲに囲まれた領域に形成されてもよい。つまり、第１のｐ型領域７１と、第２のｐ型領域７２と、第３のｐ型領域７３とは、第１主面１０ａにおいてダイシング領域ＤＲに囲まれた領域に形成されてもよい。第１主面１０ａに対して垂直な方向から見て、アライメントマーク領域３０は、素子領域２に取り囲まれるように形成されてもよい。アライメントマーク領域３０は、ある素子領域２に取り囲まれるように形成されており、他の素子領域２には形成されていなくてもよい。図２９に示されるように、ショット領域１内にたとえば１６個の素子領域２が存在する場合において、アライメントマーク領域３０は、２個の素子領域２にのみ形成されており、他の１４個の素子領域２には形成されていなくてもよい。
図３１に示されるように、第３のｐ型領域を形成する工程（Ｓ１００：図２）後、第１主面１０ａに対して垂直な方向から見て、第１のｐ型領域７１と、第２のｐ型領域７２と、第３のｐ型領域７３とは、素子領域２に取り囲まれるように設けられている。第１主面１０ａに対して垂直な方向から見て、第１のｐ型領域７１と、第２のｐ型領域７２と、第３のｐ型領域７３とは、ダイシング領域ＤＲに取り囲まれるように設けられていてもよい。第１のｐ型領域７１と、第２のｐ型領域７２と、第３のｐ型領域７３とは、一直線上に位置していてもよいし、一直線上に位置していなくてもよい。
次に、本実施の形態に係るワイドバンドギャップ半導体ウエハ１０の構成について説明する。
図２３に示されるように、ワイドバンドギャップ半導体ウエハ１０の第１主面１０ａには、ダイシング領域ＤＲが形成されている。ワイドバンドギャップ半導体ウエハ１０は、ダイシング領域ＤＲに位置するアライメントマーク領域３０と、第１のｐ型領域７１と、第２のｐ型領域７２と、第３のｐ型領域７３とを含んでいる。第１のｐ型領域７１と、第２のｐ型領域７２と、第３のｐ型領域７３とは、アライメントマーク領域３０に位置する。
上述の通り、アライメントマーク領域３０は、凸状の領域（つまり、第１アライメントマーク３１、第２アライメントマーク３２および第３アライメントマーク３３）と、凸状の領域を取り囲む凹状の領域（つまり、第１凹部ＴＲ１および第２凹部ＴＲ２）とにより構成されている。第１のｐ型領域７１、第２のｐ型領域７２および第３のｐ型領域７３は、アライメントマーク領域３０の凸状の領域に位置していてもよいし、アライメントマーク領域３０の凹状の領域に位置していてもよい。図２３に示されるように、ショット領域１内におけるアライメントマーク領域３０の数は、素子領域２の数よりも少なくてもよい。同様に、ショット領域１内における第１のｐ型領域７１と、第２のｐ型領域７２と、第３のｐ型領域７３の数は、素子領域２の数よりも少なくてもよい。
ダイシング領域ＤＲの延伸方向に対して垂直な方向において、ｐ型領域７１の幅Ｗ２をダイシング領域ＤＲの幅Ｗ１で除した値は、１／１２以上２／３以下であることおよび延伸方向に対して垂直な方向におけるｐ型領域７１の幅Ｗ２は、１０μｍ以上８０μｍ以下であることの少なくともいずれかを満たしていている。好ましくは、ｐ型領域７１の幅Ｗ２をダイシング領域ＤＲの幅Ｗ１で除した値は、１／１２以上１／２以下である。好ましくは、ｐ型領域７１の幅Ｗ２は、１０μｍ以上６０μｍ以下である。上述の通り、ワイドバンドギャップ半導体ウエハ１０は、炭化珪素、窒化ガリウムおよびダイヤモンドの少なくともいずれかを含んでいてもよい。第１主面１０ａの最大径Ｓ（図４参照）は、たとえば１００ｍｍ（約４インチ）以上であり、好ましくは１５０ｍｍ（約６インチ）以上である。
次に、本実施の形態の変形例に係るワイドバンドギャップ半導体ウエハ１０の構成について説明する。変形例に係るワイドバンドギャップ半導体ウエハ１０のは、アライメント領域がダイシング領域ＤＲ上ではなく、ダイシング領域ＤＲに囲まれた領域に形成されている点において、上記実施の形態に係るワイドバンドギャップ半導体ウエハ１０と異なっており、他の点においては、上記実施の形態に係るワイドバンドギャップ半導体ウエハ１０とほぼ同じである。以下、主に、上記実施の形態に係るワイドバンドギャップ半導体ウエハ１０と異なっている点について説明する。
図３１に示されるように、ワイドバンドギャップ半導体ウエハ１０は、ダイシング領域ＤＲに囲まれた領域に位置するアライメントマーク領域３０と、第１のｐ型領域７１と、第２のｐ型領域７２と、第３のｐ型領域７３とを含んでいてもよい。第１のｐ型領域７１と、第２のｐ型領域７２と、第３のｐ型領域７３とは、アライメントマーク領域３０に位置する。第１のｐ型領域７１と、第２のｐ型領域７２と、第３のｐ型領域７３とは、ダイシング領域ＤＲに存在しない。
次に、本実施の形態に係るワイドバンドギャップ半導体チップ５の構成について説明する。
図２７および図２８に示されるように、ワイドバンドギャップ半導体チップ５は、ワイドバンドギャップ半導体ウエハ１０をダイシング領域ＤＲに沿って切断することにより製造される。ワイドバンドギャップ半導体ウエハ１０は、図２７に示されるように、アライメントマーク領域３０がダイシング領域ＤＲに位置してもよいし、図３１に示されるように、アライメントマーク領域３０がダイシング領域ＤＲに囲まれた領域に位置していてもよい。図２８に示されるワイドバンドギャップ半導体チップ５は、図２７に示すワイドバンドギャップ半導体ウエハ１０をダイシング領域ＤＲに沿って切断することにより製造される。同様に、図３２に示されるワイドバンドギャップ半導体チップ５は、図３１に示すワイドバンドギャップ半導体ウエハ１０をダイシング領域ＤＲに沿って切断することにより製造される。
図２８および図３２に示されるように、ワイドバンドギャップ半導体チップ５は、素子領域２と、ダイシング領域ＤＲの部分４とを有している。図１に示されるように、素子領域２には、たとえばＭＯＳＦＥＴ１００などの半導体素子が設けられている。ダイシング領域ＤＲの部分４は、第１主面１０ａに対して垂直な方向において、素子領域２を取り囲むように設けられている。ダイシング領域ＤＲの部分４には、第１のｐ型領域７１、第２のｐ型領域７２および第３のｐ型領域７３が存在しない。そのため、ドレインリーク電流を低減することができる。たとえば、ＭＯＳＦＥＴ１００のソース電極１６およびドレイン電極２１の間に１７００Ｖの電圧を印加した場合におけるドレインリーク電流の電流密度は、１０μＡ／ｃｍ２以下である。ダイシング領域ＤＲが全て除去されることにより、ダイシング領域ＤＲの部分４が存在しなくてもよい。
図３２に示されるように、ワイドバンドギャップ半導体チップ５は、ダイシング領域ＤＲの部分４に囲まれるアライメントマーク領域３０を有していてもよい。図２８に示されるように、ワイドバンドギャップ半導体チップ５は、アライメントマーク領域３０を有していなくてもよい。
なお、上記実施の形態において、炭化珪素半導体装置１００が平面型ＭＯＳＦＥＴである場合について説明したが、炭化珪素半導体装置１００は平面型ＭＯＳＦＥＴに限定されない。炭化珪素半導体装置１００は、たとえばトレンチ型ＭＯＳＦＥＴ、ショットキーバリアダイオード、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）またはＪＦＥＴ（Ｊｕｎｃｔｉｏｎ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）などであってもよい。上記実施の形態において、第１導電型はｎ型であり、かつ第２導電型はｐ型であるとして説明したが、第１導電型はｐ型であり、かつ第２導電型はｎ型であってもよい。
次に、本実施の形態に係るワイドバンドギャップ半導体装置の製造方法、ワイドバンドギャップ半導体ウエハおよびワイドバンドギャップ半導体チップの作用効果について説明する。
本実施の形態に係るワイドバンドギャップ半導体装置１００の製造方法によれば、複数のチップ５に残されたダイシング領域ＤＲの部分には、ｐ型領域７１が存在しない。そのため、ｐ型領域７１に電界が集中することにより、ドレインリーク電流が発生することを抑制することができる。結果として、ドレインリーク不良率を低減可能である。
また本実施の形態に係るワイドバンドギャップ半導体装置１００の製造方法によれば、アライメントマーク領域３０は、ダイシング領域ＤＲに形成される。複数のチップ５を形成する工程において、ｐ型領域７１が除去される。これにより、素子領域２内にアライメントマーク３１を形成する必要がないため、素子領域２の面積を広く確保することができる。
さらに本実施の形態に係るワイドバンドギャップ半導体装置１００の製造方法によれば、ダイシング領域ＤＲの延伸方向に対して垂直な方向において、ｐ型領域７１の幅Ｗ２をダイシング領域ＤＲの幅Ｗ１で除した値は、１／１２以上２／３以下であることおよび延伸方向に対して垂直な方向におけるｐ型領域７１の幅Ｗ２は、１０μｍ以上８０μｍ以下であることの少なくともいずれかを満たしている。ｐ型領域７１の幅を広く確保することにより、アライメント精度を高く維持しつつドレインリーク不良率を低減可能である。
さらに本実施の形態に係るワイドバンドギャップ半導体装置１００の製造方法によれば、複数のチップ５を形成する工程におけるワイドバンドギャップ半導体ウエハ１０の切断幅Ｗ３を、ダイシング領域ＤＲの延伸方向に対して垂直な方向におけるダイシング領域ＤＲの幅Ｗ１で除した値は、１／４以上５／６以下であることおよび切断幅Ｗ３は、３０μｍ以上１００μｍ以下であることの少なくともいずれかを満たしている。これにより、ｐ型領域７１の位置がばらついている場合であっても、効果的にｐ型領域７１を除去することができる。
さらに本実施の形態に係るワイドバンドギャップ半導体装置１００の製造方法によれば、ダイシング領域ＤＲとアライメントマーク領域３０とは同時に形成される。これにより、ワイドバンドギャップ半導体装置１００の製造工程を簡略化することができる。
さらに本実施の形態に係るワイドバンドギャップ半導体装置１００の製造方法によれば、ワイドバンドギャップ半導体ウエハ１０は、炭化珪素、窒化ガリウムおよびダイヤモンドの少なくともいずれかを含んでいる。炭化珪素、窒化ガリウムおよびダイヤモンドは、たとえば大電流を制御するパワー半導体装置に対して好適に利用可能である。
さらに本実施の形態に係るワイドバンドギャップ半導体装置１００の製造方法によれば、主面１０ａの最大径は、１００ｍｍ以上である。本実施態様に係るワイドバンドギャップ半導体装置１００の製造方法は、ショットの数が多いためにアライメントマークの数が多い大口径ウエハにおいて好適に利用することができる。
さらに本実施の形態に係るワイドバンドギャップ半導体装置１００の製造方法によれば、アライメントマーク領域３０は、主面１０ａにおいてダイシング領域ＤＲに囲まれた領域に形成される。これにより、ｐ型領域７１をダイシング領域ＤＲに形成する必要がないので、ｐ型領域７１に電界が集中することで、ドレインリーク電流が発生することを抑制することができる。
本実施の形態に係るワイドバンドギャップ半導体ウエハ１０は、主面１０ａにダイシング領域ＤＲが形成されたワイドバンドギャップ半導体ウエハ１０である。ワイドバンドギャップ半導体ウエハ１０は、ダイシング領域に位置するアライメントマーク領域３０と、アライメントマーク領域３０に位置するｐ型領域７１とを含んでいる。ダイシング領域ＤＲの延伸方向に対して垂直な方向において、ｐ型領域７１の幅Ｗ２をダイシング領域ＤＲの幅Ｗ１で除した値は、１／１２以上２／３以下であることおよび延伸方向に対して垂直な方向におけるｐ型領域７１の幅Ｗ２は、１０μｍ以上８０μｍ以下であることの少なくともいずれかを満たしている。ｐ型領域７１の幅を広く確保することにより、アライメント精度を高く維持しつつドレインリーク不良率を低減可能である。
本実施の形態に係るワイドバンドギャップ半導体ウエハ１０は、主面１０ａにダイシング領域が形成されたワイドバンドギャップ半導体ウエハである。ワイドバンドギャップ半導体ウエハ１０は、ダイシング領域ＤＲに囲まれた領域に位置するアライメントマーク領域３０と、アライメントマーク領域３０に位置するｐ型領域７１とを含んでいる。ｐ型領域７１は、ダイシング領域ＤＲに存在しない。これにより、ｐ型領域７１をダイシング領域ＤＲに形成する必要がないので、ｐ型領域７１に電界が集中することで、ドレインリーク電流が発生することを抑制することができる。
また本実施の形態に係るワイドバンドギャップ半導体ウエハ１０によれば、ワイドバンドギャップ半導体ウエハ１０は、炭化珪素、窒化ガリウムおよびダイヤモンドの少なくともいずれかを含んでいる。炭化珪素、窒化ガリウムおよびダイヤモンドは、たとえば大電流を制御するパワー半導体装置に対して好適に利用可能である。
さらに本実施の形態に係るワイドバンドギャップ半導体ウエハ１０によれば、主面１０ａの最大径は、１００ｍｍ以上である。本実施態様に係るワイドバンドギャップ半導体装置１００の製造方法は、ショットの数が多くアライメントマークの数が多い大口径ウエハにおいて好適に利用することができる。
本実施の形態に係るワイドバンドギャップ半導体チップ５は、上記ワイドバンドギャップ半導体ウエハ１０をダイシング領域ＤＲに沿って切断することにより製造される。これにより、ワイドバンドギャップ半導体チップ５のドレインリーク電流を低減することができる。
（サンプル準備）
まず、２種類のグループのワイドバンドギャップ半導体チップ５が準備される。ワイドバンドギャップ半導体チップ５は、耐圧が１７００Ｖ仕様のＭＯＳＦＥＴ１００（図１）を含んでいる。第１のグループのワイドバンドギャップ半導体チップ５は、ダイシング領域ＤＲの部分４にｐ型領域が存在しないワイドバンドギャップ半導体チップ５である。第２のグループのワイドバンドギャップ半導体チップ５は、ダイシング領域ＤＲの部分４にｐ型領域が残存するワイドバンドギャップ半導体チップ５である。
第１のグループのワイドバンドギャップ半導体チップ５は、第１のｐ型領域７１と、第２のｐ型領域７２と、第３のｐ型領域７３とがダイシング領域ＤＲに形成された後、第１のｐ型領域７１と、第２のｐ型領域７２と、第３のｐ型領域７３とが、完全に除去されることにより製造される。一方、第２のグループのワイドバンドギャップ半導体チップ５は、第１のｐ型領域７１と、第２のｐ型領域７２と、第３のｐ型領域７３とがダイシング領域ＤＲに形成された後、第１のｐ型領域７１、第２のｐ型領域７２および第３のｐ型領域７３の少なくとも一部が、ダイシング領域ＤＲの部分４に残るように製造される。
（実験）
ＭＯＳＦＥＴ１００を含むワイドバンドギャップ半導体チップ５が、１５０℃の温度下に配置される。ゲートが閉じた状態でソース電極１６およびドレイン電極２１の間に１７００Ｖの電圧が１０時間印加される。ソース電極１６およびドレイン電極２１の間に１７００Ｖの電圧が印加された状態で、一定の時間毎にドレインリーク電流が測定される。
（結果）
図３３に示されるように、ダイシング領域ＤＲの部分４にｐ型領域がある第２のグループのワイドバンドギャップ半導体チップ５は、印加時間が約０．５時間〜約１時間を経過するくらいから、ドレインリーク電流が大きくなり、印加時間が約３時間を経過した後は、ドレインリーク電流はほぼ一定になる。印加時間が１０時間を経過した後における第２のグループのワイドバンドギャップ半導体チップ５のドレインリーク電流は、１×１０-７Ａより大きい。
一方、ダイシング領域ＤＲの部分４にｐ型領域がない第１のグループのワイドバンドギャップ半導体チップ５は、印加時間が１０時間を経過するまで、ドレインリーク電流は低い値を維持する。印加時間が１０時間を経過した後における第１のグループのワイドバンドギャップ半導体チップ５のドレインリーク電流は、１×１０−７Ａ未満である。
たとえばドレインリーク電流が１×１０−７Ａ未満であるワイドバンドギャップ半導体チップ５を良品とし、ドレインリーク電流が１×１０−７Ａ以上のワイドバンドギャップ半導体チップ５を不良品とすると、第１のグループのワイドバンドギャップ半導体チップ５は全て良品であると判断され、第２のグループのワイドバンドギャップ半導体チップ５は全て不良品であると判断される。以上の結果より、ダイシング領域ＤＲの部分４にｐ型領域が存在しないようにワイドバンドギャップ半導体チップ５を形成することにより、ドレインリーク不良率を低減可能であることが分かる。
今回開示された実施の形態および実施例はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
１ ショット領域
２ 素子領域
４ ダイシング領域の部分
５ ワイドバンドギャップ半導体チップ（チップ）
１０ ワイドバンドギャップ半導体ウエハ（炭化珪素ウエハ、炭化珪素基板）
１０ａ 第１主面（主面）
１０ｂ 第２主面
１１ 炭化珪素単結晶基板
１２ ドリフト領域
１３ ボディ領域
１４ ソース領域
１５ ゲート絶縁膜
１６ ソース電極
１７ ガードリング領域
１８ コンタクト領域
１９ 表面保護電極
２１ ドレイン電極
２２ 層間絶縁膜
２３ 裏面保護電極
２４ 炭化珪素エピタキシャル層
２７ ゲート電極
３０ アライメントマーク領域
３１ 第１アライメントマーク（アライメントマーク）
３２ 第２アライメントマーク
３３ 第３アライメントマーク
４１，４１ｃ，４２，４２ｃ，４３，４３ｃ イオン注入マスク
５１，５１ｃ，５２，５２ｃ，５３，５３ｃ マスク層
６１，６２，６３ フォトマスク
６１ａ，６２ａ，６３ａ 透光部
６１ｃ，６２ｃ，６３ｃ 遮光部
７１ 第１のｐ型領域（ｐ型領域）
７２ 第２のｐ型領域
７３ 第３のｐ型領域
１００ ワイドバンドギャップ半導体装置（炭化珪素半導体装置、ＭＯＳＦＥＴ）
ＢＴ１，ＢＴ２，ＢＴ３ 底面
ＤＲ ダイシング領域
Ｏ１１，Ｏ１２，Ｏ２１，Ｏ２２，Ｏ３１，Ｏ３２，Ｏ４１，Ｏ４２，Ｏ５１，Ｏ５２，Ｏ６１，Ｏ４２ 開口部
Ｓ 最大径
ＳＷ１，ＳＷ２，ＳＷ３ 側面
ＴＲ１ 第１凹部
ＴＲ２ 第２凹部
Ｗ１，Ｗ２ 幅
Ｗ３ 切断幅

Claims (13)

  1. 主面を含み、かつｎ型の導電型を有するワイドバンドギャップ半導体ウエハを準備する工程と、
    前記主面にダイシング領域を形成する工程と、
    前記主面にアライメントマーク領域を形成する工程と、
    前記アライメントマーク領域を用いて前記ワイドバンドギャップ半導体ウエハとフォトマスクとのアライメントを行う工程と、
    前記アライメントを行う工程後、前記アライメントマーク領域と重なるようにｐ型領域を形成する工程と、
    前記ｐ型領域を形成する工程後、前記ダイシング領域に沿って前記ワイドバンドギャップ半導体ウエハを切断することにより、複数のチップを形成する工程とを備え、
    前記複数のチップに残された前記ダイシング領域の部分には、前記ｐ型領域が存在せず、
    前記アライメントマーク領域は、第１凹部と、第２凹部と、前記第１凹部と前記第２凹部とに挟まれた凸状のアライメントマークを含み、
    前記ｐ型領域を形成する工程において、前記ｐ型領域は、前記凸状のアライメントマークに設けられる、ワイドバンドギャップ半導体装置の製造方法。
  2. 前記アライメントマーク領域を形成する工程において、前記アライメントマーク領域は、前記ダイシング領域に形成され、
    前記複数のチップを形成する工程において、前記ｐ型領域が除去される、請求項１に記載のワイドバンドギャップ半導体装置の製造方法。
  3. 前記ダイシング領域の延伸方向に対して垂直な方向において、前記ｐ型領域の幅を前記ダイシング領域の幅で除した値は、１／１２以上２／３以下であることおよび前記延伸方向に対して垂直な方向における前記ｐ型領域の幅は、１０μｍ以上８０μｍ以下であることの少なくともいずれかを満たす、請求項２に記載のワイドバンドギャップ半導体装置の製造方法。
  4. 前記複数のチップを形成する工程における前記ワイドバンドギャップ半導体ウエハの切断幅を、前記ダイシング領域の延伸方向に対して垂直な方向における前記ダイシング領域の幅で除した値は、１／４以上５／６以下であることおよび前記切断幅は、３０μｍ以上１００μｍ以下であることの少なくともいずれかを満たす、請求項２または請求項３に記載のワイドバンドギャップ半導体装置の製造方法。
  5. 前記ダイシング領域と前記アライメントマーク領域とは同時に形成される、請求項１〜請求項４のいずれか１項に記載のワイドバンドギャップ半導体装置の製造方法。
  6. 前記ワイドバンドギャップ半導体ウエハは、炭化珪素、窒化ガリウムおよびダイヤモンドの少なくともいずれかを含む、請求項１〜請求項５のいずれか１項に記載のワイドバンドギャップ半導体装置の製造方法。
  7. 前記主面の最大径は、１００ｍｍ以上である、請求項１〜請求項６のいずれか１項に記載のワイドバンドギャップ半導体装置の製造方法。
  8. 前記アライメントマーク領域を形成する工程において、前記アライメントマーク領域は、前記主面において前記ダイシング領域に囲まれた領域に形成される、請求項１に記載のワイドバンドギャップ半導体装置の製造方法。
  9. 主面にダイシング領域が形成されたワイドバンドギャップ半導体ウエハであって、
    前記ワイドバンドギャップ半導体ウエハは、前記ダイシング領域に位置するアライメントマーク領域と、
    前記アライメントマーク領域に位置するｐ型領域とを含み、
    前記ダイシング領域の延伸方向に対して垂直な方向において、前記ｐ型領域の幅を前記ダイシング領域の幅で除した値は、１／１２以上２／３以下であることおよび前記延伸方向に対して垂直な方向における前記ｐ型領域の幅は、１０μｍ以上８０μｍ以下であることの少なくともいずれかを満たし、
    前記アライメントマーク領域は、第１凹部と、第２凹部と、前記第１凹部と前記第２凹部とに挟まれた凸状のアライメントマークを含み、
    前記ｐ型領域は、前記凸状のアライメントマークに設けられている、ワイドバンドギャップ半導体ウエハ。
  10. 主面にダイシング領域が形成されたワイドバンドギャップ半導体ウエハであって、
    前記ワイドバンドギャップ半導体ウエハは、前記ダイシング領域に囲まれた領域に位置するアライメントマーク領域と、
    前記アライメントマーク領域に位置するｐ型領域とを含み、
    前記ｐ型領域は、前記ダイシング領域に存在せず、
    前記アライメントマーク領域は、第１凹部と、第２凹部と、前記第１凹部と前記第２凹部とに挟まれた凸状のアライメントマークを含み、
    前記ｐ型領域は、前記凸状のアライメントマークに設けられている、ワイドバンドギャップ半導体ウエハ。
  11. 前記ワイドバンドギャップ半導体ウエハは、炭化珪素、窒化ガリウムおよびダイヤモンドの少なくともいずれかを含む、請求項９または請求項１０に記載のワイドバンドギャップ半導体ウエハ。
  12. 前記主面の最大径は、１００ｍｍ以上である、請求項９〜請求項１１のいずれか１項に記載のワイドバンドギャップ半導体ウエハ。
  13. ダイシング領域と
    前記ダイシング領域に囲まれた領域に位置するアライメントマーク領域と、
    前記アライメントマーク領域に位置するｐ型領域とを備え、
    前記ｐ型領域は、前記ダイシング領域に存在せず、
    前記アライメントマーク領域は、第１凹部と、第２凹部と、前記第１凹部と前記第２凹部とに挟まれた凸状のアライメントマークを含み、
    前記ｐ型領域は、前記凸状のアライメントマークに設けられている、ワイドバンドギャップ半導体チップ。
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