JP2009295628A - 半導体装置の製造方法 - Google Patents

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Abstract

【課題】トレンチ形成工程を有する半導体装置の製造方法において、並列ｐｎ構造の形成と同時に位置合わせマーカを形成し、製造プロセスの効率化を図ること。
【解決手段】ｎ型シリコン基板２１の表面にｎ型半導体２２を形成し、ｎ型半導体２２の表面にマスク酸化膜を形成する。次いで、フォトリソグラフィおよびエッチングによってマスク酸化膜を開口し、シリコン基板２１に達する第１のトレンチを形成する。同時に、第１のトレンチよりも深い第２のトレンチが形成される。次いで、第１のトレンチをｐ型半導体２７で埋める。同時に、第２のトレンチがｐ型半導体２８で埋められる。次いで、ｎ型半導体２２の表面を研磨し平坦化する。ここまでのプロセスで、並列ｐｎ構造が形成される。このとき、第２のトレンチの上部はｐ型半導体２８で埋まらずに残り、並列ｐｎ構造の表面に窪みが形成される。この窪みが、後の工程において位置合わせマーカとして機能する。
【選択図】図９

Description

この発明は、半導体装置の製造方法に関し、特に、半導体基板にトレンチを形成し、そのトレンチをエピタキシャル成長法により埋める工程を含む半導体装置の製造方法に関する。
従来、ＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）、バイポーラトランジスタまたはダイオードなどの半導体装置では、ドリフト電流が流れる領域（以下、ドリフト層とする）を薄くすると、ドリフト電流の電流経路が短くなるため、オン抵抗は低くなるが、耐圧が低下してしまう。逆に、ドリフト層を厚くすると、耐圧は高くなるが、オン抵抗が高くなってしまう。このように、これらの半導体装置では、オン抵抗（電流容量）と耐圧との間にトレードオフの関係がある。
このトレードオフを改善する技術として、超接合構造が公知である。図１０は、半導体装置の超接合構造を示す断面図である。図１０に示すように、超接合構造とは、ドリフト層を、単一の半導体層ではなく、不純物濃度を高めたｎ型半導体領域２とｐ型半導体領域３とを交互に繰り返し接合した構造（以下、並列ｐｎ構造４とする）としたものである。並列ｐｎ構造４を形成する方法として、ドライエッチングすることによりｎ型ドリフト層にトレンチを形成し、このトレンチをエピタキシャル成長によるｐ型半導体で埋める方法が提案されている。
この並列ｐｎ構造４の表面層に、通常のＭＯＳＦＥＴの製造プロセスにより、図示しないフィールド酸化膜、ゲート酸化膜およびゲート電極が順次形成され、図１０に示すようにｐベース領域５が形成される。このとき、半導体装置の所望の動作を得るために、ｐ型半導体領域３の表面層にｐベース領域５を正確に形成する必要がある。そのためには、並列ｐｎ構造４を形成する前に、ｎ型ドリフト層の表面層に、半導体基板と半導体基板上方に配置するフォトマスクとの位置を正確に合わせるための基準となるマーカ（以下、位置合わせマーカとする）を形成する必要がある。マスクパターンの転写を行うに際し、露光装置などによりこの位置合わせマーカが認識され、正確な位置にフォトマスクが配置される。これにより、並列ｐｎ構造４の表面に所望のマスクパターンが転写される。
上述のような位置合わせマーカを形成する方法として、次のような方法が提案されている。ウェハプロセスの途中で半導体基板表面をバフ研磨により平坦化する工程を有する半導体装置の製造方法において、前記平坦化工程の前に形成されるアライメント用マーカの形状を、逆テーパー状の断面形状にする。このとき、前記半導体基板が、主面に垂直であって、交互に並列配置される細条のｐ層とｎ層とを備える。そして、シリコンの等方性のエッチングを用いて、逆テーパー状の断面形状を有するアライメント用ホール状マーカは形成される（例えば、特許文献１参照。）。
また、別の方法として、次のような方法が提案されている。ｎ型半導体基板に、ターゲットトレンチとなる第１のトレンチを形成し、第１のトレンチの内側と半導体基板の表面をマスクで被覆し、そのマスクの第２のトレンチの形成領域部分を除去し、半導体基板の、マスクにより被覆されていない領域に第２のトレンチを形成し、その際、第１のトレンチの深さが第２のトレンチの深さの１／５よりも大きくなるようにし、第２のトレンチ内にｐ型半導体をエピタキシャル成長させ、並列ｐｎ接合構造のｐ型半導体領域を形成し、マスク除去後に表面を第２のトレンチの深さの１／５以下に相当する厚さ分だけ研磨する。このとき、前記マスクは酸化膜でできている（例えば、特許文献２参照。）。
特開２００６−３０３２３２号公報 特開２００４−０６３８９４号公報
しかしながら、位置合わせマーカを形成するには、通常のＭＯＳＦＥＴの製造プロセスに加えて、上述した特許文献１のような位置合わせマーカ形成のためだけの追加工程が必要になってしまう。また、上述した特許文献２の技術では、トレンチをエピタキシャル成長によるｐ型半導体で埋める際に、ｎ型ドリフト層の表面にマスク酸化膜が残っている。マスク酸化膜が残存する状態でエピタキシャル層を成長させた場合、このマスク酸化膜の応力により、ｐ型半導体領域およびｎ型半導体領域のエピタキシャル層に欠陥が生じる恐れがある。この欠陥は、リーク電流を発生させる原因の一つとなる恐れがある。
この発明は、上述した従来技術による問題点を解消するため、超接合構造を有する半導体装置の製造において、半導体基板の表面層の所望の位置にデバイスの表面構造を形成するための、効率的な半導体装置の製造方法を提供することを目的とする。また、半導体装置に超接合構造領域を形成するにあたり、エピタキシャル層に生じる欠陥を軽減させることができる半導体装置の製造方法を提供することを目的とする。
上述した課題を解決し、目的を達成するため、請求項１の発明にかかる半導体装置の製造方法は、以下の特徴を有する。まず、第１導電型半導体の基板の主面に、第１の開口部および前記第１の開口部よりも開口幅の広い第２の開口部を有するマスクを形成するマスク工程を行う。そして、前記第１導電型半導体の前記基板の、前記第１の開口部および前記第２の開口部に露出する半導体部分をエッチングして前記第１の開口部に第１のトレンチを形成するとともに、前記第２の開口部に前記第１のトレンチよりも深い第２のトレンチを形成するエッチング工程を行う。その後、前記第１のトレンチおよび前記第２のトレンチを第２導電型半導体で埋める埋め込み工程を行う。このとき、前記第２のトレンチの幅は、前記第１のトレンチの幅の１．６倍以上かつ２．５倍以下とする。また、前記エッチング工程の後、前記埋め込み工程の前に、前記マスク工程により残された前記マスクを全て除去する。前記埋め込み工程では、前記第１のトレンチが前記第２導電型半導体で埋まり、かつ前記第２のトレンチの上端部が前記第２導電型半導体で埋まらずに残るように前記第２導電型半導体を成長させることにより、前記第１導電型半導体と前記第２導電型半導体とが交互に繰り返し接合された構造と、デバイス形成時の目印となるマーカを、同時に形成する。
また、請求項２の発明にかかる半導体装置の製造方法は、請求項１に記載の発明において、前記第１のトレンチの前記基板平面上のパターンをストライプ形状とし、前記第２のトレンチの前記基板平面上のパターンを矩形状とする。
上述した各請求項の発明によれば、第１導電型半導体と第２導電型半導体とが交互に繰り返し接合された構造を形成すると同時に位置合わせマーカを容易に形成することができる。そのため、通常のＭＯＳＦＥＴの製造プロセスにおいて、位置合わせマーカを形成するためだけの追加工程を必要としない。これにより、製造プロセスの効率化を図ることができる。また、第２のトレンチの幅を第１のトレンチの幅の１．６倍以上とすることで、第１のトレンチ内を第２導電型半導体で埋め込むに際し、マスクを全面除去したとしても、第２のトレンチの上端部が第２導電型半導体で埋まらずに位置合わせマーカとして残るので、位置合わせマーカの認識を正確に行うことができる。そのため、第１のトレンチ内を第２導電型半導体で埋め込む前に、マスクを全面除去することができる。これにより、マスクの応力による影響でエピタキシャル層に生じる欠陥を軽減することができる。また、第２のトレンチの幅を第１のトレンチの幅の２．５倍以下とすることで、エッチングに際し、第２のトレンチ内にブラックシリコンの生成を抑えることができる。また、後の工程において、第２のトレンチ内に、除去されたレジスト膜やパーティクルなどの異物が入り込んでも除去しやすくなる。これにより、エッチング欠陥が生じないトレンチエッチングプロセスを実現でき、デバイスの特性が劣化するのを防ぐことができる。さらに、デバイスの表面構造の位置合わせを正確に行うことができる。
本発明にかかる半導体装置の製造方法によれば、超接合構造を有する半導体装置の製造において、製造効率を向上させることができる。また、半導体基板に形成されるエピタキシャル層に生じる欠陥を軽減させることができる。
以下に添付図面を参照して、この発明にかかる半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎに付す＋は、それが付されていない層や領域よりも高不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
図１は、本発明にかかる製造方法により製造される超接合半導体装置の一例を示す断面図である。ここでは、縦型ＭＯＳＦＥＴを例にして説明する。図１に示すように、低抵抗のｎ++ドレイン層１の上に、ｎ型半導体領域２とｐ型半導体領域３を交互に繰り返し接合させてなる並列ｐｎ構造４が設けられている。並列ｐｎ構造４のｐ型半導体領域３の表面層には、高不純物濃度のｐベース領域５が設けられている。ｐベース領域５の表面層には、高不純物濃度のｎ+ソース領域６が設けられている。
並列ｐｎ構造４のｎ型半導体領域２とｎ+ソース領域６の間において、ｐベース領域５の表面上には、ゲート酸化膜７を介してゲート電極８が設けられている。ｐベース領域５およびｎ+ソース領域６には、ソース電極９が接している。ソース電極９は、層間絶縁膜１０によりゲート電極８から絶縁されている。ｎ++ドレイン層１の裏面には、ドレイン電極１１が設けられている。この半導体装置の表面は、図示省略した表面保護膜により覆われている。
図２は、実施の形態にかかる半導体装置の並列ｐｎ構造と位置合わせマーカとの配置の一例を示す平面図である。図２に示すように、ｎ型半導体の表面層に、例えば、並列ｐｎ構造４から離れて、位置合わせマーカ１２が形成される。位置合わせマーカ１２は、例えば、図２に示すような四角い枠形状を有し、ｎ型半導体の表面層に窪みとして形成される。また、位置合わせマーカ１２は、デバイスの表面構造に影響を与えない領域であり、ウェハーをチップ状にするに際し切断される領域であるスクライブ部領域などに形成される。
図３〜図９は、本発明にかかる半導体装置の製造方法を示す断面図である。これらの図は、図２に示すように、並列ｐｎ構造４の一部と位置合わせマーカ１２の一部とを含む切断線Ａ−Ａ'の断面構造を示す断面図である。また、これらの図において、左半部は位置合わせマーカ部（以下、マーカ部とする）であり、右半部は活性部である。まず、図３に示すように、ｎ型の低抵抗シリコン基板（ｎ++基板）２１を用意し、その表面にｎ型半導体２２をエピタキシャル成長させる。ｎ型低抵抗基板２１は、ｎ++ドレイン層１となる。
次いで、図４に示すように、例えば熱酸化法によりｎ型半導体２２の表面にマスク酸化膜２３を形成し、マスク酸化膜２３の表面にレジスト膜２４を塗布する。そして、レジスト膜２４にフォトリソグラフィを施し、活性部領域上およびマーカ部領域上の部分のレジスト膜２４を除去する。このとき、マーカ部領域上の部分のレジスト膜２４を除去する幅は、活性部領域上の部分のレジスト膜２４を除去する幅よりも広くする。次いで、図５に示すように、レジスト膜２４の残された部分をマスクにしてエッチングを行い、活性部領域上およびマーカ部領域上の部分のマスク酸化膜２３を開口する。このとき、マーカ部領域上の部分のマスク酸化膜２３の開口幅は、活性部領域上の部分のマスク酸化膜２３の開口幅よりも広くなる。
次いで、図６に示すように、例えば、図５に示す状態の半導体装置を図示しないチャンバー内に入れ、そのチャンバー内に保護膜形成ガスとエッチングガスを数秒ずつ交互に供給しながら、ｎ型半導体２２の、マスク酸化膜２３の開口部分に露出する部分をエッチングして、活性部領域およびマーカ部領域にトレンチを形成する。このとき、活性部領域に、ｎ型低抵抗基板２１に達する第１のトレンチ２５を形成する。同時に、マーカ部領域ではｎ型低抵抗基板２１もエッチングされて、第１のトレンチ２５よりも深い第２のトレンチ２６が形成される。このとき、トレンチ形成と同時に、マスク酸化膜２３もわずかにエッチングされる。ｎ型半導体２２の、トレンチ形成後に残った部分が並列ｐｎ構造４のｎ型半導体領域２となる。
次いで、図６に示す状態の半導体装置をチャンバーから取り出し、図７に示すように、マスク酸化膜２３の残された部分を全て除去する。次いで、トレンチの内部を洗浄した後、図８に示すように、エピタキシャル成長法により活性部領域における第１のトレンチ２５をｐ型半導体２７で埋める。このｐ型半導体２７が並列ｐｎ構造４のｐ型半導体領域３となる。同時に、マーカ部領域における第２のトレンチ２６は、ｐ型半導体２８で埋められる。このとき、第２のトレンチ２６の上端部はｐ型半導体２８で埋まらずに残る。
次いで、図９に示すように、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ、化学機械研磨）などの研磨を行い、先のｐ型半導体２７のエピタキシャル成長によりｎ型半導体２２より上に突出したシリコン層を除去して、半導体装置の表面を平滑化する。平滑化後には、ｎ型半導体２２の表面に、第２のトレンチ２６の窪みが形成される。この窪みが位置合わせマーカ１２となる。ここまでのプロセスで、並列ｐｎ構造４および位置合わせマーカ１２が形成される。
この後、通常のＭＯＳＦＥＴの製造プロセスにより、図１に示すように、図示しないフィールド酸化膜、ゲート酸化膜７およびゲート電極８を順次形成する。次いで、位置合わせマーカ１２を利用して半導体基板の表面にゲート電極パターンを形成し、セルフアラインによるイオン注入および熱拡散によりｐベース領域５を形成する。さらに、ｎ+ソース領域６、層間絶縁膜１０、ソース電極９、図示省略した表面保護膜およびドレイン電極１１を形成し、縦型ＭＯＳＦＥＴが完成する。
各部の寸法や不純物濃度、プロセス条件等の一例を示す。なお、本発明は、これらの数値に限定されるものではない。耐圧が６００Ｖである場合、ｎ型低抵抗基板２１の厚さは例えば６２５μｍである。ｎ型半導体２２の厚さおよび濃度は、それぞれ、例えば５０μｍおよび４×１０15ｃｍ-3である。ｎ型半導体２２の表面に、例えば、パイロジェニック酸化などの熱酸化法によって、酸化雰囲気で１１５０℃、２０時間の熱処理を行い、マスク酸化膜２３を形成する。熱酸化直後のマスク酸化膜２３の厚さは、例えば２．４μｍである。第１のトレンチ２５の開口幅は、例えば６μｍである。一方、第２のトレンチ２６の開口幅は、例えば１０μｍである。また、第１のトレンチ２５の深さは例えば５０μｍである。一方、第２のトレンチ２６の深さは、第１のトレンチ２５よりも深い。また、この第１のトレンチ２５および第２のトレンチ２６を形成するエッチング工程ではマスク酸化膜２３もエッチングされる。そして、マスク酸化膜２３の残された部分の厚さは、例えば１．１μｍである。
なお、第２のトレンチ２６の幅は、第１のトレンチ２５の幅の１．６倍以上でかつ２．５倍以下が好ましい。第２のトレンチ２６の幅を第１のトレンチ２５の幅よりも広くする理由は、トレンチ幅が広いほど深いトレンチが形成できるからである。また、第２のトレンチ２６の幅の下限を第１のトレンチ２５の幅の１．６倍以上とする理由は、以下の通りである。マスク酸化膜２３を全面除去した状態で第１のトレンチ２５内をｐ型半導体２７で埋め込むに際し、第２のトレンチ２６内にもｐ型半導体２８が成長する。しかし、第２のトレンチ２６の上部はｐ型半導体２８で埋まらずに残り、ｎ型半導体２２の表面に窪みが形成される。この窪みを位置合わせマーカ１２として機能させることができるからである。一方、第２のトレンチ２６の幅の上限を第１のトレンチ２５の幅の２．５倍以下とする理由は、ブラックシリコンと呼ばれる柱状の突起物が、第２のトレンチ２６内に生成することを抑えることができるからである。ブラックシリコンは、トレンチエッチングにおいてエッチングされる面積が広くなると発生しやすくなる。
以上説明したように、実施の形態によれば、並列ｐｎ構造４を形成すると同時に位置合わせマーカ１２を形成することができる。そのため、通常のＭＯＳＦＥＴの製造プロセスにおいて、位置合わせマーカ１２を形成するためだけの追加工程を必要としない。これにより、製造プロセスの効率化を図ることができる。また、第２のトレンチ２６の幅を第１のトレンチ２５の幅の１．６倍以上とすることで、第１のトレンチ２５内をｐ型半導体２７で埋め込むに際し、マスク酸化膜２３を全面除去したとしても、第２のトレンチ２６の上端部がｐ型半導体２８で埋まらずに位置合わせマーカ１２として残るので、位置合わせマーカ１２の認識を正確に行うことができる。そのため、第１のトレンチ２５内をｐ型半導体２７で埋め込む前に、マスク酸化膜２３を全面除去することができる。これにより、マスク酸化膜２３の応力による影響でエピタキシャル層に生じる欠陥を軽減することができる。また、第２のトレンチ２６の幅を第１のトレンチ２５の幅の２．５倍以下とすることで、エッチングに際し、第２のトレンチ２６内にブラックシリコンの生成を抑えることができる。また、後の工程において、第２のトレンチ２６内に、除去されたレジスト膜やパーティクルなどの異物が入り込んでも除去しやすくなる。これにより、エッチング欠陥が生じないトレンチエッチングプロセスを実現でき、デバイスの特性が劣化するのを防ぐことができる。さらに、デバイスの表面構造の位置合わせを正確に行うことができる。また、トレンチエッチング装置のチャンバー内を頻繁にクリーニングする必要がなくなり、コストの増大を抑えることができる。
以上において本発明は、上述した実施の形態に限らず、種々変更可能である。例えば、実施の形態中に記載した寸法や濃度などは一例であり、本発明はそれらの値に限定されるものではない。また、実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。また、本発明は、ＭＯＳＦＥＴに限らず、ＩＧＢＴ、バイポーラトランジスタまたはダイオードなどの半導体装置を製造する際にも適用することができる。さらに、本発明は、並列ｐｎ構造を作製する場合に限らず、半導体にトレンチを形成する場合にも適用することができる。
以上のように、本発明にかかる半導体装置の製造方法は、トレンチ形成工程を有する半導体装置の製造方法に有用であり、特に、超接合構造を有するパワー半導体装置の製造方法に適している。
本発明にかかる製造方法により製造される超接合半導体装置の一例を示す断面図である。 本発明にかかる製造方法による半導体装置の超接合構造と位置合わせマーカを示す平面図である。 本発明にかかる半導体装置の製造方法を示す断面図である。 本発明にかかる半導体装置の製造方法を示す断面図である。 本発明にかかる半導体装置の製造方法を示す断面図である。 本発明にかかる半導体装置の製造方法を示す断面図である。 本発明にかかる半導体装置の製造方法を示す断面図である。 本発明にかかる半導体装置の製造方法を示す断面図である。 本発明にかかる半導体装置の製造方法を示す断面図である。 超接合構造を有する半導体装置の要部を示す断面図である。
符号の説明
２１ ｎ型低抵抗基板
２２ ｎ型半導体
２７ ｐ型半導体（活性部領域）
２８ ｐ型半導体（マーカ部領域）

Claims (2)

  1. 第１導電型半導体の基板の主面に、第１の開口部および前記第１の開口部よりも開口幅の広い第２の開口部を有するマスクを形成するマスク工程と、
    前記第１導電型半導体の前記基板の、前記第１の開口部および前記第２の開口部に露出する半導体部分をエッチングして前記第１の開口部に第１のトレンチを形成するとともに、前記第２の開口部に前記第１のトレンチよりも深い第２のトレンチを形成するエッチング工程と、
    前記第１のトレンチおよび前記第２のトレンチを第２導電型半導体で埋める埋め込み工程と、
    を含み、
    前記第２のトレンチの幅は、前記第１のトレンチの幅の１．６倍以上かつ２．５倍以下であり、
    前記エッチング工程の後、前記埋め込み工程の前に、前記マスク工程により残された前記マスクを全て除去し、
    前記埋め込み工程では、前記第１のトレンチが前記第２導電型半導体で埋まり、かつ前記第２のトレンチの上端部が前記第２導電型半導体で埋まらずに残るように前記第２導電型半導体を成長させることにより、前記第１導電型半導体と前記第２導電型半導体とが交互に繰り返し接合された構造と、デバイス形成時の目印となるマーカを、同時に形成することを特徴とする半導体装置の製造方法。
  2. 前記第１のトレンチの前記基板平面上のパターンをストライプ形状とし、前記第２のトレンチの前記基板平面上のパターンを矩形状とすることを特徴とする請求項１に記載の半導体装置の製造方法。
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