JP5572924B2 - 半導体装置の製造方法 - Google Patents
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Description
本発明は半導体装置の製造方法、特には電力用の超接合半導体装置（以降、ＳＪ−ＭＯＳＦＥＴと略記する。ＳＪとはＳＵＰＥＲ ＪＵＮＣＴＩＯＮの略）の製造方法に関する。
高不純物濃度（または低抵抗）半導体基板の主面上に形成されるドリフト層を、前記主面に垂直な方向に形成される複数のｐ型、ｎ型領域であって、各領域間では主面に平行な方向にｐ型ｎ型領域が交互に密着して並べられる、カラム状のｐ型ｎ型領域の集合体構造、いわゆる超接合構造とすることにより、従来の特性限界を破るようなＭＯＳＦＥＴが開発されている。以降、このような超接合構造をｐ型ｎ型カラム構造、ＳＪカラム構造ともいうことがある。この超接合構造を多段エピタキシャル方式で作製したＳＪ−ＭＯＳＦＥＴが既に量産化されている。この多段エピタキシャル方式とは、低抵抗半導体基板上にドリフト層となるエピタキシャル層を何層かに分けて成長させるとともに、それぞれの層のエピタキシャル成長段階毎に、所定の同じｐ型領域、ｎ型領域を形成するパターニングおよび同じイオン注入を繰り返し順次積み重ねることによって、前記各ｐ型ｎ型領域を基板主面に垂直方向に形成する方法である。前記方式は、さらに前述の基板主面に垂直な方向に形成される各ｐ型ｎ型領域を、主面に平行な方向に交互に隣接して並列集合させる構造にするとともに、オン状態で電流を流し、オフ状態で空乏化するような各ｐ型ｎ型領域の大きさとする構造、いわゆる超接合構造を形成するための製造方式である。しかし、この方式は工程が長く複雑であり、製造コストが高く、チップコストが高くなることが問題である。
一方、近年になって製造コストを安くすることが可能であるトレンチ埋め込みエピタキシャル方式により、前述と同様の超接合構造を形成する製造方法の開発が進められている。この方式は、まず、高不純物濃度のｎ型半導体基板上にドリフト層となる所要の厚さのｎ型エピタキシャル層を成長させたウエハを材料とする。このウエハ表面に酸化膜などのエッチングマスクとなり得る膜を形成する。この酸化膜に所定の間隔でトレンチ形成用の開口部を有するパターニングを施す。残った酸化膜部分をトレンチ形成用マスクとして用い、ウエハ表面から前記ｎ型エピタキシャル層を貫く、または基板との境界近傍に到達するような高アスペクト比のトレンチをＲＩＥエッチングにより前記所定の間隔で形成する。その後、トレンチ内にｐ型エピタキシャル層を成長させてトレンチ内をｐ型シリコン層で完全に埋め込み、ｐ型ｎ型カラム構造を形成する方法である。前述の多段エピタキシャル方式に比べて工程が短く単純であり、製造コストを下げられる可能性があることが特徴である。
ところが、このトレンチ埋め込みエピタキシャル方式は、トレンチ内にエピタキシャル成長でｐ型シリコン層を埋め込む際に、表面にマスク酸化膜が残っていると、埋め込み工程の終了段階でエピタキシャル層がマスク酸化膜上に横方向に成長し、成長面の結晶性が悪化するという問題がある。この埋め込み後の追加成長（オーバーエピタキシャル成長）の処理時間が長いと、マスク酸化膜上に成長したシリコン層（オーバーエピタキシャル層）中に発生した結晶欠陥が、酸化膜下の半導体基板にも拡散することがあるからである。この場合、もはや、このオーバーエピタキシャル層を表面研磨により除去しても、半導体基板内の結晶欠陥は残存するため、デバイスの漏れ電流増加の原因は残ったままとなる。そのような結晶欠陥の原因となり得るオーバーエピタキシャル層を形成せずに、すべてのトレンチがエピタキシャル成長により開口部表面端部までシリコン層で埋め込まれた状態で処理を直ちに終了することが望ましいが、処理バッチ毎に成長レートがばらつき、またウエハ面内でも成長レートがばらつくため、ウエハ面内のすべてのトレンチがすべて過不足なく埋め込まれた状態で確実に処理を終了することは実際には不可能である。また、エピタキシャル成長時間が少なくて埋め込み不足が発生する場合は期待するデバイス特性が得られなくなるので、デバイス作成上は前述のオーバーエピタキシャル工程が必要不可欠な工程であると言わざるを得ない。そこで、トレンチ内をエピタキシャル成長で埋める工程の前に結晶欠陥の発生源となる前記マスク酸化膜を除くことが考えられる。このような製造方法で、別途アライメントマーカーを設けてトレンチ内にエピタキシャル膜を埋め込むことにより、超接合構造を形成する方法については既に公開されている（特許文献１）
ボイドの発生を抑えつつトレンチをエピタキシャル膜で埋め込んだ後の基板の平坦化を容易に行うために、速い成長速度で形成したエピタキシャル膜を積層する製造方法について公開されている（特許文献２）。
ところが、このトレンチ埋め込みエピタキシャル方式は、トレンチ内にエピタキシャル成長でｐ型シリコン層を埋め込む際に、表面にマスク酸化膜が残っていると、埋め込み工程の終了段階でエピタキシャル層がマスク酸化膜上に横方向に成長し、成長面の結晶性が悪化するという問題がある。この埋め込み後の追加成長（オーバーエピタキシャル成長）の処理時間が長いと、マスク酸化膜上に成長したシリコン層（オーバーエピタキシャル層）中に発生した結晶欠陥が、酸化膜下の半導体基板にも拡散することがあるからである。この場合、もはや、このオーバーエピタキシャル層を表面研磨により除去しても、半導体基板内の結晶欠陥は残存するため、デバイスの漏れ電流増加の原因は残ったままとなる。そのような結晶欠陥の原因となり得るオーバーエピタキシャル層を形成せずに、すべてのトレンチがエピタキシャル成長により開口部表面端部までシリコン層で埋め込まれた状態で処理を直ちに終了することが望ましいが、処理バッチ毎に成長レートがばらつき、またウエハ面内でも成長レートがばらつくため、ウエハ面内のすべてのトレンチがすべて過不足なく埋め込まれた状態で確実に処理を終了することは実際には不可能である。また、エピタキシャル成長時間が少なくて埋め込み不足が発生する場合は期待するデバイス特性が得られなくなるので、デバイス作成上は前述のオーバーエピタキシャル工程が必要不可欠な工程であると言わざるを得ない。そこで、トレンチ内をエピタキシャル成長で埋める工程の前に結晶欠陥の発生源となる前記マスク酸化膜を除くことが考えられる。このような製造方法で、別途アライメントマーカーを設けてトレンチ内にエピタキシャル膜を埋め込むことにより、超接合構造を形成する方法については既に公開されている（特許文献１）
ボイドの発生を抑えつつトレンチをエピタキシャル膜で埋め込んだ後の基板の平坦化を容易に行うために、速い成長速度で形成したエピタキシャル膜を積層する製造方法について公開されている（特許文献２）。
マスク酸化膜を除去した後にエピタキシャル膜が埋設されたトレンチを有し、そのエピタキシャル膜表面が平坦化される領域を備えると共に、より認識性の高いアライメントマーカーを備える超接合構造の製造方法に関する文献が知られている（特許文献３）。
特開２００５−３１７９０５号公報（段落０００２、００４４）
特開２００７−９６１３７号公報（要約）
特開２００７−２０１４９９号公報（要約）
しかしながら、ＭＯＳ構造デバイスを製造するという観点からは、前記マスク酸化膜がある方が望ましい。その理由は、前述のｐ型ｎ型カラムの表面層にＭＯＳ構造を形成して動作させるためには図６のＳＪ−ＭＯＳ構造の要部断面図に示すように、ｐ型ｎ型カラム２、７の上にＭＯＳ構造を正確に配置するために、各セルのｐベース領域１０を正確に位置合わせする必要が有るからである。ｐベース領域１０を正確に配置するためには、ｐ型ｎ型カラムの形成以前に半導体基板上に画像認識可能なマーカーを酸化膜に形成しておき、パターニング時にこのマーカーを利用して、フォトマスクとシリコン基板を正確に位置合わせすることが望ましい。このように、トレンチへのエピタキシャル層の埋め込み後に、パターン形成されたマスク酸化膜が残っていれば、この酸化膜パターンに形成されている前記マーカーを認識して後工程のフォトマスク合わせに利用することができる。しかし、仮に、マスク酸化膜を完全除去した後にトレンチをエピタキシャル成長で埋め込むと、埋め込み後のウエハ表面はエピタキシャル層だけの平坦面になり、目印となるパターンが存在せず、その後の正確なフォト工程が不可能になる。また、マスク酸化膜を完全除去した後に、トレンチにシリコン層をエピタキシャル成長で埋め込む場合にも、ウエハ面内での埋め込み不足箇所の発生を避けるため、トレンチ埋め込み完了後にもオーバーしてエピタキシャル成長させる必要がある。エピタキシャル成長レートは、処理バッチ毎にばらつきが存在し、従って、同じ時間処理したとしてもオーバーエピタキシャル層の厚さにはばらつきが存在する。そのため、エピタキシャル成長後にｐ型オーバーエピタキシャル層を研磨により除去する必要があるが、研磨量を決定するにはオーバーエピタキシャル層の厚さをウエハ毎に測定する必要がある。しかし、オーバーエピタキシャル層の厚さを非破壊で測定することは困難であり、またコストもかかる。マージンを見て余裕を持って研磨する場合、研磨後の埋め込みｐエピタキシャル層の深さがばらつくことになり、デバイスの耐圧特性のばらつきが大きくなるという問題がある。従って、トレンチ内をエピタキシャル成長でシリコン層を埋める工程の前に前記マスク酸化膜を除くことは通常は困難と言わざるを得ないのである。
本発明は、以上説明した問題点に鑑みてなされたものである。本発明の目的は、トレンチ埋め込みエピタキシャル方式により超接合半導体装置を製造する際に、マスク酸化膜に起因する埋め込みエピタキシャル成長時の結晶欠陥発生を防いで漏れ電流を小さくし、ＳＪ−カラム上のオーバーエピタキシャル層の除去を制御して耐圧分布の広がりを小さくすることができる半導体装置の製造方法を提供することである。
本発明によれば、高不純物濃度で第一導電型半導体基板の一方の主面上に低不純物濃度で第一導電型のエピタキシャル半導体層を形成する第一工程と、該第一導電型のエピタキシャル半導体層の主電流が前記一方の主面に垂直な方向に流れる活性領域に、前記主電流が流れる方向に平行に第一導電型領域と第二導電型領域が交互に隣接するカラム状の領域を有し、オン状態で電流を流し、オフ状態で、空乏化する超接合構造を形成するために、前記一方の主面全面に第一のマスク膜と、前記第一のマスク膜と異なる材質の第二のマスク膜との積層膜をこの順に形成する第二工程と、スクライブ領域パターン内のマスク合わせ用マーカー領域と前記スクライブ領域パターン外の領域とに設けられている前記積層膜の前記第二のマスク膜を選択的に除去して前記第一のマスク膜を選択的に露出させる第三工程と、前記第三工程において露出された前記第一のマスク膜に、前記活性領域に前記第二導電型領域を前記第一導電型領域と交互に隣接する前記カラム状の領域とするために必要な、第一のトレンチ形成用の第一の開口部を形成する第四工程と、前記第四工程において前記第一の開口部を形成された前記第一のマスク膜をエッチングマスクとして第一のエッチングにより第一のトレンチを形成する第五工程と、前記第五工程の後に前記第二のマスク膜で覆われた領域外の前記第一のマスク膜の除去を行い、前記第二のマスク膜で覆われた領域以外の領域にエピタキシャル半導体層を成長させる第六工程と、前記エピタキシャル半導体層を前記第二のマスク膜をストッパとして研磨した後、前記第二のマスク膜で覆われた領域以外の前記エピタキシャル半導体層表面を第二のエッチングをすることにより、前記活性領域では前記第一導電型領域表面を露出させた前記超接合構造と、前記スクライブ領域パターンでは前記マスク合わせ用マーカー領域より前記マスク合わせ用マーカー領域外の前記スクライブ領域パターンの高さが高い段差を有するマスク合わせ用マーカーとを同時に形成する第七工程とを備える半導体装置の製造方法とする。
本発明の半導体装置の製造方法によれば、前記第一のマスク膜がシリコン酸化膜、または前記第二のマスク膜がシリコン窒化膜とすることができる。
本発明の半導体装置の製造方法によれば、前記第一のマスク膜がシリコン酸化膜、または前記第二のマスク膜がシリコン窒化膜とすることができる。
本発明によれば、前記第四工程では、前記マスク合わせ用マーカー領域の前記第二のマスク膜で覆われた領域以外の前記第一のマスク膜を除去することにより第二の開口部を形成し、前記第五工程では、前記積層膜をエッチングマスクとして用い、前記第二の開口部から前記第一のエッチングにより、前記第一のトレンチと同時に第二のトレンチを形成し、前記第六工程では、前記第一のトレンチと同時に前記第二のトレンチを前記エピタキシャル半導体層で埋め込む半導体装置の製造方法とする。
また、本発明の半導体装置の製造方法によれば、前記第一のエッチングはボッシュプロセスまたは誘導結合プラズマによる反応性イオンエッチング法とするのが好ましい。
本発明によれば、前記第七工程において、前記研磨は研磨パッドにより行い、前記研磨パッドが前記第二のマスク膜に接触することによる研磨モータのトルク変動を検出して、研磨処理の終了を判定し、その後、前記エピタキシャル半導体層表面を前記第二のエッチングをして前記第一導電型領域表面を露出させる。また、前記第二のエッチングはエッチバックである半導体装置の製造方法とする。
高不純物濃度のｎ型シリコン半導体基板上に成長させた低不純物濃度のｎ型エピタキシャルシリコン層の表面に、トレンチ形成用のマスク酸化膜とシリコン窒化膜とをこの順に形成する。スクライブ領域のシリコン窒化膜をパターニングにより残すと同時にマスク合わせ用マーカーをスクライブ領域に開口する。マスク酸化膜にトレンチパターンを開口後、該開口部から高アスペクト比が得られるエッチングを施してトレンチを形成する。その後、スクライブ領域外のマスク酸化膜を全面除去し、前記トレンチ内にエピタキシャル成長によりｐ型シリコン層を埋め込む。この際、すべてのトレンチ内をすべて充分にｐ型シリコン層で満たすために、エピタキシャル成長のばらつきなどを考慮してトレンチ内をオーバーするようにエピタキシャル層を堆積させる必要がある。しかしながら、従来と異なり、本発明の製造方法では基板表面にマスク酸化膜が存在しないので横方向のエピタキシャル成長が起こらず、結晶欠陥の発生が抑制される。次に、前記ｐ型オーバーエピタキシャル層を研磨により除去する。その際、研磨パッドがスクライブ領域のシリコン窒化膜に当たり始めてモータトルクが変動したら、モータ電流の変化を検出して研磨終了を精度よく判定する。その後、前記シリコン窒化膜とマスク酸化膜の厚さ分残っている極薄い前記ｐ型オーバーエピタキシャル層をエッチングにより高精度に除去する。この結果、従来のマスク酸化膜に起因する埋め込みｐ型エピタキシャル成長時の結晶欠陥発生を防ぐとともに、さらにｐ型ｎ型カラムとＭＯＳセル構造とを正確に位置合わせするためのマーカーを確実に形成できる。
また、本発明の半導体装置の製造方法によれば、前記第一のエッチングはボッシュプロセスまたは誘導結合プラズマによる反応性イオンエッチング法とするのが好ましい。
本発明によれば、前記第七工程において、前記研磨は研磨パッドにより行い、前記研磨パッドが前記第二のマスク膜に接触することによる研磨モータのトルク変動を検出して、研磨処理の終了を判定し、その後、前記エピタキシャル半導体層表面を前記第二のエッチングをして前記第一導電型領域表面を露出させる。また、前記第二のエッチングはエッチバックである半導体装置の製造方法とする。
高不純物濃度のｎ型シリコン半導体基板上に成長させた低不純物濃度のｎ型エピタキシャルシリコン層の表面に、トレンチ形成用のマスク酸化膜とシリコン窒化膜とをこの順に形成する。スクライブ領域のシリコン窒化膜をパターニングにより残すと同時にマスク合わせ用マーカーをスクライブ領域に開口する。マスク酸化膜にトレンチパターンを開口後、該開口部から高アスペクト比が得られるエッチングを施してトレンチを形成する。その後、スクライブ領域外のマスク酸化膜を全面除去し、前記トレンチ内にエピタキシャル成長によりｐ型シリコン層を埋め込む。この際、すべてのトレンチ内をすべて充分にｐ型シリコン層で満たすために、エピタキシャル成長のばらつきなどを考慮してトレンチ内をオーバーするようにエピタキシャル層を堆積させる必要がある。しかしながら、従来と異なり、本発明の製造方法では基板表面にマスク酸化膜が存在しないので横方向のエピタキシャル成長が起こらず、結晶欠陥の発生が抑制される。次に、前記ｐ型オーバーエピタキシャル層を研磨により除去する。その際、研磨パッドがスクライブ領域のシリコン窒化膜に当たり始めてモータトルクが変動したら、モータ電流の変化を検出して研磨終了を精度よく判定する。その後、前記シリコン窒化膜とマスク酸化膜の厚さ分残っている極薄い前記ｐ型オーバーエピタキシャル層をエッチングにより高精度に除去する。この結果、従来のマスク酸化膜に起因する埋め込みｐ型エピタキシャル成長時の結晶欠陥発生を防ぐとともに、さらにｐ型ｎ型カラムとＭＯＳセル構造とを正確に位置合わせするためのマーカーを確実に形成できる。
本発明によれば、トレンチ埋め込みエピタキシャル方式により超接合半導体装置を製造する際に、マスク酸化膜に起因する埋め込みエピタキシャル成長時の結晶欠陥発生を防いで漏れ電流分布を小さくし、ＳＪ−カラム上のオーバーエピタキシャル層の除去を制御して耐圧分布の広がりを小さくする半導体装置の製造方法を提供することができる。
以下、本発明の半導体装置の製造方法について、図面を参照して詳細に説明する。本発明はその要旨を超えない限り、以下に説明する実施例の記載に限定されるものではない。
図１、図２は本発明の６００Ｖ−ＳＪ−ＭＯＳＦＥＴの実施例にかかる主要な製造工程を順に示す要部断面図である。図３は本発明の６００Ｖ−ＳＪ−ＭＯＳＦＥＴの要部断面図である。図４は従来と本発明のＳＪ−ＭＯＳＦＥＴの漏れ電流分布を比較するグラフ図である。図５は従来と本発明のＳＪ−ダイオードの耐圧分布を比較するグラフ図である。
図１、図２は本発明の６００Ｖ−ＳＪ−ＭＯＳＦＥＴの実施例にかかる主要な製造工程を順に示す要部断面図である。図３は本発明の６００Ｖ−ＳＪ−ＭＯＳＦＥＴの要部断面図である。図４は従来と本発明のＳＪ−ＭＯＳＦＥＴの漏れ電流分布を比較するグラフ図である。図５は従来と本発明のＳＪ−ダイオードの耐圧分布を比較するグラフ図である。
図１、図２に、本発明の半導体装置の製造方法にかかる製造工程を、（ａ）〜（ｈ）の順に並べた半導体基板の要部断面図で示す。図１（ａ）に示すように、厚さ６２５μｍの低比抵抗（高不純物濃度たとえば、４×１０18ｃｍ-3以上）のｎ型半導体基板１に、５５μｍ厚で、低不純物濃度、たとえば４×１０15ｃｍ-3のｎ型シリコン層２をエピタキシャル成長させたウエハを材料とする。厚さ０．８μｍのシリコン酸化膜３を、１１５０℃／３時間の条件のパイロジェニック酸化により形成する。次に、前記シリコン酸化膜３の上に、厚さ０．５μｍのシリコン窒化膜４を成膜する。レジスト塗布およびベーク後に露光し、スクライブ領域内にマーカー５をパターニングする。プラズマエッチングにより前記シリコン窒化膜をエッチングし、レジストを灰化／剥離する。
この時、図１（ｂ）に示すように、スクライブ領域内のシリコン窒化膜にマーカー５が形成され、スクライブ領域外のシリコン窒化膜４は除去される。再度、レジスト塗布後に露光して、ＳＪ−ｐ型カラム形成用の幅６μｍのストライプ状表面パターンを６μｍ間隔で形成する。図１（ｃ）に示すように、シリコン酸化膜３をパターンエッチングにより開口して、シリコン面を露出させた後、レジストを除去する。次に、図１（ｄ）に示すように、公知のＢｏｓｃｈプロセス法のＳｉエッチャー（六フッ化硫黄ＳＦ6）により、シリコン酸化膜３の開口部から垂直に深さ４５μｍの高アスペクト比のトレンチ６を形成する。同時に、スクライブ領域の位置合わせ用マーカー５にも深いトレンチマーカーが形成される。マスク用のシリコン酸化膜３（以降マスク酸化膜と略記する）自体もエッチングされて膜厚が薄くなり、当初の膜厚０．８μｍから残厚０．４５μｍになる。図２（ｅ）に示すように、弗酸によるウェットエッチングでスクライブ領域外のマスク酸化膜３を除去する。スクライブ領域のシリコン窒化膜４で覆われたシリコン酸化膜３はエッチングされずに残る。また、この際、図示しないが、裏面酸化膜も同時に除去される。
尚、公知のＢｏｓｃｈプロセス法は、誘導結合プラズマによる反応性イオンエッチング法としてもよい。
この時、図１（ｂ）に示すように、スクライブ領域内のシリコン窒化膜にマーカー５が形成され、スクライブ領域外のシリコン窒化膜４は除去される。再度、レジスト塗布後に露光して、ＳＪ−ｐ型カラム形成用の幅６μｍのストライプ状表面パターンを６μｍ間隔で形成する。図１（ｃ）に示すように、シリコン酸化膜３をパターンエッチングにより開口して、シリコン面を露出させた後、レジストを除去する。次に、図１（ｄ）に示すように、公知のＢｏｓｃｈプロセス法のＳｉエッチャー（六フッ化硫黄ＳＦ6）により、シリコン酸化膜３の開口部から垂直に深さ４５μｍの高アスペクト比のトレンチ６を形成する。同時に、スクライブ領域の位置合わせ用マーカー５にも深いトレンチマーカーが形成される。マスク用のシリコン酸化膜３（以降マスク酸化膜と略記する）自体もエッチングされて膜厚が薄くなり、当初の膜厚０．８μｍから残厚０．４５μｍになる。図２（ｅ）に示すように、弗酸によるウェットエッチングでスクライブ領域外のマスク酸化膜３を除去する。スクライブ領域のシリコン窒化膜４で覆われたシリコン酸化膜３はエッチングされずに残る。また、この際、図示しないが、裏面酸化膜も同時に除去される。
尚、公知のＢｏｓｃｈプロセス法は、誘導結合プラズマによる反応性イオンエッチング法としてもよい。
次に、図２（ｆ）に示すように、エピタキシャル成長法により、ｐ型シリコン層７をトレンチ６内に埋め込む。全てのトレンチ６が完全に埋め込まれることを保障するためにはウエハ面内平均で４μｍ程度トレンチ６の開口部表面からオーバーエピタキシャル成長させる必要がある。スクライブ領域外である活性領域の前記ｎ型シリコン層２の表面には、もはやマスク酸化膜が存在しないので、従来のような酸化膜上への横方向エピタキシャル成長が起こらない。本発明では、エピタキシャル成長は常時シリコン面上で均一に起こるので、結晶欠陥の発生が抑えられる。次に、図２（ｇ）に示すように、ＣＭＰ（ＣＨＥＭＩＣＡＬ ＭＥＣＡＮＩＣＡＬ ＰＯＬＩＳＨＩＮＧ）により表面のｐ型オーバーエピタキシャル層７−１を研磨する。研磨が進み、研磨パッドがスクライブ領域のシリコン窒化
膜４に当たるようになると、モータトルクの変化によりモータ電流が変動する。モータ電流変動を検出することで、研磨終了判定を行い、若干オーバー研磨した後に研磨をストップする。研磨表面はシリコン窒化膜４面が基準となるので、研磨表面位置を精度良く制御することができる。従って、研磨表面からトレンチ埋め込みｐ型シリコン層底部までの深さを精度良く管理することができ、耐圧ばらつきを低減することができる。図２（ｈ）に示すように、シリコンエッチャーによりｐ型オーバーエピタキシャル層７−１を表面から１．５μｍエッチバックし、ｐ型オーバーエピタキシャル層７−１を完全除去する。これはシリコン表面にｎ型シリコン層２の表面を露出させて電流経路を確保するために必要な処理である。同時にスクライブ領域は活性領域より１．５μｍ高い段差が形成されるので、マーカー５として利用できる。これ以降のプロセス工程は通常のプレーナ型ＭＯＳ構造を有するＭＯＳデバイス（たとえば、ＭＯＳＦＥＴ）の形成工程と同じであるから、簡単な記述に留める。ＴＥＯＳ（Ｔｅｔｒａ ＥｔｙｌＯｘｙ Ｓｉｌｉｃａｔｅ）膜により、活性領域を取り巻く周辺耐圧構造部の表面を保護するフィールド酸化膜とし、素子の主電流の流れる領域である活性領域に相当する部分のＴＥＯＳ膜をフォト／エッチングにより除去する。９００℃で１０００Åのゲート酸化膜８を成長させ、その上に厚さ０．５μｍのポリ（多結晶）シリコンを堆積させてゲート電極９とする。パターニングおよびＲＩＥエッチングによりポリシリコンに窓開けする。前述のマーカー５に整合させてゲートポリシリコン９をパターニングし、ボロンイオン注入し、さらに熱拡散によりｐベース領域１０を形成する。このようにしてｐ型カラム７とｐベース領域１０を正確に位置合わせすることができる。ｎ+ソース領域１１の形成後、層間絶縁膜１
２として１．１μｍのＢＰＳＧ（Ｂｏｒｏ Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）を成長させ、パターニングおよびエッチングによりコンタクトホールを空ける。Ａｌ−Ｓｉを５μｍ成長させ、ソース表面電極１３とする。Ａｌ−Ｓｉのパターニング後に、ポリイミドにより表面保護膜１４を形成する。基板の裏面側からシリコンを研削研磨し、ドレイン裏面電極１５をＴｉ、Ｎｉ、Ａｕなどの積層蒸着により形成すると、図３の要部断面図に示すＳＪ−ＭＯＳＦＥＴのウエハプロセスが完了する。
膜４に当たるようになると、モータトルクの変化によりモータ電流が変動する。モータ電流変動を検出することで、研磨終了判定を行い、若干オーバー研磨した後に研磨をストップする。研磨表面はシリコン窒化膜４面が基準となるので、研磨表面位置を精度良く制御することができる。従って、研磨表面からトレンチ埋め込みｐ型シリコン層底部までの深さを精度良く管理することができ、耐圧ばらつきを低減することができる。図２（ｈ）に示すように、シリコンエッチャーによりｐ型オーバーエピタキシャル層７−１を表面から１．５μｍエッチバックし、ｐ型オーバーエピタキシャル層７−１を完全除去する。これはシリコン表面にｎ型シリコン層２の表面を露出させて電流経路を確保するために必要な処理である。同時にスクライブ領域は活性領域より１．５μｍ高い段差が形成されるので、マーカー５として利用できる。これ以降のプロセス工程は通常のプレーナ型ＭＯＳ構造を有するＭＯＳデバイス（たとえば、ＭＯＳＦＥＴ）の形成工程と同じであるから、簡単な記述に留める。ＴＥＯＳ（Ｔｅｔｒａ ＥｔｙｌＯｘｙ Ｓｉｌｉｃａｔｅ）膜により、活性領域を取り巻く周辺耐圧構造部の表面を保護するフィールド酸化膜とし、素子の主電流の流れる領域である活性領域に相当する部分のＴＥＯＳ膜をフォト／エッチングにより除去する。９００℃で１０００Åのゲート酸化膜８を成長させ、その上に厚さ０．５μｍのポリ（多結晶）シリコンを堆積させてゲート電極９とする。パターニングおよびＲＩＥエッチングによりポリシリコンに窓開けする。前述のマーカー５に整合させてゲートポリシリコン９をパターニングし、ボロンイオン注入し、さらに熱拡散によりｐベース領域１０を形成する。このようにしてｐ型カラム７とｐベース領域１０を正確に位置合わせすることができる。ｎ+ソース領域１１の形成後、層間絶縁膜１
２として１．１μｍのＢＰＳＧ（Ｂｏｒｏ Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）を成長させ、パターニングおよびエッチングによりコンタクトホールを空ける。Ａｌ−Ｓｉを５μｍ成長させ、ソース表面電極１３とする。Ａｌ−Ｓｉのパターニング後に、ポリイミドにより表面保護膜１４を形成する。基板の裏面側からシリコンを研削研磨し、ドレイン裏面電極１５をＴｉ、Ｎｉ、Ａｕなどの積層蒸着により形成すると、図３の要部断面図に示すＳＪ−ＭＯＳＦＥＴのウエハプロセスが完了する。
図４に従来品と本発明品の漏れ電流を比較する。図４は従来と本発明のＳＪ−ＭＯＳＦＥＴの漏れ電流（アンペア）の分布を比較して示すグラフ図である。従来品はトレンチマスク酸化膜を残した状態で、エピタキシャル成長によりｐシリコン層を埋め込みしたものであり、オーバーエピタキシャル成長の際に結晶欠陥が発生する。この結晶欠陥により、漏れ電流の分布が従来品では分布のピークが３０μＡと値の大きい方へ偏っていることが分かる。本発明によれば、図４からエピタキシャル成長の埋め込み時の結晶欠陥発生が抑制され、漏れ電流のピークが１００ｎＡと大幅に減少していることが分かる。
また、図５は従来と本発明のＳＪダイオードの耐圧分布を比較するグラフ図である。本発明のＳＪダイオードではシリコン窒化膜を利用する研磨ストッパにより研磨精度が向上し、ＳＪ−ｐ型カラム深さを精度良く管理できるので、従来の製造方法によるＳＪダイオードに比べて耐圧分布の広がりが小さく、ばらつきが減少することが分かる。従って良品率が向上する。
本発明により、トレンチ埋め込み型ＳＪ−ＭＯＳＦＥＴにおいて、結晶欠陥による漏れ電流を低減することができる。また製造工程において、トレンチへ埋め込むためのエピタキシャル成長時に結晶欠陥を発生させ易いマスク酸化膜を除去しても、ｐ型ｎ型カラムとＭＯＳセル構造とを正確に位置合わせするためのマーカーをスクライブ領域に形成しておくことができるので、後工程のマスク合わせ工程に支障が生じることなく製造でき、漏れ電流の小さいＳＪ−ＭＯＳＦＥＴを製造することができ、デバイスを高い良品率で製造することが可能になる。さらに製造工程においても、オーバーエピタキシャル層を研磨により良好な厚さを制御しながら除去できる。その後、表面に残ったオーバーエピタキシャル層の厚さも、良好に制御できる。その結果、過不足のないシリコンエッチングにより、精度よくｎ型シリコン基板表面を露出させることができるので、ｐ型埋め込み層の深さがばらつかず、デバイスの耐圧ばらつきを抑えることができる。
また、図５は従来と本発明のＳＪダイオードの耐圧分布を比較するグラフ図である。本発明のＳＪダイオードではシリコン窒化膜を利用する研磨ストッパにより研磨精度が向上し、ＳＪ−ｐ型カラム深さを精度良く管理できるので、従来の製造方法によるＳＪダイオードに比べて耐圧分布の広がりが小さく、ばらつきが減少することが分かる。従って良品率が向上する。
本発明により、トレンチ埋め込み型ＳＪ−ＭＯＳＦＥＴにおいて、結晶欠陥による漏れ電流を低減することができる。また製造工程において、トレンチへ埋め込むためのエピタキシャル成長時に結晶欠陥を発生させ易いマスク酸化膜を除去しても、ｐ型ｎ型カラムとＭＯＳセル構造とを正確に位置合わせするためのマーカーをスクライブ領域に形成しておくことができるので、後工程のマスク合わせ工程に支障が生じることなく製造でき、漏れ電流の小さいＳＪ−ＭＯＳＦＥＴを製造することができ、デバイスを高い良品率で製造することが可能になる。さらに製造工程においても、オーバーエピタキシャル層を研磨により良好な厚さを制御しながら除去できる。その後、表面に残ったオーバーエピタキシャル層の厚さも、良好に制御できる。その結果、過不足のないシリコンエッチングにより、精度よくｎ型シリコン基板表面を露出させることができるので、ｐ型埋め込み層の深さがばらつかず、デバイスの耐圧ばらつきを抑えることができる。
１ ｎ型半導体基板
２ ｎ型シリコン層
３ シリコン酸化膜
４ シリコン窒化膜
５ マーカー
６ トレンチ
７ ｐ型エピタキシャル層、ｐ型カラム
８ ゲート酸化膜
９ ゲートポリシリコン
１０ ｐベース領域
１１ ｎ+ソース領域
１２ 層間絶縁膜
１３ ソース表面電極
１４ 表面保護膜
１５ ドレイン裏面電極。
２ ｎ型シリコン層
３ シリコン酸化膜
４ シリコン窒化膜
５ マーカー
６ トレンチ
７ ｐ型エピタキシャル層、ｐ型カラム
８ ゲート酸化膜
９ ゲートポリシリコン
１０ ｐベース領域
１１ ｎ+ソース領域
１２ 層間絶縁膜
１３ ソース表面電極
１４ 表面保護膜
１５ ドレイン裏面電極。
Claims (8)
- 高不純物濃度で第一導電型半導体基板の一方の主面上に低不純物濃度で第一導電型のエピタキシャル半導体層を形成する第一工程と、該第一導電型のエピタキシャル半導体層の主電流が前記一方の主面に垂直な方向に流れる活性領域に、前記主電流が流れる方向に平行に第一導電型領域と第二導電型領域が交互に隣接するカラム状の領域を有し、オン状態で電流を流し、オフ状態で、空乏化する超接合構造を形成するために、前記一方の主面全面に第一のマスク膜と、前記第一のマスク膜と異なる材質の第二のマスク膜との積層膜をこの順に形成する第二工程と、スクライブ領域パターン内のマスク合わせ用マーカー領域と前記スクライブ領域パターン外の領域とに設けられている前記積層膜の前記第二のマスク膜を選択的に除去して前記第一のマスク膜を選択的に露出させる第三工程と、前記第三工程において露出された前記第一のマスク膜に、前記活性領域に前記第二導電型領域を前記第一導電型領域と交互に隣接する前記カラム状の領域とするために必要な、第一のトレンチ形成用の第一の開口部を形成する第四工程と、前記第四工程において前記第一の開口部を形成された前記第一のマスク膜をエッチングマスクとして第一のエッチングにより第一のトレンチを形成する第五工程と、前記第五工程の後に前記第二のマスク膜で覆われた領域外の前記第一のマスク膜の除去を行い、前記第二のマスク膜で覆われた領域以外の領域にエピタキシャル半導体層を成長させる第六工程と、前記エピタキシャル半導体層を前記第二のマスク膜をストッパとして研磨した後、前記第二のマスク膜で覆われた領域以外の前記エピタキシャル半導体層表面を第二のエッチングをすることにより、前記活性領域では前記第一導電型領域表面を露出させた前記超接合構造と、前記スクライブ領域パターンでは前記マスク合わせ用マーカー領域より前記マスク合わせ用マーカー領域外の前記スクライブ領域パターンの高さが高い段差を有するマスク合わせ用マーカーとを同時に形成する第七工程と、を備えることを特徴とする半導体装置の製造方法。
- 前記第一のマスク膜がシリコン酸化膜であることを特徴とする請求項１記載の半導体装置の製造方法。
- 前記第二のマスク膜がシリコン窒化膜であることを特徴とする請求項１記載の半導体装置の製造方法。
- 前記第四工程では、前記マスク合わせ用マーカー領域の前記第二のマスク膜で覆われた領域以外の前記第一のマスク膜を除去することにより第二の開口部を形成し、
前記第五工程では、前記積層膜をエッチングマスクとして用い、前記第二の開口部から前記第一のエッチングにより、前記第一のトレンチと同時に第二のトレンチを形成し、前記第六工程では、前記第一のトレンチと同時に前記第二のトレンチを前記エピタキシャル半導体層で埋め込むことを特徴とする請求項１に記載の半導体装置の製造方法。 - 前記第一のエッチングはボッシュプロセスまたは誘導結合プラズマによる反応性イオンエッチング法を用いたエッチングであることを特徴とする請求項１または４に記載の半導体装置の製造方法。
- 前記第七工程において、前記研磨は研磨パッドにより行い、前記研磨パッドが前記第二のマスク膜に接触することによる研磨モータのトルク変動を検出して、研磨処理の終了を判定することを特徴とする請求項１に記載の半導体装置の製造方法。
- 前記第二のエッチングはエッチバックであることを特徴とする請求項１に記載の半導体装置の製造方法。
- 前記第七工程の後に、前記超接合構造の表面にゲート酸化膜を形成し、前記ゲート酸化膜上にゲート電極用の多結晶シリコンを形成し、前記マスク合わせ用マーカーを用いて前記多結晶シリコンをパターニングし、第二導電型のベース領域を前記第二導電型領域上に形成する第八工程を備えることを特徴とする請求項１ないし７のいずれか一項に記載の半導体装置の製造方法。
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