JP4178821B2 - 半導体装置の製造方法 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、本発明は、ＣＭＰ（Chemical Mechanical Polishing）法によって平坦化処理を行なう半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
従来、半導体基板及び半導体基板上に形成された膜の表面平坦化処理を行う方法として、ＣＭＰ法がある。この方法による平坦化処理は、例えば、ＳＴＩ（Shallow Trench Isolation）技術による素子分離形成工程、高アスペクト比の拡散層を形成する工程（特開２００１−１９６５７３号公報参照）、ダマシンプロセスと呼ばれるＣｕ、Ｗ等を用いた多段配線形成工程（特開昭６２−１０２５４３号公報等参照）、層間膜の平坦化工程（特開平３−１４８１５５号公報等参照）、又は半導体ウェハの研削及び面取り後の鏡面仕上げ工程等にて行われている。
【０００３】
図２６にＣＭＰ法による研磨時の概略図を示す。このＣＭＰ法は、半導体ウェハ６５の研磨面を下向きにして半導体ウェハ保持部６１に固定し、例えば、シリカ粒子を含んだ研磨液６２を流しながら、半導体ウェハ６５の研磨面をポリシング・プレート６３表面上の研磨布６４に接触させて研磨する方法である。
【０００４】
しかしながら、ＣＭＰ法による研磨工程において、硬度の低い研磨布を使用すると研磨布の入り込みが大きいため研磨面が凹形状となるディッシングが発生するという問題がある。
【０００５】
そこで、このディッシングを回避するために、従来では硬度の高い研磨布が使用されている。
【０００６】
【発明が解決しようとする課題】
しかしながら、硬度の高い研磨布を用いた場合でも、研磨を行うにつれて研磨レートが低下するという問題がある。
【０００７】
このことを高アスペクト比の拡散層を有する半導体装置を形成する場合を例にして説明する。トレンチが形成された半導体基板において、トレンチ内部を含む半導体基板上にエピタキシャル膜（埋込材）を形成する。そして、半導体基板上のエピタキシャル膜をＣＭＰ法にて研磨し、トレンチ内部にこのエピタキシャル膜を残すことで、トレンチ内部に高アスペクト比の拡散層を形成している。
【０００８】
この場合において、硬度の高い研磨布を用いたＣＭＰ法による研磨を行ったときの研磨前の半導体基板上のエピタキシャル膜の平均膜厚と研磨レートとの関係を図２７に示す。これは、研磨前と、１５分間研磨した後とにエピタキシャル膜の膜厚を測定し、これらの測定値より研磨レートを算出したものである。
【０００９】
なお研磨条件は、Platen Speed：１００r.p.m.、Carrier Speed：６０r.p.m.、Down force：２．０p.s.i.（約１３．８ｋＰａ）、Back pressure：１．０p.s.i.（約６．９ｋＰａ）である。なお、Platen Speed、Carrier Speedはそれぞれ、ポリシング・プレート６３、半導体ウェハ保持部６１の回転速度である。また、Down forceは、半導体ウェハ保持部６１が半導体ウェハ６５を押しつける力であり、Back pressureは、半導体ウェハ保持部６１の中央部から半導体ウェハ６５に対して、空気を当てることによって加える応力である（図２６参照）。
【００１０】
また、参考として、硬度の低い研磨布を用いた場合の結果も示している。
【００１１】
硬度の高い研磨布を用いた場合、このように膜厚が薄くなるに従い、研磨レートが低下する。このため、硬度の高い研磨布を用いて、膜厚が数μｍ以下となるように薄く研磨することが困難、若しくはできなかった。なお、図２６に示す結果は硬度の高い研磨布を一層で用いた場合の結果であるが、硬度の低い研磨布の上に硬度の高い研磨布を積層したものを用いた場合も同様の結果である。
【００１２】
また、このような現象は、高アスペクト比の拡散層を形成するときに限らず、一般的にＣＭＰ法による研磨を行う場合においてもみられる。
【００１３】
本発明は上記点に鑑みて、硬度の高い研磨布を用いてＣＭＰ法による研磨を行う際に、研磨レートを低下させることなく、研磨を行うことができる半導体装置の製造方法を提供することを目的とする。
【００１４】
【課題を解決するための手段】
上記目的を達成するため、本発明者らは、研磨レートが低下する原因とその解決手段を鋭意検討した。
【００１５】
まず、原因を検討するために行った調査結果を図２８に示す。図２８（ａ）は硬度の高い研磨布を用いた研磨を行った後、図２８（ｂ）に示す半導体ウェハのＹ軸上の各点での膜厚をプロットしたものである。なお、研磨条件は、図２７と同様である。また、図２８（ａ）中の平均膜厚は研磨前の膜厚（板厚）である。この結果から、硬度の高い研磨布を用いた場合には、研磨後、研磨面において、中心の膜厚（板厚）が厚く、外周に向かうにつれ薄くなっていた。
【００１６】
一方、図２７に示すように、硬度の低い研磨布を用いた場合では、膜厚が薄くなっても研磨レートは低下しない。
【００１７】
また、通常、研磨時において、研磨面内の各部位によって、研磨レートにはばらつきがある。図２６に示すように、半導体ウェハ保持部６１が自転していることから、研磨面の周辺部での研磨レートは研磨面の中央での研磨レートよりも高い。
【００１８】
以上のことから、図２９（ａ）に示すように、研磨時に研磨レートのばらつきにより、埋込材であるエピタキシャル膜６６の研磨面の中央が凸形状になる。そして、硬度の高い研磨布６４ａを用いた場合では、弾力性が低いため研磨面全面に研磨布６４ａが接触しない。そのため、図２９（ｂ）、（ｃ）に示すように、駒運動の中心がぶれるようになり、研磨面の外周部が片当たりした状態で研磨されると考えられる。このように研磨を行うと、埋込材の研磨面が凸形状となり、研磨布６４ａに接触する面積が減少するため、研磨レートが低下すると考えられる。
【００１９】
これに対して、硬度の低い研磨布の場合では、研磨布は弾力性を有するため、研磨面が凸形状となっても、図３０に示すように、研磨布６４ｂが研磨面全面に当たる。このため、研磨レートが低下せずに研磨できると考えられる。
【００２０】
そこで、本発明者らは、研磨時に研磨面が凸形状となるのを抑制できる方法を検討した結果、以下に示す本発明を得た。
【００２８】
請求項１〜８、１０、１１、１３、１４に記載の発明では、半導体基板（１）を用意する工程と、前記半導体基板（１）の表面上に、溝を形成するためのマスク材（１４、２１、４２、４３、４５）を、前記半導体基板（１）の外周部での表面が中央部よりも凸形状となるように形成し、前記マスク材（１４、２１、４２、４３、４５）をパターニングする工程と、パターニングされた前記マスク材（１４、２１、４２、４３、４５）をマスクとしたエッチングにより、前記半導体基板（１）上に前記溝（２）を形成する工程と、溝（２）の内部を含むマスク材（１４、２１、４２、４３、４５）上に埋込材（５）を堆積する工程と、ＣＭＰ法により前記埋込材（５）が堆積された前記半導体基板（１）の表面を研磨する工程とを有することを特徴としている。
【００２９】
このように外周部の表面が凸形状となるようにマスク材を形成し、マスク材を除去しないで、このマスク材の上に埋込材を形成することで、研磨時に半導体基板（１）の研磨面の中央が凸形状になるのを抑制することができる。この場合、半導体基板（１）表面全体が平坦な状態となるように外周部にマスク材を形成する場合と比較して、より研磨面の中央が凸形状になるのを抑制する効果がある。
【００３０】
マスク材を形成する具体例として、例えば、請求項１に示すように、半導体基板（１）の外周部の表面上に第１のマスク材（１３、２１）を形成する工程と、第１のマスク材（１３、２１）を含む半導体基板（１）の表面上に第２のマスク材（１４、２２）を形成することで、外周部（１４ａ）の表面が凸形状となるようにマスク材（１４、２１）を形成することができる。
【００３１】
また、第１のマスク材（１３）を形成する工程において、例えば、請求項２に示すように、第１のマスク材（１１）を半導体基板（１）表面の全面に形成した後、半導体基板（１）の外周部における第１のマスク材（１１）の上にテープ（１６）を貼り、このテープ（１６）をマスクとして、エッチングすることで、外周部に第１のマスク材を形成することもできる。
【００３２】
また、請求項３に示すように、前記半導体基板として、Ｓｉウェハ上の埋込酸化膜（４２）上にＳＯＩ層（４３）が形成されているＳＯＩウェハ（４４）を用い、埋込酸化膜（４２）とＳＯＩ層（４３）とをマスクとして利用することもできる。この場合、前記埋込酸化膜（４２）上の外周部に前記ＳＯＩ層（４３）を残すようにパターニングすることで、前記半導体基板（１）の外周部での表面が中央部よりも凸形状となるようにしている。
【００３３】
また、請求項４、５に示すように、外周部での表面が凸形状となるように半導体基板（１）の表面上にマスク材（１４、２１、４２、４３、４５）を形成する工程では、外周部における複数の領域（５１）が中央部よりも凸形状となるようにマスク材を形成することもできる。
【００３４】
このように外周部の全領域において、中央部よりも凸形状となっていなくても、外周部の複数の領域が凸形状となるように、マスク材を形成することで、このマスク材の上に形成された埋込材の表面のうち、外周部の複数の所定領域を中央部よりも凸形状とすることができる。これにより、研磨面の中央が凸形状となるのを抑制することができる。また、研磨面と研磨布との間に間隙が生じることから、これらの間に研磨液が入りやすくなる。
【００３５】
さらに、請求項６に示すように、複数の凸形状の領域（５１）同士の外周に沿った方向の間隔が一定となるようにマスク材を形成することもできる。
【００３６】
これにより、請求項４、５の発明の効果に加えて、研磨面の全域において、研磨液を均等に入り込ませることができる。
【００３７】
請求項９、１０、１２〜１４に記載の発明では、中央部の表面が外周部よりも低い構造となっている半導体基板（３１）を用意する工程と、前記溝を形成するためのマスク材（３２）を、前記外周部での表面を中央部よりも凸形状とするように、前記半導体基板（３１）の表面上に形成し、前記マスク材（３２）をパターニングする工程と、パターニングされた前記マスク材（３２）をマスクとしたエッチングにより、前記半導体基板（３１）上に前記溝（２）を形成する工程と、前記溝（２）の内部を含む前記マスク材（３２）上に埋込材（５）を堆積する工程と、ＣＭＰ法により前記埋込材（５）が堆積された前記半導体基板（３１）の表面を研磨する工程とを有することを特徴としている。
【００３８】
このようにして、外周部の表面が凸形状となるようにマスク材を形成することもできる。例えば、半導体基板表面の中央部をエッチングポットにてエッチングすることで、中央部の表面が外周部よりも低い半導体基板（３１）を用意することができる。
【００３９】
また、請求項１３に示すように、溝（２）を形成するためのマスク材をストッパ材として使用することもできる。この場合、ストッパ材とマスク材とを別々に形成する場合に比べて、製造工程の数を減少させることができる。
【００４０】
請求項７〜９に記載の発明では、マスク材をパターニングする工程は、フォトリソグラフィ工程にて、マスク材（１４、２１、３２、４２、４３、４５）上にフォトレジストを形成した後、このフォトレジスト材をパターニングすると共に、フォトレジストの半導体基板（１）外周端から３ｍｍまでの領域を除去することで、マスク材のうち半導体基板（１）の外周端から３ｍｍまでの領域のマスク材を除去することを特徴としている。
【００４１】
このように外周部に形成されているマスク材のうち、外周端から３ｍｍまでの領域のマスク材を除去しても、研磨時に半導体基板（１）の研磨面が凸状になるのを抑制することができる。また、フォトリソグラフィ工程において、外周端周辺のフォトレジスト材を除去していることから、半導体基板（１）の搬送の際にフォトレジスト材が装置に付着し、汚染することを防止することができる。
【００４２】
また、請求項１０〜１２に示すように、マスク材を形成する工程において、マスク材の外周部を除く領域での膜厚（１４、２１、３２、４２、４５）が４μｍ以下となるように形成することが好ましい。
【００４３】
これにより、研磨時に半導体基板（１）が割れるのを防ぐことができる。
【００４４】
また、ＣＭＰ法にて研磨するときに用いられる研磨布として、請求項１４に示すように、硬度がＡｓｋｅｒ−Ｃ８２度以上の研磨布を用いることができる。
【００４５】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【００４６】
【発明の実施の形態】
（第１実施形態）
以下、本発明を適用した第１実施形態における半導体装置の製造方法を図面に従って説明する。
【００４７】
図１（ａ）〜（ｃ）、図２（ａ）〜（ｃ）、図３に本実施形態における半導体装置の製造工程を示す。なお、これらの図は高アスペクト比の拡散層を有する半導体装置の製造工程である。
【００４８】
まず、図２（ｃ）を参照して、本実施形態での製造方法により形成される高アスペクト比の拡散層を有する半導体装置の構造を説明する。
【００４９】
この半導体装置は、半導体基板（半導体ウェハ）１の表層部にトレンチ２が形成されている。このトレンチ２は酸化膜３をマスクとしたエッチングにより形成されたものである。そして、トレンチ２を含む半導体基板１上にエピタキシャル膜を形成し、このエピタキシャル膜の表面に対して、酸化膜３をストッパとした平坦化処理をすることで形成された拡散層４を備えている。
【００５０】
次にこの半導体装置の製造方法を図１、２を参照して説明する。
【００５１】
〔図１（ａ）に示す工程〕
まず、シリコンウェハ等の半導体ウェハ１を用意する。
【００５２】
〔図１（ｂ）に示す工程〕
そして、半導体ウェハ１表面上に、後の工程にてトレンチを形成するためのマスク材としての酸化膜３を、例えば、ＣＶＤ法、若しくは、熱酸化法により形成する。図３は、酸化膜３を形成した後の半導体ウェハ１の表面を上から見たときの図である。斜線の領域は酸化膜３が形成されている領域を示している。このように、酸化膜３を半導体ウェハ１全面に形成する。
【００５３】
このとき、後の研磨工程において、半導体ウェハ１が割れないように、酸化膜３の膜厚は４μｍ以下とする。なお、マスク材としては、その他に窒化膜又は、酸化膜と窒化膜との積層構造のものを用いることもできる。
【００５４】
〔図１（ｃ）に示す工程〕
次に、図示しないが、フォトリソグラフィ工程により、フォトレジストを形成し、レジストパターンを形成する。このとき、従来では、半導体ウェハ１の外周部のフォトレジストを除去しているが、本実施形態では、除去しない。なお、ここでいう外周部とは、半導体ウェハ１の外周端より中心側６ｍｍまでの領域である。また、これよりも中心側の領域が中央部であり、この中央部では半導体素子が形成される。
【００５５】
続いて、パターニングしたフォトレジストを用いて、酸化膜３をエッチングしマスクパターンを形成する。このときのエッチング方法としては、例えば、ＨＦ、若しくはＢＨＦを用いたウェットエッチングを行う。また、ウェットエッチングの代わりにドライエッチングを行うこともできる。
【００５６】
さらに、パターニングした酸化膜３をマスクとして、エッチングを行い、トレンチ２を形成する。このときのエッチング方法としては、例えば、水酸化テトラメチルアンモニウム（ＴＭＡＨ）水溶液を用いて、９０℃、２８分にてウェットエッチングを行う。
また、ウェットエッチングの代わりにドライエッチングを行うこともできる。
【００５７】
トレンチ２を形成した後、エッチングの際の反応生成物及び自然酸化膜の除去用の洗浄を行う。
【００５８】
〔図２（ａ）に示す工程〕
続いて、トレンチ２の内部を含む半導体ウェハ１上にエピタキシャル成長法により、埋込材としてのエピタキシャル膜５を形成する。
【００５９】
〔図２（ｂ）に示す工程〕
次に、硬度の高い研磨布を用いたＣＭＰ法により、半導体ウェハ１上のエピタキシャル膜５を研磨する。このとき、酸化膜３をストッパとして用いる。本実施形態では、研磨布として、例えば、ポリウレタン製のものを使用している。なお、研磨布の硬度がＡｓｋｅｒ−Ｃ（日本ゴム協会標準規格（ＳＲＩＳ））８２度以上のものであれば、他の材質のものを使用することもできる。
【００６０】
研磨の条件としては、例えば、Platen Speed：１００r.p.m.、Carrier Speed：６０r.p.m.、Down force：２．０p.s.i.（約１３．８ｋＰａ）、Back pressure：１．０p.s.i.（約６．９ｋＰａ）とする。
【００６１】
このようにして、図２（ｃ）に示すように、トレンチ２に埋め込まれた拡散層４を有する構造の半導体装置が得られる。
【００６２】
本実施形態では、図１（ｃ）に示す工程にて、外周部のフォトレジストを除去しないようにしている。従来では外周部のフォトレジストは除去され、外周部にはマスク材が形成されていなかったが、本実施形態では、外周部までマスク材を形成している。
【００６３】
これにより、図２（ｂ）に示す工程において、研磨面の中央が凸形状になるのを防ぐことができる。したがって、半導体基板の研磨面全体を研磨することができる。この結果、半導体基板上の埋込材の膜厚が薄くなっても、研磨レートを低下させることなく、埋込材を研磨することができる。
【００６４】
図４に本実施形態のときの研磨前の半導体ウェハ１上のエピタキシャル膜５の平均膜厚と研磨レートとの関係を示す。参考として、図２７に示される従来での結果も示す。なお、測定条件は、図２７のときと同様である。図中の外周部マスクありと示されているのが、本実施形態での測定結果であり、外周部マスクなしと示されているのが従来の結果である。この結果から、エピタキシャル膜５の膜厚が薄くなっても、研磨レートが低下しないことがわかる。
【００６５】
なお、図３に示すように、酸化膜３を半導体ウェハ１の表面全体に形成していたが、外周部のうち、外周端から３ｍｍ以下の領域に酸化膜３を形成しないようにすることもできる。
【００６６】
図５（ａ）〜（ｄ）、図６にこの場合の製造工程を示す。
【００６７】
図５（ａ）の工程では、図１（ｂ）の工程と同様に、半導体ウェハ１表面に酸化膜３を形成する。
【００６８】
続いて、図５（ｂ）の工程において、図１（ｃ）の工程と同様に、フォトリソグラフィ工程とエッチングにより、酸化膜３をパターニングする。その後、パターニングされた酸化膜３をマスクとしたエッチングを行い、トレンチ２を形成する。
【００６９】
ただし、ここでは、このフォトリソグラフィ工程において、酸化膜３の上に形成されたフォトレジストのうち、外周端から３ｍｍ以下の領域を露光し、除去する。これにより、酸化膜３をパターニングしたとき、図６に示すように、外周端から３ｍｍ以下の領域に、酸化膜３は形成されない。図６はこのときの半導体ウェハ１の表面を上から見たときの図である。図中の斜線領域が酸化膜３が形成されている領域である。なお、トレンチ２を形成するための酸化膜３のパターンは省略している。
【００７０】
その後、図５（ｃ）、（ｄ）に示す工程においては、図２（ａ）〜（ｃ）に示す工程と同様に、埋込材を形成し、研磨する。
【００７１】
このように、外周部のうち、外周端から３ｍｍ以下の領域を除いてマスク材を形成しても、研磨時に研磨面の中央が凸形状になるのを防ぐことができる。この結果、半導体基板上の埋込材の膜厚が薄くなっても、研磨レートを低下させることなく、埋込材を研磨することができる。
【００７２】
また、この場合、フォトリソグラフィ工程において、外周端の近辺のフォトレジスト材が除去されているので、基板搬送の際に、フォトレジスト材が装置に付着し、装置及び他の半導体ウェハが汚染されるのを防ぐことができる。
【００７３】
（第２実施形態）
次に、本発明を適用した第２実施形態における半導体装置の製造方法を説明する。第１実施形態にてマスク材を外周部まで形成していたのを、さらにマスク材の外周部の表面を中央部よりも凸形状とすることもできる。
【００７４】
図７（ａ）〜（ｃ）、図８（ａ）〜（ｄ）、図９に本実施形態における半導体装置の製造方法を説明する図を示す。
【００７５】
〔図７（ａ）に示す工程〕
半導体ウェハ１を用意し、半導体ウェハ１上に第１のマスク材を形成する。第１のマスク材として、例えば、酸化膜１１を形成する。なお、第１実施形態での図１（ｂ）の工程と同様に、例えば、ＣＶＤ法、若しくは、熱酸化により、膜厚が４μｍ以下となるように形成する。また、マスク材としては、その他に窒化膜又は、酸化膜と窒化膜との積層構造のものを用いることもできる。
【００７６】
〔図７（ｂ）に示す工程〕
次に、フォトリソグラフィ工程により、外周部にのみフォトレジスト１２を形成する。
【００７７】
〔図７（ｃ）に示す工程〕
続いて、フォトレジスト１２をマスクとして、半導体ウェハ１表面の中央部に位置する酸化膜１１をエッチングする。エッチング方法としては、ドライエッチング又は、ＨＦを用いたウェットエッチングを行う。図９は外周部に酸化膜１３を形成した後の半導体ウェハ１表面を上から見たときの図である。斜線領域は酸化膜１３が形成されている領域である。このように、酸化膜１１をエッチングして、外周部に酸化膜１３を形成する。
【００７８】
〔図８（ａ）に示す工程〕
そして、後の工程にてトレンチを形成するための第２のマスク材を形成する。ここでは、例えば、ＣＶＤ法により膜厚が１μｍとなるように、酸化膜１３を含む半導体ウェハ１上に酸化膜１４を形成する。これにより、半導体ウェハ１の外周部における酸化膜１４ａ表面は中央部の酸化膜１４表面より凸形状となる。
【００７９】
〔図８（ｂ）、（ｃ）、（ｄ）に示す工程〕
以下の工程では、第１実施形態と同様に行う。図８（ｂ）の工程にてトレンチ２を形成する。そして、図８（ｃ）の工程にてエピタキシャル膜５を形成する。続いて、図８（ｄ）の工程にて酸化膜１４をストッパとしたＣＭＰ法による平坦化工程を行う。
【００８０】
このように、本実施形態では、半導体ウェハ１の外周部におけるマスク材が中央部に比べて凸形状となるようにマスク材を形成している。そして、このマスク材の上にエピタキシャル膜５を形成している。このとき、一般的な条件にて、エピタキシャル膜５を形成することで、エピタキシャル膜５の表面において、外周部を中央部よりも凸形状とすることができる。
【００８１】
これにより、研磨中では、研磨面の外周部が中央部よりも凸形状となって研磨されるので、研磨面の中央部が凸形状となるのを抑制することができる。
【００８２】
また、図８（ｄ）に示すように、エピタキシャル膜５の研磨終了予定時の表面（拡散層４の表面）よりも上側に突出するように、外周部にてマスク材を形成している。ここで、平坦化される材料としてのエピタキシャル膜５と、酸化膜１４から構成されているマスク材とでは、マスク材の方が研磨され難い。このため、エピタキシャル膜５とマスク材とが同時に研磨される状態の時では、マスク材よりもエピタキシャル膜５の方が優先的に研磨される。
【００８３】
以上のことから本実施形態では、第１実施形態よりも、研磨時に研磨面の中央が凸形状となるのを抑制する効果がある。したがって、半導体ウェハ１の研磨面全体を研磨することができる。この結果、研磨レートを低下させることなく、半導体ウェハ１表面に堆積された埋込材５を研磨することができる。
【００８４】
なお、本実施形態では、図７（ｂ）に示すように、フォトレジスト１２を形成し、これをマスクとしたエッチングにより、第１のマスク材としての酸化膜１３を外周部に形成していたが、フォトレジスト１２に代えてテープを用いることもできる。
【００８５】
図１０にこの場合の製造工程を示す。図７（ａ）の工程の後、図１０（ａ）に示すように、酸化膜１１の上にテープ１５を貼る。そして、図１０（ｂ）に示すように、テープ１５をカットし、外周部にのみテープ１６を残す。
【００８６】
その後、図７（ｃ）の工程では、テープ１６により外周部の酸化膜１１を保護して、中央部の酸化膜１１のみをエッチングする。このようにして、外周部に第１のマスク材としての酸化膜１３を形成することもできる。なお、テープ１６としては、エッチングにて用いる薬品に対して耐性のある材質のものを用いる。
【００８７】
これにより、フォトリソグラフィ工程を無くすことができるので、低コストで、外周部に凸形状のマスク材を形成することができる。
【００８８】
また、本実施形態では、第１のマスク材と第２のマスク材とを酸化膜にて形成していたが、第１のマスク材を例えば窒化膜とし、第２のマスク材を酸化膜とすることもできる。
【００８９】
（第３実施形態）
次に、第３実施形態を説明する。図１１（ａ）〜（ｃ）、図１２（ａ）、（ｂ）、図１３に本実施形態における半導体装置の製造工程を示す。
【００９０】
〔図１１（ａ）に示す工程〕
半導体ウェハ１を用意する。そして、半導体ウェハ１上に、後の工程にて、トレンチ２を形成するためのマスク材としての酸化膜２１を熱酸化により形成する。なお、熱酸化膜２１の膜厚は４００〜７００Åとする。
【００９１】
続いて、熱酸化膜２１上に例えば、ＣＶＤ法により膜厚が１５００Åとなるように窒化膜２２を形成する。
【００９２】
〔図１１（ｂ）に示す工程〕
次に、フォトリソグラフィ工程により、窒化膜２２上にフォトレジスト２３を形成する。そして、フォトレジスト２３の外周部を露光し、外周部のフォトレジスト２３を除去する。
【００９３】
〔図１１（ｃ）に示す工程〕
そして、フォトレジスト２３をマスクとしたドライエッチングにより、外周部における窒化膜２２を除去する。なお、ドライエッチングの代わりにリン酸を用いたウェットエッチングを行うこともできる。
【００９４】
その後、フォトレジスト２３を除去する。
【００９５】
〔図１２（ａ）に示す工程〕
続いて、ＬＯＣＯＳ酸化を行う。例えば、９５０℃、６２０分にて熱酸化することで、窒化膜２２に覆われていない外周部に、中央部よりも膜厚が厚い酸化膜２１ａを形成する。
【００９６】
〔図１２（ｂ）に示す工程〕
次に、例えば、リン酸を用いて、１８０℃、６５分にてウェットエッチングを行い、窒化膜２２を除去する。図１３は、このときの半導体ウェハ１表面を上から見たときの図である。斜線領域が酸化膜２１が形成されている領域である。このようにして、半導体ウェハ１表面の全面に酸化膜２１を形成し、かつ、外周部の表面を中央部よりも凸形状となるようにする。
【００９７】
その後は、第１、第２実施形態と同様に、マスク材をパターニングし、トレンチ２を形成する。続いて、トレンチ２の内部を含む半導体ウェハ１上にエピタキシャル膜５を形成する。その後、マスク材をストッパとしたＣＭＰ法による平坦化工程を行う。
【００９８】
このように、外周部の表面が中央部に比べて凸形状となるマスク材を形成することで、第２実施形態と同様の効果を有する。
【００９９】
また、本実施形態では、図１１（ｂ）に示す工程において、フォトレジスト２３の外周部は除去している。これにより、半導体ウェハ１を搬送するときに、レジスト材が装置に付着して、装置及び他の半導体ウェハが汚染されるのを防ぐことができる。
【０１００】
（第４実施形態）
第２、第３実施形態では、平坦な半導体ウェハ１上にマスク材を形成し、外周部におけるマスク材を凸形状となるように形成していたが、半導体ウェハ１表面の中央部を凹形状にして、その半導体ウェハ上にマスク材を形成することで、外周部におけるマスク材を中央部に対して凸形状とすることもできる。
【０１０１】
図１４（ａ）、（ｂ）、図１５（ａ）〜（ｃ）、図１６、図１７に第４実施形態における半導体装置の製造工程を示す。
【０１０２】
〔図１４（ａ）に示す工程〕
半導体ウェハ３１を用意し、例えば、エッチングポットを用いたウェットエッチング（特願２０００−１２４１６６号公報参照）を行い、半導体ウェハ３１の表層部に凹部３１ａを形成する。エッチング液としては、ＴＭＡＨ又はフッ硝酸を用いることができる。また、凹部３１ａの深さは１〜３μｍとする。
【０１０３】
図１６はエッチング後の半導体ウェハ３１表面を上から見たときの図である。このように、半導体ウェハ３１の外周部に凹部３１ａと凸部３１ｂとを形成する。
【０１０４】
その後、不活性ガスによるアニール処理を行い、半導体ウェハ３１表面のエッチングにより受けたダメージを回復させる。例えば、１１５０℃、１０分にて水素アニール処理を行う。
【０１０５】
〔図１４（ｂ）に示す工程〕
次に凸部３１ｂを含む半導体ウェハ３１上に、後の工程にて、トレンチを形成するためのマスク材を形成する。例えば、ＣＶＤ法により、膜厚が１μｍとなるように酸化膜３２を形成する。図１７は酸化膜３２を形成した後の半導体ウェハ３１表面を上から見たときの図である。斜線領域は酸化膜３２が形成された領域である。このようにして、外周部におけるマスク材を中央部よりも凸形状とすることができる。
【０１０６】
〔図１５（ａ）、（ｂ）、（ｃ）に示す工程〕
その後は、第１、第２実施形態と同様に、マスク材をパターニングし、トレンチ２を形成する。そして、トレンチ２の内部を含む半導体ウェハ３１上にエピタキシャル膜５を形成する。その後、マスク材をストッパとしたＣＭＰ法による平坦化工程を行う。
【０１０７】
このように、本実施形態では、半導体ウェハ３１自体の構造において、外周部での表面構造を中央部より凸形状とすることで、この半導体ウェハ３１上に形成したマスク材の外周部表面を中央部よりも凸形状とすることができる。これにより、第２実施形態と同様の効果を有する。
【０１０８】
また、本実施形態では、図１４（ａ）、（ｂ）に示す工程にて、フォトリソグラフィ工程を行う必要がないので、第２実施形態のようにフォトリソグラフィ工程がある場合に比べて、コストを低下させることができる。
【０１０９】
また、図１４（ａ）の工程において、半導体ウェハ３１の表層部に凹部３１ａを形成している。このため、研磨後の工程において、配線及び保護膜を形成した後、半導体ウェハの裏面を研削する際に、半導体ウェハが割れるのを防止することができる。
【０１１０】
このことを説明するために、図１８、図１９に半導体ウェハ上に配線及び保護膜を形成したときの断面図を示す。従来では、図１８に示すように、研磨後の工程で、半導体ウェハ３３上に配線３４と保護膜３５とを形成する際に、フォトリソグラフィ工程にて、周辺露光を行い、半導体ウェハ３３の端部周辺の領域のフォトレジスト材を除去している。これにより、フォトレジスト塗布装置等の汚染を防いでいる。
【０１１１】
その後、パッケージに実装するために、半導体ウェハ３３の裏面を研削して、半導体基板を薄くしている。しかしながら、周辺領域のフォトレジストを除去していることから、周辺領域において、半導体ウェハ３３と保護膜３５との間で段差が生じている。このため、この段差により、研削時に半導体ウェハ３２が割れやすいという問題があった。
【０１１２】
これに対して、本実施形態では、半導体ウェハ３１の表層部に凹部３１ａを形成していことから、図１９に示すように、この凹部３１ａに配線３６と保護膜３７とを形成することができる。この結果、半導体ウェハ３１の裏面の研削時に、半導体ウェハ３１が割れるのを防止することができる。
【０１１３】
（第５実施形態）
また、上記した各実施形態の他に、ＳＯＩウェハを用いることもできる。
【０１１４】
図２０（ａ）〜（ｃ）、図２１（ａ）、（ｂ）、図２２に第５実施形態における半導体装置の製造方法を示す。
【０１１５】
〔図２０（ａ）に示す工程〕
Ｓｉウェハ４１上に埋込酸化膜４２を有し、この埋込酸化膜４２上にＳｉ単結晶が形成されたＳＯＩ層４３を備えるＳＯＩウェハ４４を用意する。なお、埋込酸化膜４２の膜厚は１μｍであり、ＳＯＩ層４３の膜厚は４ミクロン以下とする。
【０１１６】
〔図２０（ｂ）に示す工程〕
次に、フォトリソグラフィ工程により、外周部にＳＯＩ層４３を残すようにエッチングする。エッチング方法として、例えば、Ｓｉと酸化膜との選択性のあるＴＭＡＨを用いたウェットエッチングを行う。図２２はエッチング後のＳｉウェハ４１表面を上から見たときの図である。中央部の斜線領域は埋込酸化膜４２が形成されている領域であり、外周部の斜線領域はＳＯＩ層４３が形成されている領域である。このように、外周部にのみ埋込酸化膜４２上にＳＯＩ層４３を残す。
【０１１７】
〔図２０（ｃ）に示す工程〕
続いて、この埋込酸化膜４２をフォトリソグラフィ工程によりパターニングし、このパターニングされた埋込酸化膜４２をマスクとしたエッチングにより、トレンチ２を形成する。このときのエッチング方法は、上記した各実施形態と同様である。
【０１１８】
〔図２１（ａ）、（ｂ）に示す工程〕
その後の工程は、第２実施形態と同様に、トレンチ２の内部を含む半導体ウェハ１上にエピタキシャル膜５を形成する。その後、マスク材をストッパとしたＣＭＰ法による平坦化工程を行う。
【０１１９】
本実施形態では、このようにＳＯＩウェハ４４の埋込酸化膜４２をトレンチ２を形成するためのマスク材として使用する。また、このマスク材の外周部における形状が凸形状となるようにＳＯＩ層４３を外周部にのみ残している。このため、エピタキシャル膜５の表面のうち、外周部が中央部よりも凸形状となるように、エピタキシャル膜５を形成することができる。
【０１２０】
これにより、研磨中では、研磨面の外周部が中央部よりも凸形状となって研磨されるので、研磨面の中央部が凸形状となるのを抑制することができる。
【０１２１】
本実施形態では、図２１（ｂ）の工程での平坦化工程において、外周部におけるＳＯＩ層４３も最終的に研磨により除去される。
【０１２２】
なお、本実施形態では、図２１（ｂ）に示す工程において、エッチングにより外周部に形成されたＳＯＩ層４３をそのまま平坦化工程におけるストッパとして用いていたが、ＳＯＩ層４３を酸化させて酸化膜とすることもできる。
【０１２３】
図２３（ａ）にＳＯＩ層４３を酸化させたときの半導体ウェハの断面を示す。図２０（ｂ）に示すＳＯＩ層４３のエッチング工程の後、例えば、１１５０℃、１０時間にて熱酸化を行う。これにより、外周部が凸形状となっている酸化膜４５を形成することもできる。このようにして、外周部が中央部よりも凸形状となっているマスク材を形成することができる。このことから、第２実施形態と同様の効果を有する。
【０１２４】
（他の実施形態）
第２実施形態において、図９に示すように、外周部に第１のマスク材を形成していた。続いて、この第１のマスク材の上に第２のマスク材を形成することで、外周部が中央部に対して凸形状である構造のマスク材を形成していた。この第１のマスク材を外周部に形成する際に、図２４に示すように、マスク材を形成する場所５１とマスク材を形成しない場所５２とを設けることもできる。
【０１２５】
この場合の製造工程は、第２実施形態では図７（ｂ）、（ｃ）又は図１０（ｂ）に示す工程において、図２４に示す構造となるように、フォトリソグラフィ工程にて、フォトレジストを形成し、エッチングする。
【０１２６】
また、第３実施形態では図１１（ｂ）に示す工程において、第５実施形態では図２０（ｂ）に示す工程において、同様に図２４に示す構造となるように行う。
【０１２７】
このようにして、外周部の複数の所定領域が凸形状となるように、ストッパ用のマスク材を形成しても、埋込材の研磨時において、研磨面の中央が凸形状になるのを防ぐことができる。したがって、半導体基板の研磨面全体を研磨することができる。この結果、半導体基板上の埋込材の膜厚が薄くなっても、研磨レートを低下させることなく、埋込材を研磨することができる。
【０１２８】
また、本実施形態では、マスク材の外周部の複数の所定領域が凸形状となっていることから、このマスク材の上に形成された埋込材の表面のうち、外周部の複数の所定領域が中央部よりも凸形状となる。このため、図９に示すように、外周部の全領域が中央部に比べ凸形状となるようにマスク材を形成した場合に比べ、研磨時に研磨液が研磨面の中心側に入り込み易くなる。
【０１２９】
さらに、外周部において、凸形状となっている領域同士の外周に沿った方向での間隔を一定にする。これにより、研磨面の外周部における凸形状の領域の間隔が一定となるので、研磨時において、研磨面全域に研磨液を均等に供給することができる。
【０１３０】
また、このように形成されているマスク材を、研磨時のストッパとして用いるためには、研磨される埋込材とストッパ材との研磨レートが異なることが要求される。図２５に凸形状となっている領域の幅（外周方向での長さ）が各値の時の研磨レート値を示す。このときの研磨条件は、図２（ｂ）に示す工程の時と同じ条件である。
【０１３１】
埋込材が例えば、エピタキシャル成長法によるＳｉの場合では、同一の研磨条件時の研磨レートは、５０００Å／ｍｉｎである。したがって、ストッパ材の研磨レートはこれよりも１０倍以上遅い、５００Å／ｍｉｎ以下であることが好ましいことから、凸形状となっている領域５１の幅は１０μｍ以上とするのが好ましい。
【０１３２】
なお、上記した各実施形態では、トレンチ２を形成するためのマスク材をストッパとして、研磨時に使用していたが、このマスク材とは別にストッパ材を形成することもできる。
【０１３３】
例えば、各実施形態での工程において、半導体ウェハ１上にトレンチを形成する為のマスク材を形成していたが、このマスク材と半導体ウェハ１との間にストッパ材を形成しておく。そして、マスク材を残したまま、若しくは、マスク材を除去した後、ストッパ材をストッパとして研磨することもできる。
【０１３４】
また、第１実施形態では、マスク材を外周部にも形成し、且つ、外周部のうち、外周端から３ｍｍ以下の領域にはマスク材を形成しないようにしていたが、第１実施形態以外の各実施形態においても同様に行うことができる。
【０１３５】
また、上記した各実施形態では、高アスペクト比の拡散層を有する半導体装置を形成するときの製造方法を例として説明したが、他のＣＭＰ法による研磨を行う場合、例えば、ＳＴＩ技術による素子分離形成工程、ダマシンプロセスと呼ばれるＣｕ、Ｗ等を用いた多段配線形成工程、層間膜の平坦化工程、又は半導体ウェハの研削及び面取り後の鏡面仕上げ工程等においても本発明を適用することができる。
【０１３６】
なお、半導体ウェハの鏡面仕上げ工程においては、溝を形成する工程と、溝の中央部に埋込材を形成する工程を有していないが、第２実施形態での図７（ｃ）に示す工程までを行い、ストッパ材としての酸化膜１３を外周部に形成する。その後、ＣＭＰ法による研磨を行う。これにより、研磨時において、硬度の高い研磨布を用いても、研磨面の中央が凸形状になるのを抑制することができる。この結果、研磨を行う時間が進むにつれ研磨レートが低下するのを抑制することができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態における半導体装置の製造方法における製造工程を示す図である。
【図２】図１に続く半導体装置の製造工程を示す図である。
【図３】図１（ｂ）の工程での半導体ウェハを上から見たときの図である。
【図４】第１実施形態における埋込材の研磨前の各膜厚での研磨レートを示す図である。
【図５】第１実施形態における半導体装置の製造方法の変形例を示す図である。
【図６】図５（ｂ）の工程での半導体ウェハを上から見たときの図である。
【図７】本発明の第２実施形態における半導体装置の製造方法における製造工程を示す図である。
【図８】図７に続く半導体装置の製造工程を示す図である。
【図９】図７（ｃ）の工程での半導体ウェハを上から見たときの図である。
【図１０】第２実施形態における半導体装置の製造方法の変形例を示す図である。
【図１１】本発明の第３実施形態における半導体装置の製造方法における製造工程を示す図である。
【図１２】図１１に続く半導体装置の製造工程を示す図である。
【図１３】図１２（ｂ）の工程での半導体ウェハを上から見たときの図である。
【図１４】本発明の第４実施形態における半導体装置の製造方法における製造工程を示す図である。
【図１５】図１４に続く半導体装置の製造工程を示す図である。
【図１６】図１４（ａ）の工程での半導体ウェハを上から見たときの図である。
【図１７】図１４（ｂ）の工程での半導体ウェハを上から見たときの図である。
【図１８】従来の製造方法における配線とパッシベーション保護膜が形成された半導体ウェハの断面図である。
【図１９】第３実施形態における製造方法における配線とパッシベーション保護膜が形成された半導体ウェハの断面図である。
【図２０】本発明の第５実施形態における半導体装置の製造方法における製造工程を示す図である。
【図２１】図２０に続く半導体装置の製造工程を示す図である。
【図２２】図２０（ｂ）の工程での半導体ウェハを上から見たときの図である。
【図２３】第５実施形態における半導体装置の製造方法の変形例を示す図である。
【図２４】本発明の他の実施形態における半導体装置の製造方法における製造工程の一部を示す図である。
【図２５】他の実施形態における凸形状となっている領域の各幅における研磨レートを示す図である。
【図２６】ＣＭＰ法による研磨時の概略図である。
【図２７】従来の製造方法において、ＣＭＰ法による研磨を行ったときの研磨前の埋込材の各膜厚での研磨レートを示す図である。
【図２８】従来の製造方法において、硬度の高い研磨布を用いたＣＭＰ法による研磨を行った後の研磨面の各位置における膜厚を測定した結果を示す図である。
【図２９】ＣＭＰ法による研磨において、硬度の高い研磨布を用いて研磨している時の概略図である。
【図３０】ＣＭＰ法による研磨において、低硬度の研磨布を用いて研磨している時の概略図である。
【符号の説明】
１、３１…半導体ウェハ（半導体基板）、２…トレンチ、
３、１４、２１、３２、４２、４５…酸化膜（マスク材）、
４、５…エピタキシャル膜（埋込材）、１５、１６…テープ、
４２…埋込酸化膜、４３…ＳＯＩ層。

Claims (14)

1. 半導体基板に形成された溝と、この溝に形成された埋込材とを有する半導体装置の製造方法において、
   半導体基板（１）を用意する工程と、
   前記半導体基板（１）の表面上に、前記溝を形成するためのマスク材（１４、２１）を、前記半導体基板（１）の外周部での表面が中央部よりも凸形状となるように形成し、前記マスク材（１４、２１）をパターニングする工程と、
   パターニングされた前記マスク材（１４、２１）をマスクとしたエッチングにより、前記半導体基板（１）上に前記溝（２）を形成する工程と、
   前記溝（２）の内部を含む前記マスク材（１４、２１）上に埋込材（５）を堆積する工程と、
   ＣＭＰ法により前記埋込材（５）が堆積された前記半導体基板（１）の表面を研磨する工程とを有し、
   前記マスク材（１４、２１）を形成する工程は、
   前記半導体基板（１）の外周部の表面上に第１のマスク材（１３、２１）を形成する工程と、
   前記第１のマスク材（１３、２１）を含む前記半導体基板（１）の表面上に第２のマスク材（１４、２２）を形成することで、前記外周部（１４ａ、２１ａ）の表面が凸形状となるように前記マスク材（１４、２１）を形成することを特徴とする半導体装置の製造方法。
2. 前記第１のマスク材（１３）を形成する工程にて、前記第１のマスク材（１１）を半導体基板（１）表面の全面に形成した後、前記半導体基板（１）の外周部における前記第１のマスク材（１１）の上にテープ（１６）を貼り、当該テープ（１６）をマスクとして、エッチングすることで、前記半導体基板（１）の外周部の表面上に第１のマスク材（１３）を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
3. 半導体基板に形成された溝と、この溝に形成された埋込材とを有する半導体装置の製造方法において、
   半導体基板（１）を用意する工程と、
   前記半導体基板（１）の表面上に、前記溝を形成するためのマスク材（４２、４３、４５）を、前記半導体基板（１）の外周部での表面が中央部よりも凸形状となるように形成し、前記マスク材（４２、４３、４５）をパターニングする工程と、
   パターニングされた前記マスク材（４２、４３、４５）をマスクとしたエッチングにより、前記半導体基板（１）上に前記溝（２）を形成する工程と、
   前記溝（２）の内部を含む前記マスク材（４２、４３、４５）上に埋込材（５）を堆積する工程と、
   ＣＭＰ法により前記埋込材（５）が堆積された前記半導体基板（１）の表面を研磨する工程とを有し、
   前記半導体基板として、Ｓｉウェハ上の埋込酸化膜（４２）上にＳＯＩ層（４３）が形成されているＳＯＩウェハ（４４）を用い、前記埋込酸化膜（４２）上の外周部に前記ＳＯＩ層（４３）を残すようにパターニングすることで、前記半導体基板（１）の外周部での表面が中央部よりも凸形状となるように前記マスク材（４２、４３、４５）を形成することを特徴とする半導体装置の製造方法。
4. 外周部での表面が凸形状となるように半導体基板（１）の表面上に前記マスク材（１４、２１、４２、４３、４５）を形成する工程では、外周部における複数の領域（５１）が中央部よりも凸形状となるように前記マスク材を形成することを特徴とする請求項１ないし３のいずれか１つに記載の半導体装置の製造方法。
5. 半導体基板に形成された溝と、この溝に形成された埋込材とを有する半導体装置の製造方法において、
   半導体基板（１）を用意する工程と、
   前記半導体基板（１）の表面上に、前記溝を形成するためのマスク材（１４、２１、４２、４３、４５）を、前記半導体基板（１）の外周部での表面が中央部よりも凸形状となるように形成し、前記マスク材（１４、２１、４２、４３、４５）をパターニングする工程と、
   パターニングされた前記マスク材（１４、２１、４２、４３、４５）をマスクとしたエッチングにより、前記半導体基板（１）上に前記溝（２）を形成する工程と、
   前記溝（２）の内部を含む前記マスク材（１４、２１、４２、４３、４５）上に埋込材（５）を堆積する工程と、
   ＣＭＰ法により前記埋込材（５）が堆積された前記半導体基板（１）の表面を研磨する工程とを有し、
   外周部での表面が凸形状となるように半導体基板（１）の表面上に前記マスク材（１４、２１、４２、４３、４５）を形成する工程では、外周部における複数の領域（５１）が中央部よりも凸形状となるように前記マスク材を形成することを特徴とする半導体装置の製造方法。
6. 前記複数の凸形状の領域（５１）同士の外周に沿った方向の間隔が一定となるように前記マスク材を形成することを特徴とする請求項４または５に記載の半導体装置の製造方法。
7. 前記マスク材をパターニングする工程は、
   フォトリソグラフィ工程にて、前記マスク材（１４、２１、４２、４３、４５）上にフォトレジストを形成した後、このフォトレジスト材をパターニングすると共に、前記フォトレジストの前記半導体基板（１）外周端から３ｍｍまでの領域を除去することで、前記マスク材のうち前記半導体基板（１）の外周端から３ｍｍまでの領域のマスク材を除去することを特徴とする請求項１ないし６のいずれか１つに記載の半導体装置の製造方法。
8. 半導体基板に形成された溝と、この溝に形成された埋込材とを有する半導体装置の製造方法において、
   半導体基板（１）を用意する工程と、
   前記半導体基板（１）の表面上に、前記溝を形成するためのマスク材（１４、２１、４２、４３、４５）を、前記半導体基板（１）の外周部での表面が中央部よりも凸形状となるように形成し、前記マスク材（１４、２１、４２、４３、４５）をパターニングする工程と、
   パターニングされた前記マスク材（１４、２１、４２、４３、４５）をマスクとしたエッチングにより、前記半導体基板（１）上に前記溝（２）を形成する工程と、
   前記溝（２）の内部を含む前記マスク材（１４、２１、４２、４３、４５）上に埋込材（５）を堆積する工程と、
   ＣＭＰ法により前記埋込材（５）が堆積された前記半導体基板（１）の表面を研磨する工程とを有し、
   前記マスク材をパターニングする工程は、
   フォトリソグラフィ工程にて、前記マスク材（１４、２１、４２、４３、４５）上にフォトレジストを形成した後、このフォトレジスト材をパターニングすると共に、前記フォトレジストの前記半導体基板（１）外周端から３ｍｍまでの領域を除去することで、前記マスク材のうち前記半導体基板（１）の外周端から３ｍｍまでの領域のマスク材を除去することを特徴とする半導体装置の製造方法。
9. 半導体基板に形成された溝と、この溝に形成された埋込材とを有する半導体装置の製造方法において、
   中央部の表面が外周部よりも低い構造となっている半導体基板（３１）を用意する工程と、
   前記溝を形成するためのマスク材（３２）を、前記外周部での表面を中央部よりも凸形状とするように、前記半導体基板（３１）の表面上に形成し、前記マスク材（３２）をパターニングする工程と、
   パターニングされた前記マスク材（３２）をマスクとしたエッチングにより、前記半導体基板（３１）上に前記溝（２）を形成する工程と、
   前記溝（２）の内部を含む前記マスク材（３２）上に埋込材（５）を堆積する工程と、
   前記埋込材（５）が堆積された前記半導体基板（３１）の表面をＣＭＰ法により研磨する工程とを有し、
   前記マスク材をパターニングする工程は、
   フォトリソグラフィ工程にて、前記マスク材（３２）上にフォトレジストを形成した後、このフォトレジスト材をパターニングすると共に、前記フォトレジストの前記半導体基板（１）外周端から３ｍｍまでの領域を除去することで、前記マスク材のうち前記半導体基板（１）の外周端から３ｍｍまでの領域のマスク材を除去することを特徴とする半導体装置の製造方法。
10. 前記マスク材を形成する工程において、前記マスク材の中央部の膜厚（１４、２１、３２、４２、４５）が４μｍ以下となるように前記マスク材を形成することを特徴とする請求項１ないし９のいずれか１つに記載の半導体装置の製造方法。
11. 半導体基板に形成された溝と、この溝に形成された埋込材とを有する半導体装置の製造方法において、
    半導体基板（１）を用意する工程と、
    前記半導体基板（１）の表面上に、前記溝を形成するためのマスク材（１４、２１、４２、４３、４５）を、前記半導体基板（１）の外周部での表面が中央部よりも凸形状となるように形成し、前記マスク材（１４、２１、４２、４３、４５）をパターニングする工程と、
    パターニングされた前記マスク材（１４、２１、４２、４３、４５）をマスクとしたエッチングにより、前記半導体基板（１）上に前記溝（２）を形成する工程と、
    前記溝（２）の内部を含む前記マスク材（１４、２１、４２、４３、４５）上に埋込材（５）を堆積する工程と、
    ＣＭＰ法により前記埋込材（５）が堆積された前記半導体基板（１）の表面を研磨する工程とを有し、
    前記マスク材を形成する工程において、前記マスク材の中央部の膜厚（１４、２１、４３、４２、４５）が４μｍ以下となるように前記マスク材を形成することを特徴とする半導体装置の製造方法。
12. 半導体基板に形成された溝と、この溝に形成された埋込材とを有する半導体装置の製造方法において、
    中央部の表面が外周部よりも低い構造となっている半導体基板（３１）を用意する工程と、
    前記溝を形成するためのマスク材（３２）を、前記外周部での表面を中央部よりも凸形状とするように、前記半導体基板（３１）の表面上に形成し、前記マスク材（３２）をパターニングする工程と、
    パターニングされた前記マスク材（３２）をマスクとしたエッチングにより、前記半導体基板（３１）上に前記溝（２）を形成する工程と、
    前記溝（２）の内部を含む前記マスク材（３２）上に埋込材（５）を堆積する工程と、
    前記埋込材（５）が堆積された前記半導体基板（３１）の表面をＣＭＰ法により研磨する工程とを有し、
    前記マスク材を形成する工程において、前記マスク材の中央部の膜厚（３２）が４μｍ以下となるように前記マスク材を形成することを特徴とする半導体装置の製造方法。
13. 前記ＣＭＰ法により前記埋込材（５）が堆積された前記半導体基板（１）の表面を研磨する工程にて、前記マスク材をストッパとして研磨を行うことを特徴とする請求項１ないし１２のいずれか１つ記載の半導体装置の製造方法。
14. ＣＭＰ法にて研磨するときに用いられる研磨布は硬度がＡｓｋｅｒ−Ｃ８２度以上であることを特徴とする請求項１ないし１３のいずれか１つに記載の半導体装置の製造方法。

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