JP2003273051A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 硬度の高い研磨布を用いてＣＭＰ法による研
磨を行う際に、研磨レートを低下させることなく、研磨
を行うことができる半導体装置の製造方法を提供する。 【解決手段】 半導体ウェハ１上に外周部１４ａが中央
部よりも膜厚が厚く、凸形状となっている酸化膜１４を
形成する。その後、フォトリソグラフィとエッチング工
程により、酸化膜１４をパターニングする。そして、ト
レンチ２を形成し、トレンチ２の内部を含む半導体ウェ
ハ１上に埋込材を形成する。次に、硬度の高い研磨布を
用いたＣＭＰ法により、酸化膜１４をストッパとして、
半導体ウェハ１上の埋込材を研磨する。このとき、外周
部が凸形状となっていることから、研磨時に研磨面が凸
形状となるのを抑制することができる。これにより、研
磨レートを低下させることなく、研磨を行うことができ
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、本発明は、ＣＭＰ
（Chemical Mechanical Polishing）法によって平坦
化処理を行なう半導体装置の製造方法に関するものであ
る。

【０００２】

【従来の技術】従来、半導体基板及び半導体基板上に形
成された膜の表面平坦化処理を行う方法として、ＣＭＰ
法がある。この方法による平坦化処理は、例えば、ＳＴ
Ｉ（Shallow Trench Isolation）技術による素子分離形
成工程、高アスペクト比の拡散層を形成する工程（特開
２００１−１９６５７３号公報参照）、ダマシンプロセ
スと呼ばれるＣｕ、Ｗ等を用いた多段配線形成工程（特
開昭６２−１０２５４３号公報等参照）、層間膜の平坦
化工程（特開平３−１４８１５５号公報等参照）、又は
半導体ウェハの研削及び面取り後の鏡面仕上げ工程等に
て行われている。

【０００３】図２６にＣＭＰ法による研磨時の概略図を
示す。このＣＭＰ法は、半導体ウェハ６５の研磨面を下
向きにして半導体ウェハ保持部６１に固定し、例えば、
シリカ粒子を含んだ研磨液６２を流しながら、半導体ウ
ェハ６５の研磨面をポリシング・プレート６３表面上の
研磨布６４に接触させて研磨する方法である。

【０００４】しかしながら、ＣＭＰ法による研磨工程に
おいて、硬度の低い研磨布を使用すると研磨布の入り込
みが大きいため研磨面が凹形状となるディッシングが発
生するという問題がある。

【０００５】そこで、このディッシングを回避するため
に、従来では硬度の高い研磨布が使用されている。

【０００６】

【発明が解決しようとする課題】しかしながら、硬度の
高い研磨布を用いた場合でも、研磨を行うにつれて研磨
レートが低下するという問題がある。

【０００７】このことを高アスペクト比の拡散層を有す
る半導体装置を形成する場合を例にして説明する。トレ
ンチが形成された半導体基板において、トレンチ内部を
含む半導体基板上にエピタキシャル膜（埋込材）を形成
する。そして、半導体基板上のエピタキシャル膜をＣＭ
Ｐ法にて研磨し、トレンチ内部にこのエピタキシャル膜
を残すことで、トレンチ内部に高アスペクト比の拡散層
を形成している。

【０００８】この場合において、硬度の高い研磨布を用
いたＣＭＰ法による研磨を行ったときの研磨前の半導体
基板上のエピタキシャル膜の平均膜厚と研磨レートとの
関係を図２７に示す。これは、研磨前と、１５分間研磨
した後とにエピタキシャル膜の膜厚を測定し、これらの
測定値より研磨レートを算出したものである。

【０００９】なお研磨条件は、Platen Speed：１００r.
p.m.、Carrier Speed：６０r.p.m.、Down force：２．
０p.s.i.（約１３．８ｋＰａ）、Back pressure：１．
０p.s.i.（約６．９ｋＰａ）である。なお、Platen Spe
ed、Carrier Speedはそれぞれ、ポリシング・プレート
６３、半導体ウェハ保持部６１の回転速度である。ま
た、Down forceは、半導体ウェハ保持部６１が半導体ウ
ェハ６５を押しつける力であり、Back pressureは、半
導体ウェハ保持部６１の中央部から半導体ウェハ６５に
対して、空気を当てることによって加える応力である
（図２６参照）。

【００１０】また、参考として、硬度の低い研磨布を用
いた場合の結果も示している。

【００１１】硬度の高い研磨布を用いた場合、このよう
に膜厚が薄くなるに従い、研磨レートが低下する。この
ため、硬度の高い研磨布を用いて、膜厚が数μｍ以下と
なるように薄く研磨することが困難、若しくはできなか
った。なお、図２６に示す結果は硬度の高い研磨布を一
層で用いた場合の結果であるが、硬度の低い研磨布の上
に硬度の高い研磨布を積層したものを用いた場合も同様
の結果である。

【００１２】また、このような現象は、高アスペクト比
の拡散層を形成するときに限らず、一般的にＣＭＰ法に
よる研磨を行う場合においてもみられる。

【００１３】本発明は上記点に鑑みて、硬度の高い研磨
布を用いてＣＭＰ法による研磨を行う際に、研磨レート
を低下させることなく、研磨を行うことができる半導体
装置の製造方法を提供することを目的とする。

【００１４】

【課題を解決するための手段】上記目的を達成するた
め、本発明者らは、研磨レートが低下する原因とその解
決手段を鋭意検討した。

【００１５】まず、原因を検討するために行った調査結
果を図２８に示す。図２８（ａ）は硬度の高い研磨布を
用いた研磨を行った後、図２８（ｂ）に示す半導体ウェ
ハのＹ軸上の各点での膜厚をプロットしたものである。
なお、研磨条件は、図２７と同様である。また、図２８
（ａ）中の平均膜厚は研磨前の膜厚（板厚）である。こ
の結果から、硬度の高い研磨布を用いた場合には、研磨
後、研磨面において、中心の膜厚（板厚）が厚く、外周
に向かうにつれ薄くなっていた。

【００１６】一方、図２７に示すように、硬度の低い研
磨布を用いた場合では、膜厚が薄くなっても研磨レート
は低下しない。

【００１７】また、通常、研磨時において、研磨面内の
各部位によって、研磨レートにはばらつきがある。図２
６に示すように、半導体ウェハ保持部６１が自転してい
ることから、研磨面の周辺部での研磨レートは研磨面の
中央での研磨レートよりも高い。

【００１８】以上のことから、図２９（ａ）に示すよう
に、研磨時に研磨レートのばらつきにより、埋込材であ
るエピタキシャル膜６６の研磨面の中央が凸形状にな
る。そして、硬度の高い研磨布６４ａを用いた場合で
は、弾力性が低いため研磨面全面に研磨布６４ａが接触
しない。そのため、図２９（ｂ）、（ｃ）に示すよう
に、駒運動の中心がぶれるようになり、研磨面の外周部
が片当たりした状態で研磨されると考えられる。このよ
うに研磨を行うと、埋込材の研磨面が凸形状となり、研
磨布６４ａに接触する面積が減少するため、研磨レート
が低下すると考えられる。

【００１９】これに対して、硬度の低い研磨布の場合で
は、研磨布は弾力性を有するため、研磨面が凸形状とな
っても、図３０に示すように、研磨布６４ｂが研磨面全
面に当たる。このため、研磨レートが低下せずに研磨で
きると考えられる。

【００２０】そこで、本発明者らは、研磨時に研磨面が
凸形状となるのを抑制できる方法を検討した結果、以下
に示す本発明を得た。

【００２１】請求項１に記載の発明では、研磨面の外周
部を中央部よりも凸形状の状態にする工程と、研磨時に
て研磨面の外周部が中央部よりも凸形状となっている状
態でＣＭＰ法による研磨を行う工程とを有することを特
徴としている。

【００２２】このように、研磨時にて、研磨面の外周部
が凸形状となるようにすることで、研磨時に研磨面の中
央が凸形状になるのを抑制することができ、研磨面全体
を研磨することができる。この結果、ＣＭＰ法による研
磨を行ったとき、硬度の高い研磨布を用いても、研磨レ
ートを低下させることなく研磨することができる。

【００２３】請求項２に記載の発明では、半導体基板の
外周部に、研磨終了予定時における平坦化される材料の
表面位置よりも上側に突き出すように、平坦化される材
料よりも研磨され難い材料を形成する工程と、半導体基
板の外周部に、研磨され難い材料を形成した状態で、Ｃ
ＭＰ法による研磨を行う工程とを有することを特徴とし
ている。

【００２４】これにより、中央部の平坦化される材料
と、外周部の研磨され難い材料とが同時に研磨される状
態の時では、外周部よりも中央部の方が研磨されやすい
ことから、中央部の方が外周部よりも優先的に研磨され
る。また、研磨され難い材料は平坦化される材料よりも
上側に突き出すように形成していることからも、研磨時
に研磨面の中央部が凸形状となるのを抑制することがで
きる。したがって、研磨面全体を研磨することができ
る。この結果、ＣＭＰ法による研磨を行ったとき、硬度
の高い研磨布を用いても、研磨レートを低下させること
なく研磨することができる。

【００２５】請求項３に記載の発明では、半導体基板
（１）を用意する工程と、半導体基板（１）上に溝
（２）を形成するためのマスク材（３）を形成し、半導
体基板（１）の外周部におけるマスク材を残すように、
マスク材をパターニングする工程と、パターニングされ
たマスク材（３）をマスクとしたエッチングにより、半
導体基板（１）上に溝（２）を形成する工程と、溝
（２）の内部を含むマスク材（３）上に埋込材（５）を
堆積する工程と、ＣＭＰ法により埋込材（５）が堆積さ
れた半導体基板（１）の表面を研磨する工程とを有する
ことを特徴としている。

【００２６】このように半導体基板（１）の外周部まで
マスク材（３）を形成することで、外周部にまでマスク
材が形成されていないときよりも、研磨時に研磨面の中
央が凸形状になるのを抑制することができる。これによ
り、研磨面全体を研磨することができる。この結果、Ｃ
ＭＰ法による研磨を行ったとき、硬度の高い研磨布を用
いても、半導体基板（１）上の埋込材（５）の膜厚が薄
くなっても、研磨レートを低下させることなく、埋込材
（５）を研磨することができる。

【００２７】なお、マスク材（３）として、例えば、熱
酸化若しくはＣＶＤ法により酸化膜を形成することがで
きる。また、酸化膜以外に例えば、窒化膜又は、酸化膜
と窒化膜との積層構造のものを形成することもできる。

【００２８】また、請求項４に記載の発明では、半導体
基板（１）を用意する工程と、前記半導体基板（１）の
表面上に、溝を形成するためのマスク材（１１、２１、
４２、４３、４５）を、前記半導体基板（１）の外周部
での表面が中央部よりも凸形状となるように形成し、前
記マスク材（１１、２１、４２、４３、４５）をパター
ニングする工程と、パターニングされた前記マスク材
（１４、２１、４２、４３、４５）をマスクとしたエッ
チングにより、前記半導体基板（１）上に前記溝（２）
を形成する工程と、溝（２）の内部を含むマスク材（１
４、２１、４２、４３、４５）上に、前記外周部での表
面が前記中央部よりも凸形状となるように、埋込材
（５）を堆積する工程と、ＣＭＰ法により前記埋込材
（５）が堆積された前記半導体基板（１）の表面を研磨
する工程とを有することを特徴としている。

【００２９】このように外周部の表面が凸形状となるよ
うにマスク材を形成し、マスク材を除去しないで、この
マスク材の上に外周部の表面が中央部よりも凸形状とな
るように埋込材を形成することで、研磨時に半導体基板
（１）の研磨面の中央が凸形状になるのを抑制すること
ができる。この場合、半導体基板（１）表面全体が平坦
な状態となるように外周部にマスク材を形成する場合と
比較して、より研磨面の中央が凸形状になるのを抑制す
る効果がある。

【００３０】マスク材を形成する手段として、例えば、
請求項５に示すように、半導体基板（１）の外周部の表
面上に第１のマスク材（１３）を形成する工程と、第１
のマスク材（１３）を含む半導体基板（１）の表面上に
第２のマスク材（１４）を形成することで、外周部（１
４ａ）の表面が凸形状となるようにマスク材（１４）を
形成することができる。

【００３１】また、第１のマスク材（１３）を形成する
工程において、例えば、請求項６に示すように、第１の
マスク材（１１）を半導体基板（１）表面の全面に形成
した後、半導体基板（１）の外周部における第１のマス
ク材（１１）の上にテープ（１６）を貼り、このテープ
（１６）をマスクとして、エッチングすることで、外周
部に第１のマスク材を形成することもできる。

【００３２】また、請求項７に示すように、前記半導体
基板として、Ｓｉウェハ上の埋込酸化膜（４２）上にＳ
ＯＩ層（４３）が形成されているＳＯＩウェハ（４４）
を用い、埋込酸化膜（４２）とＳＯＩ層（４３）とをマ
スクとして利用することもできる。この場合、前記埋込
酸化膜（４２）上の外周部に前記ＳＯＩ層（４３）を残
すようにパターニングすることで、前記半導体基板
（１）の外周部での表面が中央部よりも凸形状となるよ
うにしている。

【００３３】また、請求項８に示すように、外周部での
表面が凸形状となるように半導体基板（１）の表面上に
マスク材（１４、２１、４２、４３、４５）を形成する
工程では、外周部における複数の領域が中央部よりも凸
形状となるようにマスク材を形成することもできる。

【００３４】このように外周部の全領域において、中央
部よりも凸形状となっていなくても、外周部の複数の領
域が凸形状となるように、マスク材を形成することで、
このマスク材の上に形成された埋込材の表面のうち、外
周部の複数の所定領域を中央部よりも凸形状とすること
ができる。これにより、研磨面の中央が凸形状となるの
を抑制することができる。また、研磨面と研磨布との間
に間隙が生じることから、これらの間に研磨液が入りや
すくなる。

【００３５】さらに、請求項９に示すように、複数の凸
形状の領域（５１）同士の外周に沿った方向の間隔が一
定となるようにマスク材を形成することもできる。

【００３６】これにより、請求項８の発明の効果に加え
て、研磨面の全域において、研磨液を均等に入り込ませ
ることができる。

【００３７】請求項１０に記載の発明では、中央部の表
面が外周部よりも低い構造となっている半導体基板（３
１）を用意する工程と、前記溝を形成するためのマスク
材（３２）を、前記外周部での表面を中央部よりも凸形
状とするように、前記半導体基板（３１）の表面上に形
成し、前記マスク材（３２）をパターニングする工程
と、パターニングされた前記マスク材（３２）をマスク
としたエッチングにより、前記半導体基板（３１）上に
前記溝（２）を形成する工程と、前記溝（２）の内部を
含む前記マスク材（３２）上に埋込材（５）を堆積する
工程と、ＣＭＰ法により前記埋込材（５）が堆積された
前記半導体基板（３１）の表面を研磨する工程とを有す
ることを特徴としている。

【００３８】このようにして、外周部の表面が凸形状と
なるようにマスク材を形成することもできる。例えば、
半導体基板表面の中央部をエッチングポットにてエッチ
ングすることで、中央部の表面が外周部よりも低い半導
体基板（３１）を用意することができる。

【００３９】また、請求項１１に示すように、溝（２）
を形成するためのマスク材をストッパ材として使用する
こともできる。この場合、ストッパ材とマスク材とを別
々に形成する場合に比べて、製造工程の数を減少させる
ことができる。

【００４０】請求項１２に記載の発明では、マスク材を
パターニングする工程は、フォトリソグラフィ工程に
て、マスク材（３、１４、３２、４２、４３、４５）上
にフォトレジストを形成した後、このフォトレジスト材
をパターニングすると共に、フォトレジストの半導体基
板（１）外周端から３ｍｍまでの領域を除去すること
で、マスク材のうち半導体基板（１）の外周端から３ｍ
ｍまでの領域のマスク材を除去することを特徴としてい
る。

【００４１】このように外周部に形成されているマスク
材のうち、外周端から３ｍｍまでの領域のマスク材を除
去しても、研磨時に半導体基板（１）の研磨面が凸状に
なるのを抑制することができる。また、フォトリソグラ
フィ工程において、外周端周辺のフォトレジスト材を除
去していることから、半導体基板（１）の搬送の際にフ
ォトレジスト材が装置に付着し、汚染することを防止す
ることができる。

【００４２】また、請求項１３に示すように、マスク材
を形成する工程において、マスク材の外周部を除く領域
での膜厚（３、１４、２１、３２、４２、４５）が４μ
ｍ以下となるように形成することが好ましい。

【００４３】これにより、研磨時に半導体基板（１）が
割れるのを防ぐことができる。

【００４４】また、ＣＭＰ法にて研磨するときに用いら
れる研磨布として、請求項１４に示すように、硬度がＡ
ｓｋｅｒ−Ｃ８２度以上の研磨布を用いることができ
る。

【００４５】なお、上記各手段の括弧内の符号は、後述
する実施形態に記載の具体的手段との対応関係を示すも
のである。

【００４６】

【発明の実施の形態】（第１実施形態）以下、本発明を
適用した第１実施形態における半導体装置の製造方法を
図面に従って説明する。

【００４７】図１（ａ）〜（ｃ）、図２（ａ）〜
（ｃ）、図３に本実施形態における半導体装置の製造工
程を示す。なお、これらの図は高アスペクト比の拡散層
を有する半導体装置の製造工程である。

【００４８】まず、図２（ｃ）を参照して、本実施形態
での製造方法により形成される高アスペクト比の拡散層
を有する半導体装置の構造を説明する。

【００４９】この半導体装置は、半導体基板（半導体ウ
ェハ）１の表層部にトレンチ２が形成されている。この
トレンチ２は酸化膜３をマスクとしたエッチングにより
形成されたものである。そして、トレンチ２を含む半導
体基板１上にエピタキシャル膜を形成し、このエピタキ
シャル膜の表面に対して、酸化膜３をストッパとした平
坦化処理をすることで形成された拡散層４を備えてい
る。

【００５０】次にこの半導体装置の製造方法を図１、２
を参照して説明する。

【００５１】〔図１（ａ）に示す工程〕まず、シリコン
ウェハ等の半導体ウェハ１を用意する。

【００５２】〔図１（ｂ）に示す工程〕そして、半導体
ウェハ１表面上に、後の工程にてトレンチを形成するた
めのマスク材としての酸化膜３を、例えば、ＣＶＤ法、
若しくは、熱酸化法により形成する。図３は、酸化膜３
を形成した後の半導体ウェハ１の表面を上から見たとき
の図である。斜線の領域は酸化膜３が形成されている領
域を示している。このように、酸化膜３を半導体ウェハ
１全面に形成する。

【００５３】このとき、後の研磨工程において、半導体
ウェハ１が割れないように、酸化膜３の膜厚は４μｍ以
下とする。なお、マスク材としては、その他に窒化膜又
は、酸化膜と窒化膜との積層構造のものを用いることも
できる。

【００５４】〔図１（ｃ）に示す工程〕次に、図示しな
いが、フォトリソグラフィ工程により、フォトレジスト
を形成し、レジストパターンを形成する。このとき、従
来では、半導体ウェハ１の外周部のフォトレジストを除
去しているが、本実施形態では、除去しない。なお、こ
こでいう外周部とは、半導体ウェハ１の外周端より中心
側６ｍｍまでの領域である。また、これよりも中心側の
領域が中央部であり、この中央部では半導体素子が形成
される。

【００５５】続いて、パターニングしたフォトレジスト
を用いて、酸化膜３をエッチングしマスクパターンを形
成する。このときのエッチング方法としては、例えば、
ＨＦ、若しくはＢＨＦを用いたウェットエッチングを行
う。また、ウェットエッチングの代わりにドライエッチ
ングを行うこともできる。

【００５６】さらに、パターニングした酸化膜３をマス
クとして、エッチングを行い、トレンチ２を形成する。
このときのエッチング方法としては、例えば、水酸化テ
トラメチルアンモニウム（ＴＭＡＨ）水溶液を用いて、
９０℃、２８分にてウェットエッチングを行う。また、
ウェットエッチングの代わりにドライエッチングを行う
こともできる。

【００５７】トレンチ２を形成した後、エッチングの際
の反応生成物及び自然酸化膜の除去用の洗浄を行う。

【００５８】〔図２（ａ）に示す工程〕続いて、トレン
チ２の内部を含む半導体ウェハ１上にエピタキシャル成
長法により、埋込材としてのエピタキシャル膜５を形成
する。

【００５９】〔図２（ｂ）に示す工程〕次に、硬度の高
い研磨布を用いたＣＭＰ法により、半導体ウェハ１上の
エピタキシャル膜５を研磨する。このとき、酸化膜３を
ストッパとして用いる。本実施形態では、研磨布とし
て、例えば、ポリウレタン製のものを使用している。な
お、研磨布の硬度がＡｓｋｅｒ−Ｃ（日本ゴム協会標準
規格（ＳＲＩＳ））８２度以上のものであれば、他の材
質のものを使用することもできる。

【００６０】研磨の条件としては、例えば、Platen Spe
ed：１００r.p.m.、Carrier Speed：６０r.p.m.、Down
force：２．０p.s.i.（約１３．８ｋＰａ）、Back pres
sure：１．０p.s.i.（約６．９ｋＰａ）とする。

【００６１】このようにして、図２（ｃ）に示すよう
に、トレンチ２に埋め込まれた拡散層４を有する構造の
半導体装置が得られる。

【００６２】本実施形態では、図１（ｃ）に示す工程に
て、外周部のフォトレジストを除去しないようにしてい
る。従来では外周部のフォトレジストは除去され、外周
部にはマスク材が形成されていなかったが、本実施形態
では、外周部までマスク材を形成している。

【００６３】これにより、図２（ｂ）に示す工程におい
て、研磨面の中央が凸形状になるのを防ぐことができ
る。したがって、半導体基板の研磨面全体を研磨するこ
とができる。この結果、半導体基板上の埋込材の膜厚が
薄くなっても、研磨レートを低下させることなく、埋込
材を研磨することができる。

【００６４】図４に本実施形態のときの研磨前の半導体
ウェハ１上のエピタキシャル膜５の平均膜厚と研磨レー
トとの関係を示す。参考として、図２７に示される従来
での結果も示す。なお、測定条件は、図２７のときと同
様である。図中の外周部マスクありと示されているの
が、本実施形態での測定結果であり、外周部マスクなし
と示されているのが従来の結果である。この結果から、
エピタキシャル膜５の膜厚が薄くなっても、研磨レート
が低下しないことがわかる。

【００６５】なお、図３に示すように、酸化膜３を半導
体ウェハ１の表面全体に形成していたが、外周部のう
ち、外周端から３ｍｍ以下の領域に酸化膜３を形成しな
いようにすることもできる。

【００６６】図５（ａ）〜（ｄ）、図６にこの場合の製
造工程を示す。

【００６７】図５（ａ）の工程では、図１（ｂ）の工程
と同様に、半導体ウェハ１表面に酸化膜３を形成する。

【００６８】続いて、図５（ｂ）の工程において、図１
（ｃ）の工程と同様に、フォトリソグラフィ工程とエッ
チングにより、酸化膜３をパターニングする。その後、
パターニングされた酸化膜３をマスクとしたエッチング
を行い、トレンチ２を形成する。

【００６９】ただし、ここでは、このフォトリソグラフ
ィ工程において、酸化膜３の上に形成されたフォトレジ
ストのうち、外周端から３ｍｍ以下の領域を露光し、除
去する。これにより、酸化膜３をパターニングしたと
き、図６に示すように、外周端から３ｍｍ以下の領域
に、酸化膜３は形成されない。図６はこのときの半導体
ウェハ１の表面を上から見たときの図である。図中の斜
線領域が酸化膜３が形成されている領域である。なお、
トレンチ２を形成するための酸化膜３のパターンは省略
している。

【００７０】その後、図５（ｃ）、（ｄ）に示す工程に
おいては、図２（ａ）〜（ｃ）に示す工程と同様に、埋
込材を形成し、研磨する。

【００７１】このように、外周部のうち、外周端から３
ｍｍ以下の領域を除いてマスク材を形成しても、研磨時
に研磨面の中央が凸形状になるのを防ぐことができる。
この結果、半導体基板上の埋込材の膜厚が薄くなって
も、研磨レートを低下させることなく、埋込材を研磨す
ることができる。

【００７２】また、この場合、フォトリソグラフィ工程
において、外周端の近辺のフォトレジスト材が除去され
ているので、基板搬送の際に、フォトレジスト材が装置
に付着し、装置及び他の半導体ウェハが汚染されるのを
防ぐことができる。

【００７３】（第２実施形態）次に、本発明を適用した
第２実施形態における半導体装置の製造方法を説明す
る。第１実施形態にてマスク材を外周部まで形成してい
たのを、さらにマスク材の外周部の表面を中央部よりも
凸形状とすることもできる。

【００７４】図７（ａ）〜（ｃ）、図８（ａ）〜
（ｄ）、図９に本実施形態における半導体装置の製造方
法を説明する図を示す。

【００７５】〔図７（ａ）に示す工程〕半導体ウェハ１
を用意し、半導体ウェハ１上に第１のマスク材を形成す
る。第１のマスク材として、例えば、酸化膜１１を形成
する。なお、第１実施形態での図１（ｂ）の工程と同様
に、例えば、ＣＶＤ法、若しくは、熱酸化により、膜厚
が４μｍ以下となるように形成する。また、マスク材と
しては、その他に窒化膜又は、酸化膜と窒化膜との積層
構造のものを用いることもできる。

【００７６】〔図７（ｂ）に示す工程〕次に、フォトリ
ソグラフィ工程により、外周部にのみフォトレジスト１
２を形成する。

【００７７】〔図７（ｃ）に示す工程〕続いて、フォト
レジスト１２をマスクとして、半導体ウェハ１表面の中
央部に位置する酸化膜１１をエッチングする。エッチン
グ方法としては、ドライエッチング又は、ＨＦを用いた
ウェットエッチングを行う。図９は外周部に酸化膜１３
を形成した後の半導体ウェハ１表面を上から見たときの
図である。斜線領域は酸化膜１３が形成されている領域
である。このように、酸化膜１１をエッチングして、外
周部に酸化膜１３を形成する。

【００７８】〔図８（ａ）に示す工程〕そして、後の工
程にてトレンチを形成するための第２のマスク材を形成
する。ここでは、例えば、ＣＶＤ法により膜厚が１μｍ
となるように、酸化膜１３を含む半導体ウェハ１上に酸
化膜１４を形成する。これにより、半導体ウェハ１の外
周部における酸化膜１４ａ表面は中央部の酸化膜１４表
面より凸形状となる。

【００７９】〔図８（ｂ）、（ｃ）、（ｄ）に示す工
程〕以下の工程では、第１実施形態と同様に行う。図８
（ｂ）の工程にてトレンチ２を形成する。そして、図８
（ｃ）の工程にてエピタキシャル膜５を形成する。続い
て、図８（ｄ）の工程にて酸化膜１４をストッパとした
ＣＭＰ法による平坦化工程を行う。

【００８０】このように、本実施形態では、半導体ウェ
ハ１の外周部におけるマスク材が中央部に比べて凸形状
となるようにマスク材を形成している。そして、このマ
スク材の上にエピタキシャル膜５を形成している。この
とき、一般的な条件にて、エピタキシャル膜５を形成す
ることで、エピタキシャル膜５の表面において、外周部
を中央部よりも凸形状とすることができる。

【００８１】これにより、研磨中では、研磨面の外周部
が中央部よりも凸形状となって研磨されるので、研磨面
の中央部が凸形状となるのを抑制することができる。

【００８２】また、図８（ｄ）に示すように、エピタキ
シャル膜５の研磨終了予定時の表面（拡散層４の表面）
よりも上側に突出するように、外周部にてマスク材を形
成している。ここで、平坦化される材料としてのエピタ
キシャル膜５と、酸化膜１４から構成されているマスク
材とでは、マスク材の方が研磨され難い。このため、エ
ピタキシャル膜５とマスク材とが同時に研磨される状態
の時では、マスク材よりもエピタキシャル膜５の方が優
先的に研磨される。

【００８３】以上のことから本実施形態では、第１実施
形態よりも、研磨時に研磨面の中央が凸形状となるのを
抑制する効果がある。したがって、半導体ウェハ１の研
磨面全体を研磨することができる。この結果、研磨レー
トを低下させることなく、半導体ウェハ１表面に堆積さ
れた埋込材５を研磨することができる。

【００８４】なお、本実施形態では、図７（ｂ）に示す
ように、フォトレジスト１２を形成し、これをマスクと
したエッチングにより、第１のマスク材としての酸化膜
１３を外周部に形成していたが、フォトレジスト１２に
代えてテープを用いることもできる。

【００８５】図１０にこの場合の製造工程を示す。図７
（ａ）の工程の後、図１０（ａ）に示すように、酸化膜
１１の上にテープ１５を貼る。そして、図１０（ｂ）に
示すように、テープ１５をカットし、外周部にのみテー
プ１６を残す。

【００８６】その後、図７（ｃ）の工程では、テープ１
６により外周部の酸化膜１１を保護して、中央部の酸化
膜１１のみをエッチングする。このようにして、外周部
に第１のマスク材としての酸化膜１３を形成することも
できる。なお、テープ１６としては、エッチングにて用
いる薬品に対して耐性のある材質のものを用いる。

【００８７】これにより、フォトリソグラフィ工程を無
くすことができるので、低コストで、外周部に凸形状の
マスク材を形成することができる。

【００８８】また、本実施形態では、第１のマスク材と
第２のマスク材とを酸化膜にて形成していたが、第１の
マスク材を例えば窒化膜とし、第２のマスク材を酸化膜
とすることもできる。

【００８９】（第３実施形態）次に、第３実施形態を説
明する。図１１（ａ）〜（ｃ）、図１２（ａ）、
（ｂ）、図１３に本実施形態における半導体装置の製造
工程を示す。

【００９０】〔図１１（ａ）に示す工程〕半導体ウェハ
１を用意する。そして、半導体ウェハ１上に、後の工程
にて、トレンチ２を形成するためのマスク材としての酸
化膜２１を熱酸化により形成する。なお、熱酸化膜２１
の膜厚は４００〜７００Åとする。

【００９１】続いて、熱酸化膜２１上に例えば、ＣＶＤ
法により膜厚が１５００Åとなるように窒化膜２２を形
成する。

【００９２】〔図１１（ｂ）に示す工程〕次に、フォト
リソグラフィ工程により、窒化膜２２上にフォトレジス
ト２３を形成する。そして、フォトレジスト２３の外周
部を露光し、外周部のフォトレジスト２３を除去する。

【００９３】〔図１１（ｃ）に示す工程〕そして、フォ
トレジスト２３をマスクとしたドライエッチングによ
り、外周部における窒化膜２２を除去する。なお、ドラ
イエッチングの代わりにリン酸を用いたウェットエッチ
ングを行うこともできる。

【００９４】その後、フォトレジスト２３を除去する。

【００９５】〔図１２（ａ）に示す工程〕続いて、ＬＯ
ＣＯＳ酸化を行う。例えば、９５０℃、６２０分にて熱
酸化することで、窒化膜２２に覆われていない外周部
に、中央部よりも膜厚が厚い酸化膜２１ａを形成する。

【００９６】〔図１２（ｂ）に示す工程〕次に、例え
ば、リン酸を用いて、１８０℃、６５分にてウェットエ
ッチングを行い、窒化膜２２を除去する。図１３は、こ
のときの半導体ウェハ１表面を上から見たときの図であ
る。斜線領域が酸化膜２１が形成されている領域であ
る。このようにして、半導体ウェハ１表面の全面に酸化
膜２１を形成し、かつ、外周部の表面を中央部よりも凸
形状となるようにする。

【００９７】その後は、第１、第２実施形態と同様に、
マスク材をパターニングし、トレンチ２を形成する。続
いて、トレンチ２の内部を含む半導体ウェハ１上にエピ
タキシャル膜５を形成する。その後、マスク材をストッ
パとしたＣＭＰ法による平坦化工程を行う。

【００９８】このように、外周部の表面が中央部に比べ
て凸形状となるマスク材を形成することで、第２実施形
態と同様の効果を有する。

【００９９】また、本実施形態では、図１１（ｂ）に示
す工程において、フォトレジスト２３の外周部は除去し
ている。これにより、半導体ウェハ１を搬送するとき
に、レジスト材が装置に付着して、装置及び他の半導体
ウェハが汚染されるのを防ぐことができる。

【０１００】（第４実施形態）第２、第３実施形態で
は、平坦な半導体ウェハ１上にマスク材を形成し、外周
部におけるマスク材を凸形状となるように形成していた
が、半導体ウェハ１表面の中央部を凹形状にして、その
半導体ウェハ上にマスク材を形成することで、外周部に
おけるマスク材を中央部に対して凸形状とすることもで
きる。

【０１０１】図１４（ａ）、（ｂ）、図１５（ａ）〜
（ｃ）、図１６、図１７に第４実施形態における半導体
装置の製造工程を示す。

【０１０２】〔図１４（ａ）に示す工程〕半導体ウェハ
３１を用意し、例えば、エッチングポットを用いたウェ
ットエッチング（特願２０００−１２４１６６号公報参
照）を行い、半導体ウェハ３１の表層部に凹部３１ａを
形成する。エッチング液としては、ＴＭＡＨ又はフッ硝
酸を用いることができる。また、凹部３１ａの深さは１
〜３μｍとする。

【０１０３】図１６はエッチング後の半導体ウェハ３１
表面を上から見たときの図である。このように、半導体
ウェハ３１の外周部に凹部３１ａと凸部３１ｂとを形成
する。

【０１０４】その後、不活性ガスによるアニール処理を
行い、半導体ウェハ３１表面のエッチングにより受けた
ダメージを回復させる。例えば、１１５０℃、１０分に
て水素アニール処理を行う。

【０１０５】〔図１４（ｂ）に示す工程〕次に凸部３１
ｂを含む半導体ウェハ３１上に、後の工程にて、トレン
チを形成するためのマスク材を形成する。例えば、ＣＶ
Ｄ法により、膜厚が１μｍとなるように酸化膜３２を形
成する。図１７は酸化膜３２を形成した後の半導体ウェ
ハ３１表面を上から見たときの図である。斜線領域は酸
化膜３２が形成された領域である。このようにして、外
周部におけるマスク材を中央部よりも凸形状とすること
ができる。

【０１０６】〔図１５（ａ）、（ｂ）、（ｃ）に示す工
程〕その後は、第１、第２実施形態と同様に、マスク材
をパターニングし、トレンチ２を形成する。そして、ト
レンチ２の内部を含む半導体ウェハ３１上にエピタキシ
ャル膜５を形成する。その後、マスク材をストッパとし
たＣＭＰ法による平坦化工程を行う。

【０１０７】このように、本実施形態では、半導体ウェ
ハ３１自体の構造において、外周部での表面構造を中央
部より凸形状とすることで、この半導体ウェハ３１上に
形成したマスク材の外周部表面を中央部よりも凸形状と
することができる。これにより、第２実施形態と同様の
効果を有する。

【０１０８】また、本実施形態では、図１４（ａ）、
（ｂ）に示す工程にて、フォトリソグラフィ工程を行う
必要がないので、第２実施形態のようにフォトリソグラ
フィ工程がある場合に比べて、コストを低下させること
ができる。

【０１０９】また、図１４（ａ）の工程において、半導
体ウェハ３１の表層部に凹部３１ａを形成している。こ
のため、研磨後の工程において、配線及び保護膜を形成
した後、半導体ウェハの裏面を研削する際に、半導体ウ
ェハが割れるのを防止することができる。

【０１１０】このことを説明するために、図１８、図１
９に半導体ウェハ上に配線及び保護膜を形成したときの
断面図を示す。従来では、図１８に示すように、研磨後
の工程で、半導体ウェハ３３上に配線３４と保護膜３５
とを形成する際に、フォトリソグラフィ工程にて、周辺
露光を行い、半導体ウェハ３３の端部周辺の領域のフォ
トレジスト材を除去している。これにより、フォトレジ
スト塗布装置等の汚染を防いでいる。

【０１１１】その後、パッケージに実装するために、半
導体ウェハ３３の裏面を研削して、半導体基板を薄くし
ている。しかしながら、周辺領域のフォトレジストを除
去していることから、周辺領域において、半導体ウェハ
３３と保護膜３５との間で段差が生じている。このた
め、この段差により、研削時に半導体ウェハ３２が割れ
やすいという問題があった。

【０１１２】これに対して、本実施形態では、半導体ウ
ェハ３１の表層部に凹部３１ａを形成していことから、
図１９に示すように、この凹部３１ａに配線３６と保護
膜３７とを形成することができる。この結果、半導体ウ
ェハ３１の裏面の研削時に、半導体ウェハ３１が割れる
のを防止することができる。

【０１１３】（第５実施形態）また、上記した各実施形
態の他に、ＳＯＩウェハを用いることもできる。

【０１１４】図２０（ａ）〜（ｃ）、図２１（ａ）、
（ｂ）、図２２に第５実施形態における半導体装置の製
造方法を示す。

【０１１５】〔図２０（ａ）に示す工程〕Ｓｉウェハ４
１上に埋込酸化膜４２を有し、この埋込酸化膜４２上に
Ｓｉ単結晶が形成されたＳＯＩ層４３を備えるＳＯＩウ
ェハ４４を用意する。なお、埋込酸化膜４２の膜厚は１
μｍであり、ＳＯＩ層４３の膜厚は４ミクロン以下とす
る。

【０１１６】〔図２０（ｂ）に示す工程〕次に、フォト
リソグラフィ工程により、外周部にＳＯＩ層４３を残す
ようにエッチングする。エッチング方法として、例え
ば、Ｓｉと酸化膜との選択性のあるＴＭＡＨを用いたウ
ェットエッチングを行う。図２２はエッチング後のＳｉ
ウェハ４１表面を上から見たときの図である。中央部の
斜線領域は埋込酸化膜４２が形成されている領域であ
り、外周部の斜線領域はＳＯＩ層４３が形成されている
領域である。このように、外周部にのみ埋込酸化膜４２
上にＳＯＩ層４３を残す。

【０１１７】〔図２０（ｃ）に示す工程〕続いて、この
埋込酸化膜４２をフォトリソグラフィ工程によりパター
ニングし、このパターニングされた埋込酸化膜４２をマ
スクとしたエッチングにより、トレンチ２を形成する。
このときのエッチング方法は、上記した各実施形態と同
様である。

【０１１８】〔図２１（ａ）、（ｂ）に示す工程〕その
後の工程は、第２実施形態と同様に、トレンチ２の内部
を含む半導体ウェハ１上にエピタキシャル膜５を形成す
る。その後、マスク材をストッパとしたＣＭＰ法による
平坦化工程を行う。

【０１１９】本実施形態では、このようにＳＯＩウェハ
４４の埋込酸化膜４２をトレンチ２を形成するためのマ
スク材として使用する。また、このマスク材の外周部に
おける形状が凸形状となるようにＳＯＩ層４３を外周部
にのみ残している。このため、エピタキシャル膜５の表
面のうち、外周部が中央部よりも凸形状となるように、
エピタキシャル膜５を形成することができる。

【０１２０】これにより、これにより、研磨中では、研
磨面の外周部が中央部よりも凸形状となって研磨される
ので、研磨面の中央部が凸形状となるのを抑制すること
ができる。

【０１２１】本実施形態では、図２１（ｂ）の工程での
平坦化工程において、外周部におけるＳＯＩ層４３も最
終的に研磨により除去される。

【０１２２】なお、本実施形態では、図２０（ｂ）に示
す工程において、エッチングにより、外周部に形成され
たＳＯＩ層４３をそのまま平坦化工程におけるストッパ
として用いていたが、ＳＯＩ層４３を酸化させて酸化膜
とすることもできる。

【０１２３】図２３（ａ）にＳＯＩ層４３を酸化させた
ときの半導体ウェハの断面を示す。図２０（ｂ）に示す
ＳＯＩ層４３のエッチング工程の後、例えば、１１５０
℃、１０時間にて熱酸化を行う。これにより、外周部が
凸形状となっている酸化膜４５を形成することもでき
る。このようにして、外周部が中央部よりも凸形状とな
っているマスク材を形成することができる。このことか
ら、第２実施形態と同様の効果を有する。

【０１２４】（他の実施形態）第２実施形態において、
図９に示すように、外周部に第１のマスク材を形成して
いた。続いて、この第１のマスク材の上に第２のマスク
材を形成することで、外周部が中央部に対して凸形状で
ある構造のマスク材を形成していた。この第１のマスク
材を外周部に形成する際に、図２４に示すように、マス
ク材を形成する場所５１とマスク材を形成しない場所５
２とを設けることもできる。

【０１２５】この場合の製造工程は、第２実施形態では
図７（ｂ）、（ｃ）又は図１０（ｂ）に示す工程におい
て、図２４に示す構造となるように、フォトリソグラフ
ィ工程にて、フォトレジストを形成し、エッチングす
る。

【０１２６】また、第３実施形態では図１１（ｂ）に示
す工程において、第５実施形態では図２０（ｂ）に示す
工程において、同様に図２４に示す構造となるように行
う。

【０１２７】このようにして、外周部の複数の所定領域
が凸形状となるように、ストッパ用のマスク材を形成し
ても、埋込材の研磨時において、研磨面の中央が凸形状
になるのを防ぐことができる。したがって、半導体基板
の研磨面全体を研磨することができる。この結果、半導
体基板上の埋込材の膜厚が薄くなっても、研磨レートを
低下させることなく、埋込材を研磨することができる。

【０１２８】また、本実施形態では、マスク材の外周部
の複数の所定領域が凸形状となっていることから、この
マスク材の上に形成された埋込材の表面のうち、外周部
の複数の所定領域が中央部よりも凸形状となる。このた
め、図９に示すように、外周部の全領域が中央部に比べ
凸形状となるようにマスク材を形成した場合に比べ、研
磨時に研磨液が研磨面の中心側に入り込み易くなる。

【０１２９】さらに、外周部において、凸形状となって
いる領域同士の外周に沿った方向での間隔を一定にす
る。これにより、研磨面の外周部における凸形状の領域
の間隔が一定となるので、研磨時において、研磨面全域
に研磨液を均等に供給することができる。

【０１３０】また、このように形成されているマスク材
を、研磨時のストッパとして用いるためには、研磨され
る埋込材とストッパ材との研磨レートが異なることが要
求される。図２５に凸形状となっている領域の幅（外周
方向での長さ）が各値の時の研磨レート値を示す。この
ときの研磨条件は、図２（ｂ）に示す工程の時と同じ条
件である。

【０１３１】埋込材が例えば、エピタキシャル成長法に
よるＳｉの場合では、同一の研磨条件時の研磨レート
は、５０００Å／ｍｉｎである。したがって、ストッパ
材の研磨レートはこれよりも１０倍以上遅い、５００Å
／ｍｉｎ以下であることが好ましいことから、凸形状と
なっている領域５１の幅は１０μｍ以上とするのが好ま
しい。

【０１３２】なお、上記した各実施形態では、トレンチ
２を形成するためのマスク材をストッパとして、研磨時
に使用していたが、このマスク材とは別にストッパ材を
形成することもできる。

【０１３３】例えば、各実施形態での工程において、半
導体ウェハ１上にトレンチを形成する為のマスク材を形
成していたが、このマスク材と半導体ウェハ１との間に
ストッパ材を形成しておく。そして、マスク材を残した
まま、若しくは、マスク材を除去した後、ストッパ材を
ストッパとして研磨することもできる。

【０１３４】また、第１実施形態では、マスク材を外周
部にも形成し、且つ、外周部のうち、外周端から３ｍｍ
以下の領域にはマスク材を形成しないようにしていた
が、第１実施形態以外の各実施形態においても同様に行
うことができる。

【０１３５】また、上記した各実施形態では、高アスペ
クト比の拡散層を有する半導体装置を形成するときの製
造方法を例として説明したが、他のＣＭＰ法による研磨
を行う場合、例えば、ＳＴＩ技術による素子分離形成工
程、ダマシンプロセスと呼ばれるＣｕ、Ｗ等を用いた多
段配線形成工程、層間膜の平坦化工程、又は半導体ウェ
ハの研削及び面取り後の鏡面仕上げ工程等においても本
発明を適用することができる。

【０１３６】なお、半導体ウェハの鏡面仕上げ工程にお
いては、溝を形成する工程と、溝の中央部に埋込材を形
成する工程を有していないが、第２実施形態での図７
（ｃ）に示す工程までを行い、ストッパ材としての酸化
膜１３を外周部に形成する。その後、ＣＭＰ法による研
磨を行う。これにより、研磨時において、硬度の高い研
磨布を用いても、研磨面の中央が凸形状になるのを抑制
することができる。この結果、研磨を行う時間が進むに
つれ研磨レートが低下するのを抑制することができる。

【図面の簡単な説明】

【図１】本発明の第１実施形態における半導体装置の製
造方法における製造工程を示す図である。

【図２】図１に続く半導体装置の製造工程を示す図であ
る。

【図３】図１（ｂ）の工程での半導体ウェハを上から見
たときの図である。

【図４】第１実施形態における埋込材の研磨前の各膜厚
での研磨レートを示す図である。

【図５】第１実施形態における半導体装置の製造方法の
変形例を示す図である。

【図６】図５（ｂ）の工程での半導体ウェハを上から見
たときの図である。

【図７】本発明の第２実施形態における半導体装置の製
造方法における製造工程を示す図である。

【図８】図７に続く半導体装置の製造工程を示す図であ
る。

【図９】図７（ｃ）の工程での半導体ウェハを上から見
たときの図である。

【図１０】第２実施形態における半導体装置の製造方法
の変形例を示す図である。

【図１１】本発明の第３実施形態における半導体装置の
製造方法における製造工程を示す図である。

【図１２】図１１に続く半導体装置の製造工程を示す図
である。

【図１３】図１２（ｂ）の工程での半導体ウェハを上か
ら見たときの図である。

【図１４】本発明の第４実施形態における半導体装置の
製造方法における製造工程を示す図である。

【図１５】図１４に続く半導体装置の製造工程を示す図
である。

【図１６】図１４（ａ）の工程での半導体ウェハを上か
ら見たときの図である。

【図１７】図１４（ｂ）の工程での半導体ウェハを上か
ら見たときの図である。

【図１８】従来の製造方法における配線とパッシベーシ
ョン保護膜が形成された半導体ウェハの断面図である。

【図１９】第３実施形態における製造方法における配線
とパッシベーション保護膜が形成された半導体ウェハの
断面図である。

【図２０】本発明の第５実施形態における半導体装置の
製造方法における製造工程を示す図である。

【図２１】図２０に続く半導体装置の製造工程を示す図
である。

【図２２】図２０（ｂ）の工程での半導体ウェハを上か
ら見たときの図である。

【図２３】第５実施形態における半導体装置の製造方法
の変形例を示す図である。

【図２４】本発明の他の実施形態における半導体装置の
製造方法における製造工程の一部を示す図である。

【図２５】他の実施形態における凸形状となっている領
域の各幅における研磨レートを示す図である。

【図２６】ＣＭＰ法による研磨時の概略図である。

【図２７】従来の製造方法において、ＣＭＰ法による研
磨を行ったときの研磨前の埋込材の各膜厚での研磨レー
トを示す図である。

【図２８】従来の製造方法において、硬度の高い研磨布
を用いたＣＭＰ法による研磨を行った後の研磨面の各位
置における膜厚を測定した結果を示す図である。

【図２９】ＣＭＰ法による研磨において、硬度の高い研
磨布を用いて研磨している時の概略図である。

【図３０】ＣＭＰ法による研磨において、低硬度の研磨
布を用いて研磨している時の概略図である。

【符号の説明】

１、３１…半導体ウェハ（半導体基板）、２…トレン
チ、３、１４、２１、３２、４２、４５…酸化膜（マス
ク材）、４、５…エピタキシャル膜（埋込材）、１５、
１６…テープ、４２…埋込酸化膜、４３…ＳＯＩ層。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 野田 理崇 愛知県刈谷市昭和町１丁目１番地 株式会 社デンソー内

Claims (14)

【特許請求の範囲】
1. 【請求項１】 ＣＭＰ法による平坦化処理を行う半導体
   装置の製造方法において、 研磨面の外周部を中央部よりも凸形状の状態にする工程
   と、 研磨時にて、前記研磨面の前記外周部が前記中央部より
   も凸形状となっている状態でＣＭＰ法による研磨を行う
   工程とを有することを特徴とする半導体装置の製造方
   法。
2. 【請求項２】 ＣＭＰ法による平坦化処理を行う半導体
   装置の製造方法において、 半導体基板の外周部に、研磨終了予定時における平坦化
   される材料の表面位置よりも上側に突き出すように、前
   記平坦化される材料よりも研磨され難い材料を形成する
   工程と、 前記半導体基板の外周部に、前記研磨され難い材料を形
   成した状態で、ＣＭＰ法による研磨を行う工程とを有す
   ることを特徴とする半導体装置の製造方法。
3. 【請求項３】 半導体基板に形成された溝と、この溝に
   形成された埋込材とを有する半導体装置の製造方法にお
   いて、 半導体基板（１）を用意する工程と、 前記半導体基板（１）上に前記溝（２）を形成するため
   のマスク材（３）を形成し、前記半導体基板（１）の外
   周部における前記マスク材を残すように、前記マスク材
   をパターニングする工程と、 パターニングされた前記マスク材（３）をマスクとした
   エッチングにより、前記半導体基板（１）上に前記溝
   （２）を形成する工程と、 前記溝（２）の内部を含む前記マスク材（３）上に、前
   記外周部での表面が前記中央部よりも凸形状となるよう
   に、前記埋込材（５）を堆積する工程と、 ＣＭＰ法により前記埋込材（５）が堆積された前記半導
   体基板（１）の表面を研磨する工程とを有することを特
   徴とする半導体装置の製造方法。
4. 【請求項４】 半導体基板に形成された溝と、この溝に
   形成された埋込材とを有する半導体装置の製造方法にお
   いて、 半導体基板（１）を用意する工程と、 前記半導体基板（１）の表面上に、前記溝を形成するた
   めのマスク材（１１、２１、４２、４３、４５）を、前
   記半導体基板（１）の外周部での表面が中央部よりも凸
   形状となるように形成し、前記マスク材（１１、２１、
   ４２、４３、４５）をパターニングする工程と、 パターニングされた前記マスク材（１４、２１、４２、
   ４３、４５）をマスクとしたエッチングにより、前記半
   導体基板（１）上に前記溝（２）を形成する工程と、 前記溝（２）の内部を含む前記マスク材（１４、２１、
   ４２、４３、４５）上に埋込材（５）を堆積する工程
   と、 ＣＭＰ法により前記埋込材（５）が堆積された前記半導
   体基板（１）の表面を研磨する工程とを有することを特
   徴とする半導体装置の製造方法。
5. 【請求項５】 前記マスク材を形成する工程は、 前記半導体基板（１）の外周部の表面上に第１のマスク
   材（１３）を形成する工程と、 前記第１のマスク材（１３）を含む前記半導体基板
   （１）の表面上に第２のマスク材を形成することで、前
   記外周部（１４ａ）の表面が凸形状となるように前記マ
   スク材（１４）を形成することを特徴とする請求項４に
   記載の半導体装置の製造方法。
6. 【請求項６】 前記第１のマスク材（１３）を形成する
   工程にて、前記第１のマスク材（１１）を半導体基板
   （１）表面の全面に形成した後、前記半導体基板（１）
   の外周部における前記第１のマスク材（１１）の上にテ
   ープ（１６）を貼り、当該テープ（１６）をマスクとし
   て、エッチングすることで、前記半導体基板（１）の外
   周部の表面上に第１のマスク材（１３）を形成すること
   を特徴とする請求項５に記載の半導体装置の製造方法。
7. 【請求項７】 前記半導体基板として、Ｓｉウェハ上の
   埋込酸化膜（４２）上にＳＯＩ層（４３）が形成されて
   いるＳＯＩウェハ（４４）を用い、前記埋込酸化膜（４
   ２）上の外周部に前記ＳＯＩ層（４３）を残すようにパ
   ターニングすることで、前記半導体基板（１）の外周部
   での表面が中央部よりも凸形状となるようにマスク材を
   形成することを特徴とする請求項４に記載の半導体装置
   の製造方法。
8. 【請求項８】 外周部での表面が凸形状となるように半
   導体基板（１）の表面上に前記マスク材（１４、２１、
   ４２、４３、４５）を形成する工程では、外周部におけ
   る複数の領域が中央部よりも凸形状となるように前記マ
   スク材を形成することを特徴とする請求項４乃至７のい
   ずれか１つに記載の半導体装置の製造方法。
9. 【請求項９】 前記複数の凸形状の領域（５１）同士の
   外周に沿った方向の間隔が一定となるようにマスク材を
   形成することを特徴とする請求項８に記載の半導体装置
   の製造方法。
10. 【請求項１０】 半導体基板に形成された溝と、この溝
    に形成された埋込材とを有する半導体装置の製造方法に
    おいて、 中央部の表面が外周部よりも低い構造となっている半導
    体基板（３１）を用意する工程と、 前記溝を形成するためのマスク材（３２）を、前記外周
    部での表面を中央部よりも凸形状とするように、前記半
    導体基板（３１）の表面上に形成し、前記マスク材（３
    ２）をパターニングする工程と、 パターニングされた前記マスク材（３２）をマスクとし
    たエッチングにより、前記半導体基板（３１）上に前記
    溝（２）を形成する工程と、 前記溝（２）の内部を含む前記マスク材（３２）上に埋
    込材（５）を堆積する工程と、 前記埋込材（５）が堆積された前記半導体基板（３１）
    の表面をＣＭＰ法により研磨する工程とを有することを
    特徴とする半導体装置の製造方法。
11. 【請求項１１】 前記ＣＭＰ法により前記埋込材（５）
    が堆積された前記半導体基板（１）の表面を研磨する工
    程にて、前記マスク材をストッパとして研磨を行うこと
    を特徴とする請求項３乃至１０のいずれか１つ記載の半
    導体装置の製造方法。
12. 【請求項１２】 前記マスク材をパターニングする工程
    は、 フォトリソグラフィ工程にて、前記マスク材（３、１
    ４、３２、４２、４３、４５）上にフォトレジストを形
    成した後、このフォトレジスト材をパターニングすると
    共に、前記フォトレジストの前記半導体基板（１）外周
    端から３ｍｍまでの領域を除去することで、前記マスク
    材のうち前記半導体基板（１）の外周端から３ｍｍまで
    の領域のマスク材を除去することを特徴とする請求項３
    乃至１１のいずれか１つに記載の半導体装置の製造方
    法。
13. 【請求項１３】 前記マスク材を形成する工程におい
    て、前記マスク材の中央部の膜厚（３、１４、２１、３
    ２、４２、４５）が４μｍ以下となるように前記マスク
    材を形成することを特徴とする請求項２又は請求項３乃
    至１２のいずれか１つに記載の半導体装置の製造方法。
14. 【請求項１４】 ＣＭＰ法にて研磨するときに用いられ
    る研磨布は硬度がＡｓｋｅｒ−Ｃ８２度以上であること
    を特徴とする請求項１乃至１２のいずれか１つに記載の
    半導体装置の製造方法。