JP2778114B2 - 半導体基板の製法 - Google Patents
半導体基板の製法Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、基板上に絶縁層を介して半導体薄層が形成
されてなる半導体基板、所謂SOI（silicon on insulato
r）基板の製法に関し、特に段差を有する半導体基板の
貼り合せにより、複数の島状半導体薄層を有せしめたSO
I基板の製法に関する。
されてなる半導体基板、所謂SOI（silicon on insulato
r）基板の製法に関し、特に段差を有する半導体基板の
貼り合せにより、複数の島状半導体薄層を有せしめたSO
I基板の製法に関する。
本発明は、段差を有する半導体基板の貼り合せによる
SOI基板の製法において、半導体基板の段差を有する主
面に絶縁膜を形成し、その後上記半導体基板と別の基板
を貼り合せたのち、上記半導体基板を上記絶縁膜で仕切
られた複数の島状半導体領域が露出するまで研磨し、そ
の後上記複数の島状半導体領域の表面に熱酸化膜を成長
させたのち、該熱酸化膜をエッチング除去することによ
り、島状半導体領域の表面に生じた研磨ダメージを除去
できると共に、該島状半導体領域の厚みの均一化を実現
できるようにしたものである。
SOI基板の製法において、半導体基板の段差を有する主
面に絶縁膜を形成し、その後上記半導体基板と別の基板
を貼り合せたのち、上記半導体基板を上記絶縁膜で仕切
られた複数の島状半導体領域が露出するまで研磨し、そ
の後上記複数の島状半導体領域の表面に熱酸化膜を成長
させたのち、該熱酸化膜をエッチング除去することによ
り、島状半導体領域の表面に生じた研磨ダメージを除去
できると共に、該島状半導体領域の厚みの均一化を実現
できるようにしたものである。
近時、絶縁層上に薄膜単結晶シリコン層を形成してな
る所謂SOI基板を用いて超LSIを作製する開発が進められ
ている。各種のSOI基板の作製方法の中でも最も結晶性
が良く、特性面でも優れている（例えば、寄性容量やキ
ンク現象の低減など）と考えられるものに貼り合せ方式
がある。
る所謂SOI基板を用いて超LSIを作製する開発が進められ
ている。各種のSOI基板の作製方法の中でも最も結晶性
が良く、特性面でも優れている（例えば、寄性容量やキ
ンク現象の低減など）と考えられるものに貼り合せ方式
がある。
貼り合せ方式とは、一方の鏡面の半導体ウェーハの主
面に段差を設けて、酸化し、更に例えばSiO2層、多結晶
シリコン層等の平坦化用の層で段差を埋め込んでその平
坦化用の層を平坦化し、別の鏡面の半導体ウェーハと貼
り合せたのち、一方の半導体ウェーハを薄膜になるまで
研磨して複数の島状半導体領域（素子形成部）を形成す
る方法である。
面に段差を設けて、酸化し、更に例えばSiO2層、多結晶
シリコン層等の平坦化用の層で段差を埋め込んでその平
坦化用の層を平坦化し、別の鏡面の半導体ウェーハと貼
り合せたのち、一方の半導体ウェーハを薄膜になるまで
研磨して複数の島状半導体領域（素子形成部）を形成す
る方法である。
具体的に第２図を用いて説明すると、まず同図Ａに示
すように、鏡面シリコンウェーハ（11）の一主面をフォ
トリソグラフィー技術を用いて素子形成部（12）が凸部
となるように段差で残るようにパターニングする。次い
で段差が形成された主面にSiO2膜（13）を形成し、更に
段差を埋めるために、全面にSiO2層又は多結晶シリコン
層等の平坦化用の層（14）を形成したのち、この層（1
4）の表面を平坦研磨する。
すように、鏡面シリコンウェーハ（11）の一主面をフォ
トリソグラフィー技術を用いて素子形成部（12）が凸部
となるように段差で残るようにパターニングする。次い
で段差が形成された主面にSiO2膜（13）を形成し、更に
段差を埋めるために、全面にSiO2層又は多結晶シリコン
層等の平坦化用の層（14）を形成したのち、この層（1
4）の表面を平坦研磨する。
次に、同図Ｂに示すように、平坦化の層（14）の表面
に別の鏡面シリコンウェーハ（15）を貼り合せたのち、
同図Ｃに示すように、シリコンウェーハ（11）の裏面よ
りＡ面まで研削したのち、硬いクロスによる選択ポリッ
シング（砥粒を入れずに、研磨液のエチレンジアミンと
Siとの生成物をふきとるだけの研磨法）にてＢ面即ちSi
O2膜（13）の面まで研磨して素子形成部（12）を露出さ
せて同図Ｄに示すように、SiO2膜（13）により分離され
た複数の島状半導体薄層（即ち、素子形成部）（12）を
有するSOI基板（16）を得ている。
に別の鏡面シリコンウェーハ（15）を貼り合せたのち、
同図Ｃに示すように、シリコンウェーハ（11）の裏面よ
りＡ面まで研削したのち、硬いクロスによる選択ポリッ
シング（砥粒を入れずに、研磨液のエチレンジアミンと
Siとの生成物をふきとるだけの研磨法）にてＢ面即ちSi
O2膜（13）の面まで研磨して素子形成部（12）を露出さ
せて同図Ｄに示すように、SiO2膜（13）により分離され
た複数の島状半導体薄層（即ち、素子形成部）（12）を
有するSOI基板（16）を得ている。
しかしながら、島状半導体薄層（12）の厚さが約1000
ÅのSOI基板を作製する場合、従来の如く単純な貼り合
せと研磨では不可能である。即ち、従来の方法の場合、
ウェーハの中央部分において島状半導体薄層（12）が露
出されたとしても、ウェーハの周辺部分には、まだSiが
残った状態となって、マスク合せ用のマークが隠れてし
まい、その後のデバイス作製、特にマスク合せが困難に
なるという不都合がある。また、周辺部分のSiを削った
としても中央部分の島状半導体薄層（12）が全て削られ
てしまい、デバイスが作製できないという不都合があ
る。
ÅのSOI基板を作製する場合、従来の如く単純な貼り合
せと研磨では不可能である。即ち、従来の方法の場合、
ウェーハの中央部分において島状半導体薄層（12）が露
出されたとしても、ウェーハの周辺部分には、まだSiが
残った状態となって、マスク合せ用のマークが隠れてし
まい、その後のデバイス作製、特にマスク合せが困難に
なるという不都合がある。また、周辺部分のSiを削った
としても中央部分の島状半導体薄層（12）が全て削られ
てしまい、デバイスが作製できないという不都合があ
る。
また、選択ポリッシュの際、ふきとりによりSiを研磨
するため、第３図に示すように、島状半導体薄層（12）
に対して所望の膜厚のSiを残そうとしても、その中央部
において深さＺ（Ｚ200〜400Å）程度のくぼみが形成
されてしまい、所望の膜厚例えば約1000Åを有する島状
半導体薄層（12）がウェーハ全面において均一に形成で
きないという不都合があると共に、その後のデバイス作
製における膜厚の制御や露光・現像の際、上記くぼみを
考慮しながら行なわなければならず、工程が非常に繁雑
になるという不都合があった。
するため、第３図に示すように、島状半導体薄層（12）
に対して所望の膜厚のSiを残そうとしても、その中央部
において深さＺ（Ｚ200〜400Å）程度のくぼみが形成
されてしまい、所望の膜厚例えば約1000Åを有する島状
半導体薄層（12）がウェーハ全面において均一に形成で
きないという不都合があると共に、その後のデバイス作
製における膜厚の制御や露光・現像の際、上記くぼみを
考慮しながら行なわなければならず、工程が非常に繁雑
になるという不都合があった。
また、硬いクロスを用いるため、島状半導体薄層（1
2）の表面に対するダメージが心配される。
2）の表面に対するダメージが心配される。
本発明は、このような点に鑑み成されたもので、その
目的とするところは、島状半導体薄層の表面に生じた研
磨ダメージを除去できると共に、島状半導体薄層の膜厚
をウェーハ全面に関し均一化することができる半導体基
板の製法を提供することにある。
目的とするところは、島状半導体薄層の表面に生じた研
磨ダメージを除去できると共に、島状半導体薄層の膜厚
をウェーハ全面に関し均一化することができる半導体基
板の製法を提供することにある。
本発明の半導体基板の製法は、半導体基板（１）の段
差を有する主面に絶縁膜（３）及び（４）を形成し、そ
の後半導体基板（１）と別の基板（６）を貼り合せたの
ち、半導体基板（１）を絶縁膜（３）で仕切られた複数
の島状半導体領域（７）が露出するまで研磨し、その後
複数の島状半導体領域（７）の表面に熱酸化膜（８）を
成長させたのち、該熱酸化膜（８）をエッチング除去す
る。
差を有する主面に絶縁膜（３）及び（４）を形成し、そ
の後半導体基板（１）と別の基板（６）を貼り合せたの
ち、半導体基板（１）を絶縁膜（３）で仕切られた複数
の島状半導体領域（７）が露出するまで研磨し、その後
複数の島状半導体領域（７）の表面に熱酸化膜（８）を
成長させたのち、該熱酸化膜（８）をエッチング除去す
る。
上述の本発明の製法によれば、島状半導体領域（７）
に熱酸化膜（８）を成長させたのち、該熱酸化膜（８）
をエッチング除去するようにしたので、島状半導体領域
（７）の表面に生じた硬いクロスによる研磨ダメージを
除去することができる。
に熱酸化膜（８）を成長させたのち、該熱酸化膜（８）
をエッチング除去するようにしたので、島状半導体領域
（７）の表面に生じた硬いクロスによる研磨ダメージを
除去することができる。
また、研磨後、島状半導体領域（７）にくぼみが形成
されたとしても、後に形成する熱酸化膜（８）の膜厚を
自由に変えることによって、島状半導体領域（７）の厚
みを制御できるため、島状半導体領域をウェーハ全面に
おいて全て露出させるとができると共に、該島状半導体
領域（７）の厚みをウェーハ全面に関して所望する厚み
d2で均一化させることができ、また更に、島状半導体領
域（７）の表面を実質的にくぼみのない状態、即ち周囲
の表面とほぼ同じ高さに形成することができるため、そ
の後のデバイス作製が容易になる。
されたとしても、後に形成する熱酸化膜（８）の膜厚を
自由に変えることによって、島状半導体領域（７）の厚
みを制御できるため、島状半導体領域をウェーハ全面に
おいて全て露出させるとができると共に、該島状半導体
領域（７）の厚みをウェーハ全面に関して所望する厚み
d2で均一化させることができ、また更に、島状半導体領
域（７）の表面を実質的にくぼみのない状態、即ち周囲
の表面とほぼ同じ高さに形成することができるため、そ
の後のデバイス作製が容易になる。
以下、第１図を参照しながら本発明の実施例を説明す
る。
る。
第１図は、本実施例に係るSOI基板の製法を示す製造
工程図である。以下、順を追ってその工程を説明する。
工程図である。以下、順を追ってその工程を説明する。
まず、同図Ａに示すように、鏡面加工されたシリコン
ウェーハ（１）の一主面にフォトリソグラフィー技術を
用いて全面に均一に複数の素子形成部（２）が凸部とな
るような段差で残るようにパターニングする。凸部の厚
みd0は約3000Å程度とする。次いで段差が形成された面
に互いにエッチング特性（エッチングレート）が異な
り、それぞれSiの研磨ストッパーとなる第１及び第２の
絶縁膜、例えば厚さ約2000ÅのSiO2膜（３）及び厚さ約
1000ÅのSi3N4膜（４）を順次積層する。更に、これら
段差を埋めるように例えばSiO2層又は多結晶シリコン層
等の平坦化用の層（５）を被着形成したのち、この層
（５）を平坦化する。
ウェーハ（１）の一主面にフォトリソグラフィー技術を
用いて全面に均一に複数の素子形成部（２）が凸部とな
るような段差で残るようにパターニングする。凸部の厚
みd0は約3000Å程度とする。次いで段差が形成された面
に互いにエッチング特性（エッチングレート）が異な
り、それぞれSiの研磨ストッパーとなる第１及び第２の
絶縁膜、例えば厚さ約2000ÅのSiO2膜（３）及び厚さ約
1000ÅのSi3N4膜（４）を順次積層する。更に、これら
段差を埋めるように例えばSiO2層又は多結晶シリコン層
等の平坦化用の層（５）を被着形成したのち、この層
（５）を平坦化する。
次に、同図Ｂに示すように、平坦化された面ａに別の
鏡面加工されたシリコンウェーハ（６）を貼り合せる。
鏡面加工されたシリコンウェーハ（６）を貼り合せる。
次に、同図Ｃに示すように、シリコンウェーハ（１）
の裏面よりＡ面まで研削したのち、硬いクロスによる選
択ポリッシングにてＢ面まで研磨する。このとき、同図
Ｄに示すように、複数の島状シリコン薄層（３）が露出
されると共に該島状シリコン薄層（７）には深さｚのく
ぼみが生じる。
の裏面よりＡ面まで研削したのち、硬いクロスによる選
択ポリッシングにてＢ面まで研磨する。このとき、同図
Ｄに示すように、複数の島状シリコン薄層（３）が露出
されると共に該島状シリコン薄層（７）には深さｚのく
ぼみが生じる。
次に、同図Ｅに示すように、島状シリコン薄層（７）
の表面に膜厚d1のSiO2からなる熱酸化膜（８）を成長さ
せる。この熱酸化膜（８）の膜厚d1は、所望する島状シ
リコン薄層（７）の厚みd2により決定される。即ち、次
式 により決定される。ここで、d3は選択ポリッシング終了
時の島状シリコン薄層（７）の厚み（同図Ｄ参照）、d2
は所望する島状シリコン薄層（７）の厚み（例えば1000
Å）である。
の表面に膜厚d1のSiO2からなる熱酸化膜（８）を成長さ
せる。この熱酸化膜（８）の膜厚d1は、所望する島状シ
リコン薄層（７）の厚みd2により決定される。即ち、次
式 により決定される。ここで、d3は選択ポリッシング終了
時の島状シリコン薄層（７）の厚み（同図Ｄ参照）、d2
は所望する島状シリコン薄層（７）の厚み（例えば1000
Å）である。
次に、同図Ｆに示すように、フッ酸系のエッチング液
で上記熱酸化膜（８）及び表面のSiO2膜（３）を除去し
て本実施例に係るSOI基板（９）を得る。このとき、島
状シリコン薄層（７）下のSiO2膜（3a）は該島状シリコ
ン薄層（７）がエッチングに対するマスクとなるため除
去されない。尚、試作の結果、選択ポリッシング終了後
の島状シリコン薄層（７）の厚みd3及び熱酸化膜（８）
の膜厚d1をそれぞれ2300Å及び2600Åとしたとき、エッ
チング後の島状シリコン薄層（７）の厚みd2が970±170
Åである良好なSOI基板を得た。
で上記熱酸化膜（８）及び表面のSiO2膜（３）を除去し
て本実施例に係るSOI基板（９）を得る。このとき、島
状シリコン薄層（７）下のSiO2膜（3a）は該島状シリコ
ン薄層（７）がエッチングに対するマスクとなるため除
去されない。尚、試作の結果、選択ポリッシング終了後
の島状シリコン薄層（７）の厚みd3及び熱酸化膜（８）
の膜厚d1をそれぞれ2300Å及び2600Åとしたとき、エッ
チング後の島状シリコン薄層（７）の厚みd2が970±170
Åである良好なSOI基板を得た。
上述の如く本例によれば、硬いクロスによる選択ポリ
ッシングにより島状シリコン薄層（７）を露出したの
ち、該島状シリコン薄層（７）の表面に熱酸化膜（８）
を成長させ、その後熱酸化膜（８）を表面のSiO2膜
（３）と共にエッチング除去するようにしたので島状シ
リコン薄層（７）の表面に存する硬いクロスによる研磨
ダメージ層を熱酸化膜（８）と共に除去することができ
る。
ッシングにより島状シリコン薄層（７）を露出したの
ち、該島状シリコン薄層（７）の表面に熱酸化膜（８）
を成長させ、その後熱酸化膜（８）を表面のSiO2膜
（３）と共にエッチング除去するようにしたので島状シ
リコン薄層（７）の表面に存する硬いクロスによる研磨
ダメージ層を熱酸化膜（８）と共に除去することができ
る。
また、島状シリコン薄層（７）の所望する厚みd2を上
式（１）で示すように、熱酸化膜（８）の膜厚d1により
制御できるため、島状シリコン薄層（７）の厚みを、ウ
ェーハ全面に関し、所望する厚みd2でほぼ均一にするこ
とが可能となる。従って、熱酸化膜（８）の厚みを制御
して島状シリコン薄層（７）の表面ｂとSi3N4膜（４）
の表面Ｃとを同一高さにすることが可能となり、SiO2膜
（3a）の上部からSi3N4膜（４）の表面Ｃまでの高さｈ
を1000Åに設定しておけば、島状シリコン薄層（７）の
厚みを所望する厚みd2（＝1000Å）に形成できると共
に、島状シリコン薄層（７）の表面ｂとSi3N4膜（４）
の表面Ｃとをほぼ同じ高さにすることができる。その結
果、その後のデバイス作製時の膜厚の制御や露光・現象
等の工程が非常に容易になる。
式（１）で示すように、熱酸化膜（８）の膜厚d1により
制御できるため、島状シリコン薄層（７）の厚みを、ウ
ェーハ全面に関し、所望する厚みd2でほぼ均一にするこ
とが可能となる。従って、熱酸化膜（８）の厚みを制御
して島状シリコン薄層（７）の表面ｂとSi3N4膜（４）
の表面Ｃとを同一高さにすることが可能となり、SiO2膜
（3a）の上部からSi3N4膜（４）の表面Ｃまでの高さｈ
を1000Åに設定しておけば、島状シリコン薄層（７）の
厚みを所望する厚みd2（＝1000Å）に形成できると共
に、島状シリコン薄層（７）の表面ｂとSi3N4膜（４）
の表面Ｃとをほぼ同じ高さにすることができる。その結
果、その後のデバイス作製時の膜厚の制御や露光・現象
等の工程が非常に容易になる。
また、第１図Ｃで示す選択ポリッシュの終了時、ウェ
ーハの周辺部又は中央部においてSi層が残ったとして
も、後の熱酸化膜（８）の形成及び該熱酸化膜（８）の
エッチング除去により、島状シリコン薄層（７）はウェ
ーハ全面に関して全て露出される。
ーハの周辺部又は中央部においてSi層が残ったとして
も、後の熱酸化膜（８）の形成及び該熱酸化膜（８）の
エッチング除去により、島状シリコン薄層（７）はウェ
ーハ全面に関して全て露出される。
そのため、周辺部又は中央部のマスク合せ用マークも
露出され、その後のマスク合せが容易になる。
露出され、その後のマスク合せが容易になる。
また、島状シリコン薄層（７）の下層にSi3N4層
（４）が存するため、基板（９）が例えば金属性の治具
等に接触した場合に生じる島状シリコン薄層（７）への
メタル汚染を防止することができ、基板（９）の信頼性
を向上させることができる。
（４）が存するため、基板（９）が例えば金属性の治具
等に接触した場合に生じる島状シリコン薄層（７）への
メタル汚染を防止することができ、基板（９）の信頼性
を向上させることができる。
本発明に係る半導体基板の製法は、半導体基板の段差
を有する主面に絶縁膜を形成し、その後上記半導体基板
と別の基板を貼り合せたのち、上記半導体基板を上記絶
縁膜で仕切られた複数の島状半導体領域が露出するまで
研磨し、その後上記複数の島状半導体領域の表面に熱酸
化膜を成長させたのち、該熱酸化膜をエッチング除去す
るようにしたので、島状半導体領域の表面に生じた研磨
ダメージを除去することができると共に、該島状半導体
領域を全面に関し全て露出させることができ、その膜厚
も全面において所望する厚みで均一化させることができ
る。
を有する主面に絶縁膜を形成し、その後上記半導体基板
と別の基板を貼り合せたのち、上記半導体基板を上記絶
縁膜で仕切られた複数の島状半導体領域が露出するまで
研磨し、その後上記複数の島状半導体領域の表面に熱酸
化膜を成長させたのち、該熱酸化膜をエッチング除去す
るようにしたので、島状半導体領域の表面に生じた研磨
ダメージを除去することができると共に、該島状半導体
領域を全面に関し全て露出させることができ、その膜厚
も全面において所望する厚みで均一化させることができ
る。
第１図は本実施例に係るSOI基板の製法を示す製造工程
図、第２図は従来例に係るSOI基板の製法を示す製造工
程図、第３図は本発明の説明に供する断面図である。 （１）はシリコンウェーハ、（２）は素子形成部、
（３）はSiO2膜、（４）はSi3N4膜、（５）は平坦化の
層、（６）はシリコンウェーハ、（７）は島状シリコン
薄層、（８）は熱酸化膜、（９）はSOI基板である。
図、第２図は従来例に係るSOI基板の製法を示す製造工
程図、第３図は本発明の説明に供する断面図である。 （１）はシリコンウェーハ、（２）は素子形成部、
（３）はSiO2膜、（４）はSi3N4膜、（５）は平坦化の
層、（６）はシリコンウェーハ、（７）は島状シリコン
薄層、（８）は熱酸化膜、（９）はSOI基板である。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/76 - 21/765 H01L 21/304 H01L 27/12
Claims (1)
- 【請求項１】半導体基板の段差を有する主面に絶縁膜を
形成する工程、 上記半導体基板と別の基板を貼り合せる工程、 上記半導体基板を上記絶縁膜で仕切られた複数の島状半
導体領域が露出するまで研磨する工程、 上記複数の島状半導体領域の表面に熱酸化膜を成長させ
る工程、 上記熱酸化膜をエッチング除去する工程を有することを
特徴とする半導体基板の製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13047489A JP2778114B2 (ja) | 1989-05-24 | 1989-05-24 | 半導体基板の製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13047489A JP2778114B2 (ja) | 1989-05-24 | 1989-05-24 | 半導体基板の製法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02309636A JPH02309636A (ja) | 1990-12-25 |
| JP2778114B2 true JP2778114B2 (ja) | 1998-07-23 |
Family
ID=15035112
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13047489A Expired - Fee Related JP2778114B2 (ja) | 1989-05-24 | 1989-05-24 | 半導体基板の製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2778114B2 (ja) |
-
1989
- 1989-05-24 JP JP13047489A patent/JP2778114B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH02309636A (ja) | 1990-12-25 |
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