JP2762501B2 - 半導体基板の製法 - Google Patents
半導体基板の製法Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、基板上に絶縁層を介して半導体薄層が形成
されてなる半導体基板、所謂SOI（silicon on insulato
r）基板の製法に関する。
されてなる半導体基板、所謂SOI（silicon on insulato
r）基板の製法に関する。
特に、本発明は、段差を有する半導体基板の貼り合せ
により、複数の島状半導体薄層を有せしめたSOI基板の
製法に関する。
により、複数の島状半導体薄層を有せしめたSOI基板の
製法に関する。
本発明は、段差を有する半導体基板の貼り合せによる
SOI基板の製法において、半導体基板の段差を有する主
面に互いエッチング特性を異にする第１及び第２の絶縁
膜を積層形成する工程，半導体基板と別の基板を貼り合
せる工程，半導体基板を第１の絶縁膜で仕切られた複数
の島状半導体領域が全て露出するまで研磨する工程，第
１の絶縁膜をエッチング除去する工程，第２の絶縁膜を
ストッパーとして島状半導体領域を研磨する工程を有す
ることによって、基板全面に均一な島状半導体薄層を形
成できるようにしたものである。
SOI基板の製法において、半導体基板の段差を有する主
面に互いエッチング特性を異にする第１及び第２の絶縁
膜を積層形成する工程，半導体基板と別の基板を貼り合
せる工程，半導体基板を第１の絶縁膜で仕切られた複数
の島状半導体領域が全て露出するまで研磨する工程，第
１の絶縁膜をエッチング除去する工程，第２の絶縁膜を
ストッパーとして島状半導体領域を研磨する工程を有す
ることによって、基板全面に均一な島状半導体薄層を形
成できるようにしたものである。
SOI基板の製法の１つとして、一方の鏡面の半導体ウ
エハの主面に段差を設けて、酸化し、更に例えばSiO
2層，多結晶シリコン層等の平坦化用の層で段差を埋め
込んでその平坦化用の層を平坦化し、別の鏡面の半導体
ウエハと貼り合せたのち、一方の半導体ウエハを薄膜に
なるまで研磨し、複数の島状半導体領域（素子形成部）
を形成する方法がある。
エハの主面に段差を設けて、酸化し、更に例えばSiO
2層，多結晶シリコン層等の平坦化用の層で段差を埋め
込んでその平坦化用の層を平坦化し、別の鏡面の半導体
ウエハと貼り合せたのち、一方の半導体ウエハを薄膜に
なるまで研磨し、複数の島状半導体領域（素子形成部）
を形成する方法がある。
具体的に第２図を用いて説明すると先ず、同図Ａに示
すように鏡面シリコンウエハ（１）の一面をフォトリソ
グラフィー技術を用いて素子形成部（２）が凸部となる
ような段差で残るようにパターニングする。次いで段差
が形成された主面にSiO2膜（３）を形成し、さらに段差
を埋めるために全面にSiO2層又は多結晶シリコン層等の
平坦化用の層（４）を形成し、この層（４）の表面を平
坦研磨する。
すように鏡面シリコンウエハ（１）の一面をフォトリソ
グラフィー技術を用いて素子形成部（２）が凸部となる
ような段差で残るようにパターニングする。次いで段差
が形成された主面にSiO2膜（３）を形成し、さらに段差
を埋めるために全面にSiO2層又は多結晶シリコン層等の
平坦化用の層（４）を形成し、この層（４）の表面を平
坦研磨する。
次に、同図Ｂに示すように層（４）の表面に別の鏡面
シリコンウエハ（５）を貼り合せたのち、同図Ｃに示す
ように半導体ウエハ（１）の裏面より研削，研磨を行
い、SiO2膜（３）の面で研磨を止め、素子形成部（２）
を露出させてSiO2膜（３）により分離された複数の島状
半導体薄層（即ち素子形成部）（２）を有するSOI基板
（６）を得ている。
シリコンウエハ（５）を貼り合せたのち、同図Ｃに示す
ように半導体ウエハ（１）の裏面より研削，研磨を行
い、SiO2膜（３）の面で研磨を止め、素子形成部（２）
を露出させてSiO2膜（３）により分離された複数の島状
半導体薄層（即ち素子形成部）（２）を有するSOI基板
（６）を得ている。
ところで、島状半導体薄層（２）の厚さが0.1μｍのS
OI基板を作製する場合、単純な貼り合せと、研削，研磨
では不可能なため、第３図に示すように研削によりＡ面
までシリコンウエハ（１）を削ずった後、選択ポリッシ
ングにより研磨（機械的，化学的研磨）しＢ面のSiO2膜
で停止させる方法をとっている。
OI基板を作製する場合、単純な貼り合せと、研削，研磨
では不可能なため、第３図に示すように研削によりＡ面
までシリコンウエハ（１）を削ずった後、選択ポリッシ
ングにより研磨（機械的，化学的研磨）しＢ面のSiO2膜
で停止させる方法をとっている。
しかし、実際にこの方法を試してみると次の事が判別
した。研削後のＡ面には±１μｍ程度の変動が有る。こ
のため、第４図のａ点でSiO2膜面が露出してもｂ点では
厚さｔ＝２μｍ程のSiが残っている。0.1μｍ±100Åの
島状半導体薄層（２）を残すためには２μｍのSiを削ず
る間にSiO2膜（３）は100Åしか削れてはいけないか
ら、必要とされるSiとSiO2の研磨レートは約200:1であ
るべきである。
した。研削後のＡ面には±１μｍ程度の変動が有る。こ
のため、第４図のａ点でSiO2膜面が露出してもｂ点では
厚さｔ＝２μｍ程のSiが残っている。0.1μｍ±100Åの
島状半導体薄層（２）を残すためには２μｍのSiを削ず
る間にSiO2膜（３）は100Åしか削れてはいけないか
ら、必要とされるSiとSiO2の研磨レートは約200:1であ
るべきである。
しかし、選択ポリッシングでは、第５図に示すような
形状にSiO2膜（３）のパターン内のSiが研磨されるのを
避けるため、極力化学的研磨の要素を除き、機械的研磨
主体とせざるを得ない。このためSiとSiO2の研磨レート
は約10:1程度にしかならず、全面に厚さ0.1μｍ±100Å
の島状半導体薄層（２）を残すのは不可能であった。
形状にSiO2膜（３）のパターン内のSiが研磨されるのを
避けるため、極力化学的研磨の要素を除き、機械的研磨
主体とせざるを得ない。このためSiとSiO2の研磨レート
は約10:1程度にしかならず、全面に厚さ0.1μｍ±100Å
の島状半導体薄層（２）を残すのは不可能であった。
本発明は、上述の点に鑑み、全面均一に非常に薄い島
状半導体積層を有したSOI基板を作製できる半導体基板
の製法を提供するものである。
状半導体積層を有したSOI基板を作製できる半導体基板
の製法を提供するものである。
本発明は、半導体基板（１）の段差を有する主面に互
にエッチング特性を異にする第１及び第２の絶縁膜（1
1）及び（12）を積層形成する工程，半導体基板（１）
と別の基板（５）を貼り合せる工程，半導体基板（１）
を第１の絶縁膜（11）で仕切られた複数の島状半導体領
域（13）が全て露出するまで研磨する工程，第１の絶縁
膜（11）をエッチング除去する工程，第２の絶縁膜（1
2）をストッパーとして島状半導体領域（13）を研磨す
る工程を有する。
にエッチング特性を異にする第１及び第２の絶縁膜（1
1）及び（12）を積層形成する工程，半導体基板（１）
と別の基板（５）を貼り合せる工程，半導体基板（１）
を第１の絶縁膜（11）で仕切られた複数の島状半導体領
域（13）が全て露出するまで研磨する工程，第１の絶縁
膜（11）をエッチング除去する工程，第２の絶縁膜（1
2）をストッパーとして島状半導体領域（13）を研磨す
る工程を有する。
エッチング特性を異にする第１及び第２の絶縁膜（1
1）（12）を積層して設け、少くとも第１の絶縁膜（1
1）をストッパーとしてまず第１の絶縁膜（11）で仕切
られた複数の島状半導体領域（13）が全て露出するよう
に研磨する。このとき研磨量は全面均一にならず、一部
の領域では第２の絶縁膜（12）が露出するまで研磨され
る場合も生ずる。しかし、その半導体領域の厚み差は第
１の絶縁膜（11）の膜厚程度に小さい。次に第１の絶縁
膜（11）をエッチング除去した後、第２の絶縁膜（12）
をストッパーとして研磨することにより、全面に均一に
非常に薄い島状半導体薄層（14）が形成される。
1）（12）を積層して設け、少くとも第１の絶縁膜（1
1）をストッパーとしてまず第１の絶縁膜（11）で仕切
られた複数の島状半導体領域（13）が全て露出するよう
に研磨する。このとき研磨量は全面均一にならず、一部
の領域では第２の絶縁膜（12）が露出するまで研磨され
る場合も生ずる。しかし、その半導体領域の厚み差は第
１の絶縁膜（11）の膜厚程度に小さい。次に第１の絶縁
膜（11）をエッチング除去した後、第２の絶縁膜（12）
をストッパーとして研磨することにより、全面に均一に
非常に薄い島状半導体薄層（14）が形成される。
以下、第１図を参照して本発明によるSOI基板の製法
の一例を説明する。
の一例を説明する。
本例は、先ず第１図Ａに示すように鏡面シリコンウエ
ハ（１）の一主面にフォトリソグラフィー技術を用いて
全面に均一に素子形成部（２）が凸部となるような段差
で残るようにパターニングする。凸部の厚みｄは3000Å
程度とする。次いで、段差が形成された面に互いにエッ
チング特性（エッチングレート）が異なり、夫々Siの研
磨ストッパーとなる第１及び第２の絶縁膜、即ち例えば
厚さ2000ÅのSiO2膜（11）及び厚さ1000ÅのSiN膜（1
2）を順次積層する。さらに段差を埋めるように例えばS
iO2層又は多結晶シリコン層等の平坦化用の層（４）を
被着形成した後、この層（４）を平坦化する。
ハ（１）の一主面にフォトリソグラフィー技術を用いて
全面に均一に素子形成部（２）が凸部となるような段差
で残るようにパターニングする。凸部の厚みｄは3000Å
程度とする。次いで、段差が形成された面に互いにエッ
チング特性（エッチングレート）が異なり、夫々Siの研
磨ストッパーとなる第１及び第２の絶縁膜、即ち例えば
厚さ2000ÅのSiO2膜（11）及び厚さ1000ÅのSiN膜（1
2）を順次積層する。さらに段差を埋めるように例えばS
iO2層又は多結晶シリコン層等の平坦化用の層（４）を
被着形成した後、この層（４）を平坦化する。
次に第１図Ｂに示すように平坦化された面に別の鏡面
シリコンウエハ（５）を貼り合せる。
シリコンウエハ（５）を貼り合せる。
次に、第１図Ｃ及びＤに示すようにシリコンウエハ
（１）の裏面よりＡ面まで研削した後、極力化学的研磨
の要素を除き、機械的研磨を中心とした研磨法でウエハ
全面に形成される如くSiO2膜にて仕切られた複数の島状
シリコン領域（13）が全て露出するまで研磨する。この
際、SiO2とSiの研磨レートから考えてSi層の厚みには±
1000Åのばらつきが生ずる。即ちSiO2膜（11）をストッ
パーとしてシリコンウエハ（１）を研磨するが、ある領
域ではSiN膜が露出するまで研磨される。
（１）の裏面よりＡ面まで研削した後、極力化学的研磨
の要素を除き、機械的研磨を中心とした研磨法でウエハ
全面に形成される如くSiO2膜にて仕切られた複数の島状
シリコン領域（13）が全て露出するまで研磨する。この
際、SiO2とSiの研磨レートから考えてSi層の厚みには±
1000Åのばらつきが生ずる。即ちSiO2膜（11）をストッ
パーとしてシリコンウエハ（１）を研磨するが、ある領
域ではSiN膜が露出するまで研磨される。
次に、第１図Ｅに示すようにSiO2膜（11）を2000Å程
度エッチング除去し、再び第１図Ｆに示すようにSiN膜
（12）をストッパーとして島状シリコン領域（13）を研
磨する。SiN膜（12）はSiO2（11）より硬いので（SiN膜
はビッカス硬度でSiO2膜の約３倍）、研磨レートの比も
大きくなる。第１図Ｅで示されるように予めSiの膜厚の
変動は2000Å程度になっているから、研磨レートとして
はSi:SiN＝20:1程度で十分となる。斯くして、第１図Ｆ
に示すようにウエハ全面に0.1μｍ±100Åの島状シリコ
ン薄層（14）を残した目的のSOI基板（15）を得る。
度エッチング除去し、再び第１図Ｆに示すようにSiN膜
（12）をストッパーとして島状シリコン領域（13）を研
磨する。SiN膜（12）はSiO2（11）より硬いので（SiN膜
はビッカス硬度でSiO2膜の約３倍）、研磨レートの比も
大きくなる。第１図Ｅで示されるように予めSiの膜厚の
変動は2000Å程度になっているから、研磨レートとして
はSi:SiN＝20:1程度で十分となる。斯くして、第１図Ｆ
に示すようにウエハ全面に0.1μｍ±100Åの島状シリコ
ン薄層（14）を残した目的のSOI基板（15）を得る。
尚、上例では研磨ストッパーとなるSiO2膜（11）及び
SiN膜（12）を２段設けたが、３段,4段等多段に増やし
段数に応じてストッパーのエッチングとSiの研磨を繰り
返していけば、必要とされる研磨レートの比（Si:スト
ッパーの比）はより小さくなる。各ストッパー層が同一
硬度とするとｎ段のストッパー層を形成することによ
り、研磨レート比は で良い事になる。従って、多段のストッパー層設ける場
合有効である。
SiN膜（12）を２段設けたが、３段,4段等多段に増やし
段数に応じてストッパーのエッチングとSiの研磨を繰り
返していけば、必要とされる研磨レートの比（Si:スト
ッパーの比）はより小さくなる。各ストッパー層が同一
硬度とするとｎ段のストッパー層を形成することによ
り、研磨レート比は で良い事になる。従って、多段のストッパー層設ける場
合有効である。
上述の製法によれば研磨ストッパー層としてSiO2膜
（11）及びSiN膜（12）を２段にして設けることによ
り、従来200:1程度必要であったシリコンとストッパー
層との研磨レートの比が20:1程度で済み、ウエハ全面に
0.1±0.01μｍ程度の島状シリコン薄層（14）を形成す
ることが可能となる。
（11）及びSiN膜（12）を２段にして設けることによ
り、従来200:1程度必要であったシリコンとストッパー
層との研磨レートの比が20:1程度で済み、ウエハ全面に
0.1±0.01μｍ程度の島状シリコン薄層（14）を形成す
ることが可能となる。
また、本法は研磨のための特別なマスクや製造プロセ
スを用いる必要がなく、製造が容易であると共に、SOI
基板の各島状シリコン薄層（14）の微細化を促進するこ
とが可能になる。
スを用いる必要がなく、製造が容易であると共に、SOI
基板の各島状シリコン薄層（14）の微細化を促進するこ
とが可能になる。
また、SiO2膜（11）,SiN膜（12）を多層にわたって形
成するときは、さらにシリコンとストッパー層との研磨
レート比が小さくなり、さらに上述の効果が大きくな
る。
成するときは、さらにシリコンとストッパー層との研磨
レート比が小さくなり、さらに上述の効果が大きくな
る。
本発明のSOI基板の製法によれば、半導体基板の段差
を有する主面に夫々研磨ストッパーとなり互いにエッチ
ング特性の異なる第１及び第２の絶縁膜を積層形成する
ことにより、貼り合せ後に半導体基板を裏面より研磨す
る際、半導体基板とストッパー層との研磨レートの比は
小さくて済む。従って、ウエハ全面に均一に例えば0.1
±0.01μｍ厚等の極薄の島状の半導体薄層を有するSOI
基板を製造することができる。
を有する主面に夫々研磨ストッパーとなり互いにエッチ
ング特性の異なる第１及び第２の絶縁膜を積層形成する
ことにより、貼り合せ後に半導体基板を裏面より研磨す
る際、半導体基板とストッパー層との研磨レートの比は
小さくて済む。従って、ウエハ全面に均一に例えば0.1
±0.01μｍ厚等の極薄の島状の半導体薄層を有するSOI
基板を製造することができる。
第１図Ａ〜Ｆは本発明によるSOI基板の製法の一例を示
す製造工程図、第２図Ａ〜Ｃは従来のSOI基板の製法例
を示す製造工程図、第３図，第４図及び第５図は夫々本
発明の説明に供する断面図である。 （１）はシリコンウエハ、（２）は素子形成部、（３）
はSiO2膜、（４）は平坦化用の層、（５）は別のシリコ
ンウエハ、（11）はSiO2膜、（12）はSiN膜、（14）は
島状のシリコン薄層である。
す製造工程図、第２図Ａ〜Ｃは従来のSOI基板の製法例
を示す製造工程図、第３図，第４図及び第５図は夫々本
発明の説明に供する断面図である。 （１）はシリコンウエハ、（２）は素子形成部、（３）
はSiO2膜、（４）は平坦化用の層、（５）は別のシリコ
ンウエハ、（11）はSiO2膜、（12）はSiN膜、（14）は
島状のシリコン薄層である。
Claims (1)
- 【請求項１】半導体基板の段差を有する主面に互いにエ
ッチング特性を異にする第１及び第２の絶縁膜を積層形
成する工程、 上記半導体基板と別の基板を貼り合せる工程、 上記半導体基板を上記第１の絶縁膜で仕切られた複数の
島状半導体領域が全て露出するまで研磨する工程、 上記第１の絶縁膜をエッチング除去する工程、 上記第２の絶縁膜をストッパーとして上記島状半導体領
域を研磨する工程を有することを特徴とする半導体基板
の製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33134088A JP2762501B2 (ja) | 1988-12-28 | 1988-12-28 | 半導体基板の製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33134088A JP2762501B2 (ja) | 1988-12-28 | 1988-12-28 | 半導体基板の製法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02177434A JPH02177434A (ja) | 1990-07-10 |
| JP2762501B2 true JP2762501B2 (ja) | 1998-06-04 |
Family
ID=18242587
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33134088A Expired - Fee Related JP2762501B2 (ja) | 1988-12-28 | 1988-12-28 | 半導体基板の製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2762501B2 (ja) |
-
1988
- 1988-12-28 JP JP33134088A patent/JP2762501B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02177434A (ja) | 1990-07-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |