JP2813921B2 - 半導体積層基板の製造方法 - Google Patents
半導体積層基板の製造方法Info
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- JP2813921B2 JP2813921B2 JP2253454A JP25345490A JP2813921B2 JP 2813921 B2 JP2813921 B2 JP 2813921B2 JP 2253454 A JP2253454 A JP 2253454A JP 25345490 A JP25345490 A JP 25345490A JP 2813921 B2 JP2813921 B2 JP 2813921B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体積層基板の製造方法に関し、特に、貼
り合わせ法を用いたSOI基板の製造方法に適用して好適
なものである。
り合わせ法を用いたSOI基板の製造方法に適用して好適
なものである。
貼り合わせ法を用いたSOI（Silicon On Insulator）
基板の製造方法は、従来、次のようにして行われてい
た。
基板の製造方法は、従来、次のようにして行われてい
た。
まず、第２図（ａ）に示すように、第１のシリコン基
板１の主面に熱酸化法によりSiO2膜２を形成する。
板１の主面に熱酸化法によりSiO2膜２を形成する。
次に、第２図（ｂ）に示すように、この第１のシリコ
ン基板１の主面に第２のシリコン基板３の主面を貼り合
わせ、熱処理することによりシリコン基板同士を互いに
接着する。
ン基板１の主面に第２のシリコン基板３の主面を貼り合
わせ、熱処理することによりシリコン基板同士を互いに
接着する。
次に、第２図（ｃ）に示すように、第２のシリコン基
板３をその裏面側から研磨していき、SiO2膜２上に能動
領域として薄いシリコン膜３を残して、SOI基板を形成
する。
板３をその裏面側から研磨していき、SiO2膜２上に能動
領域として薄いシリコン膜３を残して、SOI基板を形成
する。
しかしながら、この方法では、最後の研磨工程におい
て研磨量をモニターすることが難しく、このため、残存
させるシリコン膜３の膜厚を精密にコントロールするこ
とが困難であった。
て研磨量をモニターすることが難しく、このため、残存
させるシリコン膜３の膜厚を精密にコントロールするこ
とが困難であった。
この問題を解決するために、次のような方法がとられ
ている。
ている。
まず、第３図（ａ）に示すように、第１のシリコン基
板１の主面全面に熱酸化法によりSiO2膜２を形成する。
一方、第２のシリコン基板３の主面の一部を熱酸化し
て、局部的にSiO24を形成する。このSiO24の表面は、シ
リコン基板３の主面の表面から凸状に突出しており、ま
た、SiO24とシリコン基板３との境界面は、シリコン基
板３の主面の表面よりも深いところにある。
板１の主面全面に熱酸化法によりSiO2膜２を形成する。
一方、第２のシリコン基板３の主面の一部を熱酸化し
て、局部的にSiO24を形成する。このSiO24の表面は、シ
リコン基板３の主面の表面から凸状に突出しており、ま
た、SiO24とシリコン基板３との境界面は、シリコン基
板３の主面の表面よりも深いところにある。
次いで、第３図（ｂ）に示すように、第１のシリコン
基板１と第２のシリコン基板３との主面同士を互いに貼
り合わせ、熱処理により接着する。
基板１と第２のシリコン基板３との主面同士を互いに貼
り合わせ、熱処理により接着する。
次いで、第３図（ｃ）に示すように、第２のシリコン
基板３の裏面側から研磨する。この時、研磨速度はシリ
コンよりもSiO2の方がかなり小さいため、シリコン基板
３に形成したSiO24がストッパーとして働き、SiO2膜２
上に能動領域として残存させるシリコン膜３の膜厚を一
定にすることができる。
基板３の裏面側から研磨する。この時、研磨速度はシリ
コンよりもSiO2の方がかなり小さいため、シリコン基板
３に形成したSiO24がストッパーとして働き、SiO2膜２
上に能動領域として残存させるシリコン膜３の膜厚を一
定にすることができる。
しかしながら、第３図に示した方法では、第２のシリ
コン基板３の主面上にSiO24の突起が存在するため、第
３図（ｂ）に示すように基板同士を貼り合わせた時に、
突起の周囲に空隙が生じて接着性が悪くなったり、突起
の周辺のシリコン基板３の主面が平面を保てずに撓んで
シリコンの結晶性が悪くなる等の問題があった。
コン基板３の主面上にSiO24の突起が存在するため、第
３図（ｂ）に示すように基板同士を貼り合わせた時に、
突起の周囲に空隙が生じて接着性が悪くなったり、突起
の周辺のシリコン基板３の主面が平面を保てずに撓んで
シリコンの結晶性が悪くなる等の問題があった。
本発明は上述の問題点に鑑みてなされたものであっ
て、能動領域となるシリコン膜の膜厚を一定にコントロ
ールすることができ、且つ、結晶性や接着性を損なうこ
となくSOI基板を製造することができる方法を提供しよ
うとするものである。
て、能動領域となるシリコン膜の膜厚を一定にコントロ
ールすることができ、且つ、結晶性や接着性を損なうこ
となくSOI基板を製造することができる方法を提供しよ
うとするものである。
上記課題を解決するために、本発明の半導体積層基板
の製造方法は、 第１の半導体基板の主面に第１の酸化膜を形成する工
程と、 上記第１の酸化膜表面に凹部を形成する工程と、 第２の半導体基板の主面の上記第１の半導体基板の凹
部と対応する位置に、上記第２の半導体基板の主面から
上下方向にそれぞれ突起する凸部を持つ第２の酸化膜を
形成する工程と、 上記第２の酸化膜の上記上方向に突起する凸部が上記
第１の半導体基板の凹部に嵌合するように、上記第１及
び第２の半導体基板の主面同士を貼り合わせて、熱処理
により互いに接着する工程と、 上記第２の酸化膜の上記下方向に突起する凸部が露出
するまで上記第２の半導体基板をその裏面側から研磨す
る工程とを有するものである。
の製造方法は、 第１の半導体基板の主面に第１の酸化膜を形成する工
程と、 上記第１の酸化膜表面に凹部を形成する工程と、 第２の半導体基板の主面の上記第１の半導体基板の凹
部と対応する位置に、上記第２の半導体基板の主面から
上下方向にそれぞれ突起する凸部を持つ第２の酸化膜を
形成する工程と、 上記第２の酸化膜の上記上方向に突起する凸部が上記
第１の半導体基板の凹部に嵌合するように、上記第１及
び第２の半導体基板の主面同士を貼り合わせて、熱処理
により互いに接着する工程と、 上記第２の酸化膜の上記下方向に突起する凸部が露出
するまで上記第２の半導体基板をその裏面側から研磨す
る工程とを有するものである。
本発明においては、第２の半導体基板の主面に存在す
る突起に対応する第１の半導体基板の主面の位置に凹部
を形成しているので、第１及び第２の半導体基板を互い
に貼り合わせた時に、各々の主平面同士が充分に密着す
る。従って、突起近傍の空隙や、第２のシリコン基板の
主面の撓みは生じない。
る突起に対応する第１の半導体基板の主面の位置に凹部
を形成しているので、第１及び第２の半導体基板を互い
に貼り合わせた時に、各々の主平面同士が充分に密着す
る。従って、突起近傍の空隙や、第２のシリコン基板の
主面の撓みは生じない。
以下、本発明の実施例を第１図を参照して説明する。
まず、第１図（ａ）に示すように、シリコン基板１の
主面に熱酸化法により２μｍ厚のSiO2膜２を形成する。
主面に熱酸化法により２μｍ厚のSiO2膜２を形成する。
次いで、SiO2膜２上にフォトレジストパターンを形成
し、これをマスクとして、SiO22をバッファ弗酸溶液中
で5000Åの深さだけ選択エッチングし、その後、フォト
レジストを除去して、第１図（ｂ）に示すように、SiO2
膜２に凹部６を複数個形成する。
し、これをマスクとして、SiO22をバッファ弗酸溶液中
で5000Åの深さだけ選択エッチングし、その後、フォト
レジストを除去して、第１図（ｂ）に示すように、SiO2
膜２に凹部６を複数個形成する。
一方、第１図（ｃ）に示すように、第２のシリコン基
板３の主面に熱酸化法により200Å厚のSiO2膜７を形成
する。
板３の主面に熱酸化法により200Å厚のSiO2膜７を形成
する。
次いで、第１図（ｂ）に示すように、このSiO2膜７上
にCVD法により1500Å厚のSi3N4膜８を形成した後、周知
の方法でこのSi3N4膜８をパターニングする。ここで、S
i3N4膜８に形成する開口の位置は、第１と第２のシリコ
ン基板１及び３の主面同士を貼り合わせた時に、第１の
シリコン基板１上のSiO2膜２に形成した凹部６の位置に
対応する。
にCVD法により1500Å厚のSi3N4膜８を形成した後、周知
の方法でこのSi3N4膜８をパターニングする。ここで、S
i3N4膜８に形成する開口の位置は、第１と第２のシリコ
ン基板１及び３の主面同士を貼り合わせた時に、第１の
シリコン基板１上のSiO2膜２に形成した凹部６の位置に
対応する。
次に、第１図（ｅ）に示すように、熱酸化法によりSi
3N4膜８の開口部分にのみSiO24を１μｍの厚さで形成す
る。
3N4膜８の開口部分にのみSiO24を１μｍの厚さで形成す
る。
次いで、プラズマエッチング法によりSi3N4膜８を、
更に、バッファ弗酸によりSiO2膜７を夫々除去する。こ
れにより、第１図（ｆ）に示すように、第２のシリコン
基板３の主面に突起状のSiO24が形成される。この時、
突起状のSiO24の頂部は、第２のシリコン基板３の主面
のシリコン表面から約4500Å埋まっている。
更に、バッファ弗酸によりSiO2膜７を夫々除去する。こ
れにより、第１図（ｆ）に示すように、第２のシリコン
基板３の主面に突起状のSiO24が形成される。この時、
突起状のSiO24の頂部は、第２のシリコン基板３の主面
のシリコン表面から約4500Å埋まっている。
次いで、第１図（ｇ）に示すように、第１のシリコン
基板１と第２のシリコン基板３との主面同士を貼り合わ
せ、熱処理を行うことにより、両者を接着する。この
時、第２のシリコン基板３の突起状のSiO24は、第１の
シリコン基板１上のSiO2膜２の凹部６内に収まるため、
第１のシリコン基板１の凹部６を除く平面部と第２のシ
リコン基板３の突起部を除く平面部同士は充分に密着す
る。また、第２のシリコン基板３が撓んだりすることが
なく、従って、その結晶性を損なうこともない。
基板１と第２のシリコン基板３との主面同士を貼り合わ
せ、熱処理を行うことにより、両者を接着する。この
時、第２のシリコン基板３の突起状のSiO24は、第１の
シリコン基板１上のSiO2膜２の凹部６内に収まるため、
第１のシリコン基板１の凹部６を除く平面部と第２のシ
リコン基板３の突起部を除く平面部同士は充分に密着す
る。また、第２のシリコン基板３が撓んだりすることが
なく、従って、その結晶性を損なうこともない。
次いで、第１図（ｈ）に示すように、SiO24の一部が
露出するまで第２のシリコン基板３をその裏面側から研
磨することにより、SiO2膜２上に能動領域として約4500
Å厚のシリコン膜３が形成される。
露出するまで第２のシリコン基板３をその裏面側から研
磨することにより、SiO2膜２上に能動領域として約4500
Å厚のシリコン膜３が形成される。
以上説明したように、本発明によれば、貼り合わせ法
によって半導体積層基板を製造する際に、第１の半導体
基板の上に形成された酸化膜と、その上に貼り合わされ
る第２の半導体基板との間の接着性が高く、能動領域と
なる第２の半導体基板の膜厚を一定にコントロールする
ことができ、しかも能動領域としての第２の半導体基板
の結晶性を損なうことがない。
によって半導体積層基板を製造する際に、第１の半導体
基板の上に形成された酸化膜と、その上に貼り合わされ
る第２の半導体基板との間の接着性が高く、能動領域と
なる第２の半導体基板の膜厚を一定にコントロールする
ことができ、しかも能動領域としての第２の半導体基板
の結晶性を損なうことがない。
第１図（ａ）〜（ｈ）は本発明の一実施例による半導体
積層基板の製造方法を工程順に示す断面図、第２図
（ａ）〜（ｃ）は従来の半導体積層基板の製造方法を工
程順に示す断面図、第３図（ａ）〜（ｃ）は従来の別の
半導体積層基板の製造方法を工程順に示す断面図であ
る。 なお、図面に用いた符号において、 １……第１のシリコン基板 ２……SiO2膜 ３……第２のシリコン基板 ４……SiO2 ６……凹部 ７……SiO2膜 ８……Si3N4膜 である。
積層基板の製造方法を工程順に示す断面図、第２図
（ａ）〜（ｃ）は従来の半導体積層基板の製造方法を工
程順に示す断面図、第３図（ａ）〜（ｃ）は従来の別の
半導体積層基板の製造方法を工程順に示す断面図であ
る。 なお、図面に用いた符号において、 １……第１のシリコン基板 ２……SiO2膜 ３……第２のシリコン基板 ４……SiO2 ６……凹部 ７……SiO2膜 ８……Si3N4膜 である。
Claims (1)
- 【請求項１】第１の半導体基板の主面に第１の酸化膜を
形成する工程と、 上記第１の酸化膜表面に凹部を形成する工程と、 第２の半導体基板の主面の上記第１の半導体基板の凹部
と対応する位置に、上記第２の半導体基板の主面から上
下方向にそれぞれ突起する凸部を持つ第２の酸化膜を形
成する工程と、 上記第２の酸化膜の上記上方向に突起する凸部が上記第
１の半導体基板の凹部に嵌合するように、上記第１及び
第２の半導体基板の主面同士を貼り合わせて、熱処理に
より互いに接着する工程と、 上記第２の酸化膜の上記下方向に突起する凸部が露出す
るまでの上記第２の半導体基板をその裏面側から研磨す
る工程とを有する半導体積層基板の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2253454A JP2813921B2 (ja) | 1990-09-21 | 1990-09-21 | 半導体積層基板の製造方法 |
| US07/763,302 US5238865A (en) | 1990-09-21 | 1991-09-20 | Process for producing laminated semiconductor substrate |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2253454A JP2813921B2 (ja) | 1990-09-21 | 1990-09-21 | 半導体積層基板の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04132257A JPH04132257A (ja) | 1992-05-06 |
| JP2813921B2 true JP2813921B2 (ja) | 1998-10-22 |
Family
ID=17251622
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2253454A Expired - Fee Related JP2813921B2 (ja) | 1990-09-21 | 1990-09-21 | 半導体積層基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2813921B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0410568A (ja) * | 1990-04-27 | 1992-01-14 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1990
- 1990-09-21 JP JP2253454A patent/JP2813921B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04132257A (ja) | 1992-05-06 |
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