JPH07169831A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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JPH07169831A JP5342849A JP34284993A JPH07169831A JP H07169831 A JPH07169831 A JP H07169831A JP 5342849 A JP5342849 A JP 5342849A JP 34284993 A JP34284993 A JP 34284993A JP H07169831 A JPH07169831 A JP H07169831A
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Abstract

(57)【要約】 【目的】 ＳＯＩ貼り合わせ基板における応力集中、ボ
イドの発生による信頼性の低下や汚染等を同時に解消し
た半導体装置およびその製造方法を得る。 【構成】 周辺部が緩やかな段差の二酸化シリコン膜１
４を有する第１の単結晶シリコン基板１１に第２の単結
晶シリコン基板１５を貼り合わせ、第１の単結晶シリコ
ン基板１１に島状単結晶シリコン１１ａを画成して素子
を形成する。埋込まれた二酸化シリコン膜１４と単結晶
シリコン基板１１との段差を緩和して局所的な応力の発
生を回避する。研磨速度の異なる二酸化シリコンと単結
晶シリコンの研磨が不要となり、段差を低減してボイド
の発生を抑制する。素子を形成する第１の単結晶シリコ
ン基板１１の表面と貼り合わせ面との間に二酸化シリコ
ン膜１４が存在することになり、貼り合わせ時の汚染物
が素子に悪影響をおよぼさない。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
高耐圧素子とその他の素子とを絶縁分離する貼合わせ型
のＳＯＩ基板を用いる半導体装置とその製造方法に関す
る。
【０００２】
【従来の技術】従来のこの種の半導体装置の一例とし
て、特開平４−２９３５３号公報に記載されたものがあ
る。これを図６を用いて説明する。先ず、図６（ａ）に
示すように、第１の単結晶シリコン基板２１の表面にＲ
ＩＥ（Ｒｅａｃｔｉｖｅ ＩｏｎＥｔｃｈｉｎｇ）法に
より段差を形成し、かつ全面に熱酸化または低温ＣＶＤ
等で二酸化シリコン膜２２を形成する。次に、図６
（ｂ）のように、ラッピングやポリッシング等の方法で
表面を前記二酸化シリコン膜２２以上の厚さで研磨し、
一部に二酸化シリコン膜２２を残した平坦化された表面
の基板を作製する。
【０００３】次いで、図６（ｃ）のように、この基板上
に第２の単結晶シリコン基板２３を貼り合わせ、熱処理
して強固に接着させ、更にこの第２の単結晶シリコン基
板１９を研削、研磨して所定の厚さにする。しかる上
で、図６（ｄ）のように、前記第２の単結晶シリコン基
板２３の表面に前記二酸化シリコン膜２２に達するＶ字
型の分離溝２４を形成し、島状単結晶シリコン２３ａを
形成する。また、分離溝２４に二酸化シリコン膜２５を
形成し、かつ多結晶シリコン２６で充填することで島状
単結晶シリコン２３ａが電気的に完全に分離される。こ
うようにして作製されたＳＯＩ基板に対し、図示は省略
するが、二酸化シリコン膜に囲まれていない部分に高耐
圧素子３を形成し、二酸化シリコン膜に囲まれる部分に
その他の素子を形成しパワーＩＣが形成される。
【０００４】
【発明が解決しようとする課題】この従来例の半導体装
置では、図６（ｂ）の工程において、二酸化シリコン膜
２２と第１の単結晶シリコン基板２１を同時に研削、研
磨しているが、この場合、二酸化シリコンと単結晶シリ
コンでは硬さが異なるため研磨速度が違う。そのため、
二酸化シリコン膜２２と単結晶シリコン基板２１との界
面に段差ができ、この基板に第２の単結晶シリコン基板
２３を貼り合わせたときに、その段差部にボイドが発生
しやすく、デバイス作製時に破裂等の不具合が生じるお
それがある。本発明者の実験結果では、二酸化シリコン
膜と単結晶シリコン基板の段差が５００Å〜１０００Å
となり、ボイドが発生し易くなることが判明した。
【０００５】また、図６（ａ）の工程で形成した段差が
急峻であるために、二酸化シリコン膜２２を形成したと
きに、この段差部における応力集中が避けられず、結晶
欠陥が発生し易い。本発明者が表面欠陥を異方性エッチ
ング法及びＴＥＭ観察を行ったところ、二酸化シリコン
膜２２と単結晶シリコン基板２１の界面より伸びる転位
及び積層欠陥が存在し、約１０4 個／ｃｍ2 であった。
更に、貼り合わせた第２の単結晶シリコン基板２３を所
定の厚さに形成したときに、界面位置と素子を形成する
基板表面とが近接されるため、貼り合わせ面からの汚染
の影響を受け易く、素子特性に悪影響を与えるという問
題がある。本発明の目的は、基板における応力集中、ボ
イドの発生による信頼性の低下、および汚染等を同時に
解消した半導体装置およびその製造方法を提供すること
にある。
【０００６】
【課題を解決するための手段】本発明の半導体装置は、
第１の単結晶シリコン基板の表面の一部に二酸化シリコ
ン膜が形成され、この第１の単結晶シリコン基板の表面
に第２の単結晶シリコン基板が貼り合わせられて半導体
基板が形成され、前記二酸化シリコン膜が形成されてい
る領域に島状の単結晶シリコンを画成してなる半導体装
置において、二酸化シリコン膜はその周辺部が緩やかな
段差形状に形成され、かつ島状の単結晶シリコンは前記
第１の単結晶シリコン基板に形成される構成とする。こ
の場合、二酸化シリコンの表面は第１の単結晶シリコン
基板の表面よりも若干低く形成され、この低くされた領
域に充填膜が形成される構成としてもよい。
【０００７】また、本発明の製造方法は、第１の単結晶
シリコン基板の表面に第１の二酸化シリコン膜を形成す
る工程と、この第１の二酸化シリコン膜を部分的に熱酸
化して厚膜の二酸化シリコン膜を形成する工程と、この
厚膜の二酸化シリコン膜を除去して段差の緩やかな凹部
を形成する工程と、この凹部内に第２の二酸化シリコン
膜を形成する工程と、前記第１および第２の二酸化シリ
コン膜をエッチングし、第１の二酸化シリコン膜が除去
されるまで第２の二酸化シリコン膜をエッチングする工
程と、前記第１の単結晶シリコン基板の表面に第２の単
結晶シリコン基板を貼り合わせる工程と、第１の単結晶
シリコン基板の裏面を所要の厚さまで研磨し、この研磨
された裏面を半導体素子の形成面として半導体素子を形
成する工程を含んでいる。この場合、第２の二酸化シリ
コン膜を第１の単結晶シリコン基板の表面よりも低くな
るようにエッチングする工程と、全面に多結晶シリコン
等のシリコン固体の充填膜を形成する工程と、前記第１
の単結晶シリコン基板の表面が露呈されるまで前記充填
膜を研磨する工程とを含み、その上で第１の単結晶シリ
コン基板の表面に第２の単結晶シリコン基板を貼り合わ
せてもよい。
【０００８】
【実施例】次に、本発明を図面を参照して説明する。図
１〜図３は本発明の半導体装置をその製造工程にしたが
って示す断面図である。先ず、図１（ａ）のように、第
１の単結晶シリコン基板１１の表面を熱酸化し、約４０
０Åの厚さの第１の二酸化シリコン膜１２を形成する。
次いで、図１（ｂ）のように、前記第１の二酸化シリコ
ン膜１２上の全面に窒化シリコン膜１３をＣＶＤ法によ
り約１０００Åの厚さに堆積する。そして、低耐圧素子
（または回路制御素子）を形成する部分の窒化シリコン
膜１３をフォトリソグラフィ技術により選択的にエッチ
ングする。
【０００９】次に、図１（ｃ）のように、加圧酸化によ
り窒化シリコン膜１３の開口部を酸化する。これによ
り、開口部内の第１の二酸化シリコン膜１２の膜厚は約
２倍となり、かつその周辺部はいわゆるバーズビークの
ように緩やかな段差部となる。そして、図１（ｄ）のよ
うに、窒化シリコン膜１３の開口部内の第１の二酸化シ
リコン膜１２のみをウェットエッチングによりエッチン
グ除去する。
【００１０】その後、図２（ａ）のように、再度の熱酸
化を行い、前工程のエッチングにより単結晶シリコン基
板１１が露出した部分に約４００Åの膜厚の第２の二酸
化シリコン膜１４を形成する。さらに、これに続いて加
圧酸化を行うことで、図２（ｂ）のように、第２の二酸
化シリコン膜１４を約１〜２μｍ程度の膜厚に形成す
る。これによりこの第２の二酸化シリコン膜１４の表面
は前記第１の二酸化シリコン膜１２の表面と同程度の高
さ位置とされる。
【００１１】次に、図２（ｃ）のように、前記シリコン
窒化膜１３をプラズマエッチング等によりエッチングし
た後、全面にわたって約４００Åの厚さ分だけ第１およ
び第２の二酸化シリコン膜１２，１４をウェットエッチ
ングでエッチングすることにより、前記窒化シリコン膜
１３の開口部に相当する領域に存在していた第２の二酸
化シリコン膜１４が残される。そして、図２（ｄ）のよ
うに、前記第１の単結晶シリコン基板１１に対して第２
の単結晶シリコン基板１５を貼り合わせる。この貼り合
わせでは、常法である、洗浄＋貼り合わせ＋熱処理によ
る方法が用いられる。この結果、第１および第２の単結
晶シリコン基板１１，１５の間の所要領域に二酸化シリ
コン膜１４が埋設されたシリコン基板が形成される。
【００１２】次いで、図３（ａ）のように、シリコン基
板の上下を逆にし、上側に位置された第１の単結晶シリ
コン基板１１の上面（裏面）を所要の厚さまで研磨す
る。そして、図３（ｂ）のように、埋込み二酸化シリコ
ン膜１４の上の第１の単結晶シリコン基板１１の所要領
域をＶ字型に異方性エッチング法によりウエットエッチ
ングを行い（ドライエッチングによりトレンチ型でも行
える）、前記埋込み二酸化シリコン膜１４に達する分離
溝１６を形成する。この分離溝１６により島状単結晶シ
リコン１１ａが形成される。
【００１３】しかる後、図３（ｃ）のように、前記分離
溝１６の内面に第３の二酸化シリコン膜１７を形成し、
かつ溝内に多結晶シリコン１８を埋込むことで、前記島
状単結晶シリコン１１ａが電気的に分離され、素子分離
が完成される。なお、その後は、図３（ｄ）のように、
第１の単結晶シリコン基板１１にデバイスを作製するた
めの拡散を行い、埋込み二酸化シリコン膜１４が存在し
ない第１の単結晶シリコン基板の表面にパワー素子であ
る縦型ＭＯＳＦＥＴを形成し、埋込み二酸化シリコン１
４上の島状単結晶シリコンにパワー素子を制御する回路
素子であるＣＭＯＳを形成し、かつ単結晶シリコン基板
の裏面に電極１９を形成することで、高耐圧，大電流パ
ワー素子を形成し、高耐圧，大電流素子と低耐圧素子を
一体に有する半導体装置が完成される。
【００１４】したがって、このように製造された半導体
装置では、埋込み二酸化シリコン膜１４は、その縁部が
バーズビーク形状に沿った断面形状とされるため、その
段差は緩やかなものとされる。このため、この部分に局
所的な応力が集中されることが回避され、結晶欠陥をほ
とんど零にすることが可能となる。また、この製造方法
では、エッチング速度が異なる二酸化シリコンと単結晶
シリコンを研磨する工程が存在していないため、従来例
の段差が５００〜１０００Åに対し、５００Å以下にす
ることができ、ボイドの発生を抑制することが可能とな
る。更に、完成された半導体装置では、基板の貼り合わ
せ面は、埋込み二酸化シリコン膜１４の下側となり、素
子を形成する側の第１の単結晶シリコン基板１１の表面
との間にはこの埋込み二酸化シリコン膜１４が介在され
ているため、貼り合わせ時の汚染（たとえばボロン，重
金属元素等）がデバイスに悪影響を与えることもない。
【００１５】図４および図５は本発明の第２実施例を工
程順に示す断面図である。先ず、第１実施例の図１
（ａ）から図２（ｃ）までの工程と同じ工程により、図
４（ａ）の基板を形成する。次いで、図４（ｂ）のよう
に、埋込み二酸化シリコン膜１４を第１の単結晶シリコ
ン１１の表面より低くなるように（段差が約５００〜２
０００Å）ウエットエッチングを行なう。そして、図４
（ｃ）のように、その全面に、例えば結晶粒の細かい多
結晶シリコンやアモルファスシリコン等のシリコン固体
からなる充填膜２０を２μｍ以下の膜厚に形成する。
【００１６】次いで、図４（ｄ）のように、充填膜２０
を研磨し、埋込み二酸化シリコン膜１４が存在しない領
域に第１の単結晶シリコン基板１１の表面を露出させ
る。この場合、第１の単結晶シリコン基板１１の表面は
若干研磨されるが、このとき埋込み二酸化シリコン膜１
４上には充填膜２０が存在しているため、単結晶シリコ
ンと二酸化シリコンを同時に研磨する場合よりも段差を
抑制することができる。次に、図５（ａ）のように、第
２の単結晶シリコン基板１５を貼り合わせ法にて貼り合
わせ、かつ表裏を逆にした上で第１の単結晶シリコン基
板１１を所定の厚さ約５０μｍまで研磨する。
【００１７】以下、図５（ｂ）のように、第１の単結晶
シリコン基板１１の表面から埋込み二酸化シリコン膜１
４まで達するＶ字型の溝１６をウェットエッチングでエ
ッチングし、かつこの溝の内面に第３の二酸化シリコン
膜１７を形成し、かつ溝内に多結晶シリコン１８を埋め
込むことで素子分離が完成される。この第２実施例にお
いても、埋込み二酸化シリコン膜１４の縁部の段差が緩
やかであるために応力の集中はなく、かつ表面の研磨に
よる段差を抑制してボイドの発生が抑制でき、更にデバ
イスに対する貼り合わせの汚染の影響を防止することが
できる。
【００１８】
【発明の効果】以上説明したように本発明は、周辺部が
緩やかな段差の二酸化シリコン膜を有する第１の単結晶
シリコン基板に第２の単結晶シリコン基板を貼り合わ
せ、かつ第１の単結晶シリコン基板に島状単結晶シリコ
ンを画成して素子を形成しているので、埋込まれた二酸
化シリコン膜と単結晶シリコン基板との段差を緩和して
局所的な応力の発生が回避でき、結晶欠陥を殆ど零にし
て信頼性の高い半導体装置を得ることができる。また、
研磨速度の異なる二酸化シリコンと単結晶シリコンの研
磨が不要であるため、段差を抑制し、貼り合わせ時にお
けるボイドの発生を抑制し、製造歩留を上げ、製造原価
低減を図ることができる。更に、第１の単結晶シリコン
基板に素子を形成することで、第１および第２の単結晶
シリコン基板の貼り合わせ面と素子領域の間に二酸化シ
リコン膜が存在することになり、貼り合わせ時の汚染物
が素子に悪影響をおよぼさないという効果もある。
【図面の簡単な説明】
【図１】本発明の第１実施例の工程のその１を工程順に
示す断面図である。
【図２】本発明の第１実施例の工程のその２を工程順に
示す断面図である。
【図３】本発明の第１実施例の工程のその３を工程順に
示す断面図である。
【図４】本発明の第２実施例の工程のその１を工程順に
示す断面図である。
【図５】本発明の第２実施例の工程のその２を工程順に
示す断面図である。
【図６】従来の製造方法の工程の一部をを工程順に示す
断面図である。
【符号の説明】
１１ 単結晶シリコン基板 １２ 第１の二酸化シリコン膜 １３ 窒化シリコン膜 １４ 埋込二酸化シリコン膜（第２の二酸化シリコン
膜） １５ 単結晶シリコン基板 １６ 分離溝 １７ 二酸化シリコン膜 １８ 多結晶シリコン １９ 電極 ２０ 充填膜

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 第１の単結晶シリコン基板の表面の一部
    に二酸化シリコン膜が形成され、この第１の単結晶シリ
    コン基板の表面に第２の単結晶シリコン基板が貼り合わ
    せられて半導体基板が形成され、前記二酸化シリコン膜
    が形成されている領域に島状の単結晶シリコンを画成し
    てなる半導体装置において、前記二酸化シリコンはその
    周辺部が緩やかな段差形状に形成され、かつ前記島状の
    単結晶シリコンは前記第１の単結晶シリコン基板で形成
    されることを特徴とする半導体装置。
  2. 【請求項２】 二酸化シリコンの表面は第１の単結晶シ
    リコン基板の表面よりも若干低く形成され、この低くさ
    れた領域に充填膜が形成されてなる請求項１の半導体装
    置。
  3. 【請求項３】 前記充填膜は、多結晶シリコンまたはア
    モルファスシリコン等のシリコン固体で形成されてなる
    請求項３の半導体装置。
  4. 【請求項４】 第１の単結晶シリコン基板の表面に第１
    の二酸化シリコン膜を形成する工程と、この第１の二酸
    化シリコン膜を部分的に熱酸化して厚膜の二酸化シリコ
    ン膜を形成する工程と、この厚膜の二酸化シリコン膜を
    除去して段差の緩やかな凹部を形成する工程と、この凹
    部内に第２の二酸化シリコン膜を形成する工程と、前記
    第１および第２の二酸化シリコン膜をエッチングし、第
    １の二酸化シリコン膜が除去されるまで第２の二酸化シ
    リコン膜をエッチングする工程と、前記第１の単結晶シ
    リコン基板の表面に第２の単結晶シリコン基板を貼り合
    わせる工程と、第１の単結晶シリコン基板の裏面を所要
    の厚さまで研磨し、この研磨された裏面を半導体素子の
    形成面として半導体素子を形成する工程を含むことを特
    徴とする半導体装置の製造方法。
  5. 【請求項５】 第１の単結晶シリコン基板の表面に第１
    の二酸化シリコン膜を形成する工程と、この第１の二酸
    化シリコン膜を部分的に熱酸化して厚膜の二酸化シリコ
    ン膜を形成する工程と、この厚膜の二酸化シリコン膜を
    除去して段差の緩やかな凹部を形成する工程と、この凹
    部内に第２の二酸化シリコン膜を形成する工程と、前記
    第１および第２の二酸化シリコン膜をエッチングし、第
    １の二酸化シリコン膜が除去されるまで第２の二酸化シ
    リコン膜をエッチングする工程と、第２の二酸化シリコ
    ン膜を第１の単結晶シリコン基板の表面よりも低くなる
    ようにエッチングする工程と、全面に多結晶シリコン等
    のシリコン固体の充填膜を形成する工程と、前記第１の
    単結晶シリコン基板の表面が露呈されるまで前記充填膜
    を研磨する工程と、前記第１の単結晶シリコン基板の表
    面に第２の単結晶シリコン基板を貼り合わせる工程と、
    第１の単結晶シリコン基板の裏面を所要の厚さまで研磨
    し、この研磨された裏面を半導体素子の形成面として半
    導体素子を形成する工程を含むことを特徴とする半導体
    装置の製造方法。
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